CN104617083B - 半导体系统 - Google Patents

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Abstract

一种半导体系统可以包括：第一半导体器件，其包括第一焊盘、第二焊盘和第一测试输入焊盘，且适合于储存经由第一测试输入焊盘串行输入的数据，以及经由第一焊盘和第二焊盘并行输出的储存数据；第二半导体器件，其包括第三焊盘、第四焊盘和第二测试输出焊盘，且适合于储存经由第三焊盘和第四焊盘并行输入的数据；第一通孔，将第一焊盘和第三焊盘连接使得经由第一焊盘并行输出的储存数据经由第三焊盘并行输入；以及第二通孔，将第二焊盘和第四焊盘连接使得经由第二焊盘并行输出的储存数据经由第四焊盘并行输入。

Description

半导体系统
相关申请的交叉引用
本申请要求2013年11月5日提交的申请号为10-2013-0133532的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体系统，且更具体地，涉及一种能够测试将包括在半导体系统中的半导体器件连接的通孔的半导体系统。
背景技术
随着半导体器件趋向于高性能和高集成度，用于交换数据的接口焊盘的数目增加。通常，半导体器件可以使用边界扫描测试来检查在外部输入通道和接口焊盘之间的结状态中是否发生故障。边界扫描测试是指测试数据经由多个输入通道传送至相应的接口焊盘的方案。经由接口焊盘传送的测试数据在内部被缓冲且锁存，以及经由边界扫描路径输出至半导体器件的外部。将输出的数据扫描以检查在结状态中是否发生故障。
诸如DRAM的半导体器件已经历改变以满足各种需求。在这些改变中，可以是结构方面的改变。结构方面的改变的实例是多芯片封装体(MCP)。多芯片封装体是包括多个芯片的封装芯片。已开发用于半导体器件的封装技术以满足对小型化和高容量的需求。正开发能够不仅满足小型化和高容量还满足安装效率的层叠封装的各种技术。
可以通过将各个半导体芯片层叠、然后将层叠的半导体芯片封装在一起的方法，或者通过将各个封装的半导体芯片层叠的方法来制造层叠封装体。正广泛地应用采用穿通硅通孔(TSV)的层叠半导体封装体。层叠半导体封装体通过以下来实现：限定穿通半导体器件的通孔、将导电材料填在通孔中因而形成被称为穿通硅通孔的穿通电极、以及将层叠半导体器件通过穿通电极电连接。
层叠半导体封装体可以仅在正确地形成穿通硅通孔时正常地操作。因此，在半导体封装体的制造过程中采用各种方式来测试穿通硅通孔是否正常地形成。
发明内容
各种实施例针对一种能够测试将包括在半导体系统中的半导体器件连接的通孔是否正常地形成的半导体系统。
另外，各种实施例针对一种能够通过使用包括在半导体器件中的电路来执行测试而最小化测试通孔所需的电路区域的半导体系统。
在根据本发明的一个实施例中，一种半导体系统可以包括：第一半导体器件，其包括第一焊盘、第二焊盘和第一测试输入焊盘，适合于储存经由第一测试输入焊盘串行输入的数据且经由第一焊盘和第二焊盘并行输出储存数据；第二半导体器件，其包括第三焊盘、第四焊盘和第二测试输出焊盘，适合于储存经由第三焊盘和第四焊盘并行输入的数据，第一通孔将第一焊盘和第三焊盘连接，而第二通孔将第二焊盘和第四焊盘连接。
第一半导体器件可以包括：第一测试输出焊盘；第一选择单元，其适合于选择经由第一测试输入焊盘输入的数据和经由第一焊盘输入的数据中的一个；第一储存单元，其适合于储存并输出由第一选择单元选择的数据；第二选择单元，其适合于选择从第一储存单元输出的数据和从第一内部电路输出的数据中的一个；第三选择单元，其适合于选择从第一储存单元输出的数据和经由第二焊盘输入的数据中的一个；第二储存单元，其适合于储存并输出由第三选择单元选择的数据；以及第四选择单元，其适合于选择从第二储存单元输出的数据和从第一内部电路输出的数据中的一个。
第二半导体器件可以包括：第二测试输入焊盘；第五选择单元，其适合于选择经由第二测试输入焊盘输入的数据和经由第三焊盘输入的数据中的一个；第三储存单元，其适合于储存并输出由第五选择单元选择的数据；第六选择单元，其适合于选择从第三储存单元输出的数据和从第二内部电路输出的数据中的一个；第七选择单元，其适合于选择从第三储存单元输出的数据和经由第四焊盘输入的数据中的一个；第四储存单元，其适合于储存并输出由第七选择单元选择的数据；以及第八选择单元，其适合于选择从第四储存单元输出的数据和从第二内部电路输出的数据中的一个。
在根据本发明的另一个实施例中，一种半导体系统可以包括第一半导体器件至第N半导体器件，第一半导体器件至第N半导体器件中的每个具有多个焊盘，第一半导体器件至第N半导体器件被顺序层叠使得相邻的半导体器件的多个焊盘可以通过通孔连接。第一半导体器件还可以包括测试输入焊盘，储存经由测试输入焊盘串行输入的数据，以及经由多个焊盘之中相应的焊盘并行输出储存数据。第N半导体器件还可以包括测试输出焊盘，储存经由多个焊盘之中相应的焊盘并行输入的数据，以及经由测试输出焊盘串行输出储存数据。
在根据本发明的另一个实施例中，一种半导体系统可以包括：第一半导体器件，其包括第一焊盘、第二焊盘、第一测试输入焊盘、具有第一电阻值且利用与输出值相对应的电压来驱动第一焊盘的第一输出缓冲器、以及具有第一电阻值且利用与输出值相对应的电压来驱动第二焊盘的第二输出缓冲器，且适合于储存经由第一测试输入焊盘串行输入的数据以及经由第一焊盘和第二焊盘并行输出储存数据；第二半导体器件，其包括第三焊盘、第四焊盘、第二测试输入焊盘、第二测试输出焊盘、具有比第一电阻值更大的第二电阻值且利用与输出值相对应的电压来驱动第三焊盘的第三输出缓冲器、以及具有第二电阻值且利用与输出值相对应的电压来驱动第四焊盘的第四输出缓冲器，且适合于经由第二测试输入焊盘串行输入并储存与经由第一测试输入焊盘输入的数据不同的数据，以及经由第三焊盘和第四焊盘并行输出储存数据，第一通孔将第一焊盘和第三焊盘连接，而第二通孔将第二焊盘和第四焊盘连接。
第一半导体器件还可以包括：第一测试输出焊盘；第一选择单元，其适合于选择经由第一测试输入焊盘输入的数据和经由第一焊盘输入的数据中的一个；第一储存单元，其适合于储存并输出由第一选择单元选择的数据；第二选择单元，其适合于选择从第一储存单元输出的数据和从第一内部电路输出的数据中的一个；第三选择单元，其适合于选择从第一储存单元输出的数据和经由第二焊盘输入的数据中的一个；第二储存单元，其适合于储存并输出由第三选择单元选择的数据；以及第四选择单元，其适合于选择从第二储存单元输出的数据和从第一内部电路输出的数据中的一个。
第二半导体器件还可以包括：第五选择单元，其适合于选择经由第二测试输入焊盘输入的数据和经由第三焊盘输入的数据中的一个；第三储存单元，其适合于储存并输出由第五选择单元选择的数据；第六选择单元，其适合于选择从第三储存单元输出的数据和从第二内部电路输出的数据中的一个；第七选择单元，其适合于选择从第三储存单元输出的数据和经由第四焊盘输入的数据中的一个；第四储存单元，其适合于储存并输出由第七选择单元选择的数据；以及第八选择单元，其适合于选择从第四储存单元输出的数据和从第二内部电路输出的数据中的一个。
在根据本发明的另一个实施例中，一种半导体系统可以包括第一半导体器件至第N半导体器件，第一半导体器件至第N半导体器件中的每个包括多个焊盘，第一半导体器件至第N半导体器件被顺序层叠使得相邻的半导体器件的多个焊盘可以分别通过通孔连接。第一半导体器件包括第一测试输入焊盘和多个第一输出缓冲器，多个第一输出缓冲器具有第一电阻值且利用与输出值相对应的电压来驱动多个相应的焊盘，第一半导体存储器件储存经由第一测试输入焊盘串行输入的数据，以及经由多个焊盘并行输出储存数据。第N半导体器件包括第N测试输入焊盘、第N测试输出焊盘以及多个第N输出缓冲器，多个第N输出缓冲器具有比第一电阻值更大的第二电阻值且利用与输出值相对应的电压来驱动多个相应的焊盘，第N半导体器件经由第N测试输入焊盘串行输入并储存与经由第一测试输入焊盘输入的数据不同的数据，以及经由多个焊盘并行输出储存数据。
附图说明
图1是说明根据本发明的一个实施例的半导体系统的图；
图2是说明根据本发明的一个实施例的半导体系统的图；
图3是说明图2中所示的第一半导体器件的图；
图4是说明根据本发明的一个实施例的半导体系统的图；
图5是解释图4的半导体系统中的通孔测试操作的原理的图；
图6是说明根据本发明的一个实施例的半导体系统的图；
图7是说明图6中所示的第一半导体器件的图；以及
图8是说明输出缓冲器的图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以采用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
附图并非按比例绘制，且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思；且“在…之上”的意思不仅是指在某物的顶部上，还包括在具有中间特征或中间层的情况下在某物的顶部上的意思。还应当注意的是，在本说明书中，还应当注意的是，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提以及，单数形式可以包括复数形式。
图1是说明根据本发明的一个实施例的半导体系统的图。
参见图1，半导体系统可以包括：通孔TSV1和TSV2、第一半导体器件110以及第二半导体器件120。第一半导体器件110可以包括：焊盘PAD1和PAD2、第一测试输入焊盘TI_PAD1、第一测试输出焊盘TO_PAD1、输入缓冲器111_1和111_2、输出缓冲器112_1和112_2、第一测试输入缓冲器113、第一测试输出缓冲器114、储存单元115_1和115_2、选择单元116_1至116_4、第一测试控制单元117以及第一内部电路118。第二半导体器件120可以包括：焊盘PAD3和PAD4、第二测试输入焊盘TI_PAD2、第二测试输出焊盘TO_PAD2、输入缓冲器121_1和121_2、输出缓冲器122_1和122_2、第二测试输入缓冲器123、第二测试输出缓冲器124、储存单元125_1和125_2、选择单元126_1至126_4、第二测试控制单元127以及第二内部电路128。第一焊盘PAD1和第三焊盘PAD3可以经由第一通孔TSV1连接，而第二焊盘PAD2和第四焊盘PAD4可以经由第二通孔TSV2连接。第二半导体器件120可以是执行与外部通信的主芯片，而第一半导体器件110可以是从芯片。
第一半导体器件110可以经由第一焊盘PAD1和第二焊盘PAD2来输入/输出数据。第一半导体器件110可以是存储器件。当第一半导体器件110是存储器件时，第一焊盘PAD1和第二焊盘PAD2可以是用于输入有命令或地址的焊盘或者用于输入/输出数据的焊盘。第一输入缓冲器111_1和第二输入缓冲器111_2可以分别与第一焊盘PAD1和第二焊盘PAD2相对应，且可以缓冲经由相应的焊盘输入的数据。第一输出缓冲器112_1和第二输出缓冲器112_2可以分别与第一焊盘PAD1和第二焊盘PAD2相对应，且可以缓冲输出至相应焊盘的数据。
在测试操作中，第一半导体器件110可以经由第一测试输入焊盘TI_PAD1输入有数据且可以将储存数据输出至第一测试输出焊盘TO_PAD1。第一测试输入缓冲器113可以缓冲经由第一测试输入焊盘TI_PAD1输入的数据，而第一测试输出缓冲器114可以缓冲要输出至第一测试输出焊盘TO_PAD1的数据。
第一选择单元116_1可以选择经由第一测试输入焊盘TI_PAD1输入的数据和经由第一焊盘PAD1输入的数据中的一个。第一储存单元115_1可以储存并输出由第一选择单元116_1选择的数据。第二选择单元116_2可以选择从第一储存单元115_1输出的数据和从第一内部电路118输出的数据中的一个。第三选择单元116_3可以选择从第一储存单元115_1输出的数据和经由第二焊盘PAD2输入的数据中的一个。第二储存单元115_2可以储存并输出由第三选择单元116_3选择的数据。从第二储存单元115_2输出的数据可以被传送至第一测试输出焊盘TO_PAD1。第四选择单元116_4可以选择从第二储存单元115_2输出的数据和从第一内部电路118输出的数据中的一个。第一储存单元115_1和第二储存单元115_2可以是与时钟ICK1同步操作的D触发器。
第一测试控制单元117可以响应于从第一半导体器件110的外部传送的多个外部信号CMD和TCK而产生多个控制信号SEL1、SEL2、OUT1、T_OUT1以及ICK1。CMD可以是用于设定第一半导体器件110的操作的命令信号，且TCK可以是在测试中使用的时钟ICK1的源信号。命令信号CMD可以包括仅施加至第一半导体器件110的命令信号、以及施加至第一半导体器件110和第二半导体器件120两者的命令信号。通过将命令信号仅施加至第一半导体器件110，第一半导体器件110可以执行与第二半导体器件120不同的操作。另外，第一半导体器件110可以包括用于施加多个外部信号CMD和TCK的焊盘和通孔。
第一选择信号SEL1是用于控制第一选择单元116_1和第三选择单元116_3的信号，第二选择信号SEL2是用于控制第二选择单元116_2和第四选择单元116_4的信号，第一输出信号OUT1是用于控制第一输出缓冲器112_1和第二输出缓冲器112_2的信号，以及第一测试输出信号T_OUT1是用于控制第一测试输出缓冲器114的信号。
第一内部电路118可以响应于经由第一焊盘PAD1和第二焊盘PAD2输入的信号而执行预定操作，且可以将预定操作的结果输出至第一焊盘PAD1和第二焊盘PAD2。当第一半导体器件110是存储器件时，在写入操作中，第一内部电路118可以储存经由第一焊盘PAD1和第二焊盘PAD2输入的数据，或者在读取操作中，可以经由第一焊盘PAD1和第二焊盘PAD2输出储存数据。
对第二半导体器件120的焊盘PAD3和PAD4、第二测试输入焊盘TI_PAD2、第二测试输出焊盘TO_PAD2、输入缓冲器121_1和121_2、输出缓冲器122_1和122_2、第二测试输入缓冲器123、第二测试输出缓冲器124、储存单元125_1和125_2、选择单元126_1至126_4、第二测试控制单元127以及第二内部电路128的描述，分别与对第一半导体器件110的焊盘PAD1和PAD2、第一测试输入焊盘TI_PAD1、第一测试输出焊盘TO_PAD1、输入缓冲器111_1和111_2、输出缓冲器112_1和112_2、第一测试输入缓冲器113、第一测试输出缓冲器114、储存单元115_1和115_2、选择单元116_1至116_4、第一测试控制单元117以及第一内部电路118的描述相同。
第二半导体器件120的第二测试控制单元127可以响应于多个外部信号CMD和TCK而产生多个控制信号SEL3、SEL4、OUT2、T_OUT2以及ICK2。命令信号CMD可以包括仅施加至第二半导体器件120的命令信号。
在通孔测试操作中，半导体器件110和120通常可以执行四种操作：串行输入操作、串行输出操作、并行输入操作以及并行输出操作。将参照第一半导体器件110来描述四种操作。可以在测试操作中将内部时钟ICK1和ICK2激活。
当命令信号CMD与串行输入操作相对应时，第一测试控制单元117可以产生第一选择信号SEL1使得第一选择单元116_1选择经由第一测试输入焊盘TI_PAD1输入的数据，而第三选择单元116_3选择从第一储存单元115_1输出的数据。第一储存单元115_1和第二储存单元115_2可以响应于内部时钟ICK1而执行移位操作。因此，如果经由第一测试输入焊盘TI_PAD1串行输入2比特或更多比特的数据，则可以经由第一储存单元115_1来将输入数据储存在第二储存单元115_2中。例如，当储存2比特的数据时，如果第一输入比特为“1”且第二输入比特为“0”，则第一输入比特可以经由第一储存单元115_1移位至第二储存单元115_2且可以储存在第二储存单元115_2中，而第二输入比特可以储存在第一储存单元115_1中。即，“0”可以储存在第一储存单元115_1中，而“1”可以储存在第二储存单元115_2中。
当命令信号CMD与串行输出操作相对应时，第一测试控制单元117可以产生第一选择信号SEL1使得第三选择单元116_3选择从第一储存单元115_1输出的数据，且可以产生第一测试输出信号T_OUT1使得第一测试输出缓冲器114被激活。第一储存单元115_1和第二储存单元115_2可以响应于内部时钟ICK1而执行移位操作。因此，储存在第二储存单元115_2中的数据和储存在第一储存单元115_1中的数据可以被顺序输出至第一测试输出焊盘TO_PAD1。例如，当“0”储存在第一储存单元115_1中而“1”储存在第二储存单元115_2中时，可以首先输出储存在第二储存单元115_2中的“1”，然后可以经由第二储存单元115_2输出储存在第一储存单元115_1中的“0”。
当命令信号CMD与并行输入操作相对应时，第一测试控制单元117可以产生第一选择信号SEL1使得第一选择单元116_1选择经由第一焊盘PAD1输入的数据，而第三选择单元116_3选择经由第二焊盘PAD2输入的数据。第一储存单元115_1可以响应于内部时钟ICK1而储存经由第一焊盘PAD1输入的数据，而第二储存单元115_2可以响应于内部时钟ICK1而储存经由第二焊盘PAD2输入的数据。
当命令信号CMD与并行输出操作相对应时，第一测试控制单元117可以产生第二选择信号SEL2使得第二选择单元116_2选择储存在第一储存单元115_1中的数据，而第四选择单元116_4选择从第二储存单元115_2输出的数据。第一储存单元115_1和第二储存单元115_2可以响应于内部时钟ICK1而输出储存数据，且从第一储存单元115_1输出的数据可以被输出至第一焊盘PAD1，而从第二储存单元115_2输出的数据可以被输出至第二焊盘PAD2。
在下文中，将描述半导体系统的通孔测试操作。
当第一半导体器件110执行串行输入操作时，经由第一测试输入焊盘TI_PAD1串行输入的数据的相应比特可以被储存在第一储存单元115_1和第二储存单元115_2中。例如，在顺序输入“0”和“1”的情况下，“0”可以储存在第二储存单元115_2中，而“1”可以储存在第一储存单元115_1中。供作参考，经由第一测试输入焊盘TI_PAD1输入的数据可以是具有预设模式的数据。
接着，第一半导体器件110可以执行并行输出操作，且同时，第二半导体器件120可以执行并行输入操作。储存在第一储存单元115_1中的“1”可以被输出至第一焊盘PAD1，然后可以经由第一通孔TSV1输入至第三焊盘PAD3。类似地，储存在第二储存单元115_2中的“0”可以被输出至第二焊盘PAD2，然后可以经由第二通孔TSV2输入至第四焊盘PAD4。输入至第三焊盘PAD3的“1”可以储存在第三储存单元125_1中，而输入至第四焊盘PAD4的“0”可以储存在第四储存单元125_2中。如果正常形成通孔TSV1和TSV2，则储存在第一储存单元115_1和第二储存单元115_2中的数据可以与储存在第三储存单元125_1和第四储存单元125_2中的数据相同。另外，储存在第三储存单元125_1和第四储存单元125_2中的数据可以与储存在第一储存单元115_1和第二储存单元115_2中的数据不同。
最后，当第二半导体器件120执行串行输出操作时，可以顺序输出储存在第四储存单元125_2中的数据和储存在第三储存单元125_1中的数据。在以上情况下，可以顺序输出“0”和“1”。
由于在通孔TSV1和TSV2正常形成时储存在第一半导体器件110中的数据被正常地传送至第二半导体器件120，所以经由第一测试输入焊盘TI_PAD1顺序输入的数据和经由第二测试输出焊盘TO_PAD2顺序输出的数据应当具有相同的模式。因此，通过将经由第一测试输入焊盘TI_PAD1顺序输入的数据与经由第二测试输出焊盘TO_PAD2顺序输出的数据进行比较，可以判定通孔TSV1和TSV2是否正常地形成。为了比较两种数据，半导体系统可以包括在半导体器件110和120中的单独储存单元(未示出)，或者可以包括与半导体器件110和120连接的测试设备(未示出)。
当第一半导体器件110执行诸如写入操作的正常数据输入操作时，经由焊盘PAD1和PAD2输入的数据可以被传送至第一内部电路118。当第一半导体器件110执行诸如读取操作的正常数据输出操作时，从第一内部电路118传送的数据可以经由选择单元116_2和116_4输出至焊盘PAD1和PAD2。第二半导体器件120的操作与这些描述类似。
半导体系统可以通过使用执行如上所述的预定操作的电路来测试通孔是否正常地形成。为了提高效率，半导体系统可以使用针对另一种测试(例如，边界扫描测试)包括的电路来执行通孔测试操作。
图2是说明根据本发明的一个实施例的半导体系统的图。
图2的半导体系统可以包括第一半导体器件210(CHIP，芯片)至第N半导体器件220。第一半导体器件210(芯片)至第N半导体器件220可以被层叠。在半导体系统中，第一半导体器件210可以是最上面层叠的半导体器件，第N半导体器件220可以是最下面层叠的半导体器件，而其余的半导体器件(芯片)可以是层叠在第一半导体器件210与第N半导体器件220之间的半导体器件。第一半导体器件210(芯片)至第N半导体器件220中的每个可以包括多个焊盘P。彼此相邻层叠的半导体器件的多个焊盘P可以经由通孔TSV连接。图2仅示出第一半导体器件210和第N半导体器件220的相应焊盘P、TI和TO以及通孔TSV、以及其余半导体器件(芯片)的层叠形状。
图3是说明图2中所示的第一半导体器件210的图。如图3中所示，第一半导体器件210可以包括：焊盘P、测试输入焊盘TI、测试输出焊盘TO、输入缓冲器IB、输出缓冲器OB、测试输入缓冲器TIB、测试输出缓冲器TOB、储存单元DFF、选择单元MUX1和MUX2、测试控制单元TCON以及内部电路ICIR。
第一半导体器件210可以经由焊盘P输入/输出数据。在焊盘P之中，可以是命令焊盘、地址焊盘和数据焊盘。输入缓冲器IB可以缓冲经由焊盘P输入的数据，而输出缓冲器OB可以缓冲要输出至焊盘P的数据。
在串行输入操作中可以经由测试输入焊盘TI来串行输入要储存在第一半导体器件210中的数据，而在串行输出操作中可以经由测试输出焊盘TO来串行输出储存在第一半导体器件210中的数据。测试输入缓冲器TIB可以缓冲经由测试输入焊盘TI输入的数据，而测试输出缓冲器TOB可以缓冲要经由测试输出焊盘TO输出的数据。
与每个储存单元DFF的输入端子(D)连接的每个选择单元MUX1可以选择经由与前一级相对应的储存单元DFF的输出端子(Q)输出的数据或经由测试输入焊盘TI输入的数据、和经由相应的焊盘P输入的数据中的一个。与每个储存单元DFF的输出端子(Q)连接的每个选择单元MUX2可以选择从储存单元DFF输出的数据和从内部电路ICIR输出的数据中的一个。
测试控制单元TCON可以响应于多个外部信号CMD和TCK而产生控制信号SEL1、SEL2、OUT、T_OUT以及ICK。另外，第一半导体器件210可以包括用于施加多个外部信号CMD和TCK的焊盘和通孔(为了便于描述未示出)。
当命令信号CMD与串行输入操作相对应时，测试控制单元TCON可以产生第一选择信号SEL1使得每个选择单元MUX1选择从与前一级相对应的储存单元DFF输出的数据或经由测试输入焊盘TI输入的数据。每个储存单元DFF可以响应于内部时钟ICK而执行移位操作。因此，从与测试输出焊盘TO相邻的储存单元DFF开始，可以将经由测试输入焊盘TI输入的数据顺序储存在储存单元DFF中。
当命令信号CMD与串行输出操作相对应时，测试控制单元TCON可以产生第一选择信号SEL1，使得每个选择单元MUX1选择从与前一级相对应的储存单元DFF输出的数据，且可以将测试输出信号T_OUT激活使得测试输出缓冲器TOB被激活。每个储存单元DFF可以响应于内部时钟ICK而执行移位操作。因此，从与测试输出焊盘TO相邻的储存单元DFF开始，可以顺序输出储存在储存单元DFF中的比特。
当命令信号CMD与并行输入操作相对应时，测试控制单元TCON可以产生第一选择信号SEL1，使得每个选择单元MUX1选择输入至其相应的焊盘P的数据。可以响应于内部时钟ICK而储存输入至相应焊盘P的数据。
当命令信号CMD与并行输出操作相对应时，测试控制单元TCON可以产生第二选择信号SEL2，使得每个选择单元MUX2选择从其相应的储存单元DFF输出的数据。储存单元DFF可以响应于内部时钟ICK而输出储存数据，且输出的数据可以被输出至相应的焊盘P。
其余的半导体器件(芯片)以及220具有与第一半导体器件210相同的配置，且其相应的组成元件的操作与以上所述的相同。在下文中，将描述半导体系统的通孔测试操作。
当第一半导体器件210执行串行输入操作时，经由测试输入焊盘TI串行输入的数据可以储存在多个储存单元DFF中。供作参考，经由测试输入焊盘TI输入的数据可以是具有预设模式的数据。
接着，第一半导体器件210可以执行并行输出操作，且同时，第N半导体器件220可以执行并行输入操作。其余的半导体器件(芯片)可以与第N半导体器件220类似地执行并行输入操作。当通孔TSV正常形成时，输出至第一半导体器件210的多个焊盘P的数据可以被输入至第N半导体器件220的多个焊盘P且可以储存在多个储存单元DFF中。另外，与从第一半导体器件210输出的数据不同的数据可以被储存在第N半导体器件220中。
当第N半导体器件220执行串行输出操作时，储存数据可以经由测试输出焊盘TO顺序输出。通过将经由第一半导体器件210的测试输入焊盘TI输入的数据与经由第N半导体器件220的测试输出焊盘TO输出的数据进行比较，可以执行通孔测试。
当层叠三个或更多个半导体器件时，可以通过将数据串行储存在最上面层叠的半导体器件中，然后经由并行输入/输出操作将储存数据储存在最下面层叠的半导体器件中来执行通孔测试。
图4是说明根据本发明的一个实施例的半导体系统的图。
参见图4，半导体系统可以包括通孔TSV1和TSV2、第一半导体器件410以及第二半导体器件420。第一半导体器件410可以包括：焊盘PAD1和PAD2、第一测试输入焊盘TI_PAD1、第一测试输出焊盘TO_PAD1、输入缓冲器411_1和411_2、输出缓冲器412_1和412_2、第一测试输入缓冲器413、第一测试输出缓冲器414、储存单元415_1和415_2、选择单元416_1至416_4、第一测试控制单元417以及第一内部电路418。第二半导体器件420可以包括：焊盘PAD3和PAD4、第二测试输入焊盘TI_PAD2、第二测试输出焊盘TO_PAD2、输入缓冲器421_1和421_2、输出缓冲器422_1和422_2、第二测试输入缓冲器423、第二测试输出缓冲器424、储存单元425_1和425_2、选择单元426_1至426_4、第二测试控制单元427以及第二内部电路428。第一焊盘PAD1和第三焊盘PAD3可以经由第一通孔TSV1连接，且第二焊盘PAD2和第四焊盘PAD4可以经由第二通孔TSV2连接。另外，第二半导体器件420可以是执行与外部通信的主芯片，而第一半导体器件410可以是从芯片。
在图4的半导体系统中，可以控制输出缓冲器412_1、412_2、422_1以及422_2的电阻值。在通孔测试操作中，第一半导体器件410的输出缓冲器412_1和412_2的电阻值与第二半导体器件420的输出缓冲器422_1和422_2的电阻值可以被设定成彼此不同。
图4的半导体器件410和420的配置和操作与图1的第一半导体器件110的配置和操作类似。与图1的第一半导体器件110类似，图4的半导体器件410和420可以根据其控制来执行(1)串行输入操作、(2)串行输出操作、(3)并行输入操作、以及(4)并行输出操作。在下文中，将主要针对图4的输出缓冲器412_1、412_2、422_1和422_2以及通孔测试操作进行描述。
第一输出缓冲器412_1和第二输出缓冲器412_2分别与第一焊盘PAD1和第二焊盘PAD2相对应，具有与第一电阻信息R_INF1相对应的电阻值，以及利用具有与输出值相对应的电压来驱动相应的焊盘。响应于第一电阻信息R_INF1，第一输出缓冲器412_1和第二输出缓冲器412_2可以具有第一电阻值或比第一电阻值更大的第二电阻值。第一输出缓冲器412_1和第二输出缓冲器412_2可以利用当其输出值为“高”时与“高”相对应的电源电压VDD来驱动第一焊盘PAD1和第二焊盘PAD2，且可以利用当其输出值为“低”时与“低”相对应的接地电压VSS来驱动第一焊盘PAD1和第二焊盘PAD2。第三输出缓冲器422_1和第四输出缓冲器422_2可以在其电阻值方面受第二电阻信息R_INF2控制，且可以采用与第一输出缓冲器412_1和第二输出缓冲器412_2的方法类似的方法来驱动第三焊盘PAD3和第四焊盘PAD4。另外，第一半导体器件410可以包括用于施加第一电阻信息R_INF1的焊盘和通孔，而第二半导体器件420可以包括用于施加第二电阻信息R_INF2的焊盘和通孔。为了方便起见，省略对这些焊盘和通孔的说明。
在通孔测试操作中，第一半导体器件410的输出缓冲器412_1和412_2的电阻值被设定成第一电阻值，而第二半导体器件420的输出缓冲器422_1和422_2的电阻值被设定成第二电阻值。
接着，当第一半导体器件410执行串行输入操作时，经由第一测试输入焊盘TI_PAD1串行输入的数据的相应比特可以被储存在第一储存单元415_1和第二储存单元415_2中。例如，在顺序输入“0”和“1”的情况下，“0”可以被储存在第二储存单元415_2中，而“1”可以被储存在第一储存单元415_1中。供作参考，经由第一测试输入焊盘TI_PAD1输入的数据可以是具有预设模式的数据。当第二半导体器件420执行串行输入操作时，经由第二测试输入焊盘TI_PAD2串行输入的数据的相应比特可以被储存在第三储存单元425_1和第四储存单元425_2中。储存在第二半导体器件420中的数据和储存在第一半导体器件410中的数据可以具有不同的模式。具体地，储存在第二半导体器件420中的数据和储存在第一半导体器件410中的数据可以具有相反的模式。例如，“1”和“0”可以被顺序输入至第二测试输入焊盘TI_PAD2，以及“1”可以被储存在第四储存单元425_2中，而“0”可以被储存在第三储存单元425_1中。
第一半导体器件410和第二半导体器件420可以同时执行并行输出操作。可以通过具有第一电阻值的第一输出缓冲器412_1和第二输出缓冲器412_2来驱动第一焊盘PAD1和第二焊盘PAD2，且可以通过具有第二电阻值的第三输出缓冲器422_1和第四输出缓冲器422_2来驱动第三焊盘PAD3和第四焊盘PAD4。
如果通过如上所述的输出缓冲器412_1、412_2、422_1以及422_2来将焊盘PAD1至PAD4驱动至特定的电压，则第二半导体器件420可以执行并行输入操作且可以将储存在第三储存单元425_1和第四储存单元425_2中的数据更新为与第三焊盘PAD3和第四焊盘PAD4的电压相对应的值。
最后，当第二半导体器件420执行串行输出操作时，可以顺序输出储存在第四储存单元425_2中的数据和储存在第三储存单元425_1中的数据。通过将经由第一测试输入焊盘TI_PAD1顺序输入的数据和经由第二测试输出焊盘TO_PAD2顺序输出的数据进行比较，如果数据彼此相同，则可以判定出通孔TSV1和TSV2正常形成。通过将经由第二测试输入焊盘TI_PAD2顺序输入的数据和经由第二测试输出焊盘TO_PAD2顺序输出的数据进行比较，如果数据具有相反的模式，则可以判定出通孔TSV1和TSV2正常形成。为了比较两种数据，半导体系统可以包括在半导体器件中的单独储存单元(未示出)，或者可以包括与半导体器件410和420连接的测试设备(未示出)。当数据彼此不同作为比较结果时，可以判定出通孔TSV1和TSV2正常形成。
在图4的半导体系统中，当通孔TSV1和TSV2未正常形成时，储存在第二半导体器件420中的数据与从第一半导体器件410输出的数据不同，且具有最初储存在第二半导体器件420中的值。因此，可以获得精确的测试结果，而无论通孔TSV1和TSV2是否正常形成。
半导体系统可以使用执行如上所述的预定操作的电路来测试通孔是否正常形成。由于电路是用于执行边界扫描测试的电路，所以半导体系统可以使用针对另一种测试包括的电路来有效地执行通孔测试操作。
图5是描述图4的半导体系统中的通孔测试操作的原理的图。
图5仅示出第一焊盘PAD1、第一输出缓冲器412_1、第一储存单元415_1、第一通孔TSV1、第三焊盘PAD3、第三输出缓冲器422_1以及第三储存单元425_1。在通孔测试操作中，第一输出缓冲器412_1具有第一电阻值，而第三输出缓冲器422_1具有第二电阻值。因此，在图5中示出如下的等效电路：第一输出缓冲器412_1包括具有第一电阻值的两个电阻器R1和R2以及开关元件S1和S2，而第三输出缓冲器422_1包括具有第二电阻值的两个电阻器R3和R4以及开关元件S3和S4。
将参照图5来描述在通孔测试操作中用于更新储存在第三储存单元425_1中的值的操作。
假定“高”储存在第一储存单元415_1中且“低”储存在第三储存单元425_1中。在并行输出操作中，第一储存单元415_1和第三储存单元425_1可以经由输出端子Q来输出储存的值。第一输出缓冲器412_1可以响应于从第一储存单元415_1输出的“高”而将第一焊盘PAD1驱动至电源电压VDD，例如开关元件S1导通而开关元件S2关断。第三输出缓冲器422_1可以响应于从第三储存单元425_1输出的“低”而将第三焊盘PAD3驱动至接地电压VSS，例如开关元件S3关断而开关元件S4导通。
可以将第一输出缓冲器412_1的电源电压VDD的端子与第三输出缓冲器422_1的接地电压VSS的端子电连接。电阻器R1、第一通孔TSV1以及电阻器R4可以串联连接在第一输出缓冲器412_1的电源电压VDD的端子与第三输出缓冲器422_1的接地电压VSS的端子之间。假定第一电阻值为RVAL1，第二电阻值为RVAL2，以及第一通孔TSV1的电阻值为RTSV。RTSV可以在第一通孔TSV1正常形成时可忽略地小于RVAL1和RVAL2，且可以在第一通孔TSV1未正常形成时变成明显地大于RVAL1和RVAL2。如在以下[数学等式1]中表示出第三焊盘PAD3的电压VPAD3。供作参考，与“高”相对应的电压是电源电压VDD，而与“低”相对应的电压是接地电压VSS。
[数学等式1]
在[数学等式1]中，由于当第一通孔TSV1正常形成时RTSV可忽略地小于RVAL1和RVAL2，且由于RVAL1<RVAL2，所以第三焊盘PAD3的电压VPAD3具有接近于储存在第一储存单元415_1中的“高”的电压。因此，储存在第三储存单元425_1中的值可以从“低”更新成“高”。由于当第一通孔TSV1未正常形成时RTSV明显地大于RVAL1和RVAL2，所以第三焊盘PAD3的电压VPAD3具有接近于储存在第三储存单元425_1中的“低”的电压。与第三焊盘PAD3的电压相对应的数据通过第三输入缓冲器421_1(在图5中未示出)来缓冲且被输入至第三储存单元425_1的输入端子D。因此，储存在第三储存单元425_1中的值可以从“低”更新成“高”。
相反地，即使在“低”储存在第一储存单元415_1中、而“高”储存在第三储存单元425_1中作为串行输入操作的结果的情形下，也可以判定出经由与上述类似的操作程序，当第一通孔TSV1正常形成时第三焊盘PAD3的电压VPAD3具有接近于储存在第一储存单元415_1中的“低”的电压，而当第一通孔TSV1未正常形成时第三焊盘PAD3的电压VPAD3具有接近于储存在第三储存单元425_1中的“高”的电压。
即，当在不同的逻辑值储存在相应的第一储存单元415_1和第三储存单元425_1中之后执行并行输出操作时，第三焊盘PAD3的电压VPAD3在第一通孔TSV1正常形成时具有与从第一储存单元415_1输出的值相对应的电压，而在第一通孔TSV1未正常形成时具有与从第三储存单元425_1输出的值相对应的电压。因此，在串行输入操作中，如果储存在第三储存单元425_1中的值与经由并行输入操作更新的值相同，则判定出第一通孔TSV1未正常形成，而如果储存在第三储存单元425_1中的值与经由并行输入操作更新的值不同，则判定出第一通孔TSV1正常形成。在图4的半导体系统中，尽管第一通孔TSV1未正常形成，且因而第三焊盘PAD3被浮置，但也可以稳定地执行通孔测试操作。
图6是说明根据本发明的一个实施例的半导体系统的图。
参见图6，半导体系统可以包括第一半导体器件610(芯片)至第N半导体器件620。第一半导体器件610(芯片)至第N半导体器件620可以被层叠。在半导体系统中，第一半导体器件610可以是最上面层叠的半导体器件，第N半导体器件620可以是最下面层叠的半导体器件，且其余的半导体器件(芯片)可以是层叠在第一半导体器件610与第N半导体器件620之间的半导体器件。第一半导体器件610(芯片)至第N半导体器件620中的每个可以包括多个焊盘P。彼此相邻层叠的半导体器件的多个焊盘P可以经由通孔TSV连接。图6仅示出第一半导体器件610和第N半导体器件620的相应焊盘P、TI和TO、以及通孔TSV，和其余的半导体器件(芯片)的层叠形状。
图7是说明图6中所示的第一半导体器件610的图。参见图7，第一半导体器件610可以包括：焊盘P、测试输入焊盘TI、测试输出焊盘TO、输入缓冲器IB、输出缓冲器OB、测试输入缓冲器TIB、测试输出缓冲器TOB、储存单元DFF、选择单元MUX1和MUX2、测试控制单元TCON以及内部电路ICIR。
在图7的第一半导体器件610中，可以控制输出缓冲器OB的电阻值。即使在其余的半导体器件(芯片)以及620中，也可以控制输出缓冲器OB的电阻值。第一半导体器件610的输出缓冲器OB的电阻值可以响应于电阻信息R_INF来判定，且可以具有第一电阻值或比第一电阻值更大的第二电阻值。在通孔测试操作中，第一半导体器件610的输出缓冲器OB的电阻值与第N半导体器件620的输出缓冲器OB的电阻值可以被设定成彼此不同。
图7的第一半导体器件610的配置和操作可以与图3的第一半导体器件210的配置和操作类似，且图6的其余半导体器件(芯片)以及620的配置和操作可以与图7的第一半导体器件610的配置和操作相同。与图3的第一半导体器件210类似，图6的半导体器件610(芯片)以及620可以根据其控制来执行(1)串行输入操作、(2)串行输出操作、(3)并行输入操作、以及(4)并行输出操作。在下文中，将主要针对第一半导体器件610和第N半导体器件620的输出缓冲器OB以及通孔测试操作进行描述。
在通孔测试操作中，第一半导体器件610的输出缓冲器OB的电阻值可以被设定成第一电阻值，而第N半导体器件620的输出缓冲器OB的电阻值可以被设定成第二电阻值。
接着，当第一半导体器件610执行串行输入操作时，经由测试输入焊盘TI串行输入的数据可以被储存在多个储存单元DFF中。类似地，当第N半导体器件620执行串行输入操作时，经由测试输入焊盘TI串行输入的数据可以被储存在多个储存单元DFF中。供作参考，经由测试输入焊盘TI输入的数据可以是具有预设模式的数据。输入至且储存在第一半导体器件610的数据的模式与输入至且储存在第N半导体器件620的数据的模式可以彼此相反。
然后，第一半导体器件610可以执行并行输出操作，而第N半导体器件620可以执行并行输出操作。其余的半导体器件(芯片)可以执行并行输入操作。当第N半导体器件620执行并行输入操作且将与多个焊盘P的电压相对应的数据储存在多个储存单元DFF中时，可以更新储存在多个储存单元DFF中的值。与以上参照图5所述类似地来判定要储存在多个储存单元DFF中的数据的值。第一半导体器件610的焊盘P与第一焊盘PAD1相对应，而第N半导体器件620的焊盘P与第三焊盘PAD3相对应。具体地，在[数学等式1]中，RTSV可以与连接在第一半导体器件610的焊盘P和第N半导体器件620的焊盘P之间的全部通孔TSV的电阻值相对应，而不是与一个通孔的电阻值相对应。
最后，当第N半导体器件620执行串行输出操作时，可以串行输出储存在第N半导体器件620的多个储存单元DFF中的数据。当经由第一半导体器件610的测试输入焊盘TI串行输入的数据与经由第N半导体器件620的测试输出焊盘TO串行输出的数据具有相同的模式时，可以判定出通孔TSV正常形成。另外，当经由第N半导体器件620的测试输入焊盘TI串行输入的数据与经由第N半导体器件620的测试输出焊盘TO串行输出的数据具有相同的模式时，可以判定出通孔TSV正常形成。当数据模式部分地彼此不同时，可以判定出引起数据模式的差异的与储存单元DFF相对应的通孔TSV未正常形成。
半导体系统可以使用执行如上所述的预定操作的电路来测试通孔是否正常形成。由于电路用于执行边界扫描测试，所以半导体系统可以通过使用针对另一个测试包括的电路来执行通孔测试操作而有效地执行通孔测试。
图8是说明输出缓冲器412_1的图。
如图8中所示，输出缓冲器412_1可以包括多个电阻器元件RA至RD以及多个开关部810至840。在多个电阻器元件RA至RD之中，电阻器元件RA和RB可以具有第一电阻值，而电阻器元件RC和RD可以具有第二电阻值。在多个电阻器元件RA至RD之中，电阻器元件RA和RC可以与电源电压VDD的端子连接，而电阻器元件RB和RD可以与接地电压VSS的端子连接。
当输出信号OUT被去激活时，输出缓冲器412_1可以被去激活。当输出信号OUT被激活时，输出缓冲器412_1可以响应于经由输入节点I输入的数据而驱动输出节点O。
当输出信号OUT被激活，且通过电阻信息R_INF将输出缓冲器412_1的电阻值设定成第一电阻值时，第一开关部810和第二开关部820可以被激活，而第三开关部830和第四开关部840可以被去激活。当将“高”输出至输出节点O时，第一开关部810可以导通，且可以将输出节点O上拉驱动至电源电压VDD，而在将“低”输出至输出节点O的情况下，第二开关部820可以导通，且可以将输出节点O下拉驱动至接地电压VSS。
当输出信号OUT被激活，且通过电阻信息R_INF将输出缓冲器412_1的电阻值设定成第二电阻值时，第三开关部830和第四开关部840可以被激活，而第一开关部810和第二开关部820可以被去激活。当将“高”输出至输出节点O时，第三开关部830可以导通且可以将输出节点O上拉驱动至电源电压VDD，而当将“低”输出至输出节点O时，第四开关部840可以导通且可以将输出节点O下拉驱动至接地电压VSS。
除了输出缓冲器412_1之外，输出缓冲器412_2、422_1和422_2也可以采用与图8中所示的大体相同的方式来配置，且可以如以上参照图8所述来操作。可以根据要设定的目标电阻值来以不同方式设计输出缓冲器的配置和操作。
根据本公开的实施例，可以测试将包括在半导体系统中的半导体器件连接的通孔是否正常形成。
根据本公开的实施例，由于使用包括在半导体器件中的电路来执行测试，所以可以最小化测试通孔所需的电路区域，因而可以执行有效测试。
尽管已经出于说明性的目的描述了各种实施例，但是对于本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体系统，包括：
第一半导体器件，其包括第一焊盘、第二焊盘和第一测试输入焊盘，且适合于储存经由所述第一测试输入焊盘串行输入的数据以及经由所述第一焊盘和所述第二焊盘并行输出储存数据；
第二半导体器件，其包括第三焊盘、第四焊盘和第二测试输出焊盘，且适合于储存经由所述第三焊盘和所述第四焊盘并行输入的数据；
第一通孔，其将所述第一焊盘和所述第三焊盘连接；以及
第二通孔，其将所述第二焊盘和所述第四焊盘连接。
技术方案2.如技术方案1所述的半导体系统，其中，所述第二半导体器件经由所述第二测试输出焊盘串行输出所述储存数据。
技术方案3.如技术方案2所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第二测试输出焊盘从所述第二半导体器件输出的所述数据进行比较。
技术方案4.如技术方案1所述的半导体系统，其中，所述第一半导体器件还包括：
第一测试输出焊盘；
第一选择单元，其适合于选择经由所述第一测试输入焊盘输入的所述数据和经由所述第一焊盘输入的数据中的一个；
第一储存单元，其适合于储存并输出由所述第一选择单元选择的所述数据；
第二选择单元，其适合于选择从所述第一储存单元输出的所述数据和从第一内部电路输出的数据中的一个；
第三选择单元，其适合于选择从所述第一储存单元输出的所述数据和经由所述第二焊盘输入的数据中的一个；
第二储存单元，其适合于储存并输出由所述第三选择单元选择的所述数据；以及
第四选择单元，其适合于选择从所述第二储存单元输出的所述数据和从所述第一内部电路输出的所述数据中的一个，
其中，从所述第二储存单元输出的所述数据被传送至所述第一测试输出焊盘。
技术方案5.如技术方案4所述的半导体系统，
其中，当经由所述第一测试输入焊盘输入的所述数据被储存在所述第一半导体器件中时，所述第一选择单元选择经由所述第一测试输入焊盘输入的所述数据，而所述第三选择单元选择从所述第一储存单元输出的所述数据，以及
其中，当储存在所述第一半导体器件中的所述数据经由所述第一焊盘和所述第二焊盘输出时，所述第二选择单元选择从所述第一储存单元输出的所述数据，而所述第四选择单元选择从所述第二储存单元输出的所述数据。
技术方案6.如技术方案4所述的半导体系统，其中，所述第二半导体器件包括：
第二测试输入焊盘；
第五选择单元，其适合于选择经由所述第二测试输入焊盘输入的数据和经由所述第三焊盘输入的数据中的一个；
第三储存单元，其适合于储存并输出由所述第五选择单元选择的所述数据；
第六选择单元，其适合于选择从所述第三储存单元输出的所述数据和从第二内部电路输出的数据中的一个；
第七选择单元，其适合于选择从所述第三储存单元输出的所述数据和经由所述第四焊盘输入的数据中的一个；
第四储存单元，其适合于储存并输出由所述第七选择单元选择的所述数据；以及
第八选择单元，其适合于选择从所述第四储存单元输出的所述数据和从所述第二内部电路输出的所述数据中的一个，
其中，从所述第四储存单元输出的所述数据被传送至所述第二测试输出焊盘。
技术方案7.如技术方案6所述的半导体系统，
其中，当经由所述第三焊盘和所述第四焊盘输入的所述数据储存在所述第二半导体器件中时，所述第五选择单元选择经由所述第三焊盘输入的所述数据，而所述第七选择单元选择经由所述第四焊盘输入的所述数据，以及
其中，当储存在所述第二半导体器件中的所述数据经由所述第二测试输出焊盘输出时，所述第八选择单元选择从所述第四储存单元输出的所述数据。
技术方案8.如技术方案1所述的半导体系统，
其中，所述第一半导体器件在数据输入操作中将经由所述第一焊盘和所述第二焊盘输入的所述数据传送至所述第一内部电路，而在数据输出操作中输出从所述第一内部电路传送至所述第一焊盘和所述第二焊盘的数据，以及
其中，所述第二半导体器件在数据输入操作中将经由所述第三焊盘和所述第四焊盘输入的所述数据传送至所述第二内部电路，而在数据输出操作中输出从所述第二内部电路传送至所述第三焊盘和所述第四焊盘的数据。
技术方案9.一种半导体系统，包括：
第一半导体器件至第N半导体器件，所述第一半导体器件至所述第N半导体器件中的每个包括多个焊盘，所述第一半导体器件至所述第N半导体器件被顺序层叠使得相邻的半导体器件的多个焊盘分别通过通孔彼此连接，
其中，所述第一半导体器件还包括测试输入焊盘，储存经由所述测试输入焊盘串行输入的数据，以及经由所述多个焊盘之中相应的焊盘并行输出储存数据，以及
其中，所述第N半导体器件还包括测试输出焊盘，储存经由所述多个焊盘之中相应的焊盘并行输入的数据，以及经由所述测试输出焊盘串行输出储存数据。
技术方案10.如技术方案9所述的半导体系统，其中，将经由所述测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述测试输出焊盘从所述第N半导体器件输出的所述数据进行比较。
技术方案11.一种半导体系统，包括：
第一半导体器件，其包括第一焊盘、第二焊盘、第一测试输入焊盘、第一输出缓冲器和第二输出缓冲器，所述第一输出缓冲器具有第一电阻值且利用与输出值相对应的电压来驱动所述第一焊盘，所述第二输出缓冲器具有所述第一电阻值且利用与输出值相对应的电压来驱动所述第二焊盘，以及所述第一半导体器件适合于储存经由所述第一测试输入焊盘串行输入的数据且经由所述第一焊盘和所述第二焊盘并行输出储存数据；
第二半导体器件，其包括第三焊盘、第四焊盘、第二测试输入焊盘、第二测试输出焊盘、第三输出缓冲器和第四输出缓冲器，所述第三输出缓冲器具有大于所述第一电阻值的第二电阻值且利用与输出值相对应的电压来驱动所述第三焊盘，所述第四输出缓冲器具有所述第二电阻值且利用与输出值相对应的电压驱动所述第四焊盘，以及所述第二半导体器件适合于经由所述第二测试输入焊盘串行输入并储存与经由所述第一测试输入焊盘输入的所述数据不同的数据，且经由所述第三焊盘和所述第四焊盘并行输出储存数据；
第一通孔，其将所述第一焊盘和所述第三焊盘连接；以及
第二通孔，其将所述第二焊盘和所述第四焊盘连接。
技术方案12.如技术方案11所述的半导体系统，其中，所述第二半导体器件利用与所述第三焊盘和所述第四焊盘的电压相对应的值来更新所述储存数据。
技术方案13.如技术方案12所述的半导体系统，其中，所述第二半导体器件经由所述第二测试输出焊盘来串行输出所述储存数据。
技术方案14.如技术方案13所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第二测试输出焊盘从所述第二半导体器件输出的所述数据进行比较。
技术方案15.如技术方案11所述的半导体系统，其中，所述第一半导体器件还包括：
第一测试输出焊盘；
第一选择单元，其适合于选择经由所述第一测试输入焊盘输入的数据和经由所述第一焊盘输入的数据中的一个；
第一储存单元，其适合于储存并输出由所述第一选择单元选择的数据；
第二选择单元，其适合于选择从所述第一储存单元输出的所述数据和从第一内部电路输出的数据中的一个；
第三选择单元，其适合于选择从所述第一储存单元输出的所述数据和经由所述第二焊盘输入的数据中的一个；
第二储存单元，其适合于储存并输出由所述第三选择单元选择的所述数据；以及
第四选择单元，其适合于选择从所述第二储存单元输出的所述数据和从所述第一内部电路输出的所述数据中的一个，
其中，从所述第二储存单元输出的所述数据被传送至所述第一测试输出焊盘。
技术方案16.如技术方案15所述的半导体系统，
其中，当经由所述第一测试输入焊盘输入的所述数据被储存在所述第一半导体器件中时，所述第一选择单元选择经由所述第一测试输入焊盘输入的所述数据，而所述第三选择单元选择从所述第一储存单元输出的所述数据，以及
其中，当储存在所述第一半导体器件中的所述数据经由所述第一焊盘和所述第二焊盘输出时，所述第二选择单元选择从所述第一储存单元输出的所述数据，而所述第四选择单元选择从所述第二储存单元输出的所述数据。
技术方案17.如技术方案15所述的半导体系统，其中，所述第二半导体器件还包括：
第五选择单元，其适合于选择经由所述第二测试输入焊盘输入的数据和经由所述第三焊盘输入的数据中的一个；
第三储存单元，其适合于储存并输出由所述第五选择单元选择的所述数据；
第六选择单元，其适合于选择从所述第三储存单元输出的所述数据和从包括在所述第二半导体器件中的第二内部电路输出的数据中的一个；
第七选择单元，其适合于选择从所述第三储存单元输出的所述数据和经由所述第四焊盘输入的数据中的一个；
第四储存单元，其适合于储存并输出由所述第七选择单元选择的所述数据；以及
第八选择单元，其适合于选择从所述第四储存单元输出的所述数据和从所述第二内部电路输出的所述数据中的一个，
其中，从所述第四储存单元输出的所述数据被传送至所述第二测试输出焊盘。
技术方案18.如技术方案17所述的半导体系统，
其中，当经由所述第二测试输入焊盘输入的所述数据被储存在所述第二半导体器件中时，所述第五选择单元选择经由所述第二测试输入焊盘输入的所述数据，而所述第七选择单元选择从所述第三储存单元输出的所述数据，以及
其中，当储存在所述第二半导体器件中的所述数据经由所述第三焊盘和所述第四焊盘输出时，所述第六选择单元选择从所述第三储存单元输出的所述数据，而所述第八选择单元选择从所述第四储存单元输出的所述数据。
技术方案19.如技术方案18所述的半导体系统，其中，当储存在所述第二半导体器件中的所述数据经由所述第二测试输出焊盘输出时，所述第八选择单元选择从所述第四储存单元输出的所述数据。
技术方案20.如技术方案11所述的半导体系统，
其中，所述第一半导体器件在数据输入操作中将经由所述第一焊盘和所述第二焊盘输入的所述数据传送至所述第一内部电路，而在数据输出操作中输出从所述第一内部电路传送至所述第一焊盘和所述第二焊盘的数据，以及
其中，所述第二半导体器件在数据输入操作中将经由所述第三焊盘和所述第四焊盘输入的所述数据传送至所述第二内部电路，而在数据输出操作中输出从所述第二内部电路传送至所述第三焊盘和所述第四焊盘的数据。
技术方案21.一种半导体系统，包括：
第一半导体器件至第N半导体器件，所述第一半导体器件至所述第N半导体器件中的每个包括多个焊盘，所述第一半导体器件至所述第N半导体器件被顺序层叠使得相邻半导体器件的多个焊盘分别通过通孔连接，
其中，所述第一半导体器件包括第一测试输入焊盘和多个第一输出缓冲器，所述多个第一输出缓冲器具有第一电阻值且利用与输出值相对应的电压来驱动所述多个相应焊盘，所述第一半导体器件储存经由所述第一测试输入焊盘串行输入的数据，以及经由所述多个焊盘并行输出储存数据，以及
其中，所述第N半导体器件包括第N测试输入焊盘、第N测试输出焊盘和多个第N输出缓冲器，所述多个第N输出缓冲器具有比所述第一电阻值更大的第二电阻值且利用与输出值相对应的电压来驱动所述多个相应焊盘，所述第N半导体器件经由所述第N测试输入焊盘串行输入并储存与经由所述第一测试输入焊盘输入的所述数据不同的数据，以及经由所述多个焊盘并行输出储存数据。
技术方案22.如技术方案21所述的半导体系统，其中，所述第N半导体器件利用与多个相应的焊盘的电压相对应的值来更新所述储存数据。
技术方案23.如技术方案22所述的半导体系统，其中，所述第N半导体器件经由所述第N测试输出焊盘来串行输出所述储存数据。
技术方案24.如技术方案23所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第N测试输出焊盘从所述第N半导体器件输出的所述数据进行比较。

Claims (24)

1.一种半导体系统，包括：
第一半导体器件，其包括第一焊盘、第二焊盘和第一测试输入焊盘，且适合于储存经由所述第一测试输入焊盘串行输入的数据以及经由所述第一焊盘和所述第二焊盘并行输出储存数据；
第二半导体器件，其包括第三焊盘、第四焊盘和第二测试输出焊盘，且适合于储存经由所述第三焊盘和所述第四焊盘并行输入的数据；
第一通孔，其将所述第一焊盘和所述第三焊盘连接；以及
第二通孔，其将所述第二焊盘和所述第四焊盘连接。
2.如权利要求1所述的半导体系统，其中，所述第二半导体器件经由所述第二测试输出焊盘串行输出所述储存数据。
3.如权利要求2所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第二测试输出焊盘从所述第二半导体器件输出的所述数据进行比较。
4.如权利要求1所述的半导体系统，其中，所述第一半导体器件还包括：
第一测试输出焊盘；
第一选择单元，其适合于选择经由所述第一测试输入焊盘输入的所述数据和经由所述第一焊盘输入的数据中的一个；
第一储存单元，其适合于储存并输出由所述第一选择单元选择的所述数据；
第二选择单元，其适合于选择从所述第一储存单元输出的所述数据和从第一内部电路输出的数据中的一个；
第三选择单元，其适合于选择从所述第一储存单元输出的所述数据和经由所述第二焊盘输入的数据中的一个；
第二储存单元，其适合于储存并输出由所述第三选择单元选择的所述数据；以及
第四选择单元，其适合于选择从所述第二储存单元输出的所述数据和从所述第一内部电路输出的所述数据中的一个，
其中，从所述第二储存单元输出的所述数据被传送至所述第一测试输出焊盘。
5.如权利要求4所述的半导体系统，
其中，当经由所述第一测试输入焊盘输入的所述数据被储存在所述第一半导体器件中时，所述第一选择单元选择经由所述第一测试输入焊盘输入的所述数据，而所述第三选择单元选择从所述第一储存单元输出的所述数据，以及
其中，当储存在所述第一半导体器件中的所述数据经由所述第一焊盘和所述第二焊盘输出时，所述第二选择单元选择从所述第一储存单元输出的所述数据，而所述第四选择单元选择从所述第二储存单元输出的所述数据。
6.如权利要求4所述的半导体系统，其中，所述第二半导体器件包括：
第二测试输入焊盘；
第五选择单元，其适合于选择经由所述第二测试输入焊盘输入的数据和经由所述第三焊盘输入的数据中的一个；
第三储存单元，其适合于储存并输出由所述第五选择单元选择的所述数据；
第六选择单元，其适合于选择从所述第三储存单元输出的所述数据和从第二内部电路输出的数据中的一个；
第七选择单元，其适合于选择从所述第三储存单元输出的所述数据和经由所述第四焊盘输入的数据中的一个；
第四储存单元，其适合于储存并输出由所述第七选择单元选择的所述数据；以及
第八选择单元，其适合于选择从所述第四储存单元输出的所述数据和从所述第二内部电路输出的所述数据中的一个，
其中，从所述第四储存单元输出的所述数据被传送至所述第二测试输出焊盘。
7.如权利要求6所述的半导体系统，
其中，当经由所述第三焊盘和所述第四焊盘输入的所述数据储存在所述第二半导体器件中时，所述第五选择单元选择经由所述第三焊盘输入的所述数据，而所述第七选择单元选择经由所述第四焊盘输入的所述数据，以及
其中，当储存在所述第二半导体器件中的所述数据经由所述第二测试输出焊盘输出时，所述第八选择单元选择从所述第四储存单元输出的所述数据。
8.如权利要求6所述的半导体系统，
其中，所述第一半导体器件在数据输入操作中将经由所述第一焊盘和所述第二焊盘输入的所述数据传送至所述第一内部电路，而在数据输出操作中输出从所述第一内部电路传送至所述第一焊盘和所述第二焊盘的数据，以及
其中，所述第二半导体器件在数据输入操作中将经由所述第三焊盘和所述第四焊盘输入的所述数据传送至所述第二内部电路，而在数据输出操作中输出从所述第二内部电路传送至所述第三焊盘和所述第四焊盘的数据。
9.一种半导体系统，包括：
第一半导体器件至第N半导体器件，所述第一半导体器件至所述第N半导体器件中的每个包括多个焊盘，所述第一半导体器件至所述第N半导体器件被顺序层叠使得相邻的半导体器件的多个焊盘分别通过通孔彼此连接，
其中，所述第一半导体器件还包括测试输入焊盘，储存经由所述测试输入焊盘串行输入的数据，以及经由所述多个焊盘之中相应的焊盘并行输出储存数据，以及
其中，所述第N半导体器件还包括测试输出焊盘，储存经由所述多个焊盘之中相应的焊盘并行输入的数据，以及经由所述测试输出焊盘串行输出储存数据。
10.如权利要求9所述的半导体系统，其中，将经由所述测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述测试输出焊盘从所述第N半导体器件输出的所述数据进行比较。
11.一种半导体系统，包括：
第一半导体器件，其包括第一焊盘、第二焊盘、第一测试输入焊盘、第一输出缓冲器和第二输出缓冲器，所述第一输出缓冲器具有第一电阻值且利用与输出值相对应的电压来驱动所述第一焊盘，所述第二输出缓冲器具有所述第一电阻值且利用与输出值相对应的电压来驱动所述第二焊盘，以及所述第一半导体器件适合于储存经由所述第一测试输入焊盘串行输入的数据且经由所述第一焊盘和所述第二焊盘并行输出储存数据；
第二半导体器件，其包括第三焊盘、第四焊盘、第二测试输入焊盘、第二测试输出焊盘、第三输出缓冲器和第四输出缓冲器，所述第三输出缓冲器具有大于所述第一电阻值的第二电阻值且利用与输出值相对应的电压来驱动所述第三焊盘，所述第四输出缓冲器具有所述第二电阻值且利用与输出值相对应的电压驱动所述第四焊盘，以及所述第二半导体器件适合于经由所述第二测试输入焊盘串行输入并储存与经由所述第一测试输入焊盘输入的所述数据不同的数据，且经由所述第三焊盘和所述第四焊盘并行输出储存数据；
第一通孔，其将所述第一焊盘和所述第三焊盘连接；以及
第二通孔，其将所述第二焊盘和所述第四焊盘连接。
12.如权利要求11所述的半导体系统，其中，所述第二半导体器件利用与所述第三焊盘和所述第四焊盘的电压相对应的值来更新所述储存数据。
13.如权利要求12所述的半导体系统，其中，所述第二半导体器件经由所述第二测试输出焊盘来串行输出所述储存数据。
14.如权利要求13所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第二测试输出焊盘从所述第二半导体器件输出的所述数据进行比较。
15.如权利要求11所述的半导体系统，其中，所述第一半导体器件还包括：
第一测试输出焊盘；
第一选择单元，其适合于选择经由所述第一测试输入焊盘输入的数据和经由所述第一焊盘输入的数据中的一个；
第一储存单元，其适合于储存并输出由所述第一选择单元选择的数据；
第二选择单元，其适合于选择从所述第一储存单元输出的所述数据和从第一内部电路输出的数据中的一个；
第三选择单元，其适合于选择从所述第一储存单元输出的所述数据和经由所述第二焊盘输入的数据中的一个；
第二储存单元，其适合于储存并输出由所述第三选择单元选择的所述数据；以及
第四选择单元，其适合于选择从所述第二储存单元输出的所述数据和从所述第一内部电路输出的所述数据中的一个，
其中，从所述第二储存单元输出的所述数据被传送至所述第一测试输出焊盘。
16.如权利要求15所述的半导体系统，
其中，当经由所述第一测试输入焊盘输入的所述数据被储存在所述第一半导体器件中时，所述第一选择单元选择经由所述第一测试输入焊盘输入的所述数据，而所述第三选择单元选择从所述第一储存单元输出的所述数据，以及
其中，当储存在所述第一半导体器件中的所述数据经由所述第一焊盘和所述第二焊盘输出时，所述第二选择单元选择从所述第一储存单元输出的所述数据，而所述第四选择单元选择从所述第二储存单元输出的所述数据。
17.如权利要求15所述的半导体系统，其中，所述第二半导体器件还包括：
第五选择单元，其适合于选择经由所述第二测试输入焊盘输入的数据和经由所述第三焊盘输入的数据中的一个；
第三储存单元，其适合于储存并输出由所述第五选择单元选择的所述数据；
第六选择单元，其适合于选择从所述第三储存单元输出的所述数据和从包括在所述第二半导体器件中的第二内部电路输出的数据中的一个；
第七选择单元，其适合于选择从所述第三储存单元输出的所述数据和经由所述第四焊盘输入的数据中的一个；
第四储存单元，其适合于储存并输出由所述第七选择单元选择的所述数据；以及
第八选择单元，其适合于选择从所述第四储存单元输出的所述数据和从所述第二内部电路输出的所述数据中的一个，
其中，从所述第四储存单元输出的所述数据被传送至所述第二测试输出焊盘。
18.如权利要求17所述的半导体系统，
其中，当经由所述第二测试输入焊盘输入的所述数据被储存在所述第二半导体器件中时，所述第五选择单元选择经由所述第二测试输入焊盘输入的所述数据，而所述第七选择单元选择从所述第三储存单元输出的所述数据，以及
其中，当储存在所述第二半导体器件中的所述数据经由所述第三焊盘和所述第四焊盘输出时，所述第六选择单元选择从所述第三储存单元输出的所述数据，而所述第八选择单元选择从所述第四储存单元输出的所述数据。
19.如权利要求18所述的半导体系统，其中，当储存在所述第二半导体器件中的所述数据经由所述第二测试输出焊盘输出时，所述第八选择单元选择从所述第四储存单元输出的所述数据。
20.如权利要求17所述的半导体系统，
其中，所述第一半导体器件在数据输入操作中将经由所述第一焊盘和所述第二焊盘输入的所述数据传送至所述第一内部电路，而在数据输出操作中输出从所述第一内部电路传送至所述第一焊盘和所述第二焊盘的数据，以及
其中，所述第二半导体器件在数据输入操作中将经由所述第三焊盘和所述第四焊盘输入的所述数据传送至所述第二内部电路，而在数据输出操作中输出从所述第二内部电路传送至所述第三焊盘和所述第四焊盘的数据。
21.一种半导体系统，包括：
第一半导体器件至第N半导体器件，所述第一半导体器件至所述第N半导体器件中的每个包括多个焊盘，所述第一半导体器件至所述第N半导体器件被顺序层叠使得相邻半导体器件的多个焊盘分别通过通孔连接，
其中，所述第一半导体器件包括第一测试输入焊盘和多个第一输出缓冲器，所述多个第一输出缓冲器具有第一电阻值且利用与输出值相对应的电压来驱动所述多个焊盘，所述第一半导体器件储存经由所述第一测试输入焊盘串行输入的数据，以及经由所述多个焊盘并行输出储存数据，以及
其中，所述第N半导体器件包括第N测试输入焊盘、第N测试输出焊盘和多个第N输出缓冲器，所述多个第N输出缓冲器具有比所述第一电阻值更大的第二电阻值且利用与输出值相对应的电压来驱动所述多个焊盘，所述第N半导体器件经由所述第N测试输入焊盘串行输入并储存与经由所述第一测试输入焊盘输入的所述数据不同的数据，以及经由所述多个焊盘并行输出储存数据。
22.如权利要求21所述的半导体系统，其中，所述第N半导体器件利用与多个相应的焊盘的电压相对应的值来更新所述储存数据。
23.如权利要求22所述的半导体系统，其中，所述第N半导体器件经由所述第N测试输出焊盘来串行输出所述储存数据。
24.如权利要求23所述的半导体系统，其中，将经由所述第一测试输入焊盘输入至所述第一半导体器件的所述数据与经由所述第N测试输出焊盘从所述第N半导体器件输出的所述数据进行比较。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160034698A (ko) * 2014-09-22 2016-03-30 에스케이하이닉스 주식회사 반도체장치 및 이를 포함하는 반도체시스템
KR20160107685A (ko) 2015-03-05 2016-09-19 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치의 테스트 방법
US9941020B2 (en) 2015-03-05 2018-04-10 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
KR20170029927A (ko) * 2015-09-08 2017-03-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10170461B2 (en) * 2015-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. ESD hard backend structures in nanometer dimension
KR102467885B1 (ko) * 2016-01-07 2022-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法
US10692841B2 (en) 2018-06-27 2020-06-23 Micron Technology, Inc. Semiconductor devices having through-stack interconnects for facilitating connectivity testing
US10978137B1 (en) * 2020-02-19 2021-04-13 Nany A Technology Corporation Memory device and method of operating the same
KR20220041454A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 프로세싱 시스템 및 이를 위한 전원 제어 회로
CN113436667B (zh) * 2021-05-11 2022-05-10 宁波宇喆电子科技有限公司 一种多模式输入的eeprom芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471142A (zh) * 2007-12-27 2009-07-01 恩益禧电子股份有限公司 半导体集成电路器件及其测试方法
CN102110479A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 包括数据压缩测试电路的半导体存储装置
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100801033B1 (ko) 2005-11-03 2008-02-04 삼성전자주식회사 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
JP2012078332A (ja) * 2009-10-09 2012-04-19 Elpida Memory Inc 半導体装置、半導体装置の試験方法、及びデータ処理システム。
KR101111444B1 (ko) * 2009-10-20 2012-02-24 (주) 와이팜 다층 구조를 갖는 집적 회로 패키지의 비아 특성화를 위한 테스트 패턴과 이를 이용한 비아 특성화 방법
KR101212777B1 (ko) * 2011-04-27 2012-12-14 에스케이하이닉스 주식회사 반도체 집적회로의 테스트 회로 및 방법
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
KR20130046888A (ko) 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 단일 패드 리드 동작이 가능한 반도체 집적회로
KR101891163B1 (ko) * 2012-04-04 2018-08-24 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471142A (zh) * 2007-12-27 2009-07-01 恩益禧电子股份有限公司 半导体集成电路器件及其测试方法
CN102110479A (zh) * 2009-12-28 2011-06-29 海力士半导体有限公司 包括数据压缩测试电路的半导体存储装置
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件

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