CN106251906A - 存储芯片和包括其的层叠型半导体装置 - Google Patents

存储芯片和包括其的层叠型半导体装置 Download PDF

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Abstract

一种存储芯片可以包括多个通道，多个通道包括多个存储体并且具有各自的输入/输出接口，以及多个通道中的每个可以被配置为同时锁存通过压缩从多个存储体输出的相应的单元数据组得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。

Description

存储芯片和包括其的层叠型半导体装置
相关申请的交叉引用
本申请要求2015年6月4日在韩国知识产权局提交的第10-2015-0078995号的韩国申请的优先权，如前所述的全部内容通过引用整体合并于此。
技术领域
各种实施例涉及一种半导体电路，更具体地，涉及一种存储芯片和包括其的层叠型半导体装置。
背景技术
半导体装置需要用于判断其是否正常操作的测试过程。
近来，半导体技术使用多个存储芯片彼此层叠且信号传送通过通孔(例如，硅通孔(TSV))来执行的方案。
存储芯片中的每个可以包括一个或更多个通道。
存储芯片的每个通道可以包括多个单位存储块(例如，多个存储体)。
存储芯片的通道可以具有各自的输入/输出接口并且可以独立操作。
如上所述，有必要开发用于快速且准确地测试具有一个或更多个通道的半导体装置的技术。
发明内容
本发明的实施例可以包括一种存储芯片，该存储芯片包括：多个存储体，被配置为根据读取命令来同时输出先前储存的数据。该存储芯片还可以包括：多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组。此外，该存储芯片还可以包括测试控制电路，测试控制电路被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。
本发明的实施例可以包括一种存储芯片，该存储芯片包括：多个通道，包括多个存储体并且具有各自的输入/输出接口。多个通道中的每个可以被配置为同时锁存通过压缩从所述多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
本发明的实施例可以包括一种层叠型半导体装置。该层叠型半导体装置可以包括：在其中信号输入/输出被执行的多个层叠的存储芯片。多个存储芯片中的每个可以包括包含多个存储体的多个通道，且被配置为同时锁存通过压缩从所述多个通道中的每个的多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或先前通道的读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
附图说明
图1是根据实施例的层叠型半导体装置10的剖视图；
图2是图1中的存储芯片100-1的布局图；
图3是图示图1中的存储芯片100-1的内部配置的示图；
图4是图示图3中的测试控制电路的内部配置的示图；
图5是图示图4中的控制块400的内部配置的示图；
图6是用于解释图5中的控制块400的操作的时序图；
图7至图9是用于解释根据实施例的存储芯片100-1的测试方法的时序图；
图10图示层叠型半导体装置10被包含至系统的实施例。
具体实施方式
在下文中，将通过实施例参照附图来详细描述根据本发明的存储芯片和包括其的层叠型半导体装置。本文中描述能够改善测试时间和效率的存储芯片以及包括其的层叠型半导体装置。在本发明的实施例中，具有多个通道的最高次序的通道可以被配置为根据读取开始信号执行数据输出操作。在本发明的实施例中，除具有多个通道的最高次序的通道以外的剩余通道可以被配置为根据先前通道的读取结束信号来执行数据输出操作。在本发明的实施例中，多个通道可以被配置为根据读取命令来同时输出储存在多个相应的存储体中的数据。在本发明的实施例中，先前通道可以包括实质上同一芯片中的多个通道中的任意一个或另一芯片中的多个通道中的任意一个。在本发明的实施例中，多个存储芯片的最上存储芯片或最下存储芯片中的具有多个通道的最高次序的通道可以被配置为根据读取开始信号执行数据输出操作。在本发明的实施例中，多个存储芯片的最上存储芯片或最下存储芯片中的除具有多个通道的最高次序的通道以外的剩余通道可以被配置为根据先前通道的读取结束信号来执行数据输出操作。在本发明的实施例中，测试读取数据可以被配置为通过通孔来输出。在本发明的实施例中，读取结束信号可以被配置为通过通孔而从多个存储芯片中的任意一个被传送至另一存储芯片。
参照图1，根据实施例的半导体装置10可以包括多个层叠的存储芯片100-1至100-4。
多个层叠的存储芯片100-1至100-4可以通过通孔(例如，硅通孔(TSV))来执行信号传送。
在多个层叠的存储芯片100-1至100-4之中，作为执行与外部系统接口的基底芯片，最下的存储芯片100-4可以包括物理层PHY。
除最下的存储芯片100-4以外的其他存储芯片100-1至100-3是核心芯片并且可以被配置为基本上彼此相同。
存储芯片100-1至100-3中的每个可以是包括一个或更多个通道的核心芯片。
存储芯片100-1至100-3的各个通道可以具有各自的输入/输出接口并且可以独立地操作。
每个通道可以包括多个单位存储块(例如，多个存储体)(这将在之后参照图3来描述)。
例如，当存储芯片100-1至100-3每个具有两个通道时，半导体10可以具有总计六个通道。
为了方便，包括在存储芯片100-1至100-3中的六个通道可以被称为第一通道CHANNEL 0至第六通道CHANNEL 5。
可以配置存储芯片100-1至100-3中的每个，使得同时的测试(例如，数据压缩测试)是可能的，而不需要在层叠之前分开选择多个通道的过程。
此外，可以配置存储芯片100-1至100-3使得同时的测试(例如，数据压缩测试)是可能的，而不需要在层叠之后分开选择存储芯片100-1至100-3的所有通道的过程，这将参照后续附图来描述。
参照图2，存储芯片100-1可以包括多个通道(例如，第一通道CHANNEL 0、第二通道CHANNEL 1)和测试输入/输出端口104。
可以配置测试输入/输出端口104使得测试相关数据和存储芯片100-1外部的测试相关命令的输入/输出是可能的。
参照图3，存储芯片100-1的第一通道CHANNEL 0可以包括多个存储体(例如，第一存储体B0至第四存储体B3)、多个数据压缩块COMP、测试控制电路101、通孔输入/输出块TSV I/O。
第二通道CHANNEL 1可以被配置为基本上与第一通道CHANNEL 0相同。
第一存储体B0至第四存储体B3可以通过局域输入/输出线LIO电耦接至全局输入/输出线GIO。
测试写入命令和测试数据TDATA可以通过测试输入/输出端口104来输入。
第一通道CHANNEL 0和第二通道CHANNEL 1可以根据测试写入命令来将测试数据TDATA同时写入第一存储体B0至第四存储体B3中。
第一通道CHANNEL 0和第二通道CHANNEL 1可以根据读取开始信号READ_START来同时输出已经写入第一存储体B0至第四存储体B3中的数据。
全局输入/输出线GIO可以电耦接至通孔输入/输出块TSV I/O和测试控制电路101。
多个数据压缩块COMP可以将通过压缩从第一存储体B0至第四存储体B3输出的单元数据组B0_G0_D<0:n-1>至B0_G7_D<0:n-1>、B1_G0_D<0:n-1>至B1_G7_D<0:n-1>、B2_G0_D<0:n-1>至B2_G7_D<0:n-1>和B3_G0_D<0:n-1>至B3_G7_D<0:n-1>得到的压缩数据组B0_C<0:7>至B3_C<0:7>传送至全局输入/输出线GIO中的一些。
测试控制电路101可以被配置为同时锁存压缩数据组B0_C<0:7>至B3_C<0:7>，根据读取开始信号READ_START来顺序输出锁存的数据作为测试读取数据TOUT，以及将用于定义测试读取数据TOUT的输出已经结束的读取结束信号READ_END提供至下一通道(即，第二通道CHANNEL 1)。
通孔输入/输出块TSV I/O可以被划分为多个单元阵列。此外，测试读取数据TOUT可以通过多个单元阵列中的一个单元阵列103来输出。
当存储芯片100-1包括一个通道(即，第一通道)时，测试控制电路101可以通过通孔输入/输出块TSV I/O将读取结束信号READ_END提供至另一存储芯片100-2(见图1)的通道(例如，第二通道)。
第二通道CHANNEL 1可以被配置为基本上与第一通道CHANNEL 0相同。
第二通道CHANNEL 1的测试控制电路106可以通过通孔输入/输出块TSV I/O将读取结束信号READ_END提供至另一存储芯片100-2(见图1)的通道(例如，第三通道)。
参照图4，测试控制电路101可以包括数据处理块200、控制块400、第一多路复用块300和第二多路复用块500。
数据处理块200可以被配置为根据选通信号READ_STRP来同时锁存压缩数据组B0_C<0:7>至B3_C<0:7>；以及根据多个输出控制信号CTRL_EN<0:7>来顺序地输出锁存的压缩数据组B0_C<0:7>至B3_C<0:7>。
选通信号READ_STRP可以在经由图3中的多个数据压缩块COMP的数据压缩被执行之后、在之后将描述的读取结束信号READ_END之前产生。
数据处理块200可以包括与存储体的数量对应的数据处理单元。由于实施例包括第一存储体B0至第四存储体B3，因此数据处理块200可以包括第一数据处理单元201至第四数据处理单元204。
第一数据处理单元201至第四数据处理单元204可以被配置为彼此基本上相同。
第一数据处理单元201可以包括多个锁存器210、逻辑门220、第一多路复用器230和第二多路复用器240。
多个锁存器210可以根据选通信号READ_STRP来同时锁存与第一存储体B0对应的压缩数据组B0_C<0:7>。
逻辑门220可以对锁存在多个锁存器210中的信号执行“与”(AND)，并且输出组压缩信号“组全部压缩”。
第一多路复用器230可以根据多个输出控制信号CTRL_EN<0:7>来顺序地选择和输出锁存在多个锁存器210中的信号。
第二多路复用器240可以根据组压缩使能信号Group_comp_en来选择和输出第一多路复用器230的输出或从逻辑门220输出的组压缩信号“组全部压缩”。
第一多路复用块300可以根据多个存储体选择信号BK_EN<0:3>来顺序地选择第一数据处理单元201至第四数据处理单元204的输出信号B0_OUT至B3_OUT。第一多路复用块300可以输出选中的信号作为测试读取数据TOUT。
第二多路复用块500可以根据通道信息CH0来选择读取开始信号READ_START或在先前通道中已经产生的读取结束信号READ_END，并且产生输出信号STRT。
通道信息CH0可以在第一通道CHANNEL 0中被设置为逻辑高，以及在第二通道CHANNEL 1中被设置为逻辑低。
本发明是包括两个通道的半导体芯片100-1的示例，以及例如，当半导体芯片100-1包括四个通道时，通道信息CH0可以在第一通道CHANNEL 0中被设置为逻辑高，以及在其他通道CHANNEL 1至CHANNEL 3中被设置为逻辑低。
由于第一通道CHANNEL 0是逻辑高，因此通道信息CH0可以选择读取开始信号READ_START并且产生输出信号STRT。
控制块400可以根据第二多路复用块500的输出信号STRT(即，读取开始信号READ_START)来产生多个输出控制信号CTRL_EN<0:7>和多个存储体选择信号BK_EN<0:3>。
控制块400可以根据多个输出控制信号CTRL_EN<0:7>和多个存储体选择信号BK_EN<0:3>来产生读取结束信号READ_END，读取结束信号定义包括控制块400的通道(即，第一通道CHANNEL 0)的最终数据输出已经结束。
虽然未在附图中图示，但是在第二通道CHANNEL 1中，通道信息CH0是逻辑低。
由于通道信息CH0是逻辑低，因此第二通道CHANNEL 1的第二多路复用块500可以选择在第一通道CHANNEL 0中产生的读取结束信号READ_END并且产生输出信号STRT。
第二通道CHANNEL 1的控制块400可以根据第二多路复用块500的输出信号STRT(即，在第一通道CHANNEL 0中产生的读取结束信号READ_END)来产生多个输出控制信号CTRL_EN<0:7>和多个存储体选择信号BK_EN<0:3>。
第二通道CHANNEL 1的控制块400可以产生定义最终数据输出已经结束的读取结束信号READ_END。
如上所述，在先前通道中产生的读取结束信号READ_END可以被传送至下一通道。
除初始通道以外的通道可以根据先前通道的读取结束信号READ_END来执行数据输出操作，产生定义其自身的数据输出已经结束的读取结束命令READ_END，以及将读取结束信号READ_END传送至下一通道。
参照图5，控制块400可以包括计数时钟发生单元410、第一计数器430、第二计数器440和读取结束信号发生单元460。
计数时钟发生单元410可以根据第二多路复用块500的输出信号STRT、先前通道的读取结束信号READ_END和时钟信号CLK来产生计数时钟信号CNT_CLK。
计数时钟发生单元410可以输出时钟信号CLK的时钟脉冲(其与从第二多路复用块500的输出信号STRT已经被激活的时间点开始、先前通道的读取结束信号READ_END已经被激活的时段相对应)作为计数时钟信号CNT_CLK。先前通道可以包括实质上同一芯片中的多个通道中的任意一个或另一存储芯片的多个通道中的任意一个。
计数时钟发生单元410可以包括锁存器411和逻辑门415。
锁存器411可以包括逻辑门412至逻辑门414。
第一计数器430可以根据计数时钟信号CNT_CLK来产生多个存储体选择信号BK_EN<0:3>。
第二计数器440可以根据多个存储体选择信号BK_EN<0:3>中的第一信号BK_EN<0>来产生多个输出控制信号CTRL_EN<0:7>。
读取结束信号发生单元460可以根据输出控制信号CTRL_EN<7>和存储体选择信号BK_EN<3>来产生读取结束信号READ_END以用于选择最终输出数据(即，多个输出控制信号CTRL_EN<0:7>和多个存储体选择信号BK_EN<0:3>之中的第四数据处理单元204的输出信号B3_OUT)。
读取结束信号发生单元460可以包括逻辑门461和触发器462。
逻辑门461可以对输出控制信号CTRL_EN<7>和存储体选择信号BK_EN<3>执行“与”，并且输出结果。
触发器462可以根据时钟信号CLK来锁存逻辑门461的输出信号，并且输出锁存的信号作为读取结束信号READ_END。
参照图6，在多个输出控制信号CTRL_EN<0:7>的相应的激活时段期间，可以重复地产生多个存储体选择信号BK_EN<0:3>。
因此，图4中的数据处理块200可以根据第一存储体B0至第四存储体B3的重复次序(B0、B1、B2、B3、B0、…、B0、B1、B2和B3)来在输出控制信号CTRL_EN<0>的激活时段期间顺序地输出已经锁存的压缩数据组B0_C<0:7>至B3_C<0:7>。
在这种情况下，与多个输出控制信号CTRL_EN<0:7>的相应的激活时段对应的数据可以被称为第一数据组“数据组0”至第八数据组“数据组7”。
更详细地，数据处理块200可以在输出控制信号CTRL_EN<0>的激活时段期间顺序地：根据存储体选择信号BK_EN<0>来输出与第一存储体B0对应的1位数据B0_C<0>，根据存储体选择信号BK_EN<1>来输出与第二存储体B1对应的1位数据B1_C<0>，根据存储体选择信号BK_EN<2>来输出与第三存储体B2对应的1位数据B2_C<0>，以及根据存储体选择信号BK_EN<3>来输出与第四存储体B3对应的1位数据B3_C<0>，作为第一数据组“数据组0”。
随后，数据处理块200可以在输出控制信号CTRL_EN<1>的激活时段期间顺序地：根据存储体选择信号BK_EN<0>来输出与第一存储体B0对应的1位数据B0_C<1>，根据存储体选择信号BK_EN<1>来输出与第二存储体B1对应的1位数据B1_C<1>，根据存储体选择信号BK_EN<2>来输出与第三存储体B2对应的1位数据B2_C<1>，以及根据存储体选择信号BK_EN<3>来输出与第四存储体B3对应的1位数据B3_C<1>，作为第二数据组“数据组1”。
以前述方式，数据处理块200可以根据多个存储体选择信号BK_EN<0:3>来在输出控制信号CTRL_EN<2:7>的激活时段期间顺序地输出第三数据组“数据组2”B0_C<2>、B1_C<2>、B2_C<2>和B3_C<2>至第八数据组“数据组7”B0_C<7>、B1_C<72>、B2_C<7>和B3_C<7>。
参照图7至图9，将在图7至图9中描述根据实施例的存储芯片100-1的测试方法。
在图7中，将描述当存储芯片100-1包括仅一个通道时的测试操作。
随着读取命令RD被输入，可以通过内部读取操作将在先前测试写入过程中写入的数据同时地输出和压缩在第一存储体B0至第四存储体B3中，使得读取数据“读取数据”(即，压缩数据组B0_C<0:7>至B3_C<0:7>)可以产生。
可以根据选通信号READ_STRP将压缩数据组B0_C<0:7>至B3_C<0:7>同时锁存在图4的数据处理块200中。
锁存的压缩数据组B0_C<0:7>至B3_C<0:7>可以响应于与读取延迟RL一致而产生的读取开始信号READ_START来根据第一存储体B0至第四存储体B3的次序顺序地输出作为第一数据组“数据组0”至第八数据组“数据组7”。
可以基于数据选通信号DQS来执行第一数据组“数据组0”至第八数据组“数据组7”的顺序输出。
在图8中，将描述存储芯片100-1的根据组全部压缩模式的测试方法。
随着读取命令RD被输入，可以通过内部读取操作将在先前测试写入过程中写入的数据同时地输出和压缩在第一存储体B0至第四存储体B3中，使得读取数据“读取数据”(即，压缩数据组B0_C<0:7>至B3_C<0:7>)可以产生。
可以根据选通信号READ_STRP将压缩数据组B0_C<0:7>至B3_C<0:7>同时锁存在图4的数据处理块200中。
随着组压缩使能信号Group_comp_en被激活，数据处理块200可以响应于与读取延迟RL一致而产生的读取开始信号READ_START来根据第一存储体B0至第四存储体B3的次序来顺序地输出通过再次压缩分别与第一存储体B0至第四存储体B3对应的压缩数据组B0_C<0:7>至B3_C<0:7>而得到的数据。
可以基于数据选通信号DQS来执行通过再次压缩压缩数据组B0_C<0:7>至B3_C<0:7>而得到的数据的输出。
在图9中，将描述包括多个通道(例如，第一通道CHANNEL 0和第二通道CHANNEL 1)的存储芯片100-1的根据组全部压缩模式的测试操作。
随着读取命令RD被输入，可以通过对第一通道CHANNEL 0和第二通道CHANNEL 1的同时读取操作来将在先前测试写入过程中写入的数据同时地输出和压缩在第一存储体B0至第四存储体B3中，使得读取数据“读取数据”(即，压缩数据组B0_C<0:7>至B3_C<0:7>)可以产生。
可以根据选通信号READ_STRP来将第一通道CHANNEL 0和第二通道CHANNEL 1的压缩数据组B0_C<0:7>至B3_C<0:7>同时锁存在相应的数据处理块200中。
随着组压缩使能信号Group_comp_en被激活，第一通道CHANNEL 0的数据处理块200可以响应于与读取延迟RL一致而产生的读取开始信号READ_START来根据第一存储体B0至第四存储体B3的次序来顺序地输出通过再次压缩分别与第一存储体B0至第四存储体B3对应的压缩数据组B0_C<0:7>至B3_C<0:7>得到的数据。
可以基于数据选通信号DQS来执行通过再次压缩压缩数据组B0_C<0:7>至B3_C<0:7>而得到的数据的输出。
第一通道CHANNEL 0的控制块400可以在最终数据(例如，通过压缩B3_C<0:7>而得到的数据)的输出完成的时间点处产生定义数据输出结束的读取结束信号READ_END。
以与第一通道CHANNEL 0的方式基本上相同的方式，第二通道CHANNEL 1可以响应于在第一通道CHANNEL 0中产生的读取结束信号READ_END，根据第一存储体B0至第四存储体B3的次序来顺序地输出通过再次压缩分别与第一存储体B0至第四存储体B3对应的压缩数据组B0_C<0:7>至B3_C<0:7>而得到的数据。
可以基于数据选通信号DQS来执行通过再次压缩压缩数据组B0_C<0:7>至B3_C<0:7>而得到的数据的输出。
参照图10，系统1000可以包括一个或更多个处理器(即，“处理器”)或，例如但不限于中央处理单元(“CPU”)1100。处理器1100可以单独使用或与其他处理器结合使用。虽然处理器1100将主要以单数提及，但是本领域技术人员将理解的是，可以实施具有任意数目的物理或逻辑处理器的系统1000。
芯片组1150可以电耦接至处理器1100。芯片组1150是用于处理器1100与系统1000的其他组件之间的信号的通信路径。系统1000的其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150传送若干不同信号中的任意一种，且本领域技术人员将理解的是，在不改变系统1000的根本性质的情况下，可以容易地调整贯穿系统1000的信号的路径。
存储器控制器1200可以电耦接至芯片组1150。存储器控制器1200可以通过芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以电耦接至一个或更多个存储器件1350。存储器件1350可以包括上述的层叠型半导体装置。
芯片组1150也可以电耦接至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。
盘驱动器控制器1300可以可操作地耦接至芯片组1150。盘驱动器控制器1300可以用作芯片组1150与一个内部盘驱动器1450或多于一个内部盘驱动器1450之间的通信路径。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任何类型的通信协议彼此通信或与芯片组1150通信。
虽然以上已经描述了特定实施例，但是本领域技术人员将理解的是所描述的实施例仅作为示例。因此，本文中所描述的存储芯片和包括其的层叠型半导体装置不应当基于所描述的实施例而受到限制。相反地，本文中所描述的存储芯片和包括其的层叠型半导体装置应当仅基于所附权利要求结合以上描述和附图来限制。
通过以上实施例可以看出，本申请提供了以下的技术方案：
技术方案1.一种存储芯片，包括：
多个存储体，被配置为根据读取命令来同时输出先前储存的数据；
多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组；以及
测试控制电路，被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。
技术方案2.根据技术方案1所述的存储芯片，其中，测试控制电路被配置为根据所述多个存储体的重复次序来顺序地输出锁存的数据。
技术方案3.根据技术方案1所述的存储芯片，其中，测试控制电路包括：
数据处理块，被配置为根据选通信号来同时锁存压缩数据组以及根据多个输出控制信号来顺序地输出锁存的数据；
多路复用块，被配置为通过根据多个存储体选择信号选择数据处理块的输出信号来输出测试读取数据；以及
控制块，被配置为根据读取开始信号来产生所述多个输出控制信号和所述多个存储体选择信号。
技术方案4.根据技术方案3所述的存储芯片，其中，数据处理块包括：
与所述多个存储体的数量相对应的数据处理单元，
其中，数据处理单元包括：
多个锁存器，被配置为根据选通信号来同时锁存压缩数据组之中的与对应的存储体相对应的压缩数据组；
逻辑门，被配置为通过组合锁存在所述多个锁存器中的信号来输出组压缩信号；
第一多路复用器，被配置为根据所述多个输出控制信号来顺序地选择和输出已经被锁存在所述多个锁存器中的信号；以及
第二多路复用器，被配置为根据组压缩使能信号来选择和输出第一多路复用器的输出或从所述逻辑门输出的组压缩信号。
技术方案5.根据技术方案3所述的存储芯片，其中控制块包括：
第一计数器，被配置为根据时钟信号来产生所述多个存储体选择信号；以及
第二计数器，被配置为根据所述多个存储体选择信号中的信号来产生所述多个输出控制信号。
技术方案6.一种存储芯片，包括：
多个通道，包括多个存储体并且具有各自的输入/输出接口，
其中，所述多个通道中的每个被配置为同时锁存通过压缩从所述多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
技术方案7.根据技术方案6所述的存储芯片，其中，具有所述多个通道的最高次序的通道被配置为根据读取开始信号来执行数据输出操作。
技术方案8.根据技术方案6所述的存储芯片，其中，除具有所述多个通道的最高次序的通道以外的剩余的通道被配置为根据先前通道的读取结束信号来执行数据输出操作。
技术方案9.根据技术方案6所述的存储芯片，其中，所述多个通道被配置为根据读取命令来同时输出储存在所述多个存储体中的数据。
技术方案10.根据技术方案6所述的存储芯片，其中所述多个通道中的每个包括：
数据处理块，被配置为根据选通信号来同时锁存压缩数据组以及根据多个输出控制信号来顺序地输出锁存的数据；
多路复用块，被配置为通过根据多个存储体选择信号选择数据处理块的输出信号来输出测试读取数据；以及
控制块，被配置为根据读取开始信号或先前通道的读取结束信号来产生所述多个输出控制信号、所述多个存储体选择信号和读取结束信号。
技术方案11.根据技术方案10所述的存储芯片，其中，数据处理块包括：
与所述多个存储体的数量相对应的数据处理单元，
其中，数据处理单元包括：
多个锁存器，被配置为根据选通信号来同时锁存压缩数据组之中的与对应的存储体相对应的压缩数据组；
逻辑门，被配置为通过组合锁存在所述多个锁存器中的信号来输出组压缩信号；
第一多路复用器，被配置为根据所述多个输出控制信号来顺序地选择和输出已经被锁存在所述多个锁存器中的信号；以及
第二多路复用器，被配置为根据组压缩使能信号来选择和输出第一多路复用器的输出或从所述逻辑门输出的组压缩信号。
技术方案12.根据技术方案10所述的存储芯片，其中，控制块包括：
计数时钟发生单元，被配置为根据读取开始信号、先前通道的读取结束信号和时钟信号来产生计数时钟信号；
第一计数器，被配置为根据计数时钟信号来产生所述多个存储体选择信号；以及
第二计数器，被配置为根据所述多个存储体选择信号中的信号来产生所述多个输出控制信号。
技术方案13.一种层叠型半导体装置，包括：
多个层叠存储芯片，在所述多个层叠存储芯片中信号输入/输出被执行，
其中，所述多个存储芯片中的每个包括多个通道，所述多个通道包括多个存储体且被配置为同时锁存通过压缩从所述多个通道的每个通道中的多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或先前通道的读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
技术方案14.根据技术方案13所述的层叠型半导体装置，其中，所述先前通道包括实质上同一存储芯片中的多个通道中的任意一个或另一存储芯片的多个通道中的任意一个。
技术方案15.根据技术方案13所述的层叠型半导体装置，其中，所述多个存储芯片的最上存储芯片或最下存储芯片中的具有多个通道的最高次序的通道被配置为根据读取开始信号来执行数据输出操作。
技术方案16.根据技术方案13所述的层叠型半导体装置，其中，所述多个存储芯片的最上存储芯片或最下存储芯片中的除具有多个通道的最高次序的通道以外的剩余的通道被配置为根据先前通道的读取结束信号来执行数据输出操作。
技术方案17.根据技术方案13所述的层叠型半导体装置，其中，所述多个存储芯片被配置为根据读取命令来同时输出储存在所述多个存储体中的数据。
技术方案18.根据技术方案13所述的层叠型半导体装置，其中，所述多个存储芯片的多个通道中的每个包括：
数据处理块，被配置为根据选通信号来同时锁存压缩数据组以及根据多个输出控制信号来顺序地输出锁存的数据；
多路复用块，被配置为通过根据多个存储体选择信号选择数据处理块的输出信号来输出测试读取数据；以及
控制块，被配置为根据读取开始信号或先前通道的读取结束信号来产生所述多个输出控制信号、所述多个存储体选择信号和读取结束信号。
技术方案19.根据技术方案18所述的层叠型半导体装置，其中，数据处理块包括：
与所述多个存储体的数量相对应的数据处理单元，
其中，数据处理单元包括：
多个锁存器，被配置为根据选通信号来同时锁存压缩数据组之中的与对应的存储体相对应的压缩数据组；
逻辑门，被配置为通过组合锁存在所述多个锁存器中的信号来输出组压缩信号；
第一多路复用器，被配置为根据所述多个输出控制信号来顺序地选择和输出已经被锁存在所述多个锁存器中的信号；以及
第二多路复用器，被配置为根据组压缩使能信号来选择和输出第一多路复用器的输出或从所述逻辑门输出的组压缩信号。
技术方案20.根据技术方案18所述的层叠型半导体装置，其中，控制块包括：
计数时钟发生单元，被配置为根据读取开始信号、先前通道的读取结束信号和时钟信号来产生计数时钟信号；
第一计数器，被配置为根据计数时钟信号来产生所述多个存储体选择信号；以及
第二计数器，被配置为根据所述多个存储体选择信号中的信号来产生所述多个输出控制信号。
技术方案21.根据技术方案13所述的层叠型半导体装置，其中，测试读取数据被配置为经由通孔来输出。
技术方案22.根据技术方案18所述的层叠型半导体装置，其中，读取结束信号被配置为通过通孔而从所述多个存储芯片中的任意一个传送至另一存储芯片。
技术方案23.根据技术方案1所述的存储芯片，还包括：
测试输入/输出端口，被配置为允许输入外部测试相关命令、测试相关数据以及输出测试相关数据。
技术方案24.根据技术方案6所述的存储芯片，其中，同时的数据压缩测试是可能的，而不需要分开选择所述多个通道。
技术方案25.根据技术方案6所述的存储芯片，其中，可以执行同时的数据压缩测试，而不需要在层叠之后分开选择所述多个通道。
技术方案26.根据技术方案13所述的存储芯片，其中，同时的数据压缩测试是可能的，而不需要分开选择所述多个通道。
技术方案27.根据技术方案13所述的存储芯片，其中，可以执行同时的数据压缩测试，而不需要在层叠之后分开选择所述多个通道。

Claims (10)

1.一种存储芯片，包括：
多个存储体，被配置为根据读取命令来同时输出先前储存的数据；
多个数据压缩块，被配置为通过压缩从所述多个存储体输出的相应的单元数据组来产生压缩数据组；以及
测试控制电路，被配置为同时锁存压缩数据组并根据读取开始信号来顺序地输出锁存的数据作为测试读取数据。
2.根据权利要求1所述的存储芯片，其中，测试控制电路被配置为根据所述多个存储体的重复次序来顺序地输出锁存的数据。
3.根据权利要求1所述的存储芯片，其中，测试控制电路包括：
数据处理块，被配置为根据选通信号来同时锁存压缩数据组以及根据多个输出控制信号来顺序地输出锁存的数据；
多路复用块，被配置为通过根据多个存储体选择信号选择数据处理块的输出信号来输出测试读取数据；以及
控制块，被配置为根据读取开始信号来产生所述多个输出控制信号和所述多个存储体选择信号。
4.根据权利要求3所述的存储芯片，其中，数据处理块包括：
与所述多个存储体的数量相对应的数据处理单元，
其中，数据处理单元包括：
多个锁存器，被配置为根据选通信号来同时锁存压缩数据组之中的与对应的存储体相对应的压缩数据组；
逻辑门，被配置为通过组合锁存在所述多个锁存器中的信号来输出组压缩信号；
第一多路复用器，被配置为根据所述多个输出控制信号来顺序地选择和输出已经被锁存在所述多个锁存器中的信号；以及
第二多路复用器，被配置为根据组压缩使能信号来选择和输出第一多路复用器的输出或从所述逻辑门输出的组压缩信号。
5.根据权利要求3所述的存储芯片，其中控制块包括：
第一计数器，被配置为根据时钟信号来产生所述多个存储体选择信号；以及
第二计数器，被配置为根据所述多个存储体选择信号中的信号来产生所述多个输出控制信号。
6.一种存储芯片，包括：
多个通道，包括多个存储体并且具有各自的输入/输出接口，
其中，所述多个通道中的每个被配置为同时锁存通过压缩从所述多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
7.根据权利要求6所述的存储芯片，其中，具有所述多个通道的最高次序的通道被配置为根据读取开始信号来执行数据输出操作。
8.根据权利要求6所述的存储芯片，其中，除具有所述多个通道的最高次序的通道以外的剩余的通道被配置为根据先前通道的读取结束信号来执行数据输出操作。
9.根据权利要求6所述的存储芯片，其中，所述多个通道被配置为根据读取命令来同时输出储存在所述多个存储体中的数据。
10.一种层叠型半导体装置，包括：
多个层叠存储芯片，在所述多个层叠存储芯片中信号输入/输出被执行，
其中，所述多个存储芯片中的每个包括多个通道，所述多个通道包括多个存储体且被配置为同时锁存通过压缩从所述多个通道的每个通道中的多个存储体输出的相应的单元数据组而得到的压缩数据组，根据读取开始信号或先前通道的读取结束信号来顺序地输出锁存的数据作为测试读取数据，以及产生定义最终数据输出已经结束的读取结束信号。
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