CN104217748B - 存储器和存储系统 - Google Patents

存储器和存储系统 Download PDF

Info

Publication number
CN104217748B
CN104217748B CN201310646694.1A CN201310646694A CN104217748B CN 104217748 B CN104217748 B CN 104217748B CN 201310646694 A CN201310646694 A CN 201310646694A CN 104217748 B CN104217748 B CN 104217748B
Authority
CN
China
Prior art keywords
data
array
unit
cell
subelement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310646694.1A
Other languages
English (en)
Other versions
CN104217748A (zh
Inventor
朴日光
李康设
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104217748A publication Critical patent/CN104217748A/zh
Application granted granted Critical
Publication of CN104217748B publication Critical patent/CN104217748B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Dram (AREA)

Abstract

一种存储器可以包括：第一单元阵列至第N单元阵列，被配置成包括多个存储器单元；以及一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与第一单元阵列至第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至第一单元阵列至第N单元阵列/从第一单元阵列至第N单元阵列输出数据。

Description

存储器和存储系统
相关申请的交叉引用
本申请要求2013年5月31日提交的申请号为10-2013-0062409的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施方式涉及存储器和存储系统，所述存储器和存储系统可以减小传送数据的通孔和线的负载，并且减小输入至数据输入/输出焊盘的数据/从数据输入/输出焊盘输出的数据的歪斜（skew）。
背景技术
存储器可以包括将多个存储器单元设置成阵列的多个单元阵列。一个或更多个这种单元阵列可以形成存储体。存储器还可以包括多个数据输入/输出焊盘，以将数据输入至选自多个存储体中的一个存储体/从选自多个存储体中的一个存储体输出数据。
图1是说明现有的存储器的配置的框图。
如图1中所示，存储器可以包括：多个存储体BK1至BK8、多个数据输入/输出焊盘PAD1至PAD8、数据输入电路IN_CIR、以及数据输出电路OUT_CIR。
将参照图1来描述现有的存储器的操作。
在以下描述中，将描述每当输入伴随数据的输入/输出的命令时，将八个数据片段输入至所述多个数据输入/输出焊盘PAD1至PAD8中的每个/从所述多个数据输入/输出焊盘PAD1至PAD8中的每个输出八个数据片段的情况（也就是说，每当输入伴随数据的输入/输出的命令时，64个数据片段被输入至存储器/从存储器中输出）。
（1）数据输入操作（写入操作）
数据DATA与地址ADD以及伴随数据DATA的输入的写入命令WT一起，经由所述多个数据输入/输出焊盘PAD1至PAD8输入。在这种情况下，八个数据片段被串行输入至每个数据输入/输出焊盘。输入至所述多个数据输入/输出焊盘PAD1至PAD8的64个数据片段在数据输入电路IN_CIR被串并转换。然后这64个数据片段被加载到全局总线GIO_BUS上，以传送至所述多个存储体BK1至BK8之中的由地址选中的存储体。所述多个存储体BK1至BK8之中的由地址选中的存储体可以产生一个或更多个选择信号YI，以在多个存储器单元之中选择要利用地址ADD来储存经由全局总线GIO_BUS接收的数据DATA的存储器单元，以及可以将数据DATA写入由选择信号YI选中的存储器单元。
（2）数据输出操作（读取操作）
当施加读取命令RD时，所述多个存储体BK1至BK8中的响应于地址ADD而被选中的存储体可以产生用于在多个存储器单元之中选择要输出数据的存储器单元的选择信号YI。由选择信号YI选中的存储器单元的数据可以被读取并加载到全局总线GIO_BUS上。全局总线GIO_BUS上的数据可以被传送至数据输出电路OUT_CIR、可以被并串转换、然后可以经由所述多个数据输入/输出焊盘PAD1至PAD8输出至存储器的外部。
在存储器中，所述多个数据输入/输出焊盘PAD1至PAD8被聚集在特定的位置（例如，在图1的情况下焊盘被聚集在存储器的左部）。因此，为了将数据从所述多个数据输入/输出焊盘PAD1至PAD8传送至所述多个存储体BK1至BK8中的选中的存储体、或者将从选中的存储体输出的数据传送至所述多个数据输入/输出焊盘PAD1至PAD8，用于传送数据的全局总线GIO_BUS的长度长，并且其负载大。
发明内容
一种示例性存储器可以包括：第一单元阵列至第N单元阵列，被配置成包括多个存储器单元；以及一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与第一单元阵列至第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至第一单元阵列至第N单元阵列/从第一单元阵列至第N单元阵列输出数据。
一种示例性存储器可以包括：第一单元阵列，包括第一多个存储器单元；第二单元阵列，包括第二多个存储器单元；一个或更多个第一数据输入/输出焊盘，分别与第一单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘被配置成将数据输入至第一单元阵列/从第一单元阵列输出数据；以及一个或更多个第二数据输入/输出焊盘，分别与第二单元阵列相对应，其中，所述一个或更多个第二数据输入/输出焊盘被配置成将数据输入至第二单元阵列/从第二单元阵列输出数据。
一种示例性存储系统可以包括：第一存储器芯片，包括第一单元阵列至第N单元阵列，每个单元阵列包括多个存储器单元；第二存储器芯片，层叠在第一存储器芯片上，包括第一单元阵列至第N单元阵列，每个单元阵列包括多个存储器单元，以及要被层叠在第一存储器芯片上；以及一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与第一存储器芯片的第一单元阵列至第N单元阵列和第二存储器芯片的第一单元阵列至第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至第一存储器芯片的第一单元阵列至第N单元阵列和第二存储器芯片的第一单元阵列至第N单元阵列/从第一存储器芯片的第一单元阵列至第N单元阵列和第二存储器芯片的第一单元阵列至第N单元阵列输出数据。
附图说明
图1是说明现有的存储器的配置的图；
图2是说明根据本发明的一个实施方式的存储器的配置的图；
图3是说明根据本发明的另一个实施方式的存储器的配置的图；
图4是说明根据本发明的另一个实施方式的存储器的配置的图；
图5是说明根据本发明的另一个实施方式的存储器的配置的图；
图6是说明根据本发明的另一个实施方式的存储器的配置的图；以及
图7是说明根据本发明的另一个实施方式的存储系统的配置的图。
具体实施方式
下面将参照附图更详细地描述各种实施方式。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施方式。确切地说，提供这些实施方式使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的各种附图和实施方式中表示相似的部分。
附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施方式的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2是说明根据本发明的一个实施方式的存储器的配置的图。
如图2中所示，存储器可以包括第一单元阵列210和第二单元阵列220。第一单元阵列210和第二单元阵列220可以包括多个存储器单元CELL。一个或更多个第一数据输入/输出焊盘PAD1可以将数据输入至第一单元阵列210/从第一单元阵列210输出数据。被配置成与第二单元阵列220相对应的一个或更多个第二数据输入/输出焊盘PAD2可以将数据输入至第二单元阵列220/从第二单元阵列220输出数据。另外，存储器可以包括第一行控制单元211和第一列控制单元212以控制将数据输入至第一单元阵列210的多个存储器单元CELL/从第一单元阵列210的多个存储器单元CELL输出数据，以及可以包括第二行控制单元221和第二列控制单元222以控制将数据输入至第二单元阵列220的多个存储器单元CELL/从第二单元阵列220的多个存储器单元CELL输出数据。第一行控制单元211、第一列控制单元212、第二行控制单元221、以及第二列控制单元222的数据输入/输出可以基于命令ACT、WT或RD、或者地址ADD。所述一个或更多个第一数据输入/输出焊盘PAD1被设置成与第一单元阵列210相邻，而所述一个或更多个第二数据输入/输出焊盘PAD2被设置成与第二单元阵列220相邻。图2说明仅存在一个第一数据输入/输出焊盘PAD1和一个第二数据输入/输出焊盘PAD2的实例。
地址ADD可以包括行地址以从多个字线WL之中选择一个或更多个字线，以及包括列地址以从多个位线BL之中选择一个或更多个位线。
将参照图2来描述存储器的操作。
如果存储器接收到伴随数据的输入的写入命令WT，则存储器可以将分别经由数据输入/输出焊盘PAD1和PAD2输入的写入数据DATA1和DATA2写入由地址ADD选中的存储器单元。如果存储器接收到伴随数据的输出的读取命令RD，则存储器可以将由地址ADD选中的存储器单元的输出数据DATA1和DATA2输出至所述一个或更多个数据输入/输出焊盘PAD1和PAD2中的相应一个。一般地，写入命令WT和读取命令RD在用于激活字线WL的激活命令ACT输入之后输入。
第一单元阵列210可以包括第一子单元阵列SUB1至第M子单元阵列SUBM，每个子单元阵列可以包括多个存储器单元CELL。这里，第一子单元阵列SUB1至第M子单元阵列SUBM可以对应于存储体，所述存储体由地址ADD中包括的存储体地址BK_ADD来识别。第一单元阵列210中包括的多个存储器单元CELL与多个字线WL和多个位线BL耦接。
第一行控制单元211可以响应于激活命令ACT而将多个字线WL之中的与地址ADD相对应的一个或更多个字线WL激活。第一列控制单元212可以响应于写入命令WT或读取命令RD而产生第一选择信号YI1以选择与地址ADD相对应的一个或更多个位线BL，以及可以在多个第一数据线L1与第一选择信号YI1所选中的一个或更多个位线BL之间传送数据DATA1。
第一数据输入电路IN_CIR1可以与第一单元阵列210和第一数据输入/输出焊盘PAD1相通，以及可以在数据输入操作期间将从第一数据输入/输出焊盘PAD1输入的数据DATA1并行布置并且输入至第一单元阵列210。第一数据输入电路IN_CIR1可以将经由第一数据输入/输出焊盘PAD1串行输入的数据DATA1串并转换，以及可以经由多个第一数据线L1来传送并行布置的数据DATA1。
第一数据输出电路OUT_CIR1可以与第一单元阵列210和第一数据输入/输出焊盘PAD1相通，以及可以在数据输出操作期间将从第一单元阵列210输出的数据DATA1串行布置并且输出至第一数据输入/输出焊盘PAD1。第一数据输出电路OUT_CIR1可以将经由多个第一数据线L1并行传送的数据DATA1锁存并且并串转换，以及在读取命令RD的施加经过了预定时段的时间点将串行布置的数据DATA1输出至第一数据输入/输出焊盘PAD1。
第二单元阵列220可以包括第一子单元阵列SUB1至第M子单元阵列SUBM，每个子单元阵列可以包括多个存储器单元CELL。这里，第一子单元阵列SUB1至第M子单元阵列SUBM可以对应于存储体，所述存储体由地址ADD中包括的存储体地址BK_ADD来识别。因此，在第一单元阵列210的第一子单元阵列SUB1至第M子单元阵列SUBM与第二单元阵列220的第一子单元阵列SUB1至第M子单元阵列SUBM之间，相互对应的子单元阵列可以是被包括在同一存储体中的子单元阵列。例如，第一单元阵列210的第一子单元阵列SUB1和第二单元阵列220的第一子单元阵列SUB1可以被包括在第一存储体中。第二单元阵列220中包括的多个存储器单元CELL与多个字线WL和多个位线BL耦接。
第二行控制单元221可以响应于激活命令ACT而激活多个字线WL之中的与地址ADD相对应的一个或更多个字线WL。第二列控制单元222可以响应于写入命令WT或读取命令RD而产生第二选择信号YI2以选择与地址ADD相对应的一个或更多个位线BL，以及可以在多个第二数据线L2与第二选择信号YI2所选中的一个或更多个位线BL之间传送数据DATA2。
第二数据输入电路IN_CIR2可以与第二单元阵列220和第二数据输入/输出焊盘PAD2相通，以及可以在数据输入操作期间将从第二数据输入/输出焊盘PAD2输入的数据DATA2并行布置并且输入至第二单元阵列220。第二数据输入电路IN_CIR2可以将经由第二数据输入/输出焊盘PAD2串行输入的数据DATA2串并转换，以及可以经由多个第二数据线L2来传送并行布置的数据DATA2。
第二数据输出电路OUT_CIR2可以与第二单元阵列220和第二数据输入/输出焊盘PAD2相通，以及可以在数据输出操作期间将从第二单元阵列220输出的数据DATA2串行布置并且输出至第二数据输入/输出焊盘PAD2。第二数据输出电路OUT_CIR2可以将经由多个第二数据线L2并行传送的数据DATA2锁存并且并串转换，以及可以在读取命令RD的施加经过了预定时段的时间点将串行布置的数据DATA2输出至第二数据输入/输出焊盘PAD2。
如上所述，第一单元阵列210的第一子单元阵列SUB1至第M子单元阵列SUBM和第二单元阵列220的第一子单元阵列SUB1至第M子单元阵列SUBM分别对应于第一存储体至第M存储体。因此，通过地址ADD中包括的存储体地址BK_ADD，在从第二单元阵列220的第一子单元阵列SUB1至第M子单元阵列SUBM中选择的同时，也从第一单元阵列210的第一子单元阵列SUB1至第M子单元阵列SUBM中选择了一个子单元阵列。
将参照前述的示例性配置来描述示例性存储器的总体操作。
（1）数据输入操作
如果激活命令ACT和地址ADD被施加至存储器，则可以从第一子单元阵列SUB1至第M子单元阵列SUBM中选择与存储体地址BK_ADD相对应的子单元阵列。第一行控制单元211可以激活选自第一单元阵列210的多个字线WL中的字线WL。第二行控制单元221可以激活选自第二单元阵列220的多个字线WL中的字线WL。
接着，如果写入命令WT和地址ADD被施加至存储器，则第一列控制单元212可以产生第一选择信号YI1以在第一单元阵列210的多个位线之中选择与地址ADD相对应的一个或更多个位线。第二列控制单元222可以产生第二选择信号YI2以在第二单元阵列220的多个位线之中选择与地址ADD相对应的一个或更多个位线。
第一数据输入电路IN_CIR1可以将经由一个或更多个第一数据输入/输出焊盘PAD1串行输入的数据DATA1并行布置并且加载到多个第一数据线L1上。第二数据输入电路IN_CIR2可以将经由一个或更多个第二数据输入/输出焊盘PAD2串行输入的数据DATA2并行布置并且加载到多个第二数据线L2上。
第一列控制单元212可以将多个第一数据线L1的数据DATA1传送至由第一选择信号YI1选中的一个或更多个位线BL。第二列控制单元222可以将多个第二数据线L2的数据DATA2传送至由第二选择信号YI2选中的一个或更多个位线BL。在第一单元阵列210和第二单元阵列220中，经由位线BL传送的数据DATA1和数据DATA2被储存在与激活的字线WL和选中的位线BL耦接的存储器单元CELL中。
（2）数据输出操作
如果激活命令ACT和地址ADD被施加至存储器，则可以从第一子单元阵列SUB1至第M子单元阵列SUBM中选择与存储体地址BK_ADD相对应的子单元阵列。第一行控制单元211可以激活选自第一单元阵列210的多个字线WL中的字线WL。第二行控制单元221可以激活选自第二单元阵列220的多个字线WL中的字线WL。
接着，如果读取命令RD和地址ADD被施加至存储器，则第一列控制单元212可以产生第一选择信号YI1以在第一单元阵列210的多个位线中选择与地址ADD相对应的一个或更多个位线。第二列控制单元222可以产生第二选择信号YI2以在第二单元阵列220的多个位线中选择与地址ADD相对应的一个或更多个位线。
第一列控制单元212可以将由第一选择信号YI1选中的一个或更多个位线BL的数据DATA1传送至多个第一数据线L1。第二列控制单元222可以将由第二选择信号YI2选中的一个或更多个位线BL的数据DATA2传送至多个第二数据线L2。
第一数据输出电路OUT_CIR1可以将经由多个第一数据线L1传送的并行数据DATA1串行布置，以及可以在读取命令RD的施加时间点经过预定时段之后将串行布置的数据DATA1输出至一个或更多个第一数据输入/输出焊盘PAD1。第二数据输出电路OUT_CIR2可以将经由多个第二数据线L2传送的并行数据DATA2串行布置，以及可以在读取命令RD的施加时间点经过预定时段之后将串行布置的数据DATA2输出至一个或更多个第二数据输入/输出焊盘PAD2。
供作参考，如果在字线WL被激活的状态下选择位线BL，则选择了要输入/输出数据的存储器单元。因此，在这种情况下，选择信号YI1和YI2可以被视为是选择位线BL的信息，以及被视为是在多个存储器单元CELL之中选择要输入/输出数据的存储器单元的信息。
在图2中，从每个输入/输出焊盘输入的数据被输入至选自第一单元阵列210和第二单元阵列220的第一子单元阵列SUB1至第M子单元阵列SUBM中的一个子单元阵列/从每个输入/输出焊盘输出的数据是从所述子单元阵列输出的。
尽管图2说明了第一单元阵列210和第二单元阵列220被分别设置在上部和下部，并且数据输入/输出焊盘PAD1和PAD2以及数据输入/输出电路IN_CIR1、IN_CIR2、OUT_CIR1以及OUT_CIR2被设置在第一单元阵列210和第二单元阵列220之间的实例，但是第一单元阵列210和第二单元阵列220可以被设置在左部和右部，并且其他部件的位置也可以变化。在这种示例性布置中，选择信号YI1和YI2可以是列选择信号以选择在单元阵列中要访问的列。
在示例性存储器中，将数据输入至每个单元阵列/从每个单元阵列输出数据的每个数据输入/输出焊盘被设置成与对应于该数据输入/输出焊盘的单元阵列相邻，使得可以减小数据线的长度和负载。每个地址允许从每个单元阵列中选择与地址相对应的子单元阵列，选择信号允许选择经由每个数据输入/输出焊盘来输入/输出数据的存储器单元。
图3是说明一种示例性存储器的配置的图。
在图3中，第一单元阵列310可以响应于地址ADD和伴随数据的输入/输出的命令WT或命令RD而产生分别与第一单元阵列310的第一子单元阵列SUB1至第M子单元阵列SUBM相对应的M个第一选择信号YI1<1>至YI1<M>。在数据输入/输出操作期间，第一单元阵列310可以经由一个或更多个第一数据输入/输出焊盘PAD1而将要输入至第一单元阵列310的第一子单元阵列SUB1至第M子单元阵列SUBM的多个存储器单元中的由M个第一选择信号YI1<1>至YI1<M>选中的存储器单元的数据DATA1输入/将从所述存储器单元输出的数据DATA1输出。
另外，第二单元阵列320可以响应于地址ADD和伴随数据的输入/输出的命令WT或命令RD而产生分别与第二单元阵列320的第一子单元阵列SUB1至第M子单元阵列SUBM相对应的M个第二选择信号YI2<1>至YI2<M>。在数据输入/输出操作期间，第二单元阵列320可以经由一个或更多个第二数据输入/输出焊盘PAD2而将要输入至第二单元阵列320的第一子单元阵列SUB1至第M子单元阵列SUBM的多个存储器单元中的由M个第二选择信号YI2<1>至YI2<M>选中的存储器单元的数据DATA2输入/将从所述存储器单元输出的数据DATA2输出。
图3的存储器可以响应于地址ADD而在第一单元阵列310和第二单元阵列320的各第一子单元阵列SUB1至第M子单元阵列SUBM中选择一个位线BL（即，每个子单元阵列中的一个存储器单元）并且输入/输出数据。因此，可以根据每个子单元阵列来产生选择信号，并且可以响应于每个选择信号而将数据输入至选自每个子单元阵列的存储器单元/从选自每个子单元阵列的存储器单元输出数据。
图4是说明一种示例性存储器的配置的图。
如图4中所示，存储器可以包括第一单元阵列CA1至第N单元阵列CA4，每个单元阵列包括多个存储器单元。存储器还可以包括分别与第一单元阵列CA1至第N单元阵列CA4相对应的一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4。所述一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4中的每个数据输入/输出焊盘可以输入/输出相对应的单元阵列的数据。另外，第一单元阵列CA1至第N单元阵列CA4可以包括第一行/列控制单元至第N行/列控制单元RC1至RC4和CC1至CC4，以响应于命令ACT、WT或者RD、以及地址ADD而控制多个存储器单元CELL的数据输入/输出。所述一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4可以被设置成与第一单元阵列CA1至第N单元阵列CA4之中的对应于相应数据输入/输出焊盘的单元阵列相邻。图4说明各第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4为单个的实例。尽管图4说明“N=4”的情况，但是“N”的值可以根据设计而变化。
地址ADD可以包括行地址以从多个字线WL之中选择一个或更多个字线，以及包括列地址以从多个位线BL中选择一个或更多个位线。
以下将描述图4的示例性存储器的操作。
如果存储器接收到写入命令WT，则存储器可以将经由数据输入/输出焊盘PAD1至PAD4输入的数据DATA1至DATA4写入由地址ADD选中的存储器单元中。如果存储器接收到读取命令RD，则存储器可以将由地址ADD选中的存储器的数据输出至数据输入/输出焊盘PAD1至PAD4。一般地，在输入激活命令ACT以激活字线WL之后，输入写入命令WT和读取命令RD。
第K单元阵列CAK（1≤K≤M）可以包括可包含多个存储器单元CELL的第一子单元阵列SUB1至第M子单元阵列SUBM。这里，第一子单元阵列SUB1至第M子单元阵列SUBM可以与存储体相对应，所述存储体由地址ADD中包括的存储体地址BK_ADD来辨别。第K单元阵列CAK中包括的多个存储器单元CELL与多个字线WL和多个位线BL相通。
第K行控制单元RCK可以响应于激活命令ACT而将多个字线WL之中的与地址ADD相对应的一个或更多个字线WL激活。第K列控制单元CCK可以响应于写入命令WT或读取命令RD而产生第K选择信号YIK以选择与地址ADD相对应的一个或更多个位线BL，以及可以在多个第K数据线LK与第K选择信号YIK所选中的位线BL之间传送数据DATAK。
第K数据输入电路IN_CIRK可以与第K单元阵列CAK和第K数据输入/输出焊盘PADK相通，以及可以在数据输入操作期间将从第K数据输入/输出焊盘PADK输入的数据DATAK并行布置并且输入至第K单元阵列CAK。第K数据输入电路IN_CIRK可以将经由第K数据输入/输出焊盘PADK串行输入的数据DATAK串并转换，以及可以经由多个第K数据线LK来传送并行布置的数据DATAK。
第一数据输入电路IN_CIR1至第N数据输入电路IN_CIR4可以包括缓冲单元BF1至BF4以缓冲经由相对应的第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4输入的数据。第一数据输入电路IN_CIR1至第N数据输入电路IN_CIR4还可以包括串并转换单元SP1至SP4以将由缓冲单元BF1至BF4中的相应缓冲单元缓冲的数据串并转换。第一数据输入电路IN_CIR1至第N数据输入电路IN_CIR4还可以包括输入驱动器DRV_IN1至DRV_IN4，以响应于由串并转换单元SP1至SP4中的相应串并转换单元并行转换的数据而驱动多个第一数据线L1至多个第N数据线L4之中的相对应的数据线。
第K数据输出电路OUT_CIRK与第K单元阵列CAK和第K数据输入/输出焊盘PADK相对应，以及可以在数据输出操作期间将经由第K单元阵列CAK输出的数据DATAK串行布置并输出至第K数据输入/输出焊盘PADK。第K数据输出电路OUT_CIRK可以将经由多个第K数据线LK并行传送的数据DATAK锁存并且并串转换，以及可以在读取命令RD的施加经过了预定时段的时间点将串行布置的数据DATAK输出至第K数据输入/输出焊盘PADK。
第一数据输出电路OUT_CIR1至第N数据输出电路OUT_CIR4可以包括并串转换单元PS1至PS4，以将经由多个第一数据线L1至多个第N数据线L4中的与并串转换单元相对应的相对应数据线接收的数据并串转换并输出。第一数据输出电路OUT_CIR1至第N数据输出电路OUT_CIR4还可以包括输出驱动器DRV_OUT1至DRV_OUT4，以响应于由并串转换单元PS1至PS4串行转换的数据而驱动数据输入/输出焊盘PAD1至PAD4中的相对应数据输入/输出焊盘。
如上所述，由于第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1至第M子单元阵列SUBM分别与第一存储体至第M存储体相对应，所以可以利用地址ADD中包括的存储体地址BK_ADD而从第一单元阵列CA1至第N单元阵列CA4中的每个中选择一个子单元阵列。
在数据输入/输出操作期间，第K单元阵列CAK、第K数据输入/输出电路IN_CIRK和OUT_CIRK、以及第K数据输入/输出焊盘PADK可以执行与第一单元阵列210、第一数据输入/输出电路IN_CIR1和OUT_CIR1、以及第一数据输入/输出焊盘PAD1相同的相应操作，如以上参照图2所述。
图4说明可以根据每个单元阵列而包括每个行控制单元RC1至RC4的示例性情况。可替选地，第一单元阵列CA1至第N单元阵列CA4可以共享行控制单元。
在示例性存储器中，每个单元阵列的每个数据输入/输出焊盘可以被设置成与对应于该数据输入/输出焊盘的单元阵列相邻，使得可以减小数据线的长度和负载。每个地址允许从每个单元阵列选择与地址相对应的子单元阵列，选择信号允许选择经由每个数据输入/输出焊盘来输入/输出数据的存储器单元。
图5是说明一种示例性存储器的配置的图。以下将描述图5中所示的存储器的操作。
在图5中，第K单元阵列CAK可以响应于地址ADD和伴随数据的输入/输出的命令WT或者命令RD而产生与第K单元阵列CAK的第一子单元阵列SUB1至第M子单元阵列SUBM相对应的M个第K选择信号YIK<1>至YIK<M>。在数据输入/输出操作期间，第K单元阵列CAK可以经由一个或更多个数据输入/输出焊盘PADK而将要输入至第K单元阵列CAK的第一子单元阵列SUB1至第M子单元阵列SUBM的多个存储器单元中的由M个第K选择信号YIK<1>至YIK<M>选中的存储器单元的数据DATAK输入/将从所述存储器单元输出的数据DATAK输出。
图5的存储器可以响应于地址ADD而从第一单元阵列CA1至第N单元阵列CA4的各第一子单元阵列SUB1至第M子单元阵列SUBM中选择一个位线BL（即，每个子单元阵列中的一个存储器单元）并且可以输入/输出数据。因此，可以根据每个子单元阵列来产生选择信号，并且可以响应于每个选择信号而将数据输入至选自每个子单元阵列的存储器单元/从选自每个子单元阵列的存储器单元输出数据。其他的操作与图4中所示的存储器相同。
图6是说明一种示例性存储器的配置的图。
在图6所示的存储器中，多个数据输入/输出焊盘PAD1至PAD4与第一单元阵列CA1至第N单元阵列CA4中的相应单元阵列相对应。
图6的存储器可以执行与图4的存储器相同的操作。在图6的示例性存储器中，第K数据输入电路IN-CIRK可以将经由与该第K数据输入电路相对应的多个第K数据输入/输出焊盘PADK串行输入的数据DATAK并行布置，并且可以经由与该第K数据输入电路相对应的多个数据线LK来传送并行布置的数据。第K数据输出电路OUT-CIRK可以将经由多个数据线LK接收的数据DATAK并串转换，以便将数据串行输出至多个第K数据输入/输出焊盘PADK中的每个。
图7是说明一种存储系统的示例性配置的图。
如图7中所示，存储系统可以包括：第一存储器芯片CHIP1，所述第一存储器芯片CHIP1可以包括第一单元阵列CA1至第N单元阵列CA4，每个单元阵列包括多个存储器单元（在图7中未示出）。存储系统还可以包括第二存储器芯片CHIP2，所述第二存储器芯片CHIP2可以包括第一单元阵列CA1至第N单元阵列CA4，每个单元阵列包括多个存储器单元。第二存储器芯片CHIP2可以层叠在第一存储器芯片CHIP1上。存储系统还可以包括一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4，所述一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4可以将第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4之中的与所述一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4的相应数据输入/输出焊盘相对应的单元阵列的数据输入/输出。在图7中，简要地示出子单元阵列SUB1至SUB4的内部配置。图7中的子单元阵列SUB1至SUB4的内部配置与如图4中所示的子单元阵列SUB1至SUB4的内部配置相同。第一存储器芯片CHIP1可以与图4中所示的存储器相同或相似。第二存储器芯片CHIP2可以与图4的存储器相同或相似，除了不包括数据输入/输出电路IN_CIR1/OUT_CIR1至IN_CIR4/OUT_CIR4和数据输入/输出焊盘PAD1至PAD4之外。
图7的存储系统还可以包括第一数据输出电路OUT_CIR1至第N数据输出电路OUT_CIR4，所述第一数据输出电路OUT_CIR1至第N数据输出电路OUT_CIR4分别与第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4相对应，并且分别与第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4相对应。在数据输出操作期间，将从第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4之中的与相应数据输出电路相对应的单元阵列接收的串行布置的数据输出至与第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4之中的与相应数据输出电路相对应的数据输入/输出焊盘PAD1至PAD4。分别与第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4相对应的第一数据输入电路IN_CIR1至第N数据输入电路IN_CIR4分别对应于第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4。在数据输入操作期间，将经由第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4之中的与相应数据输入电路相对应的数据输入/输出焊盘PAD1至PAD4输入的并行布置的数据输入至第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4之中的与相应数据输入电路相对应的单元阵列。数据输入电路和数据输出电路的详细配置与图4中所示的相同或相似。
另外，存储器中的第一存储器芯片CHIP1和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4可以包括第一行/列控制单元至第N行/列控制单元RC1-RC4和CC1-CC4，以响应于命令ACT、WT或RD以及地址ADD而控制多个存储器单元CELL的数据输入/输出。
第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4可以被包括在第一存储器芯片CHIP1中，并且可以被设置成与第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4中的分别对应于所述数据输入/输出焊盘的单元阵列相邻。
将参照图7来描述示例性存储系统的操作。
在图7的存储系统中，第一存储器芯片CHIP1可以是在存储系统中控制数据输入/输出的接口的主芯片。第二存储器芯片CHIP2可以是将输入至第一存储器芯片CHIP1/从第一存储器芯片CHIP1输出的数据输入/输出的从芯片。
第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4中的第K单元阵列CAK（1≤K≤M）和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4中的第K单元阵列CAK在第一存储器芯片CHIP1和第二存储器芯片CHIP2中的相对位置相同。第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4经由通孔TSV1至TSV4而与所述一个或更多个第一数据输入/输出焊盘PAD1至第N数据输入/输出焊盘PAD4中的分别对应于所述单元阵列的数据输入/输出焊盘耦接。通孔TSV1至TSV4可以是穿通硅通孔。
第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4中的每个可以包括包含多个存储器单元CELL的第一子单元阵列SUB1至第M子单元阵列SUB4，第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4中的每个可以包括包含多个存储器单元CELL的第一子单元阵列SUB1至第M子单元阵列SUB4。尽管图7示出“M=4”的情况，但是每个单元阵列中包括的子单元阵列的数目可以根据设计而变化。
第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4中的第一子单元阵列SUB1至第M子单元阵列SUB4和第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4中的第一子单元阵列SUB1至第M子单元阵列SUB4可以与第一存储体至第M存储体相对应，所述第一存储体至第M存储体由存储体地址BK_ADD来识别。存储系统可以根据多个存储体中所包括的单元阵列组来操作。为此，地址ADD可以包括组地址G_ADD以相互识别单元阵列组。
第一组可以包括第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1至第M子单元阵列SUB4中的第一子单元阵列SUB1至第L子单元阵列SUB2（1≤L≤M）以及第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1至第M子单元阵列SUB4中的第L+1子单元阵列SUB3至第M子单元阵列SUB4（1≤L≤M）。第二组可以包括第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1至第M子单元阵列SUB4中的第L+1子单元阵列SUB3至第M子单元阵列SUB4（1≤L≤M）以及第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1至第M子单元阵列SUB4中的第一子单元阵列SUB1至第L子单元阵列SUB4（1≤L≤M）。
在第一组的数据输入/输出操作期间，响应于伴随输入/输出数据的命令WT或者命令RD以及包括存储体地址BK_ADD的地址ADD，可以将数据输入至可从第一存储器芯片CHIP1的第一子单元阵列SUB1至第L子单元阵列SUB2和第二存储器芯片CHIP2的第L+1子单元阵列SUB3至第M子单元阵列SUB4之中选择的子单元阵列的选中存储器单元CELL/从所述存储器单元CELL输出数据（其中，第一组由组地址G_ADD选中）。在第二组的数据输入/输出操作期间，响应于伴随数据的输入/输出的命令WT或者命令RD和包括存储体地址BK_ADD的地址ADD，可以将数据输入至可从第二存储器芯片CHIP2的第一子单元阵列SUB1至第L子单元阵列SUB2以及第一存储器芯片CHIP1的第L+1子单元阵列SUB3至第M子单元阵列SUB4之中选择的子单元阵列的选中存储器单元CELL/从所述存储器单元CELL输出数据（其中，第二组由组地址G_ADD选中）。
第K数据输入电路IN_CIRK与第一存储器芯片CHIP1和第二存储器芯片CHIP2的第K单元阵列CAK相对应，以及与一个或更多个第K数据输入/输出焊盘PADK相对应。在数据输入操作期间，第K数据输入电路IN_CIRK可以将经由一个或更多个第K数据输入/输出焊盘PADK输入的数据并行布置并且输入至第K单元阵列CAK。响应于写入命令WT，第K数据输入电路IN_CIRK可以将经由一个或更多个第K数据输入/输出焊盘PADK串行输入的数据串并转换，以及可以经由第一存储器芯片CHIP1的多个第K数据线LK或者经由第二存储器芯片CHIP2的多个第K数据线LK来传送被并行转换的数据。
第K数据输出电路OUT_CIRK与第一存储器芯片CHIP1和第二存储器芯片CHIP2的第K单元阵列CAK相对应，以及与一个或更多个第K数据输入/输出焊盘PADK相对应。在数据输出操作期间，第K数据输出电路OUT_CIRK可以将从第K单元阵列CAK输出的数据串行布置并且输出至一个或更多个第K数据输入/输出焊盘PADK。第K数据输出电路OUT_CIRK可以将经由第一存储器芯片CHIP1的多个第K数据线LK或者第二存储器芯片CHIP2的多个第K数据线LK并行传送的数据锁存并且并串转换，以及可以在读取命令RD的施加经过了预定时段的时间点将串行转换的数据输出至一个或更多个第K数据输入/输出焊盘PADK。
在每个单元阵列中激活字线的操作以及产生选择信号和选择要输入/输出数据的存储器单元的操作与参照图4描述的相同或相似。
如果激活命令ACT和地址ADD被施加至存储器，则选自第一组或第二组的一个组中的多个存储体的一个存储体被选中，并且数据被输入至选中的存储体/从选中的存储体输出。这里，在第一组的情况下，第一存储器芯片CHIP1的第一单元阵列CA1至第N单元阵列CA4中的第一子单元阵列SUB1和第二子单元阵列SUB2可以分别与第一存储体和第二存储体相对应，第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4的第三子单元阵列SUB3和第四子单元阵列SUB4可以分别与第三存储体和第四存储体相对应。另外，在第二组的情况下，第二存储器芯片CHIP2的第一单元阵列CA1至第N单元阵列CA4的第一子单元阵列SUB1和第二子单元阵列SUB2可以分别与第一存储体和第二存储体相对应，第一存储器芯片CHP1的第一单元阵列CA1至第N单元阵列CA4的第三子单元阵列SUB3和第四子单元阵列SUB4可以分别与第三存储体和第四存储体相对应。将数据输入至选自存储体中的存储体/从所述存储体输出数据的操作与参照图4的描述的相同或相似。
供作参考，为了便于说明，在第一存储器芯片CHIP1和第二存储器芯片CHIP2的每个中示出通孔TSV1至TSV4，其中，在第一存储器芯片CHIP1中示出的通孔TSV1至TSV4分别与在第二存储器芯片CHIP2中示出的通孔TSV1至TSV4连接。
子单元阵列（即，存储体）被分配具有不同值的相应存储体地址BK_ADD。因此，在示例性存储系统中，当利用组地址G_ADD来辨别组时，可以以与使用一个存储器芯片的情况相同的方式来施加和使用存储体地址BK_ADD。也就是说，即使是根据单元阵列组的操作也可以更容易地选择并控制存储体。
根据本发明，每个单元阵列被分配用于负责单元阵列的数据输入/输出的一个或更多个数据输入/输出焊盘，并且每个单元阵列和用于负责单元阵列的数据输入/输出的一个或更多个数据输入/输出焊盘被设置成彼此相邻，使得可以减小用于在单元阵列与一个或更多个数据输入/输出焊盘之间传送数据的全局总线的长度和负载。
另外，根据本发明，由于根据存储体来划分单元阵列中包括的子单元阵列，所以可以顺利地实现包括多个存储体的组的操作，并且减小层叠存储器芯片的存储系统中的歪斜。
尽管已经出于说明性的目的描述了各种示例性实施方式，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种存储器，包括：
第一单元阵列至第N单元阵列，被配置成包括多个存储器单元；以及
一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与所述第一单元阵列至所述第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至所述第一单元阵列至所述第N单元阵列/从所述第一单元阵列至所述第N单元阵列输出数据。
2.如技术方案1所述的存储器，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被设置成与所述第一单元阵列至所述第N单元阵列之中的相对应的单元阵列相邻。
3.如技术方案2所述的存储器，还包括：
第一数据输出单元至第N数据输出单元，分别与所述第一单元阵列至所述第N单元阵列相对应，以及分别与所述第一数据输入/输出焊盘至所述第N数据输入/输出焊盘相对应，其中，所述第一数据输出单元至所述第N数据输出单元被配置成：
将从所述第一单元阵列至所述第N单元阵列中的相对应单元阵列接收的数据串行布置，以及
将串行布置的数据输出至相对应的第一数据输入/输出焊盘至第N数据输入/输出焊盘；以及
第一数据输入单元至第N数据输入单元，分别与所述第一单元阵列至所述第N单元阵列相对应，以及分别与所述第一数据输入/输出焊盘至所述第N数据输入/输出焊盘相对应，其中，所述第一数据输入单元至所述第N数据输入单元被配置成：
将经由相对应的第一数据输入/输出焊盘至第N数据输入/输出焊盘输入的数据并行布置，以及
将并行布置的数据输入至所述第一单元阵列至所述第N单元阵列中的相对应单元阵列。
4.如技术方案3所述的存储器，还包括：
多个第一数据线至第N数据线，分别与所述第一单元阵列至所述第N单元阵列、所述第一数据输出单元至所述第N数据输出单元、以及所述第一数据输入单元至所述第N数据输入单元相对应，其中，所述多个第一数据线至第N数据线被配置成在所述第一数据输出单元至所述第N数据输出单元与分别相对应的第一单元阵列至第N单元阵列之间传送数据，以及在所述第一数据输入单元至所述第N数据输入单元与分别相对应的第一单元阵列至第N单元阵列之间传送数据。
5.如技术方案4所述的存储器，其中，所述第一数据输出单元至所述第N数据输出单元中的每个包括：
并串转换单元，被配置成将经由所述多个第一数据线至第N数据线之中的与所述并串转换单元相对应的多个数据线接收的数据并串转换并且输出；以及
输出驱动器，被配置成响应于由所述并串转换单元串行转换的数据而驱动所述一个或更多个焊盘。
6.如技术方案4所述的存储器，其中，所述第一数据输入单元至所述第N数据输入单元中的每个包括：
缓冲单元，被配置成将经由所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘之中的与所述缓冲单元相对应的一个或更多个数据输入/输出焊盘输入的数据缓冲；
串并转换单元，被配置成将由所述缓冲单元缓冲的数据串并转换；以及
输入驱动器，被配置成响应于由所述串并转换单元并行转换的数据而驱动所述多个第一数据线至第N数据线之中的与所述输入驱动器相对应的多个数据线。
7.如技术方案1所述的存储器，其中，所述第一单元阵列至所述第N单元阵列中的第K单元阵列包括包含多个存储器单元的第一子单元阵列至第M子单元阵列，其中1≤K≤M，其中，所述第K单元阵列被配置成：
响应于地址和伴随有命令的输入/输出数据而产生第K选择信号；以及
经由一个或更多个第K数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第K选择信号从所述第一子单元阵列至所述第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的。
8.如技术方案7所述的存储器，其中，所述第一单元阵列至所述第N单元阵列的第一子单元阵列至第M子单元阵列分别与子单元的第一存储体至第M存储体相对应，其中，所述子单元的第一存储体至第M存储体中的每个由相应的存储体地址来识别。
9.如技术方案1所述的存储器，其中，所述第一单元阵列至所述第N单元阵列中的第K单元阵列包括包含多个存储器单元的第一子单元阵列至第M子单元阵列，其中1≤K≤M，其中，所述第K单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第一子单元阵列至所述第M子单元阵列相对应的M个第K选择信号；以及
经由一个或更多个第K数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第K选择信号从所述第一子单元阵列至所述第M子单元阵列的多个存储器单元中选择的。
10.一种存储器，包括：
第一单元阵列，包括第一多个存储器单元；
第二单元阵列，包括第二多个存储器单元；
一个或更多个第一数据输入/输出焊盘，分别与所述第一单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘被配置成将数据输入至所述第一单元阵列/从所述第一单元阵列输出数据；以及
一个或更多个第二数据输入/输出焊盘，分别与所述第二单元阵列相对应，其中，所述一个或更多个第二数据输入/输出焊盘被配置成将数据输入至所述第二单元阵列/从所述第二单元阵列输出数据。
11.如技术方案10所述的存储器，其中，所述一个或更多个第一数据输入/输出焊盘被设置成与所述第一单元阵列相邻，所述一个或更多个第二数据输入/输出焊盘被设置成与所述第二单元阵列相邻。
12.如技术方案11所述的存储器，包括：
第一数据输出单元，与所述第一单元阵列和所述一个或更多个第一数据输入/输出焊盘相对应，其中，所述第一数据输出单元被配置成将从所述第一单元阵列接收的数据串行布置并且经由所述一个或更多个第一数据输入/输出焊盘输出；
第二数据输出单元，与所述第二单元阵列和所述一个或更多个第二数据输入/输出焊盘相对应，其中，所述第二数据输出单元被配置成将从所述第二单元阵列接收的数据串行布置并且经由所述一个或更多个第二数据输入/输出焊盘输出；
第一数据输入单元，与所述第一单元阵列和所述一个或更多个第一数据输入/输出焊盘相对应，其中，所述第一数据输入单元被配置成将经由所述一个或更多个第一数据输入/输出焊盘输入的数据并行布置并且输入至所述第一单元阵列；以及
第二数据输入单元，与所述第二单元阵列和所述一个或更多个第二数据输入/输出焊盘相对应，其中，所述第二数据输入单元被配置成将经由所述一个或更多个第二数据输入/输出焊盘输入的数据并行布置并且输入至所述第二单元阵列。
13.如技术方案10所述的存储器，其中，
所述第一单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第一多个存储器单元之中的多个存储器单元，其中，所述第一单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生第一选择信号；以及
经由所述一个或更多个第一数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第一选择信号从所述第一单元阵列的第一子单元阵列至第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的，以及
所述第二单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第二多个存储器单元之中的多个存储器单元，其中，所述第二单元阵列被配置成；
响应于地址和伴随数据的输入/输出的命令而产生第二选择信号；以及
经由所述一个或更多个第二数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第二选择信号从所述第二单元阵列的第一子单元阵列至第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的。
14.如技术方案13所述的存储器，其中，所述第一单元阵列的第一子单元阵列至第M子单元阵列和所述第二单元阵列的第一子单元阵列至第M子单元阵列分别与子单元的第一存储体至第M存储体相对应，其中，所述子单元的第一存储体至第M存储体中的每个由相应的存储体地址来识别。
15.如技术方案10所述的存储器，其中，
所述第一单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第一多个存储器单元之中的多个存储器单元，其中，所述第一单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第一单元阵列的第一子单元阵列至第M子单元阵列相对应的M个第一选择信号；以及
经由所述一个或更多个第一数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第一选择信号从所述第一单元阵列的第一子单元阵列至第M子单元阵列的多个存储器单元中选择的，以及
所述第二单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第二多个存储器单元之中的多个存储器单元，其中，所述第二单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第二单元阵列的第一子单元阵列至第M子单元阵列相对应的M个第二选择信号；以及
经由所述一个或更多个第二数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第二选择信号从所述第二单元阵列的第一子单元阵列至第M子单元阵列的多个存储器单元中选择的。
16.一种存储系统，包括：
第一存储器芯片，包括第一单元阵列至第N单元阵列，每个单元阵列包括多个存储器单元；
第二存储器芯片，层叠在所述第一存储器芯片上，包括第一单元阵列至第N单元阵列，每个单元阵列包括多个存储器单元，以及要被层叠在所述第一存储器芯片上；以及
一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与所述第一存储器芯片的第一单元阵列至第N单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至所述第一存储器芯片的第一单元阵列至第N单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列/从所述第一存储器芯片的第一单元阵列至第N单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列输出数据。
17.如技术方案16所述的存储系统，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被设置在所述第一存储器芯片上，并且其中，所述第一存储器芯片的一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被设置成与所述第一存储器芯片的第一单元阵列至第N单元阵列中的相对应的单元阵列相邻。
18.如技术方案17所述的存储系统，其中，所述第一存储器芯片的第一单元阵列至第N单元阵列中的第K单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列中的第K单元阵列被配置成分别在所述第一存储器芯片和所述第二存储器芯片内在相对位置上彼此相同，其中1≤K≤M；以及
所述第二存储器芯片的第一单元阵列至第N单元阵列被配置成经由通孔而与所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘中的一个或更多个数据输入/输出焊盘的相对应的数据输入/输出焊盘耦接。
19.如技术方案17所述的存储系统，包括：
第一数据输出单元至第N数据输出单元，分别与所述第一存储器芯片的第一单元阵列至第N单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列相对应，以及分别与所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘相对应，其中，所述第一数据输出单元至所述第N数据输出单元被配置成：
将从所述第一存储器芯片的第一单元阵列至第N单元阵列中的相对应单元阵列和从所述第二存储器芯片的第一单元阵列至第N单元阵列中的相对应单元阵列接收的数据串行布置，以及
将串行布置的数据输出至相对应的一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘；以及
第一数据输入单元至第N数据输入单元，分别与所述第一存储器芯片的第一单元阵列至第N单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列相对应，以及分别与所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘相对应，其中，所述第一数据输入单元至所述第N数据输入单元被配置成：
将经由相对应的第一数据输入/输出焊盘至第N数据输入/输出焊盘输入的数据并行布置，以及
将并行布置的数据输入至所述第一存储器芯片的第一单元阵列至第N单元阵列中的相对应单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列中的相对应单元阵列。
20.如技术方案16所述的存储系统，其中：
所述第一存储器芯片的第一单元阵列至第N单元阵列中的每个被配置成包括包含多个存储器单元的第一子单元阵列至第M子单元阵列，以及
所述第二存储器芯片的第一单元阵列至第N单元阵列中的每个被配置成包括包含多个存储器单元的第一子单元阵列至第M子单元阵列；以及
所述第一存储器芯片的第一单元阵列至第N单元阵列的第一子单元阵列至第M子单元阵列和所述第二存储器芯片的第一单元阵列至第N单元阵列的第一子单元阵列至第M子单元阵列与子单元的第一存储体至第M存储体相对应，其中，所述子单元的第一存储体至第M存储体中的每个由相应的存储体地址来识别。
21.如技术方案20所述的存储系统，其中：
第一组被配置成：
包括所述第一存储器芯片的第一单元阵列至第N单元阵列的第一子单元阵列至第M子单元阵列中的第一子单元阵列至第L子单元阵列，其中1≤L≤M，以及
包括所述第二存储器芯片的第一单元阵列至第N单元阵列的第一子单元阵列至第M子单元阵列中的第L+1子单元阵列至第M子单元阵列，其中1≤L≤M；以及
第二组被配置成：
包括所述第一存储器芯片的第一单元阵列至第N单元阵列中的第一子单元阵列至第M子单元阵列中的第L+1子单元阵列至第M子单元阵列，其中1≤L≤M，以及
包括所述第二存储器芯片中的第一单元阵列至第N单元阵列的第一子单元阵列至第M子单元阵列中的第一子单元阵列至第L子单元阵列，
其中，在所述第一组的数据输入/输出操作期间，响应于伴随数据的输入/输出的命令和包括所述存储体地址的地址，数据输入至选自所述第一存储器芯片的第一子单元阵列至第L子单元阵列和所述第二存储器芯片的第L+1子单元阵列至第M子单元阵列中的子单元阵列的选中存储器单元/从所述选中存储器单元输出数据，以及
其中，在所述第二组的数据输入/输出操作期间，响应于伴随数据的输入/输出的命令和包括所述存储体地址的地址，数据输入至选自所述第二存储器芯片的第一子单元阵列至第L子单元阵列和所述第一存储器芯片的第L+1子单元阵列至第M子单元阵列中的子单元阵列的选中存储器单元/从所述选中存储器单元输出数据。

Claims (11)

1.一种存储器，包括：
第一单元阵列至第N单元阵列，被配置成包括多个存储器单元；
一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘，分别与所述第一单元阵列至所述第N单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被配置成将数据输入至所述第一单元阵列至所述第N单元阵列/从所述第一单元阵列至所述第N单元阵列输出数据，其中，所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘被设置成与所述第一单元阵列至所述第N单元阵列之中的相对应的单元阵列相邻；
第一数据输出单元至第N数据输出单元，被配置成：将从所述第一单元阵列至所述第N单元阵列中的相对应单元阵列接收的数据串行布置，以及将串行布置的数据输出至相对应的第一数据输入/输出焊盘至第N数据输入/输出焊盘；以及
第一数据输入单元至第N数据输入单元，被配置成：将经由相对应的第一数据输入/输出焊盘至第N数据输入/输出焊盘输入的数据并行布置，以及将并行布置的数据输入至所述第一单元阵列至所述第N单元阵列中的相对应的单元阵列。
2.如权利要求1所述的存储器，还包括：
多个第一数据线至第N数据线，分别与所述第一单元阵列至所述第N单元阵列、所述第一数据输出单元至所述第N数据输出单元、以及所述第一数据输入单元至所述第N数据输入单元相对应，其中，所述多个第一数据线至第N数据线被配置成在所述第一数据输出单元至所述第N数据输出单元与分别相对应的第一单元阵列至第N单元阵列之间传送数据，以及在所述第一数据输入单元至所述第N数据输入单元与分别相对应的第一单元阵列至第N单元阵列之间传送数据。
3.如权利要求2所述的存储器，其中，所述第一数据输出单元至所述第N数据输出单元中的每个包括：
并串转换单元，被配置成将经由所述多个第一数据线至第N数据线之中的与所述并串转换单元相对应的多个数据线接收的数据并串转换并且输出；以及
输出驱动器，被配置成响应于由所述并串转换单元串行转换的数据而驱动所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘。
4.如权利要求2所述的存储器，其中，所述第一数据输入单元至所述第N数据输入单元中的每个包括：
缓冲单元，被配置成将经由所述一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘之中的与所述缓冲单元相对应的一个或更多个第一数据输入/输出焊盘至第N数据输入/输出焊盘输入的数据缓冲；
串并转换单元，被配置成将由所述缓冲单元缓冲的数据串并转换；以及
输入驱动器，被配置成响应于由所述串并转换单元并行转换的数据而驱动所述多个第一数据线至第N数据线之中的与所述输入驱动器相对应的多个数据线。
5.如权利要求1所述的存储器，其中，所述第一单元阵列至所述第N单元阵列中的第K单元阵列包括包含多个存储器单元的第一子单元阵列至第M子单元阵列，其中1≤K≤M，其中，所述第K单元阵列被配置成：
响应于地址和伴随有命令的输入/输出数据而产生第K选择信号；以及
经由一个或更多个第K数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第K选择信号从所述第一子单元阵列至所述第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的。
6.如权利要求5所述的存储器，其中，所述第一单元阵列至所述第N单元阵列的第一子单元阵列至第M子单元阵列分别与子单元的第一存储体至第M存储体相对应，其中，所述子单元的第一存储体至第M存储体中的每个由相应的存储体地址来识别。
7.如权利要求1所述的存储器，其中，所述第一单元阵列至所述第N单元阵列中的第K单元阵列包括包含多个存储器单元的第一子单元阵列至第M子单元阵列，其中1≤K≤M，其中，所述第K单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第一子单元阵列至所述第M子单元阵列相对应的M个第K选择信号；以及
经由一个或更多个第K数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第K选择信号从所述第一子单元阵列至所述第M子单元阵列的多个存储器单元中选择的。
8.一种存储器，包括：
第一单元阵列，包括第一多个存储器单元；
第二单元阵列，包括第二多个存储器单元；
一个或更多个第一数据输入/输出焊盘，分别与所述第一单元阵列相对应，其中，所述一个或更多个第一数据输入/输出焊盘被配置成将数据输入至所述第一单元阵列/从所述第一单元阵列输出数据，其中，所述一个或更多个第一数据输入/输出焊盘被设置成与所述第一单元阵列相邻；
一个或更多个第二数据输入/输出焊盘，分别与所述第二单元阵列相对应，其中，所述一个或更多个第二数据输入/输出焊盘被配置成将数据输入至所述第二单元阵列/从所述第二单元阵列输出数据，其中，所述一个或更多个第二数据输入/输出焊盘被设置成与所述第二单元阵列相邻；
第一数据输出单元，与所述第一单元阵列和所述一个或更多个第一数据输入/输出焊盘相对应，其中，所述第一数据输出单元被配置成将从所述第一单元阵列接收的数据串行布置并且经由所述一个或更多个第一数据输入/输出焊盘输出；
第二数据输出单元，与所述第二单元阵列和所述一个或更多个第二数据输入/输出焊盘相对应，其中，所述第二数据输出单元被配置成将从所述第二单元阵列接收的数据串行布置并且经由所述一个或更多个第二数据输入/输出焊盘输出；
第一数据输入单元，与所述第一单元阵列和所述一个或更多个第一数据输入/输出焊盘相对应，其中，所述第一数据输入单元被配置成将经由所述一个或更多个第一数据输入/输出焊盘输入的数据并行布置并且输入至所述第一单元阵列；以及
第二数据输入单元，与所述第二单元阵列和所述一个或更多个第二数据输入/输出焊盘相对应，其中，所述第二数据输入单元被配置成将经由所述一个或更多个第二数据输入/输出焊盘输入的数据并行布置并且输入至所述第二单元阵列。
9.如权利要求8所述的存储器，其中，
所述第一单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第一多个存储器单元之中的多个存储器单元，其中，所述第一单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生第一选择信号；以及
经由所述一个或更多个第一数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第一选择信号从所述第一单元阵列的第一子单元阵列至第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的，以及
所述第二单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第二多个存储器单元之中的多个存储器单元，其中，所述第二单元阵列被配置成；
响应于地址和伴随数据的输入/输出的命令而产生第二选择信号；以及
经由所述一个或更多个第二数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述第二选择信号从所述第二单元阵列的第一子单元阵列至第M子单元阵列中的由所述地址选中的子单元阵列的多个存储器单元中选择的。
10.如权利要求9所述的存储器，其中，所述第一单元阵列的第一子单元阵列至第M子单元阵列和所述第二单元阵列的第一子单元阵列至第M子单元阵列分别与子单元的第一存储体至第M存储体相对应，其中，所述子单元的第一存储体至第M存储体中的每个由相应的存储体地址来识别。
11.如权利要求8所述的存储器，其中，
所述第一单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第一多个存储器单元之中的多个存储器单元，其中，所述第一单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第一单元阵列的第一子单元阵列至第M子单元阵列相对应的M个第一选择信号；以及
经由所述一个或更多个第一数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第一选择信号从所述第一单元阵列的第一子单元阵列至第M子单元阵列的多个存储器单元中选择的，以及
所述第二单元阵列包括第一子单元阵列至第M子单元阵列，每个子单元阵列包括所述第二多个存储器单元之中的多个存储器单元，其中，所述第二单元阵列被配置成：
响应于地址和伴随数据的输入/输出的命令而产生分别与所述第二单元阵列的第一子单元阵列至第M子单元阵列相对应的M个第二选择信号；以及
经由所述一个或更多个第二数据输入/输出焊盘而将要输入至存储器单元的数据输入/将从所述存储器单元输出的数据输出，所述存储器单元是由所述M个第二选择信号从所述第二单元阵列的第一子单元阵列至第M子单元阵列的多个存储器单元中选择的。
CN201310646694.1A 2013-05-31 2013-12-04 存储器和存储系统 Active CN104217748B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0062409 2013-05-31
KR1020130062409A KR20140141098A (ko) 2013-05-31 2013-05-31 메모리 및 메모리 시스템

Publications (2)

Publication Number Publication Date
CN104217748A CN104217748A (zh) 2014-12-17
CN104217748B true CN104217748B (zh) 2018-07-06

Family

ID=51984949

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310646694.1A Active CN104217748B (zh) 2013-05-31 2013-12-04 存储器和存储系统

Country Status (3)

Country Link
US (2) US9165614B2 (zh)
KR (1) KR20140141098A (zh)
CN (1) CN104217748B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101545952B1 (ko) * 2013-10-28 2015-08-21 (주)실리콘화일 스택 메모리 장치 및 그 동작 방법
US10020252B2 (en) * 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
KR102433331B1 (ko) * 2017-12-26 2022-08-18 에스케이하이닉스 주식회사 집적회로 칩
KR102518849B1 (ko) * 2018-03-07 2023-04-07 에스케이하이닉스 주식회사 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196962B2 (en) * 2003-12-05 2007-03-27 Samsung Electronics Co., Ltd. Packet addressing programmable dual port memory devices and related methods
CN102646085A (zh) * 2011-02-22 2012-08-22 海力士半导体有限公司 半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100582821B1 (ko) 2003-08-29 2006-05-23 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR20110099384A (ko) 2010-03-02 2011-09-08 삼성전자주식회사 와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지
KR101854243B1 (ko) * 2011-05-16 2018-05-03 삼성전자주식회사 적층 메모리 장치, 및 이를 포함하는 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196962B2 (en) * 2003-12-05 2007-03-27 Samsung Electronics Co., Ltd. Packet addressing programmable dual port memory devices and related methods
CN102646085A (zh) * 2011-02-22 2012-08-22 海力士半导体有限公司 半导体装置

Also Published As

Publication number Publication date
US9165614B2 (en) 2015-10-20
US20140355364A1 (en) 2014-12-04
US20160005443A1 (en) 2016-01-07
CN104217748A (zh) 2014-12-17
US9437259B2 (en) 2016-09-06
KR20140141098A (ko) 2014-12-10

Similar Documents

Publication Publication Date Title
US20210118864A1 (en) Non-Volatile Dynamic Random Access Memory
CN100452240C (zh) 具有串行输入/输出接口的多端口存储器装置
CN104183256B (zh) 存储器芯片和包括存储器芯片的半导体封装体
US7830692B2 (en) Multi-chip memory device with stacked memory chips, method of stacking memory chips, and method of controlling operation of multi-chip package memory
CN105702277B (zh) 存储器系统和存储器控制器
CN104217748B (zh) 存储器和存储系统
US7965530B2 (en) Memory modules and memory systems having the same
CN106251894A (zh) 存储器件
CN104424995B (zh) 半导体器件及其操作方法
CN102208209A (zh) 三维层叠半导体集成电路及其控制方法
CN105845167A (zh) 数据传输电路
CN107545920A (zh) 存储器设备、包括其的存储器封装以及包括其的存储器模块
CN1716446B (zh) 输入/输出线电路和使用该电路的半导体存储器装置
CN102956258B (zh) 半导体装置及其数据传输方法
CN104299642B (zh) 半导体器件和具有半导体器件的半导体系统
KR20100066849A (ko) 개선된 데이터 버스 구조를 갖는 스택 구조의 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템
CN102341862A (zh) 半导体存储器装置及其控制方法
CN110364217A (zh) 半导体器件以及包括半导体器件的半导体系统
CN108573723A (zh) 存储器模块及包含其的存储系统
CN102237867B (zh) 包括模块控制电路的半导体模块及其控制方法
CN102142269B (zh) 半导体存储装置
CN110444237A (zh) 半导体器件
CN110197686A (zh) 半导体存储器件
CN102216993A (zh) 存储器控制器
CN109426640A (zh) 封装模块以及测试包括在封装模块中的芯片的操作的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant