CN108573723A - 存储器模块及包含其的存储系统 - Google Patents

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Abstract

一种存储器模块包括：多个存储器件；多个数据缓冲器，其适用于接收从存储器控制器传送的写入数据，并将读取数据传送到存储器控制器；以及模块控制器，其适用于：在存储器控制器的控制下控制多个存储器件和多个数据缓冲器，以及在读取操作期间，在将控制信号延迟第一列地址选通(CAS)延时值与第二CAS延时值之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到多个数据缓冲器，该第一列地址选通(CAS)延时值为存储器模块的设置值，该第二CAS延时值为多个数据缓冲器的设置值。

Description

存储器模块及包含其的存储系统
相关申请的交叉引用
本专利文件要求于2017年3月7日提交的申请号为10-2017-0028642的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器模块和包含存储器模块的存储系统。
背景技术
随着诸如智能电话和平板个人电脑(PC)的移动通信终端被广泛使用以及社交网络服务(SNS)、机器对机器(M2M)网络和传感器网络的使用激增，数据量、数据产生速度和数据多样性呈几何级数增加。为了处理大数据，不仅存储器的速度，而且存储器件的容量以及包括存储器件的存储器模块的容量也是重要的。
当目前用作系统存储器的双列直插存储器模块(DIMM)型存储器模块被制造成具有大容量时，包括在存储器模块中的存储器件的数量增加。结果，操作负载升高，并且使用有限通道来路由信号变得困难，从而增加存储器件的延时。因此，需要开发技术来应对日益增长的延时。
发明内容
本发明的实施例涉及能够执行长延时的操作的存储器模块。
根据本发明的一个实施例，一种存储器模块包括：多个存储器件；多个数据缓冲器，其适用于接收从存储器控制器传送的写入数据，并将读取数据传送到存储器控制器；以及模块控制器，其适用于：在存储器控制器的控制下控制多个存储器件和多个数据缓冲器；以及在读取操作期间，在将控制信号延迟第一列地址选通(CAS)延时值(其为存储器模块的设置值)与第二CAS延时值(其为多个数据缓冲器的设置值)之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到多个数据缓冲器。
模块控制器可以将从存储器控制器传送的命令、地址和时钟传送到多个存储器件，以及模块控制器基于从多个数据缓冲器传送的写入数据来产生纠错码，将写入数据和纠错码传送到多个存储器件，基于从多个存储器件读取的纠错码来纠正从多个存储器件读取的读取数据的错误以产生纠错后的读取数据，以及将纠错后的读取数据传送到多个数据缓冲器。
模块控制器可以包括：命令解码单元，其适用于对从存储器控制器传送的命令进行解码以产生解码结果；控制信号发生单元，其适用于将命令解码单元的解码结果转变为控制信号；以及延时控制电路，其适用于在读取操作期间，将通过缓冲器通信总线传送控制信号的时刻延迟第一CAS延时值与第二CAS延时值之间的差值。
延时控制电路可以包括：延迟器；以及延迟设置器，其适用于在读取操作期间将延迟器的延迟值设置为第一CAS延时值与第二CAS延时值之间的差值，并且在除了读取操作之外的操作期间将延迟器的延迟值设置为“0”。
命令解码单元还可以对从存储器控制器传送的地址的一些比特位进行解码。
模块控制器可以包括：纠错码发生电路，其适用于基于从多个数据缓冲器传送的写入数据来产生纠错码；以及纠错电路，其适用于基于从多个存储器件读取的纠错码来纠正从多个存储器件读取的读取数据的错误。
当存储器控制器将用于设置CAS延时的命令和地址传送到模块控制器时，存储器模块的CAS延时可以被设置为第一CAS延时值，并且多个数据缓冲器的CAS延时可以被设置为与第一CAS延时值不同的第二CAS延时值。
多个存储器件中的每个存储器件可以是动态随机存取存储器(DRAM)，以及存储器模块可以是双列直插存储器模块(DIMM)类型。
根据本发明的另一实施例，一种存储系统包括：存储器模块；以及存储器控制器，其适用于将命令、地址和写入数据传送到存储器模块，并且从存储器模块接收读取数据；其中，存储器模块包括：多个存储器件；多个数据缓冲器，其适用于从存储器控制器接收写入数据，并将读取数据传送到存储器控制器；以及模块控制器，其适用于：在存储器控制器的控制下控制多个存储器件和多个数据缓冲器，以及在读取操作期间，在将控制信号延迟第一列地址选通(CAS)延时值(其为存储器模块的设置值)与第二CAS延时值(其为多个数据缓冲器的设置值)之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到多个数据缓冲器。
模块控制器可以将从存储器控制器传送的命令、地址和时钟传送到多个存储器件，以及模块控制器可以：基于从多个数据缓冲器传送的写入数据来产生纠错码，将写入数据和纠错码传送到多个存储器件，基于从多个存储器件读取的纠错码来纠正从多个存储器件读取的读取数据的错误以产生纠错后的读取数据，以及将纠错后的读取数据传送到多个数据缓冲器。
模块控制器可以包括：命令解码单元，其适用于对命令进行解码以产生解码结果；控制信号发生单元，其适用于将命令解码单元的解码结果转变为控制信号；以及延时控制电路，其适用于在读取操作期间，将通过缓冲器通信总线传送控制信号的时刻延迟第一CAS延时值与第二CAS延时值之间的差值。
延时控制电路可以包括：延迟器；以及延迟设置器，其适用于在读取操作期间将延迟器的延迟值设置为第一CAS延时值与第二CAS延时值之间的差值，并且在除了读取操作之外的操作期间将延迟器的延迟值设置为“0”。
命令解码单元还对地址的一些比特位进行解码。
模块控制器可以包括：纠错码发生电路，其适用于基于从多个数据缓冲器传送的写入数据来产生纠错码；以及纠错电路，其适用于基于从多个存储器件读取的纠错码来纠正从多个存储器件读取的读取数据的错误。
当存储器控制器将用于设置CAS延时的命令和地址传送到模块控制器时，存储器模块的CAS延时可以被设置为第一CAS延时值，并且多个数据缓冲器的CAS延时可以被设置为与第一CAS延时值不同的第二CAS延时值。
多个存储器件中的每个存储器件可以是动态随机存取存储器(DRAM)，以及存储器模块可以是双列直插存储器模块(DIMM)类型。
附图说明
图1是示出了根据本发明的一个实施例的存储器模块的框图。
图2是示出了根据本发明的另一实施例的存储器模块的框图。
图3是示出了图2中所示的模块控制器的框图。
图4是示出了图3中所示的延时控制电路的操作的表格。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文所述的实施例。相反，提供这些实施例使得本公开是充分和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各种示图和实施例中，相同的附图标记表示相同的部件。
图1是示出了根据本发明的一个实施例的存储器模块100的框图。为了方便描述，图1中一并示出了用作用于控制存储器模块100的主机的存储器控制器1。
参照图1，存储器模块100可以包括寄存器时钟驱动器(RCD)110、数据缓冲器120_0至120_7和存储器件130_0至130_7。图1中所示的存储器模块100可以被称为低负载双列直插存储器模块(LRDIMM)。
寄存器时钟驱动器110可以缓冲从存储器控制器1传送的命令CMD、地址ADD和时钟CLK，并将其传送到存储器件130_0至130_7。寄存器时钟驱动器110可以将时钟CLK提供给数据缓冲器120_0至120_7。寄存器时钟驱动器110可以以适合于缓冲器通信总线BCOM<0:3>的形式处理数据缓冲器120_0至120_7所需的命令CMD和地址ADD，并通过缓冲器通信总线BCOM<0:3>将处理后的命令CMD和地址ADD作为控制信号提供给数据缓冲器120_0至120_7。
在写入操作期间，数据缓冲器120_0至120_7可以从存储器控制器1接收数据DATA，并将所接收的数据DATA传送到存储器件130_0至130_7。在读取操作期间，数据缓冲器120_0至120_7可以从存储器件130_0至130_7接收数据DATA，并将所接收的数据DATA传送到存储器控制器1。在存储器模块100中，数据缓冲器120_0至120_7可以直接将数据DATA传送给存储器控制器1并且从存储器控制器1接收数据DATA。因此，在写入操作期间，在从由存储器控制器1施加写入命令的时刻起经过写入延时WL后的时刻处，数据缓冲器120_0至120_7可以从存储器控制器1接收数据DATA，而在读取操作期间，在从由存储器控制器1施加读取命令的时刻起经过列地址选通(CAS)延时CL后的时刻处，数据缓冲器120_0至120_7可以将数据DATA传送到存储器控制器1。为此，数据缓冲器120_0至120_7可能需要设置写入延时WL和CAS延时CL，并且需要与写入命令被施加的时刻和读取命令被施加的时刻有关的信息。数据缓冲器120_0至120_7可以通过缓冲器通信总线BCOM<0:3>从寄存器时钟驱动器110接收与设置延时有关的信息和与施加写入命令和读取命令的时刻有关的信息。
存储器件130_0至130_7可以通过从寄存器时钟驱动器110接收命令CMD、地址ADD和时钟CLK以及通过数据缓冲器120_0至120_7传送/接收数据DATA来操作。存储器件130_0至130_7中的每个存储器件可以是动态随机存取存储器(DRAM)，或是另一种存储器。
在图1中，附图标记“DATA_INT”表示在存储器模块100的内部通过其传送数据的总线，并且附图标记“CMD/ADD/CLK_INT”表示在存储器模块100的内部通过其传送命令、地址和时钟的总线。附图标记“CLK_INT”表示在存储器模块100的内部通过其传送时钟的总线。
图2是示出根据本发明的另一实施例的存储器模块200的框图。为了方便描述，图2中一并示出了用作用于控制存储器模块200的主机的存储器控制器2。
参照图2，存储器模块200可以包括模块控制器210、数据缓冲器220_0至220_7以及存储器件230_0至230_7。
存储器件230_0至230_7中的每个存储器件可以具有大容量。存储器件230_0至230_7中的每个存储器件可以包括彼此层叠的多个存储芯片。例如，存储器件230_0至230_7中的每个存储器件可以包括8个存储芯片。在这种情况下，包括在存储器模块200的存储器件230_0至230_7中的存储芯片的数量可以达到64。当层叠多个存储芯片以增加存储器件230_0至230_7的容量时，负载可能增加，并且路由信号变得困难，从而增加存储器件230_0至230_7的延时并且在执行写入操作和/或读取操作的过程中引起许多错误。存储器件230_0至230_7中的每个存储器件可以是包括DRAM、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电式随机存取存储器(FRAM)和磁性随机存取存储器(MRAM)等的不同种类的存储器之中的一种。
模块控制器210可以缓冲从存储器控制器2传送的命令CMD、地址ADD和时钟CLK，并将其传送到存储器件230_0至230_7。模块控制器210可以将时钟CLK提供给数据缓冲器220_0至220_7。模块控制器210可以以适合于缓冲器通信总线BCOM<0:3>的形式处理数据缓冲器220_0至220_7所需的命令CMD和地址ADD，并通过缓冲器通信总线BCOM<0:3>将处理后的命令CMD和地址ADD作为控制信号提供给数据缓冲器220_0至220_7。上述模块控制器210的操作可以与寄存器时钟驱动器110的操作相同。
与寄存器时钟驱动器110不同，模块控制器210可以在数据缓冲器220_0至220_7和存储器件230_0至230_7之间传送数据DATA。在写入操作期间，模块控制器210可以通过使用从数据缓冲器220_0至220_7传送的写入数据来产生纠错码。此外，模块控制器210可以将写入数据和纠错码传送到存储器件230_0至230_7，使得写入数据和纠错码被写入到存储器件230_0至230_7中。在读取操作期间，模块控制器210可以基于从存储器件230_0至230_7读取的对应纠错码来纠正从存储器件230_0至230_7读取的读取数据的错误，并将纠错后的读取数据传送到数据缓冲器220_0至220_7。
第一内部数据总线DATA_INT1可以设置在数据缓冲器220_0至220_7与模块控制器210之间，而第二内部数据总线DATA_INT2可以设置在模块控制器210与存储器件230_0至230_7之间。此时，可以通过第一内部数据总线DATA_INT1传送数据，并且可以通过第二内部数据总线DATA_INT2传送数据和纠错码。例如，第一内部数据总线DATA_INT1可以将写入数据从数据缓冲器220_0至220_7传送到模块控制器210，并将纠错后的读取数据从模块控制器210传送到数据缓冲器220_0至220_7。此外，第二内部数据总线DATA_INT2可以将写入数据和纠错码从模块控制器210传送到存储器件230_0至230_7，并将读取数据和纠错码从存储器件230_0至230_7传送到模块控制器210。
存储器件230_0至230_7中发生的错误可以通过模块控制器210的纠错码发生操作和纠错操作来减少，并且存储器件230_0至230_7的容量可以通过在存储器件230_0至230_7的每个存储器件中层叠多个存储芯片来增加。然而，存储器模块200的延时可以由于模块控制器210的纠错码发生操作和纠错操作而进一步增加。存储器模块200的CAS延时CL可以增加到100或更大的值，但是数据缓冲器220_0至220_7几乎不能支持这样的长延时。为了解决这个问题，模块控制器210可以通过缓冲器通信总线BCOM<0:3>来控制控制信号，使得数据缓冲器220_0至220_7可以以长的CAS延时CL来操作。这将在后面参照图3和图4进行详细描述。
在写入操作期间，数据缓冲器220_0至220_7可以从存储器控制器2接收数据DATA，并将数据DATA传送到模块控制器210。在读取操作期间，数据缓冲器220_0至220_7可以从模块控制器210接收数据DATA，并将数据DATA传送到存储器控制器2。在存储器模块200中，数据缓冲器220_0至220_7可以直接将数据DATA传送到存储器控制器2并从存储器控制器2接收数据DATA。因此，在写入操作期间，在从由存储器控制器2施加写入命令的时刻起经过写入延时WL后的时刻处，数据缓冲器220_0至220_7可以从存储器控制器2接收数据DATA，而在读取操作期间，在从由存储器控制器2施加读取命令的时刻起经过CAS延时CL后的时刻处，数据缓冲器220_0至220_7可以将数据DATA传送到存储器控制器2。为此，数据缓冲器220_0至220_7可能需要设置写入延时WL和CAS延时CL，并且需要与写入命令被施加的时刻和读取命令被施加的时刻有关的信息。数据缓冲器220_0至220_7可以通过缓冲器通信总线BCOM<0:3>从模块控制器210接收与设置延时有关的信息和与施加写入命令和读取命令的时刻有关的信息。
如上所述，存储器件230_0至230_7的容量的增加可以增加由包括在存储器件230_0至230_7中的存储芯片的数量增加而导致的负载，并且增加由模块控制器210的纠错操作导致的时间延迟。为了解决增加的负载和时间延迟的问题，存储器模块200的CAS延时CL可能必须被设置为长的值。然而，难以将数据缓冲器220_0至220_7设置为具有长的CAS延时CL并且以长的CAS延时CL来操作。尽管一直难以或不可能将数据缓冲器220_0至220_7设置为具有长的CAS延时CL并且以长的CAS延时CL来操作，但是正如参照图3和图4所解释的，模块控制器210使其成为可能。
图3是示出图2中所示的模块控制器210的框图。
参照图3，模块控制器210可以包括缓冲电路310、纠错码发生电路320、纠错电路330和控制信号发生电路340。
缓冲电路310可以缓冲从存储器控制器2传送的命令CMD、地址ADD和时钟CLK。缓冲电路310可以将缓冲后的命令CMD、地址ADD和时钟CLK传送到存储器件230_0至230_7，并将缓冲后的时钟CLK传送到数据缓冲器220_0至220_7。
纠错码发生电路320可以通过使用从数据缓冲器220_0至220_7传送的写入数据来产生纠错码，并将写入数据和纠错码传送到存储器件230_0至230_7。写入数据可以通过第一内部数据总线DATA_INT1来传送，而写入数据和纠错码可以通过第二内部数据总线DATA_INT2来传送。
纠错电路330可以基于从存储器件230_0至230_7读取的纠错码来纠正读取数据的错误，并将纠错后的数据传送到数据缓冲器220_0至220_7。读取数据和纠错码可以通过第二内部数据总线DATA_INT2来传送，而纠错后的读取数据可以通过第一内部数据总线DATA_INT1来传送。
控制信号发生电路340可以基于命令CMD和地址ADD来产生用于控制数据缓冲器220_0至220_7的控制信号，并将控制信号加载到缓冲器通信总线BCOM<0:3>上。
控制信号发生电路340可以包括命令解码单元341、控制信号发生单元342和延时控制电路343。命令解码单元341可以对命令CMD和地址ADD进行解码以获得用于设置和操作数据缓冲器220_0至220_7所需要的信息。例如，命令解码单元341可以能够获得与设置CAS延时CL有关的信息、与设置写入延时WL有关的信息、与施加写入命令有关的信息以及与施加读取命令有关的信息。命令解码单元341可以不接收整个地址ADD，而是接收地址ADD的一些比特位，并且对所接收的比特位进行解码。控制信号发生单元342可以将命令解码单元341的解码结果转变为适合于缓冲器通信总线BCOM<0:3>的协议的控制信号。
在读取操作期间，延时控制电路343可以通过将控制信号通过缓冲器通信总线BCOM<0:3>传送到数据缓冲器220_0至220_7的时刻延迟来使数据缓冲器220_0至220_7基本上以长的CAS延时CL来操作。
延时控制电路343可以包括延迟器344和延迟设置器345。延迟设置器345可以设置用于延迟器344的延迟值。延迟器344可以将从控制信号发生单元342输出的控制信号延迟由延迟设置器345设置的延迟值。
当存储器模块200不执行读取操作时，延迟设置器345可以将延迟器344的延迟值设置为“0”。当存储器模块200执行读取操作时，延迟设置器345可以将延迟器344的延迟值设置为等于第一CAS延时值与第二CAS延时值之间的差值。第一CAS延时值是被设置为存储器模块200的CAS延时CL的值，而第二CAS延时值是被设置为数据缓冲器220_0至220_7的CAS延时CL的值。延迟设置器345可以基于在读取操作期间由命令解码单元341使能的读取信号RD来计算出存储器模块200是否正在执行读取操作。尽管图3示出了延时控制电路343设置在命令解码单元341和控制信号发生单元342之间的示例，但是延时控制电路343可以设置在控制信号发生单元342后面。换句话说，延时控制电路343可以设置在产生通过缓冲器通信总线BCOM<0:3>传送的控制信号的路线上的任何点处。
图4是示出图3所示的延时控制电路343的操作的表格。图4示出了如何根据地址ADD的比特位A12、A6、A5、A4和A2的组合来设置存储器模块200的CAS延时CL和数据缓冲器220_0至220_7的CAS延时CL，以及延迟设置器345如何设置延迟器344的延迟值。作为参考，存储器模块200的CAS延时CL可以对应于第一CAS延时值，而数据缓冲器220_0至220_7的CAS延时CL可以对应于第二CAS延时值。
在所示的示例中，在地址ADD比特位之中，第十二比特位A12、第六比特位A6、第五比特位A5、第四比特位A4和第二比特位A2用于设置CAS延时CL。当从存储器控制器2施加包括用于设置CAS延时CL的模式寄存器组(MRS)命令的命令CMD时，可以基于地址ADD的第十二比特位A12、第六比特位A6、第五比特位A5、第四比特位A4和第二比特位A2的组合来设置存储器模块200的CAS延时CL。当用于设置CAS延时CL的MRS命令以及地址ADD的第十二比特位A12、第六比特位A6、第五比特位A5、第四比特位A4和第二比特位A2的组合可以通过缓冲器通信总线BCOM<0:3>而被传送到数据缓冲器220_0至220_7时，用于数据缓冲器220_0至220_7的CAS延时CL可以基于此来设置。
参照图4，基于地址ADD的第十二比特位A12、第六比特位A6、第五比特位A5、第四比特位A4和第二比特位A2的组合，存储器模块200的CAS延时CL可以被设置为大约100至146个时钟周期的值，并且用于数据缓冲器220_0至220_7的CAS延时CL可以被设置为大约9至32个时钟周期的值。这意味着为了设置和操作数据缓冲器220_0至220_7需要从大约9个时钟周期至32个时钟周期范围的CAS延时CL。为了补充存储器模块200的CAS延时CL的值(其范围从大约100个时钟周期至146个时钟周期)与CAS延时CL的值(其范围从大约9个时钟周期至32个时钟周期)之间的差值，延时控制电路343可以将应该加载在缓冲器通信总线BCOM<0:3>上的控制信号延迟它们之间的差值。
图4示出了延时控制电路343的延迟值。例如，当存储器模块200的CAS延时CL的值被设置为100并且数据缓冲器220_0至220_7的CAS延时CL被设置为14时，延时控制电路343可以将控制信号延迟96。在这种情况下，在读取操作期间，数据缓冲器220_0至220_7可以以14的CAS延时CL来操作，但是它接收被延迟96的控制信号，它能够像CAS延时CL为110那样操作。简而言之，尽管数据缓冲器220_0至220_7在从施加读取命令的时刻起经过14个时钟周期之后执行输出数据的操作，但是由于用于通知数据缓冲器220_0至220_7施加读取命令的时刻的控制信号在被延迟96个时钟周期之后被传送到数据缓冲器220_0至220_7，因此数据缓冲器220_0至220_7可以能够在从施加读取命令的时刻起经过110个时钟周期之后输出数据。
根据本发明的实施例，存储器模块能可靠地执行长延时的操作。
尽管已经针对特定实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离如所附权利要求所定义的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (16)

1.一种存储器模块，包括：
多个存储器件；
多个数据缓冲器，其适用于接收从存储器控制器传送的写入数据，并将读取数据传送到存储器控制器；以及
模块控制器，其适用于：
在存储器控制器的控制下控制所述多个存储器件和所述多个数据缓冲器；以及
在读取操作期间，在将控制信号延迟第一列地址选通CAS延时值与第二CAS延时值之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到所述多个数据缓冲器，所述第一列地址选通CAS延时值为存储器模块的设置值，所述第二CAS延时值为所述多个数据缓冲器的设置值。
2.根据权利要求1所述的存储器模块，其中，模块控制器将从存储器控制器传送的命令、地址和时钟传送到所述多个存储器件，以及
模块控制器基于从所述多个数据缓冲器传送的写入数据来产生纠错码，将写入数据和纠错码传送到所述多个存储器件，基于从所述多个存储器件读取的纠错码来纠正从所述多个存储器件读取的读取数据的错误以产生纠错后的读取数据，以及将纠错后的读取数据传送到所述多个数据缓冲器。
3.根据权利要求1所述的存储器模块，其中，模块控制器包括：
命令解码单元，其适用于对从存储器控制器传送的命令进行解码以产生解码结果；
控制信号发生单元，其适用于将命令解码单元的解码结果转变为控制信号；以及
延时控制电路，其适用于在读取操作期间，将通过缓冲器通信总线传送控制信号的时刻延迟第一CAS延时值与第二CAS延时值之间的差值。
4.根据权利要求3所述的存储器模块，其中，延时控制电路包括：
延迟器；以及
延迟设置器，其适用于：在读取操作期间将延迟器的延迟值设置为第一CAS延时值与第二CAS延时值之间的差值，并且在除了读取操作之外的操作期间将延迟器的延迟值设置为“0”。
5.根据权利要求3所述的存储器模块，其中，命令解码单元还对从存储器控制器传送的地址的一些比特位进行解码。
6.根据权利要求3所述的存储器模块，其中，模块控制器还包括：
纠错码发生电路，其适用于基于从所述多个数据缓冲器传送的写入数据来产生纠错码；以及
纠错电路，其适用于基于从所述多个存储器件读取的纠错码来纠正从所述多个存储器件读取的读取数据的错误。
7.根据权利要求1所述的存储器模块，其中，当存储器控制器将用于设置CAS延时的命令和地址传送到模块控制器时，存储器模块的CAS延时被设置为第一CAS延时值，并且所述多个数据缓冲器的CAS延时被设置为与第一CAS延时值不同的第二CAS延时值。
8.根据权利要求1所述的存储器模块，其中，所述多个存储器件中的每个存储器件是动态随机存取存储器DRAM，以及
存储器模块是双列直插存储器模块DIMM类型。
9.一种存储系统，包括：
存储器模块；以及
存储器控制器，其适用于将命令、地址和写入数据传送到存储器模块，并且从存储器模块接收读取数据，
其中，存储器模块包括：
多个存储器件；
多个数据缓冲器，其适用于从存储器控制器接收写入数据，并将读取数据传送到存储器控制器；以及
模块控制器，其适用于：
在存储器控制器的控制下控制所述多个存储器件和所述多个数据缓冲器，以及
在读取操作期间，在将控制信号延迟第一列地址选通CAS延时值与第二CAS延时值之间的差值之后，通过缓冲器通信总线将一个或更多个控制信号传送到所述多个数据缓冲器，所述第一列地址选通CAS延时值为存储器模块的设置值，所述第二CAS延时值为所述多个数据缓冲器的设置值。
10.根据权利要求9所述的存储系统，其中，模块控制器将从存储器控制器传送的命令、地址和时钟传送到所述多个存储器件，以及
模块控制器基于从所述多个数据缓冲器传送的写入数据来产生纠错码，将写入数据和纠错码传送到所述多个存储器件，基于从所述多个存储器件读取的纠错码来纠正从所述多个存储器件读取的读取数据的错误以产生纠错后的读取数据，以及将纠错后的读取数据传送到所述多个数据缓冲器。
11.根据权利要求9所述的存储系统，其中，模块控制器包括：
命令解码单元，其适用于对命令进行解码以产生解码结果；
控制信号发生单元，其适用于将命令解码单元的解码结果转变为控制信号；以及
延时控制电路，其适用于在读取操作期间，将通过缓冲器通信总线传送控制信号的时刻延迟第一CAS延时值与第二CAS延时值之间的差值。
12.根据权利要求11所述的存储系统，其中，延时控制电路包括：
延迟器；以及
延迟设置器，其用适于在读取操作期间将延迟器的延迟值设置为第一CAS延时值与第二CAS延时值之间的差值，并且在除了读取操作之外的操作期间将延迟器的延迟值设置为“0”。
13.根据权利要求11所述的存储系统，其中，命令解码单元还对地址的一些比特位进行解码。
14.根据权利要求11所述的存储系统，其中，模块控制器还包括：
纠错码发生电路，其适用于基于从所述多个数据缓冲器传送的写入数据来产生纠错码；以及
纠错电路，其适用于基于从所述多个存储器件读取的纠错码来纠正从所述多个存储器件读取的读取数据的错误。
15.根据权利要求9所述的存储系统，其中，当存储器控制器将用于设置CAS延时的命令和地址传送到模块控制器时，存储器模块的CAS延时被设置为第一CAS延时值，并且所述多个数据缓冲器的CAS延时被设置为与第一CAS延时值不同的第二CAS延时值。
16.根据权利要求9所述的存储系统，其中，所述多个存储器件中的每个存储器件是动态随机存取存储器DRAM，以及存储器模块是双列直插存储器模块DIMM类型。
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