KR20100066849A - 개선된 데이터 버스 구조를 갖는 스택 구조의 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템 - Google Patents

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Abstract

개선된 데이터 버스 구조를 갖는 복수의 적층된 칩을 구비하는 반도체 패키지가 개시된다. 상기 반도체 패키지의 일 실시예에 따르면, 외부의 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip) 및 상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며, 상기 복수의 칩들은 복수의 메모리 뱅크를 포함하며, 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 한다.

Description

개선된 데이터 버스 구조를 갖는 스택 구조의 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템{Semiconductor package of stacked chips having an improved data bus structure, semiconductor memory module and semiconductor memory system having the same}
본 발명은 스택 구조의 반도체 패키지에 관한 것으로서, 자세하게는 효율적인 데이터 전달을 위한 개선된 데이터 버스 구조를 갖는 스택 구조의 반도체 패키지에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
근래들어 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향 상시키는 구조가 요구될 수 있다.
한편, 반도체 메모체의 효율적인 구동을 위하여 반도체 칩 상에서의 뱅크(bank) 개념 및 모듈 구성 상에서의 랭크(rank) 개념이 도입될 수 있으며, 상기와 같은 개념을 DRAM 장치를 예로 들어 설명하면 다음과 같다.
통상적으로 DRAM 칩 내의 메모리 코어는 복수의 메모리 뱅크(bank)들을 구비할 수 있다. 메모리 뱅크(bank)는 동시에 억세스(Access) 할 메모리를 활성화시키는 메모리 셀들의 집합으로 정의될 수 있으며, 통상적으로 뱅크 어드레스(Bank Address, BA)에 의해 구분된다. 또한 통상적으로, 하나의 메모리 뱅크의 동작 사이클(operation cycle)을 보장하기 위하여, 뱅크와 뱅크 사이의 리드/라이트 커맨드는 칼럼 to 칼럼 딜레이(Column to Column Delay, tCCD)라는 파라미터를 규정하여 뱅크간 커맨드의 입력 타이밍을 제한하고 있다.
한편, 하나 이상의 DRAM 칩을 포함하는 메모리 모듈 상에서, 랭크(rank)는 동시에 동일한 커맨드, 뱅크 어드레스 및 어드레스(C/BA/A)를 입력받는 DRAM 칩들의 집합으로 정의될 수 있다. 통상적으로 메모리 모듈로 제공되는 칩 선택 신호(CS)를 이용하여 랭크(rank)가 구분되며, 데이터 및 커맨드 버스의 효율적인 사용을 위하여 랭크(rank)간 인터리빙 동작이 주로 사용된다.
메모리로부터 데이터를 효율적으로 억세스(access)하기 위하여 상기와 같은 뱅크(bank) 및 랭크(rank) 개념이 적절하게 이용될 수 있다. 그러나 메모리 모듈과 메모리 콘트롤러 사이의 통신을 위한 신호 라인 및 메모리 모듈에 구비되는 메모리 칩 내의 신호 전달 경로 상에서 송수신되는 신호들 사이에 충돌이 발생할 수 있으 므로, 뱅크(bank) 및 랭크(rank) 구조 적용시 이에 따른 신호 버스(signal bus)의 적절한 배치가 요구된다. 특히,메모리 패키지의 집적도를 향상하기 위한 3D 배치 구조의 반도체 패키지에서도, 집적도 향상 이외의 데이터 억세스의 효율성을 증대시키는 것이 필요하며, 이에 따라 3D 배치 구조의 반도체 패키지에 적용되기 위한 신호 라인 버스를 최적으로 구현하는 것이 필요한 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 뱅크(bank), 뱅크 그룹(bank group) 및 랭크(rank) 개념을 적용함과 동시에 최적의 데이터 버스 구조를 구비하는 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 패키지는 복수의 적층된 칩을 구비하고, 외부의 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip) 및 상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며, 상기 복수의 칩들은 복수의 메모리 뱅크를 포함하며, 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 적어도 하나의 마스터 칩 및 상기 적어도 하나의 슬레이브 칩은 각각 서로 다른 랭크(rank)로 구분되는 것을 특징으로 한다.
또한 바람직하게는, 상기 적어도 하나의 마스터 칩은, 글로벌 제어신호에 응답하여 동작하며 상기 메모리 콘트롤러와 인터페이스를 수행하는 마스터 영역을 구비하며, 상기 적어도 하나의 슬레이브 칩은, 로컬 제어신호에 응답하여 동작하며 상기 마스터 칩과 인터페이스를 수행하는 슬레이브 영역을 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 적어도 하나의 마스터 칩은, 상기 마스터 영역 제어에 관련된 제1 커맨드를 입력받아 이를 디코딩하는 제1 디코더, 상기 슬레이브 영역 제어에 관련된 제2 커맨드를 입력받아 이를 디코딩하는 제2 디코더, 및 상기 마스터 칩 및 슬레이브 칩 각각으로 제공되는 칩 선택 신호를 입력받아 논리 연산을 수행하고 그 연산결과를 상기 제1 디코더로 제공하는 연산부를 포함하는 커맨드 디코더부 및 상기 제1 디코더 및 제2 디코더의 출력과 외부에서 제공되는 어드레스를 수신하고, 상기 제1 디코더의 출력 및 상기 어드레스의 조합에 기반하여 상기 글로벌 제어신호를 발생하거나, 상기 제2 디코더의 출력 및 상기 어드레스의 조합에 기반하여 상기 로컬 제어신호를 발생하는 어드레스 디코더부를 구비하는 것을 특징으로 한다.
한편, 상기 적어도 하나의 마스터 칩 각각은, 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 마스터 영역을 구비하며, 상기 마스터 영역 내부에는 단방향(unidirectional) 데이터 버스가 배치되는 것을 특징으로 한다.
한편, 상기 하나 이상의 도전 수단은, 상기 적어도 하나의 마스터 칩 및/또는 상기 적어도 하나의 슬레이브 칩에 형성되는 비아(via)인 것을 특징으로 한다.
한편, 상기 적어도 하나의 마스터 칩은 하나의 마스터 칩으로 이루어지며, 상기 적어도 하나의 슬레이브 칩은 상기 하나의 마스터 칩과 통신하는 복수 개의 슬레이브 칩들로 이루어지는 것을 특징으로 한다.
한편, 복수 개의 뱅크 그룹이 정의되고, 각각의 뱅크 그룹은 상기 복수의 칩 에 포함되는 상기 복수의 메모리 뱅크들 중 하나 이상의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 한다.
바람직하게는, 상기 복수의 메모리 뱅크들 중, 서로 다른 칩에 구비되며 서로 수직하게 배치되는 적어도 두 개의 메모리 뱅크가 하나의 뱅크 그룹으로 설정되는 특징으로 한다.
한편, 상기 복수의 메모리 뱅크들 중, 서로 다른 칩에 구비되며 서로 수직하게 배치되는 적어도 두 개의 메모리 뱅크가 하나의 랭크(rank)로 정의되는 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 패키지는, 외부의 메모리 콘트롤러와 통신하는 마스터 영역을 포함하는 적어도 하나의 마스터 칩(master chip) 및 상기 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 슬레이브 영역을 포함하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며, 상기 마스터 칩 및/또는 상기 적어도 하나의 슬레이브 칩에 구비되는 복수의 메모리 뱅크에 대하여, 두 개 이상의 뱅크 그룹이 정의되고 각각의 뱅크 그룹은 적어도 하나의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 외부의 메모리 콘트롤러와 통신하기 위한 입력회로 및 출력회로를 포함하는 마스터 칩(master chip) 및 상기 마스터 칩에 적층되며, 비아(via)를 통하여 상기 마스터 칩과 통신하는 적 어도 하나의 슬레이브 칩(slave chip)을 구비하며, 상기 마스터 칩과 상기 슬레이브 칩 사이의 데이터 송수신시, 데이터 송수신 거리는 상기 슬레이브 칩 내에서의 메모리 뱅크와 비아(via) 사이의 제1 경로와 상기 마스터 칩 내에서의 상기 비아(via)와 상기 입력회로 또는 출력회로 사이의 제2 경로를 포함하며, 상기 제1 경로는 상기 제2 경로에 비하여 상대적으로 짧은 거리를 갖는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 복수의 적층된 칩을 구비하며, 외부의 데이터 버스를 통하여 메모리 콘트롤러와 데이터를 송수신하는 마스터 영역을 포함하며, 상기 마스터 영역 내부에는 데이터 전달 경로로서 제1 데이터 버스가 배치되는 적어도 하나의 제1 반도체 칩 및 상기 적어도 하나의 제1 반도체 칩에 적층되며, 상기 마스터 영역과 제2 데이터 버스를 통해 데이터를 송수신하는 슬레이브 영역을 포함하는 적어도 하나의 제2 반도체 칩을 구비하며, 상기 반도체 패키지에서 정의되는 랭크(rank) 및 뱅크 그룹(bank-group) 중 적어도 하나는 복수의 개수를 가지며, 상기 제1 데이터 버스 및/또는 제2 데이터 버스의 구조는 상기 외부의 데이터 버스의 구조, 상기 랭크(rank) 개수 및 상기 뱅크 그룹(bank-group) 개수 중 적어도 하나에 의해 결정되는 것을 특징으로 한다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 모듈은, 각각 복수의 적층된 칩을 구비하는 하나 이상의 반도체 메모리 패키지 및 일면에 상기 반도체 메모리 패키지가 부착되며 외부의 메모리 콘트롤러와 상기 반도체 메모리를 전기적으로 연결시키는 회로 기판을 구비하며, 상기 반도체 메모리 패키지는, 상기 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip) 및 상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하고, 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 한다
한편, 본 발명의 일 실시예에 따른 반도체 메모리 시스템은, 하나 이상의 반도체 메모리 패키지가 부착되며, 각각의 반도체 메모리 패키지는 복수의 적층된 칩을 구비하는 반도체 메모리 모듈 및 상기 반도체 메모리 모듈과 통신하여 상기 반도체 메모리 모듈의 메모리 리드/라이트 동작을 제어하는 메모리 콘트롤러를 구비하며, 상기 반도체 메모리 패키지는, 상기 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip) 및 상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하고, 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 반도체 패키지, 반도체 메모리 모듈 및 반도체 메모리 시스템에 따르면, 메모리의 집적도를 향상시킬 수 있음과 동시에, 뱅크(bank), 뱅크 그룹(bank group) 및 랭크(rank)에 따른 최적의 데이터 버스 구조를 제공하여 데이터를 효율적으로 전달할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a,b은 본 발명의 일실시예에 따른 반도체 메모리 모듈을 나타내는 블록도이다. 설명의 편의상 반도체 메모리 모듈(10)과 데이터를 송수신하며 또한 반도체 메모리 모듈(10)을 제어하기 위하여 커맨드 및 어드레스 등을 제공하는 메모리 콘트롤러(20)가 함께 도시된다.
도 1a에 도시된 바와 같이, 반도체 메모리 모듈(10)은 하나 이상의 반도체 패키지를 포함할 수 있으며, 일예로서 반도체 메모리 모듈(10)은 그 일면에 부착되는 복수의 반도체 패키지를 포함할 수 있다. 또한 각각의 반도체 패키지는 하나 이상의 반도체 칩을 구비할 수 있다. 본 발명의 일실시예에서는 각각의 반도체 패키지가 적층된 복수의 반도체 칩(11 내지 14)을 구비한다. 가장 아래에 적층되는 제1 반도체 칩(11)은 마스터 칩으로 이루어질 수 있으며, 상기 제1 반도체 칩(11)은 반도체 패키지 외부와 인터페이스하기 위한 마스터 영역(미도시)을 포함할 수 있다. 또한 상기 제1 반도체 칩(11)은 상기 마스터 영역과 인터페이스하여 칩 내의 메모리의 리드/라이트 동작을 수행하기 위한 슬레이브 영역(미도시)을 더 포함할 수 있으며, 상기 슬레이브 영역은 마스터 영역과 전기적으로 연결됨에 따라 마스터 영역 을과 각종 제어신호 및 데이터를 송수신한다.
한편, 상기 제1 반도체 칩(11)에 적층되는 제2 내지 제4 반도체 칩(12 내지 14)은 슬레이브 영역을 포함하는 슬레이브 칩으로 이루어질 수 있다. 제2 내지 제4 반도체 칩(12 내지 14)은 제1 반도체 칩(11)에 구비되는 마스터 영역와 전기적으로 연결되며, 이를 위하여 반도체 패키지 내에는 각각의 칩을 서로 연결하는 도전 수단이 구비될 수 있다. 반도체 패키지는 적층된 복수의 반도체 칩을 구비하므로, 바람직하게는 상기 도전 수단으로서 스루 실리콘 비아(Through Silicon Via, TSV)가 적용될 수 있다. 상기 TSV를 반도체 칩들 사이의 도전 수단으로 사용하기 위하여, 반도체 패키지 내의 하나 이상의 반도체 칩들은 그 내부에 수직으로 관통하여 형성되는 하나 이상의 비아(via)를 구비할 수 있다.
도 1a에서는 본 발명의 일실시예로서 하나의 반도체 패키지 내에 4 개의 반도체 칩이 적층되고, 4 개의 반도체 칩은 가장 하층에 배치되는 하나의 마스터 칩(11)과 이에 수직하게 적층되는 세 개의 슬레이브 칩(12 내지 14)으로 이루어지는 것을 도시하고 있으나, 본 발명은 반드시 이에 국한되는 것은 아니다. 일예로서 더 적은 수 또는 더 많은 수의 반도체 칩들이 각각의 반도체 패키지 내에 수직 적층될 수 있으며, 또한 각각의 반도체 패키지 내에는 두 개 이상의 마스터 칩이 배치될 수 있다.
메모리 콘트롤러(20)는 반도체 메모리 모듈(10)과 칩 선택 신호(CS), 커맨드 및 어드레스(C/A) 및 데이터(DQ)를 각각의 버스(BUS)를 통해 송수신한다. 반도체 메모리 모듈(10)과 메모리 콘트롤러(20) 사이의 신호 전달 특징으로서, 칩 선택 신 호(CS)는 공통의 버스(CS BUS)를 통하여 복수의 반도체 패키지로 제공된다. 커맨드 및 어드레스(C/A) 또한 공통의 버스(C/A BUS)를 통하여 복수의 반도체 패키지로 제공된다. 반면에, 반도체 메모리 모듈(10)과 메모리 콘트롤러(20) 사이에 입력 데이터 및 출력 데이터(DQ)를 송수신하기 위하여, 데이터 버스(DQ BUS)는 각각의 반도체 패키지마다 구분되도록 배치된다. 도 1a은 반도체 메모리 모듈(10)과 메모리 콘트롤러(20)가 양방향 데이터 버스를 통하여 입력 데이터 및 출력 데이터를 동일 버스를 통해 송수신하는 일예를 도시한다.
도 1b에는 반도체 메모리 모듈(10)에 부착되며, 제1 내지 제4 반도체 칩(11 내지 14)을 구비하는 하나의 반도체 패키지가 도시된다. 상기 반도체 패키지로 칩 선택 신호(CS[3:0])를 제공하기 위한 칩 선택 신호 라인은 복수의 반도체 패키지에 공통하게 연결되며, 도시된 데이터 버스(DQ BUS)는 도 1b에 도시된 반도체 패키지와 메모리 콘트롤러(20) 사이의 데이터를 전달하기 위한 양방향 데이터 버스이다. 제1 반도체 칩(11)은 그 내부에 구비되는 마스터 영역을 통하여 메모리 콘트롤러(20)와 인터페이스하며, 마스터 영역으로 제공된 상기 커맨드/어드레스 및 데이터 등은 하나 이상의 TSV를 통해 슬레이브 칩으로서의 제2 내지 제4 반도체 칩(12 내지 14)으로 전달된다.
도 2a,b은 본 발명의 다른 실시예에 따른 반도체 메모리 모듈을 나타내는 블록도이다. 도 2a,b에서도 설명의 편의상 반도체 메모리 모듈(30)과 커맨드/어드레스 및 데이터를 송수신하는 메모리 콘트롤러(40)가 함께 도시된다. 특히 도 2a,b에 도시되는 반도체 메모리 모듈(30)과 메모리 콘트롤러(40)는 단방향 데이터 버스를 통해 데이터를 송수신하며, 이에 따라 메모리 콘트롤러(40)로부터 반도체 메모리 모듈(30)로 제공되는 라이트 데이터(write data)와 반도체 메모리 모듈(30)로부터 메모리 콘트롤러(40)로 제공되는 리드 데이터(read data)는 서로 다른 신호 전달 경로를 갖는다.
반도체 메모리 모듈(30)에 부착되는 반도체 패키지는 수직 적층되는 복수의 칩들을 구비할 수 있으며, 가장 아래에 적층되는 제1 반도체 칩(31)은 마스터 칩으로 이루어질 수 있으며, 그 상부에 적층되는 제2 반도체 칩 내지 제4 반도체 칩(32 내지 34)은 슬레이브 칩으로 구비할 수 있다. 앞서 언급한 바와 같이, 제1 반도체 칩(31)은 메모리 콘트롤러(40)와 인터페이스하기 위한 마스터 영역 이외에, 상기 마스터 영역과 인터페이스하여 해당 칩 내의 메모리 리드/라이트 동작을 위한 슬레이브 영역을 더 구비할 수도 있다.
반도체 메모리 모듈(30)에 부착되는 각각의 반도체 패키지는, 메모리 콘트롤러(40)로부터 커맨드/어드레스 및 라이트 데이터(write data)를 수신하기 위한 버스(C/A/WD BUS)와, 메모리 콘트롤러(40)로 리드 데이터(read data)를 제공하기 위한 버스(RD BUS)를 통해 메모리 콘트롤러(40)와 연결될 수 있다. 반도체 메모리 모듈(30)은 칩 선택 신호를 포함하는 커맨드(C), 어드레스(A) 및 라이트 데이터(WD) 등을 프레임 단위로 수신하고, 수신된 커맨드(C), 어드레스(A) 및 라이트 데이터(WD)에 응답하여 해당 칩에 데이터를 기록하거나, 또는 수신된 커맨드(C) 및 어드레스(A)에 응답하여 해당 칩으로부터 리드된 데이터(RD)를 메모리 콘트롤러(40)로 제공한다.
도 2b에는 반도체 메모리 모듈(30)에 부착되며, 제1 내지 제4 반도체 칩(31 내지 34)을 구비하는 하나의 반도체 패키지가 도시된다. 도시된 바와 같이 상기 반도체 패키지는 단방향 데이터 버스를 통해 메모리 콘트롤러(40)와 데이터를 송수신한다. 일예로서 상기 반도체 패키지는 데이터를 라이트 하는 경우 라이트 데이터 버스(WD)를 통해 메모리 콘트롤러(40)로부터 데이터를 수신한다. 또한 데이터를 리드하는 경우, 반도체 패키지는 리드된 데이터를 라이트 데이터 버스(RD)를 통해 메모리 콘트롤러(40)로 제공한다.
앞서 언급한 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는 적층 구조의 복수의 반도체 칩을 구비할 수 있으며, 각각의 반도체 칩은 하나 이상의 메모리 뱅크를 포함할 수 있다. 특히, 적층된 반도체 칩을 구비하는 본 발명의 일실시예에 따른 반도체 패키지는, 그 내부에 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비할 수 있다. 일예로서, 반도체 패키지 내에 구비되는 제1 내지 제4 반도체 칩이 각각 제1 내지 제4 랭크(rank)로 구분될 수 있다. 또는 복수의 칩에 분포된 복수의 메모리 뱅크가 어느 하나의 랭크(rank)로 구분되고, 상기 복수의 칩에 분포된 다른 복수의 메모리 뱅크가 다른 하나의 랭크(rank)로 구분될 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 패키지는 뱅크 그룹(bank group) 개념이 적용될 수 있다. 뱅크 그룹(bank group)이란 하나 이상의 뱅크(bank)를 하나의 그룹(group)으로 정의한 것으로서, 통상적으로 뱅크 어드레스(bank address) 또는 뱅크 그룹 어드레스(bank group address)에 의해 구분된다. 상기 개념은, 뱅 크 그룹(bank group) 사이의 인터리빙(interleaving) 동작을 통하여 데이터 전송량을 향상시키기 위한 방안으로 사용된다. 즉, 뱅크(bank)와 뱅크(bank) 사이의 인터리빙 동작시에는 큰 값을 갖는 칼럼 to 칼럼 딜레이 타임(tCDD)에 의하여 데이터 전송량에 한계가발생하나, 복수 개의 뱅크 그룹(bank group)을 정의하고 작은 값의 칼럼 to 칼럼 딜레이 타임(tCDD)에 의해 뱅크 그룹(bank group) 사이의 인터리빙 동작을 수행함으로써 데이터 전송량을 향상시킨다.
본 발명의 일실시예에 따르면, 상기 랭크(rank)를 정의하는 방식과 유사하게 뱅크 그룹(bank group)이 정의될 수 있다. 즉, 어느 하나의 반도체 칩에 구비되는 메모리 뱅크들을 하나의 뱅크 그룹(bank group)으로 정의하고, 다른 반도체 칩에 구비되는 메모리 뱅크들을 다른 뱅크 그룹(bank group)으로 정의할 수 있다. 또는 복수의 반도체 칩에 구비되는 복수의 메모리 뱅크들을 하나의 뱅크 그룹(bank group)으로 정의하고, 또한 상기 복수의 반도체 칩에 구비되는 다른 복수의 메모리 뱅크들을 다른 뱅크 그룹(bank group)으로 정의할 수 있다. 상기와 같은 본 발명의 실시예에 따른 랭크(rank) 및 뱅크 그룹(bank group)의 정의 방식은 이후에 자세히 설명된다.
적어도 하나의 버스가 복수의 칩에 공유되는 적층 구조의 반도체 칩을 포함하는 반도체 패키지의 구조상, 랭크(rank)의 인터리빙 및/또는 뱅크 그룹(bank group)의 인터리빙 수행에 의하여 송수신되는 신호들 사이에 충돌이 발생할 수 있다. 이에 따라, 반도체 패키지 내에서 정의되는 랭크(rank) 및 뱅크 그룹(bank group)의 특성에 따라 커맨드/어드레스 버스 및 데이터 버스의 구조가 적절히 변경 되어야 한다. 특히, 인터리빙 동작에 의하여 서로 다른 랭크(rank)들 사이의 데이터 송수신, 또는 서로 다른 뱅크 그룹(bank group) 사이의 데이터 송수신시 데이터의 충돌이 발생할 수 있으므로, 반도체 패키지 내의 데이터 송수신을 위한 데이터 버스의 구조의 변경이 요구된다. 앞서 언급한 바와 같이 반도체 메모리 모듈은, 외부의 메모리 콘트롤러와 양방향 데이터 버스 또는 단방향 데이터 버스를 통해 데이터를 송수신할 수 있으므로, 상기 반도체 패키지 내의 데이터 버스 구조는 반도체 메모리 모듈과 메모리 콘트롤러 사이의 데이터 버스 구조 또한 고려되는 것이 바람직하다.
도 3a,b는 하나의 반도체 패키지 내에 복수의 랭크(rank) 또는 복수의 뱅크 그룹(bank group)이 적용되는 경우 데이터 충돌의 일예를 나타내는 파형도이다.
도 3a는 반도체 패키지 내에 복수의 랭크(rank)가 정의되고, 마스터 칩의 마스터 영역이 양방향 데이터 버스를 구비하는 경우를 나타낸다. 랭크 0(rank 0)에 해당하는 메모리 뱅크에 리드 동작을 수행하고, 랭크 1(rank 1)에 해당하는 메모리 뱅크에 라이트 동작을 수행하는 동작을 가정한다.
외부의 메모리 콘트롤러로부터 제공된 커맨드/어드레스에 응답하여 내부 커맨드/어드레스가 생성되고, 소정의 어드레스 디코딩 타임 이후에 랭크 0(rank 0)의 메모리 뱅크로부터 데이터(RD[3:0])가 리드된다. 리드된 데이터(RD[3:0])는 소정의 전달 지연시간을 거쳐 마스터 영역에 구비되는 데이터 버스를 통하여 마스터 칩으로 전달된다. 마스터 칩으로 전달된 리드 데이터(RD[3:0])는 직렬 데이터로 변환되어 외부의 메모리 콘트롤러로 제공된다.
랭크 인터리빙 동작에 의하여, 랭크 0(rank 0)에 대한 리드 명령 후 소정 시간 후에 랭크 1(rank 1)의 메모리 뱅크에 대한 라이트 명령이 입력된다. 외부의 커맨드/어드레스 및 데이터가 입력된 이후, 소정 시간 후에 병렬 데이터로 변환된 라이트 데이터(WD[3:0])는 마스터 영역의 데이터 버스로 전달되며, 소정의 어드레스 디코딩 타임 및 전달 지연시간을 가지며 라이트 데이터(WD[3:0])가 슬레이브 영역의 데이터 버스로 전달된다.
도시된 바와 같이 상기와 같은 랭크 인터리빙 동작시, 마스터 영역에 구비되는 양방향 데이터 버스 상에서 랭크 0(rank 0)에 대한 리드 데이터(RD[3:0])와 랭크 1(rank 1)에 대한 라이트 데이터(WD[3:0])의 충돌이 발생한다. 즉, 이에 따르면, 하나의 반도체 패키지 내에서 복수의 랭크(rank)가 정의되는 경우, 마스터 영역은 데이터 송수신을 위하여 단방향 데이터 버스가 적용될 필요가 있다.
도 3b는 뱅크 그룹(bank group) 사이의 인터리빙 동작시 데이터 충돌을 나타낸다. 일예로서, 하나의 랭크(rank)에 복수의 뱅크 그룹(bank group)이 정의되고, 서로 다른 뱅크 그룹(bank group)이 데이터 버스를 공유하는 구조에서의 동작을 나타낸다.
도 3b의 (a)는 리드 동작과 관련된 뱅크 그룹 0(BG0)과 뱅크 그룹 1(BG1) 사이의 인터리빙 동작을 나타낸다. 도시된 바와 같이, 뱅크 그룹 0(BG0)에 대한 커맨드/어드레스 및 뱅크 그룹 1(BG1)에 대한 커맨드/어드레스가 순차적으로 제공된다. 커맨드/어드레스의 제공 이후 어드레스 디코딩 타임을 간격으로 하여 뱅크 그룹 0(BG0)으로부터의 리드 데이터(RD[3:0]_BG0)가 슬레이브 영역의 데이터 버스로 전 달되며, 또한 뱅크 그룹 1(BG1)으로부터의 리드 데이터(RD[3:0]_BG1)가 슬레이브 영역의 데이터 버스로 전달된다.
상기 각각의 슬레이브 영역의 데이터 버스로 전달된 뱅크 그룹 0(BG0)의 리드 데이터(RD[3:0]_BG0)와 뱅크 그룹 1(BG1)의 리드 데이터(RD[3:0]_BG1)는 마스터 영역의 데이터 버스로 전달된다. 이 경우, 마스터 영역의 데이터 버스에서 뱅크 그룹 0(BG0)의 리드 데이터(RD[3:0]_BG0)와 뱅크 그룹 1(BG1)의 리드 데이터(RD[3:0]_BG1) 사이에 충돌이 발생한다.
도 3b의 (b)는 라이트 동작과 관련된 뱅크 그룹 0(BG0)과 뱅크 그룹 1(BG1) 사이의 인터리빙 동작을 나타낸다. 도시된 바와 같이, 뱅크 그룹 0(BG0)에 대한 커맨드/어드레스 및 데이터와 뱅크 그룹 1(BG1)에 대한 커맨드/어드레스 및 데이터가 순차적으로 제공된다.
외부에서 제공되는 데이터는 병렬화 과정을 거쳐 라이트 데이터로서 마스터 영역의 데이터 버스로 제공된다. 이 경우 뱅크 그룹 0(BG0)에 대한 라이트 데이터(WD[3:0]_BG0)와 뱅크 그룹 1(BG1)에 대한 라이트 데이터(WD[3:0]_BG1)는 마스터 영역의 데이터 버스 상에서 충돌이 발생하게 된다. 이에 따라 하나의 랭크(rank) 내에서 복수의 뱅크 그룹(bank group)이 정의되는 경우, 각각의 뱅크 그룹(bank group)에 대응하여 데이터 버스가 독립적으로 배치될 필요가 있다.
도 4a,b는 본 발명의 일실시예에 따른 반도체 패키지에 적용되는 반도체 칩의 구조를 나타내는 블록도이다. 도 4a는 반도체 패키지가 외부의 메모리 콘트롤러(미도시)와 양방향 데이터 버스를 통해 데이터를 송수신하는 경우의 마스터 칩의 일 구현예를 나타내며, 도 4b는 반도체 패키지가 외부의 메모리 콘트롤러와 단방향 데이터 버스를 통해 데이터를 송수신하는 경우의 마스터 칩의 일 구현예를 나타낸다. 특히, 도 4a,b는 반도체 패키지 내에 복수의 뱅크 그룹(bank group)이 정의되는 경우의 구현예를 나타내며, 도 4a,b에 도시된 구성들 중 마스터 영역을 제외한 슬레이브 영역(메모리 뱅크, 로우 및 칼럼 어드레스 디코더 등을 포함하는 구성)은 슬레이브 칩 내에 구비되는 구성으로 이해되어도 무방하다.
도 4a의 반도체 칩(50, 일예로서 마스터 칩)은 복수의 메모리 뱅크들을 구비할 수 있으며, 일부의 메모리 뱅크들과 다른 일부의 메모리 뱅크들이 서로 다른 뱅크 그룹(bank group)으로 정의될 수 있다. 도시된 바와 같이 반도체 칩(50)은 제1 뱅크 그룹(bank group 0)으로 정의되는 메모리 뱅크들과 제2 뱅크 그룹(bank group 1)으로 정의되는 메모리 뱅크들을 구비할 수 있다.
반도체 칩(50)은 상기 메모리 뱅크들의 리드/라이트 동작을 제어하기 위한 각종 회로블록들을 구비한다. 일예로서, 제1 뱅크 그룹(bank group 0)의 메모리 뱅크들(51)의 동작을 제어하기 위하여, 로우 어드레스 디코더(52), 칼럼 어드레스 디코더(53), 뱅크 콘트롤부(54) 및 입출력 드라이버부(55)를 구비할 수 있다. 또한 상기 반도체 칩(50)에는, 모드 레지스터 셋트(MRS, 56_1) 및 커맨드 디코더(56_2)를 포함하는 제어 로직(56), 어드레스를 일시 저장하는 어드레스 레지스터(57), 뱅크 그룹을 제어하기 위한 뱅크 그룹 제어부(58) 및 외부 메모리 콘트롤러(미도시)와의 데이터 입출력을 제어하기 위한 데이터 입력부(59_1) 및 데이터 출력부(59_2)를 구비할 수 있다. 도시되지는 않았으나, 상기 반도체 칩(50)에는 제2 뱅크 그 룹(bank group 1) 및 기타 다른 뱅크 그룹으로 정의되는 메모리 뱅크들을 제어하기 위한 회로블록들(일예로서, 제2 뱅크 그룹(bank group 1)에 대응하는 로우 및 칼럼 어드레스 디코더, 뱅크 제어부, 입출력 제어부)이 더 구비될 수 있다.
도시된 바와 같이, 제1 뱅크 그룹(bank group 0)으로 정의되는 복수의 메모리 뱅크들(51)은, 로우 어드레스 디코더(52) 및 칼럼 어드레스 디코더(513)의 디코딩 결과와 뱅크 콘트롤부(54)의 제어 하에서, 입출력 드라이버부(55)로부터 라이트 데이터를 입력받거나 입출력 드라이버부(115)로 리드 데이터를 출력한다. 제어 로직(56)은 모드 레지스터 셋트(56_1)의 셋팅에 기반하여, 외부로부터 수신되는 커맨드(CMD)를 입력받아 디코딩 동작을 수행한다. 어드레스 레지스터(57)는 수신된 어드레스(ADDR)를 일시 저장하고, 뱅크 그룹 콘트롤에 관련된 어드레스를 뱅크 그룹 제어부(58)로 제공하며, 로우 및 칼럼 어드레스를 각각 로우 어드레스 디코더(52) 및 칼럼 어드레스 디코더(53)로 제공한다. 상기 수신된 커맨드(CMD), 어드레스(ADDR) 및 데이터 입력부(59_1)를 통해 수신된 라이트 데이터를 이용하여 복수의 메모리 뱅크들(51) 중 어느 하나의 뱅크에 데이터를 기록하거나, 상기 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 상기 복수의 메모리 뱅크들(51) 중 어느 하나의 뱅크로부터 리드된 데이터를 데이터 출력부(59_2)를 통하여 외부로 출력한다.
도 4b에 도시된 반도체 칩(60)은, 상기 칩 내에 복수의 뱅크 그룹(일예로서, 제1 뱅크 그룹(bank group 0, 210), 제2 뱅크 그룹(bank group 1, 220))이 정의되며, 외부의 콘트롤러와 단방향으로 데이터를 송수신하는 경우의 회로 블록들을 나타낸다. 도시된 바와 같이 상기 반도체 칩(60)은, 어느 하나의 뱅크 그룹으로 정의 되는 메모리 뱅크(61)와, 상기 메모리 뱅크(61)의 동작에 관계된 로우 어드레스 디코더(62), 칼럼 어드레스 디코더(63), 뱅크 콘트롤부(64) 및 입출력 드라이버부(65) 등을 구비할 수 있다. 또한 반도체 칩(60) 내에 구비되는 복수의 뱅크 그룹들을 제어하기 위하여, 상기 반도체 칩(60)에는 프레임 로직 디코더(66), 모드 레지스터 셋트(67_1) 및 커맨드 디코더(67_2)를 포함하는 제어 로직(67), 어드레스를 일시 저장하는 어드레스 레지스터(68), 뱅크 그룹을 제어하기 위한 뱅크 그룹 제어부(69) 및 외부로 데이터를 출력하기 위한 데이터 출력부(70)를 구비할 수 있다. 프레임 로직 디코더(66)는 프레임 단위로 수신되는 신호를 디코딩하여 커맨드(CMD), 어드레스(ADDR) 및 입력 데이터(DIN)를 각각 발생하고, 이들을 제어 로직(67), 어드레스 레지스터(68) 및 입출력 드라이버부(65)로 각각 제공한다. 한편, 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 소정의 메모리 블록에서 리드된 데이터는 데이터 출력부(70)를 통해 외부로 제공된다.
도 5는 본 발명의 일실시예에 따른 반도체 패키지에 구비되는 반도체 칩들 사이의 데이터 경로를 개략적으로 나타내는 회로도이다. 도 5에 도시된 바와 같이 반도체 패키지(110)는 복수의 적층된 칩을 구비할 수 있으며, 제1 반도체 칩(111)은 마스터 영역을 포함하는 마스터 칩으로서, 외부의 메모리 콘트롤러와 인터페이스하여 그 내부의 슬레이브 영역 및/또는 그에 적층된 다른 칩들의 슬레이브 영역으로 커맨드/어드레스 및 데이터 등을 송수신한다. 제1 반도체 칩(111)에 적층되는 제2 반도체 칩(112)은 슬레이브 칩으로서, 그 내부에 메모리 뱅크를 포함하며 상기 메모리 뱅크와 마스터 영역 사이의 인터페이스를 위한 슬레이브 영역을 포함한다.
본 발명의 일실시예에 따르면, 반도체 패키지(110) 내의 복수의 반도체 칩들 내부에는 동일한 마스터 칩(일예로서, 제1 반도체 칩(111))에 의해 제어되는 복수의 메모리 뱅크들이 구비되며, 적어도 하나의 제1 메모리 뱅크와 적어도 하나의 제2 메모리 뱅크는 서로 다른 랭크(rank)로 구분된다. 일예로서, 도 4에 도시된 바와 같이, 제1 반도체 칩(111)의 내부에 구비되는 메모리 뱅크들은 제1 랭크(rank 0)로 정의되며, 제2 반도체 칩(112)의 내부에 구비되는 메모리 뱅크들은 제2 랭크(rank 1)로 정의된다. 그 이상의 칩이 반도체 패키지(110) 내에 적층되는 경우, 추가되는 칩들에 구비되는 메모리 뱅크들에 대해서는 제3 랭크(rank 2), 제4 랭크(rank 3) 등으로 정의될 수 있다.
앞서 언급한 바와 같이, 반도체 패키지(110) 내에서 복수의 랭크(rank)가 정의되는 경우, 마스터 영역의 데이터 버스가 양방향 데이터 버스로 배치될 때 데이터의 충돌이 발생하게 된다. 이에 따라, 제1 반도체 칩(111)에 구비되는 마스터 영역(111a)은 단방향 데이터 버스를 구비하도록 한다. 일예로서, 반도체 패키지(110)와 외부의 메모리 콘트롤러(미도시)가 양방향 데이터 버스 또는 단방향 데이터 버스 중 어느 것으로 데이터를 송수신하는지에 관계없이, 반도체 패키지(110) 내에 복수의 랭크(rank)가 정의되는 경우 마스터 영역(111a)은 단방향 데이터 버스를 구비하도록 한다. 또한, 마스터 영역(111a)과 연결되어 복수의 반도체 칩들로 데이터를 전달하는 스루 실리콘 비아(TSV)는, 리드 데이터의 경로를 위한 비아와 라이트 데이터의 경로를 위한 비아가 구분되어 형성되도록 한다.
한편, 복수의 랭크(rank)에 대응하는 데이터들이 마스터 영역(111a)의 데이 터 버스 상에서 충돌이 발생하였으므로, 제1 반도체 칩(111)에 구비되는 슬레이브 영역(111b) 또는 제2 반도체 칩(112)에 구비되는 슬레이브 영역(112a)의 데이터 버스는 양방향 데이터 버스가 적용되어도 무방하다.
도 6a,b는 마스터 영역과 슬레이브 영역의 인터페이스를 나타내기 위한 블록도이다. 도 6a는 마스터 영역과 슬레이브 영역이 양방향 데이터 버스를 통해 데이터를 송수신하는 경우를 나타내며, 도 6b는 마스터 영역과 슬레이브 영역이 단방향 데이터 버스를 통해 데이터를 송수신하는 경우를 나타낸다.
반도체 패키지(120) 내의 마스터 영역(121)은 마스터 칩 내에 구비되며, 외부의 메모리 콘트롤러(미도시)와 데이터를 송수신하기 위한 입력 버퍼 및 출력 버퍼 등의 논리회로를 포함한다. 또한 마스터 영역(121)에 구비되는 데이터 버스는, 마스터 칩 및 이에 적층되는 하나 이상의 슬레이브 칩에 대해 공통하게 사용된다. 도 6에 도시된 마스터 영역(121)은 외부의 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터를 송수신하며, 양방향으로 데이터를 전달하는 스루 실리콘 비아(121a)와 연결되어 슬레이브 영역과 데이터를 양방향으로 송수신한다.
도시된 스루 실리콘 비아(121a)는 마스터 칩에 형성되는 일예를 나타내며, 상기 스루 실리콘 비아(121a)를 통하여 마스터 영역(61)의 데이터 버스로 전달된 데이터가 슬레이브 칩들에 구비되는 슬레이브 영역으로 전달된다. 슬레이브 영역은 이에 대응하는 메모리 뱅크(123), 센스 앰프 및 드라이버(124) 등과 연결됨에 따라, 리드 동작 및 라이트 동작 등과 관련된 데이터를 메모리 뱅크(123)로부터 수신하거나 메모리 뱅크(123)로 제공한다. 또한, 상기 스루 실리콘 비아(121a)가 하나 의 라인으로 도시되었으나, 복수의 데이터를 병렬하게 전달하기 위한 복수 개의 비아가 형성될 수 있음은 자명한 사항이다.
도 6b는 반도체 패키지(130) 내의 마스터 영역(131)이 별도의 입출력 패드를 통하여 외부의 메모리 콘트롤러와 데이터를 단방향으로 송수신하는 경우를 나타낸다. 또한 이에 대응하여 마스터 영역(131)도 그 내부에 단방향 데이터 버스를 구비한다. 상기 마스터 영역(131)을 포함하는 제1 반도체 칩과 인접하여 적층되는 제2 반도체 칩에 슬레이브 영역(132)이 형성되는 경우, 슬레이브 영역(132)은 제1 반도체 칩에 형성되는 스루 실리콘 비아(131a)를 통하여 데이터를 송수신한다. 슬레이브 영역(132)은 스루 실리콘 비아(131a)를 통하여 수신된 데이터를 메모리 뱅크(133), 센스 앰프 및 드라이버(134)로 제공하거나, 메모리 뱅크(133), 센스 앰프 및 드라이버(134)로부터 수신된 데이터를 스루 실리콘 비아(131a)를 통하여 마스터 영역(131)으로 제공한다. 마스터 영역(131)이 단방향 데이터 버스를 통하여 슬레이브 영역(132)과 데이터를 송수신하므로, 스루 실리콘 비아(131a)는 리드 데이터 버스에 연결되는 비아와 라이트 데이터 버스에 연결되는 비아가 구분되어 형성될 수 있다.
도 7a,b는 마스터 영역 및 슬레이브 영역을 제어하기 위한 제어신호들을 발생하는 제어신호 발생부의 블록도이다. 마스터 칩 내에 구비되는 마스터 영역은 복수의 칩에 공통하게 이용되는 것으로서, 글로벌 제어신호에 응답하여 동작에 제어된다. 반면에 마스터 칩 및/또는 슬레이브 칩에 구비되는 슬레이브 영역은 해당 칩에 대해 독립적으로 이용되는 것으로서, 로컬 제어신호에 응답하여 동작이 제어된 다.
도 7a는 반도체 패키지 내에 복수의 랭크(rank)가 정의된 경우로서, 제어신호 발생부(210)는 마스터 영역에 구비되어 외부의 메모리 콘트롤러(미도시)로부터 칩 선택신호(CS[n:0]), RAS, CA, WE 등의 커맨드 및 어드레스(ADDR[m:0]) 등을 제공받는다. 제어신호 발생부(210)는 커맨드 디코더부(211) 및 어드레스 디코더부(212)를 포함할 수 있다. 또한 커맨드 디코더부(211)는, 칩 선택신호(CS[n:0])를 수신하고 이에 대한 논리 연산을 수행하는 연산부(211_1), 글로벌 제어신호에 관계된 제1 커맨드를 디코딩하는 제1 디코더(211_2) 및 로컬 제어신호에 관계된 제1 커맨드를 디코딩하는 제2 디코더(211_3)를 구비할 수 있다. 또한 어드레스 디코더부(212)는, 어드레스(ADDR[m:0])를 수신하여 이를 일시 저장하는 버퍼(212_1)와, 상기 어드레스(ADDR[m:0])를 디코딩하고 어드레스 디코딩 결과, 제1 디코더(211_2) 및 제2 디코더(211_3)의 출력을 이용하여 글로벌 제어신호(GCS) 및 로컬 제어신호(LCS)를 발생하는 제3 디코더(212_2)를 포함할 수 있다.
연산부(211_1)는 적어도 하나의 칩 선택신호(CS[n:0])를 수신하고 이에 대한 논리연산(일예로서 논리 합(OR) 연산)을 수행하며, 그 연산 결과를 제1 디코더(211_2)로 제공한다. 또한, 상기 적어도 하나의 칩 선택신호(CS[n:0])는 제2 디코더(211_3)로 제공된다. 즉, 복수의 칩(일예로서, 복수의 랭크(rank))을 제어하기 위하여 두 개 이상의 칩 선택신호(CS[n:0])가 활성화되는 경우, 제1 디코더(211_2)는 입력되는 RAS, CA, WE 등의 커맨드 등에 대한 디코딩 동작을 수행하고, 이에 따른 디코딩 결과(CMD_M)를 발생한다. 한편, 적어도 하나의 칩 선택신호(CS[n:0]) 중 어느 하나가 활성화되어 특정한 반도체 칩(일예로서, 어느 하나의 랭크(rank))을 제어하는 경우, 제2 디코더(211_3)는 상기 입력되는 RAS, CA, WE 등의 커맨드 등에 대한 디코딩 동작을 수행하고, 이에 따른 디코딩 결과(CMD_S)를 발생한다.
어드레스 디코더부(212)의 제3 디코더(212_2)는 어드레스(ADDR[m:0])의 디코딩 결과 및 제1 디코더(211_2)의 출력에 응답하여 마스터 영역을 제어하기 위한 글로벌 제어신호(GCS)를 발생하거나, 또는 어드레스(ADDR[m:0])의 디코딩 결과 및 제2 디코더(211_3)의 출력에 응답하여 슬레이브 영역을 제어하기 위한 로컬 제어신호(LCS)를 발생한다.
한편, 도 7b는 하나의 랭크에 복수의 뱅크 그룹(bank group)이 정의된 경우의 제어신호 발생부의 일 구현예를 나타낸다. 제1 디코더(221)는 커맨드 디코더로서, 칩 선택신호(CS) 및 RAS, CA, WE 등의 커맨드 등을 입력받아 디코딩 동작을 수행하고, 그 디코딩 결과를 어드레스 디코더부(222)로 제공한다.
어드레스 디코더부(222)는, 뱅크그룹 어드레스(BG[n:0])를 수신하고 소정의 논리연산(일예로서, 논리 합(OR) 연산)을 수행하는 연산부(222_1)와, 상기 뱅크그룹 어드레스(BG[n:0])를 일시 저장하는 제1 버퍼(222_2)와, 어드레스(ADDR[m:0])를 일시 저장하는 제2 버퍼(222_3) 및 상기 뱅크그룹 어드레스(BG[n:0]) 및 어드레스(ADDR[m:0])에 대해 디코딩 동작을 수행하고, 글로벌 제어신호(GCS) 및 로컬 제어신호(LCS)를 발생하는 제2 디코더(222_4)를 구비한다. 복수의 뱅크그룹 어드레스(BG[n:0]) 중 어느 하나가 활성화되어 어느 하나의 뱅크 그룹을 제어하는 경우, 제2 디코더(222_4)는 디코딩된 커맨드, 뱅크그룹 어드레스(BG[n:0]) 및 어드레 스(ADDR[m:0])에 응답하여 슬레이브 영역을 제어하기 위한 로컬 제어신호(LCS)를 발생한다. 한편, 두 개 이상의 뱅크그룹 어드레스(BG[n:0])가 활성화되는 경우 연산부(222_1)는 이에 따른 신호를 제2 디코더(222_4)로 제공하며, 제2 디코더(222_4)는 연산부(222_1)의 출력 및 상기 디코딩된 커맨드, 뱅크그룹 어드레스(BG[n:0]) 및 어드레스(ADDR[m:0]) 등에 응답하여 복수의 뱅크 그룹의 제어에 관련된 글로벌 제어신호(GCS)를 발생한다.
이하에서는, 앞서 설명된 바와 같이 구성될 수 있는 본 발명의 일실시예에 따른 반도체 패키지의 데이터 버스에 대한 다양한 구현예를 설명한다. 특히, 반도체 패키지 내에 데이터 버스를 배치함에 있어서, 반도체 패키지와 외부의 메모리 콘트롤러와의 데이터 버스 구조, 반도체 패키지 내에서 정의되는 랭크(rank)의 수, 및 반도체 패키지 내에서 정의되는 뱅크 그룹(bank-group)의 수에 따라, 상기 반도체 패키지 내의 데이터 버스가 다양한 구조를 갖도록 한다.
먼저, 도 8a,b는 반도체 패키지 내에 하나의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되는 경우의 데이터 버스 구조를 나타낸다. 또한 반도체 패키지 내의 마스터 칩은 외부의 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터를 송수신한다.
도 8a에 도시된 바와 같이 서로 다른 칩에 구비되고 서로 수직하게 배치되는 메모리 뱅크들이 하나의 뱅크 그룹으로 정의된다. 일예로서, 복수의 반도체 칩을 통하여 수직하게 배치되는 메모리 뱅크 A 내지 메모리 뱅크 D가 하나의 뱅크 그룹으로 정의된다. 또한 반도체 패키지 내의 모든 반도체 칩에 구비되는 메모리 뱅크 들이 하나의 랭크(rank)로 정의된다.
도 8a에 도시되는 마스터 영역(Master Area)은 마스터 칩에 구비되어 메모리 콘트롤러와의 인터페이스를 수행하며, 수신된 커맨드/어드레스 및 데이터 등을 메모리 뱅크들로 제공한다. 상기 메모리 뱅크 A 내지 메모리 뱅크 D는 각각 슬레이브 칩에 구비되는 메모리 뱅크일 수 있으며, 이 경우 상기 반도체 패키지 내의 마스터 칩은 마스터 영역만을 구비할 수 있다. 다른 예로서, 상기 메모리 뱅크들 중 하나 이상(일예로서, 메모리 뱅크 A)은 마스터 칩에 구비되는 메모리 뱅크일 수 있으며, 상기 메모리 뱅크 A와 이에 수직하게 배치되는 슬레이브 칩의 메모리 뱅크 B 내지 메모리 뱅크 D가 하나의 뱅크 그룹으로 정의될 수 있다. 이하의 도면에서는, 상기 메모리 뱅크 A는 마스터 칩에 구비되는 메모리 뱅크인 것으로 정의될 수 있으며, 설명의 편의상 메모리 뱅크 A와 마스터 영역을 수직하게 구분하여 도시하였으나, 실제로는 상기 메모리 뱅크 A와 마스터 영역은 동일한 마스터 칩에 구비될 수 있다.
도 8b는 도 8a와 같은 구조에서 데이터 버스를 배치하는 일예를 나타낸다. 반도체 패키지(310)는 마스터 영역을 포함하는 마스터 칩(311)과 그에 적층되며 슬레이브 영역을 포함하는 슬레이브 칩(312)을 구비한다. 더 많은 수의 반도체 칩이 반도체 패키지(310) 내에 구비될 수 있으나, 설명의 편의상 자세한 도시는 생략한다.
도 8b의 경우, 반도체 패키지(310) 내에서 하나의 랭크(rank)만이 정의되므로, 마스터 영역 내의 데이터 버스는 반도체 패키지(310)와 메모리 콘트롤러 사이 의 데이터 버스 구조에 따를 수 있다. 도시된 바와 같이 마스터 칩(311)은 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터를 송수신하므로, 마스터 영역 내에 데이터를 전달하기 위한 양방향 데이터 버스(bi)를 배치한다.
한편, 하나의 랭크(rank)에 복수의 뱅크 그룹(bank group)이 정의되므로, 각각의 뱅크 그룹(bank group)마다 별도의 데이터 버스가 배치되도록 한다. 마스터 칩(311)의 마스터 영역과 슬레이브 칩(312)의 슬레이브 영역은, 마스터 영역의 양방향 데이터 버스 및 이에 연결되는 스루 실리콘 비아(TSV)를 통하여 데이터를 양방향으로 송수신한다. 일반적으로 상기 스루 실리콘 비아(TSV)는, 그 구조상 각각의 칩 당 4 개의 메모리 뱅크들에 공통하게 연결되어, 각각의 칩의 상기 4 개의 메모리 뱅크들로 또는 상기 4 개의 메모리 뱅크들로부터의 데이터를 전달한다. 도시된 바와 같이, 뱅크 그룹들로 데이터를 전달하기 위한 스루 실리콘 비아(TSV)는, 제1 뱅크 그룹(BG0)에 대응하는 데이터를 전달하기 위한 스루 실리콘 비아(TSV_BG0)와, 제2 뱅크 그룹(BG1)에 대응하는 데이터를 전달하기 위한 스루 실리콘 비아(TSV_BG1)로 형성될 수 있다.
도 9a,b는 반도체 패키지 내에 복수의 랭크(rank)와 하나의 뱅크 그룹(bank group)이 정의되는 경우의 데이터 버스 구조를 나타낸다. 일예로서, 각각의 반도체 칩에는 메모리 뱅크 A 내지 D가 구비되며, 각각의 반도체 칩의 메모리 뱅크 A 내지 D이 다른 칩의 메모리 뱅크들과 서로 다른 랭크로 구분된다. 그리고, 전체 반도체 칩에 구비되는 메모리 뱅크들이 하나의 뱅크 그룹으로 정의된다. 또한 반도체 패키지 내의 마스터 칩은 외부의 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터 를 송수신한다.
도 9b는 도 9a와 같은 구조에서 데이터 버스를 배치하는 일예를 나타낸다. 반도체 패키지(320)는 마스터 영역을 포함하는 마스터 칩(321)과 그에 적층되며 슬레이브 영역을 포함하는 슬레이브 칩(322)을 구비하며, 마스터 칩(321)은 제1 랭크(Rnk 0)로 정의되며 슬레이브 칩(322)은 제2 랭크(Rnk 1)로 정의된다.
도 9b의 경우 반도체 패키지(320) 내에서 복수의 랭크(rank)가 정의되므로, 마스터 영역 내의 데이터 버스는 단방향 데이터 버스(uni)가 배치된다. 도 9b에 도시된 바와 같이 마스터 영역 내에서 입력 데이터(일예로서 라이트 데이터)와 출력 데이터(일예로서 리드 데이터)는 서로 다른 전달 경로를 갖는다. 한편, 마스터 영역과 슬레이브 영역 사이의 연결을 위한 스루 실리콘 비아(TSV)는, 복수의 랭크(rank)에 해당하는 메모리 뱅크들에 대한 데이터를 전달한다. 이에 따라 상기 스루 실리콘 비아(TSV) 또한 단방향으로 데이터를 전달할 필요가 있으며, 도시된 바와 같이 리드 데이터용 스루 실리콘 비아(TSV_RD)와 라이트 데이터용 스루 실리콘 비아(TSV_WD)가 형성될 수 있다. 슬레이브 영역은 스루 실리콘 비아(TSV)를 통하여 마스터 영역과 데이터를 송수신하며, 슬레이브 영역 내에는 양방향 데이터 버스가 배치되어도 무방하다.
도 10a,b는 반도체 패키지 내에 복수의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되며, 마스터 칩이 외부의 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터를 송수신하는 경우의 데이터 버스 구조를 나타낸다. 일예로서, 서로 다른 칩에 구비되고 수직하게 배치되는 메모리 뱅크들이 제1 뱅크 그룹(BG0)으로 정의되며, 또한 이에 인접하며 수직하게 배치되는 메모리 뱅크들이 제2 뱅크 그룹(BG1)으로 정의된다. 또한 하나의 제1 뱅크 그룹(BG0)과 하나의 제2 뱅크 그룹(BG1)의 메모리 뱅크들이 하나의 랭크(rank)로 정의된다. 또한 각각 하나의 제1 뱅크 그룹(BG0)과 하나의 제2 뱅크 그룹(BG1)을 포함하는 제1 랭크(Rnk 0)와 제2 랭크(Rnk 1)가 도시된다.
도 10b는 도 10a와 같은 구조에서 데이터 버스를 배치하는 일예를 나타낸다. 도 10a의 단면도에서는 도시되지 않았으나, 하나의 스루 실리콘 비아(TSV)에 연결 가능한 4 개의 메모리 뱅크들은 하나의 랭크(rank)로 정의되고, 2 개의 메모리 뱅크들은 제1 뱅크 그룹(BG0)으로 정의되며, 다른 2 개의 메모리 뱅크들은 제2 뱅크 그룹(BG1)으로 정의된다.
먼저, 반도체 패키지(330)의 마스터 영역 내의 데이터 버스는 복수의 랭크(rank)에 관계된 데이터를 송수신하기 위한 것이므로, 도시된 바와 같이 마스터 영역 내의 데이터 버스는 단방향 데이터 버스(uni)를 사용한다. 한편, 제1 뱅크 그룹(BG0) 및 제2 뱅크 그룹(BG1)에 포함되는 메모리 뱅크들이 동일한 랭크(일예로서, 제1 랭크(Rnk 0))로 정의되므로, 상기 마스터 영역과 슬레이브 영역 사이의 연결을 위하여 형성되는 스루 실리콘 비아(TSV)는 동일한 랭크에 해당하는 데이터를 전달한다. 이에 따라 스루 실리콘 비아(TSV)는 양방향으로 데이터를 전달하는 구조로 형성된다.
또한, 상술하였던 바와 같이, 서로 다른 뱅크 그룹(bank group)에 대응하여 서로 다른 데이터 버스가 배치되는 것이 바람직하다. 이에 따라, 상기 스루 실리콘 비아(TSV)를 형성함에 있어서, 제1 뱅크 그룹(BG0)에 대응하는 데이터를 송수신하기 위한 스루 실리콘 비아(TSV_BG0)와, 제2 뱅크 그룹(BG1)에 대응하는 데이터를 송수신하기 위한 스루 실리콘 비아(TSV_BG1)가 서로 구분되도록 형성한다. 이에 따라, 제1 뱅크 그룹(BG0)과 제2 뱅크 그룹(BG1)은 서로 다른 스루 실리콘 비아(TSV)를 통하여 마스터 영역과 데이터를 송수신하며, 상기 서로 다른 스루 실리콘 비아(TSV) 각각은 데이터를 양방향으로 전달한다.
한편, 도 10a,b에 도시된 구조는, 반도체 패키지 내에 복수의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되고, 또한 마스터 칩이 외부의 메모리 콘트롤러와 양방향 데이터 버스를 통해 데이터를 송수신하는 경우에서의 데이터 버스 구조를 나타내었다. 그러나, 반도체 패키지 내에 복수의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되고 또한 마스터 칩이 외부의 메모리 콘트롤러와 단방향으로 데이터를 송수신하는 경우에도 데이터 버스의 구조는 상기 도 10a,b에 도시된 것과 동일한 구조를 가질 수 있다. 즉, 마스터 칩이 외부의 메모리 콘트롤러와 단방향으로 데이터를 송수신하는 경우에 마스터 칩 내의 데이터 버스는 단방향 데이터 버스가 배치되는 것이 바람직하나, 외부의 데이터 버스의 구조와 관계없이 반도체 패키지 내에 복수의 랭크(rank)가 정의됨에 따라 마스터 칩 내에 단방향 데이터 버스가 사용되었다. 이에 따라, 마스터 칩이 외부의 메모리 콘트롤러와 단방향으로 데이터를 송수신하고 반도체 패키지 내에 복수의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되는 경우에도, 반도체 패키지는 상기 도 10a,b에 도시된 바와 동일한 데이터 버스 구조를 가질 수 있다.
도 11a,b는 반도체 패키지 내에 하나의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되는 경우로서, 마스터 칩이 외부의 메모리 콘트롤러와 단방향 데이터 버스를 통해 데이터를 송수신의 데이터 버스 구조를 나타낸다. 또한 도 11a에 도시된 바와 같이, 복수의 반도체 칩에 구비되고 서로 수직하게 배치되는 메모리 뱅크들이 하나의 뱅크 그룹(bank group)으로 정의된다. 일예로서, 제1 뱅크 그룹(BG0) 및 제2 뱅크 그룹(BG1)이 도시된다. 또한 반도체 패키지 내의 모든 반도체 칩은 동일한 랭크(rank)로 정의된다.
도 11b는 도 11a와 같은 구조에서 데이터 버스를 배치하는 일예를 나타낸다. 도시된 바와 같이, 반도체 패키지 내에 하나의 랭크(rank)만이 정의되므로, 마스터 영역 내의 데이터 버스는 반도체 패키지(340)와 메모리 콘트롤러 사이의 데이터 버스 구조에 따를 수 있다. 마스터 칩과 메모리 콘트롤러와 단방향 데이터 버스를 통해 데이터를 송수신하므로, 마스터 영역 내의 데이터 버스는 단방향 데이터 버스(uni)를 사용할 수 있다.
한편, 반도체 패키지 내에 하나의 랭크(rank)만이 정의되므로, 마스터 영역과 슬레이브 영역을 연결하기 위한 스루 실리콘 비아(TSV)는 양방향으로 데이터를 전달하도록 형성된다. 또한, 복수의 뱅크 그룹(bank group) 각각에 대하여 데이터 버스를 구분하여 배치하며, 일예로서 제1 뱅크 그룹(BG0)에 대한 데이터를 전달하는 데이터 버스와 제2 뱅크 그룹(BG1)에 대한 데이터를 전달하는 데이터 버스가 구분되도록 배치한다. 각각의 스루 실리콘 비아(TSV)에 연결 가능한 메모리 뱅크들이 모두 같은 뱅크 그룹(bank group)에 포함되므로, 제1 뱅크 그룹(BG0)에 대응하는 양방향 스루 실리콘 비아(TSV_BG0)과 제2 뱅크 그룹(BG1)에 대응하는 양방향 스루 실리콘 비아(TSV_BG1)가 형성될 수 있다.
도 12a,b는 반도체 패키지 내에 하나의 랭크(rank)와 복수의 뱅크 그룹(bank group)이 정의되는 경우의 데이터 버스 구조의 다른 예를 나타낸다. 상기와 같은 조건은 도 8a,b에서의 조건과 동일하나 도 12a,b에서의 뱅크 그루핑 방식과 도 8a,b에서의 뱅크 그루핑 방식은 서로 상이하다.
도 12a에 도시된 바와 같이, 반도체 패키지의 수직 단면상에서는 적층되는 복수의 반도체 칩에 구비되는 메모리 뱅크들이 서로 동일한 뱅크 그룹(bank group)으로 정의된다. 그러나 도 12b의 반도체 패키지(410)에 도시된 바와 같이, 스루 실리콘 비아(TSV)에 연결 가능한 4 개의 메모리 뱅크들 중 어느 두 개의 메모리 뱅크와 다른 두 개의 메모리 뱅크는 서로 다른 뱅크 그룹(bank group)으로 정의된다. 일예로서, 상기 4 개의 메모리 뱅크들 중 상측의 두 개의 메모리 뱅크가 제1 뱅크 그룹(BG0)으로 정의되고, 하측의 두 개의 메모리 뱅크가 제2 뱅크 그룹(BG1)으로 정의되는 경우가 예시된다.
상기와 같은 구조에 따르면, 제1 뱅크 그룹(BG0)에 대응하는 데이터를 전달하기 위한 스루 실리콘 비아(TSV_BG0)와 제2 뱅크 그룹(BG1)에 대응하는 데이터를 전달하기 위한 스루 실리콘 비아(TSV_BG1)는 서로 구분되어 형성되어야 한다.
또한, 앞서 언급한 바와 같이 상기와 같은 구조에서는, 반도체 패키지(410) 내에 하나의 랭크(rank)만이 정의되므로, 마스터 영역에 배치되는 데이터 버스를 양방향 데이터 버스(bi)를 사용한다. 또한, 하나의 랭크(rank)만이 정의됨에 따라, 상기 각각의 스루 실리콘 비아(TSV)는 양방향으로 데이터를 전달하도록 형성된다.
상기 도 12b에 도시된 데이터 버스의 구조에 따르면, 도 8b에 도시된 데이터 버스의 구조에 비해 더 많은 수의 스루 실리콘 비아(TSV) 및 데이터 버스를 필요로 함을 알 수 있다. 즉, 도 8b에 도시된 방식에 따른 뱅크 그루핑 방식이 도 12b에 도시된 뱅크 그루핑 방식에 비해 더 효율적이다. 이에 따라, 어느 하나의 스루 실리콘 비아(TSV)에 연결될 수 있는 구조를 갖는 메모리 뱅크들을 하나의 뱅크 그룹(bank group)으로 정의하는 것이 반도체 패키지 내의 데이터 버스를 더 효율적으로 배치할 수 있다. 또한, 이와 유사하게, 스루 실리콘 비아(TSV)의 방향을 따라서 서로 수직하게 배치되는 메모리 뱅크들을 동일한 랭크(rank)로 정의하는 경우에는, 단방향(uni) 대신 양방향(bi) 데이터 버스 구조를 갖도록 할 수 있으므로, 상기한 바와 같이 랭크(rank) 및 뱅크 그룹(bank group)을 정의하는 것이 바람직하다.
도 13a,b는 반도체 패키지 내에 복수의 랭크(rank)와 하나의 뱅크 그룹(bank group)이 정의되는 경우의 데이터 버스 구조의 다른 예를 나타낸다. 상기와 같은 조건은 도 9a,b에서의 조건과 동일하나 도 13a,b에서의 랭크(rank) 정의 방식과 도 9a,b에서의 랭크(rank) 정의 방식은 상이하다.
도 9a,b에서는 각각의 반도체 칩마다 서로 다른 랭크(rank)로 정의되었던 것과는 달리, 도 13a에는 복수의 반도체 칩에 구비되며 서로 수직하게 배치되는 메모리 뱅크들이 하나의 랭크(rank)로 정의된다. 즉, 반도체 패키지 내에 복수의 랭크(rank)를 정의함에 있어서, 복수의 반도체 칩에 구비되며 서로 수직하게 배치되는 메모리 뱅크들을 하나의 랭크(rank)로 정의할 수 있다. 또한 수직하게 배치되며 하나의 스루 실리콘 비아(TSV)에 연결 가능한 메모리 뱅크들(일예로서, 4 개의 메모리 뱅크들)을 동일한 랭크(rank)로 정의할 수 있다.
도 13b에 도시된 바와 같이 반도체 패키지(420)는 복수의 랭크(rank)가 정의됨에 따라 마스터 영역 내의 데이터 버스가 단방향 데이터 버스(uni)가 사용된다. 또한, 스루 실리콘 비아(TSV)에 연결 가능한 메모리 뱅크들이 동일한 뱅크 그룹으로 정의되므로, 상기 스루 실리콘 비아(TSV)는 4 개의 메모리 뱅크들에 의해 공유될 수 있다. 또한, 스루 실리콘 비아(TSV)에 연결되는 상기 4 개의 메모리 뱅크들이 서로 동일한 랭크(rank)로 정의되므로, 상기 스루 실리콘 비아(TSV)는 양방향으로 데이터를 전달하도록 형성된다.
이에 따라, 하나의 반도체 패키지(420) 내에 복수의 랭크(rank)가 정의되더라도, 상기 스루 실리콘 비아(TSV)는 양방향으로 데이터를 전달하도록 배치될 수 있다. 즉, 하나의 반도체 패키지(420) 내에 복수의 랭크(rank)가 정의되는 것은 도 9a,b에서와 동일하나, 도 13a,b에서의 반도체 패키지(420)는 양방향으로 데이터를 전달하는 스루 실리콘 비아(TSV)가 사용되므로, 도 9a,b의 경우에 비하여 스루 실리콘 비아(TSV)의 사용을 더 줄일 수 있으며, 이는 반도체 패키지(420) 내의 데이터 버스 구조를 더 효율적으로 할 수 있음을 나타낸다.
설명한 바와 같이, 본 발명의 일실시예에 따른 복수의 적층된 칩을 구비하는 반도체 패키지는, 하나의 마스터 칩에 의해 제어되며 서로 다른 랭크로 정의되는 메모리 뱅크들을 포함한다. 또한 어느 하나의 랭크에 복수 개의 뱅크 그룹들이 정의될 수 있다. 상기 랭크 및 뱅크 그룹을 정의함에 있어서 보다 다양한 형태의 랭 크 및 뱅크 그룹의 정의가 가능하다. 도 8 내지 도 13에는 일부의 구현예만은 나타내고 있는 것으로서, 본 발명에서 개시되는 단방향/양방향 데이터 버스 및 뱅크 그룹 별로의 데이터 버스 분리를 기반으로 하여 본 발명의 반도체 패키지가 더 다양하게 구현될 수 있다.
도 14는 본 발명의 일실시예에 따른 반도체 패키지의 데이터 전달 경로를 나타내는 블록도이다. 일반적으로 반도체 칩은, 그 패드의 위치에 따라, 반도체 칩 상의 양측으로 데이터를 송수신하는 하나 이상의 제1 패드가 배치되고 상기 제1 패드 사이의 내측에 커맨드를 수신하는 하나 이상의 제2 패드가 배치되는 ODIC(Outer Data Inner Command) 형태의 반도체 칩과, 반도체 칩 상의 일측에 데이터를 송수신하는 하나 이상의 제1 패드가 배치되고 다른 일측에 커맨드를 수신하는 하나 이상의 제2 패드가 배치되는 ODOC(Outer Data Outer Command) 형태의 반도체 칩으로 구분될 수 있다.
본 발명의 일실시예에 따르면, 반도체 패키지 내에서 마스터 영역을 포함하는 마스터 칩이 다수의 슬레이브 칩과 데이터를 송수신함에 있어서, 각각의 반도체 칩 마다의 PVT 변화에 의한 영향을 감소시킨다. 즉, 마스터 칩의 마스터 영역을 거쳐 각각의 슬레이브 칩으로 데이터를 전달하거나, 또는 각각의 슬레이브 칩으로부터 리드된 데이터를 마스터 칩으로 제공하는 경우, PVT 특성 차이 등 각각의 슬레이브 칩의 특성에 의하여 데이터 전송 시간 등에 차이가 발생하는 것을 감소시킨다.
도 14의 (a)에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키 지(510)에 구비되는 슬레이브 칩은 ODIC(Outer Data Inner Command) 형태의 반도체 칩이 적용되는 것이 바람직하다. 이에 따라, 데이터를 전달하기 위한 패드는 반도체 칩 상의 양측에 배치되며, 메모리 뱅크와 상기 패드의 전송 거리가 짧아진다. 메모리 뱅크로부터 리드된 데이터는 데이터 패드 및 스루 실리콘 비아(TSV)를 통하여 마스터 칩의 마스터 영역으로 전달된다. 이 경우, 리드 데이터의 전달 경로는, 슬레이브 칩 내에서의 전달 경로(a)와 마스터 칩 내에서의 전달 경로(b)를 포함한다.
바람직하게는, 슬레이브 칩 내에서의 전달 경로 a를 마스터 칩 내에서의 전달 경로 b에 비하여 상대적으로 짧은 거리를 갖도록 한다. 이를 위하여 적어도 하나의 슬레이브 칩에는 데이터 패드가 위치하는 곳과 가까운 곳에 스루 실리콘 비아(TSV)를 형성한다. 이에 따라, 각각의 슬레이브 칩으로부터 리드된 데이터를 마스터 칩으로 전송하는 경우, 각각의 슬레이브 칩을 통한 데이터 경로가 마스터 칩 내에서의 데이터 경로에 비해 짧으므로, 각각의 슬레이브 칩의 PVT 특성 차이 등에 의한 영향을 감소시킬 수 있다. 도 14의 (b)에 도시된 반도체 패키지(520)는, 반도체 칩 상의 일측 부분에 데이터 패드가 배치되고 이에 대응하여 스루 실리콘 비아(TSV)가 형성됨에 따라, 데이터 전달 경로에서 슬레이브 영역 내의 버스를 통한 경로의 길이가 길어지게 된다. 이에 따라 각각의 슬레이브 칩으로부터 마스터 칩으로 데이터를 전달하는 경우, 각각의 슬레이브 칩마다의 PVT 특성 차이에 의한 영향을 크게 받게 된다.
이는, 슬레이브 칩 내에 데이터를 기록하는 경우에도 동일하게 적용된다. 외 부의 메모리 콘트롤러(미도시)로부터 마스터 칩으로 제공된 라이트 데이터는 소정의 데이터 전달 경로를 거쳐 각각의 슬레이브 칩으로 제공된다. 이 경우, 마스터 칩 내부의 데이터 버스를 통하여 상대적으로 긴 경로에 의하여 데이터가 전달되며, 마스터 칩 내부에서 전달된 데이터는 스루 실리콘 비아(TSV) 및 슬레이브 칩의 데이터 패드를 통하여 슬레이브 칩 내부로 제공된다. 각각의 슬레이브 칩 내부로 제공된 데이터는 상대적으로 짧은 길이를 갖는 경로를 통하여 메모리 뱅크로 전달된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1a,b은 본 발명의 일실시예에 따른 반도체 메모리 모듈을 나타내는 블록도이다.
도 2a,b은 본 발명의 다른 실시예에 따른 반도체 메모리 모듈을 나타내는 블록도이다.
도 3a,b는 복수의 랭크(rank) 또는 복수의 뱅크 그룹(bank group)이 적용되는 경우의 데이터 충돌의 일예를 나타내는 파형도이다.
도 4a,b는 본 발명의 일실시예에 따른 반도체 패키지에 구비되는 반도체 칩의 구성를 나타내는 블록도이다.
도 5는 본 발명의 일실시예에 따른 반도체 패키지에 구비되는 반도체 칩들 사이의 데이터 경로를 개략적으로 나타내는 회로도이다.
도 6a,b는 마스터 영역과 슬레이브 영역의 인터페이스를 나타내기 위한 블록도이다.
도 7a,b는 마스터 영역 및 슬레이브 영역을 제어하기 위한 제어신호들을 발생하는 제어신호 발생부의 블록도이다.
도 8a,b 내지 도 13a,b는 본 발명의 일실시예에 따른 반도체 패키지에 형성되는 데이터 버스 구조의 여러 실시예를 나타낸다.
도 14는 본 발명의 일실시예에 따른 반도체 패키지의 데이터 전달 경로를 나타내는 블록도이다.

Claims (28)

  1. 복수의 적층된 칩을 구비하는 반도체 패키지에 있어서,
    외부의 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip); 및
    상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며,
    상기 복수의 칩들은 복수의 메모리 뱅크를 포함하며, 동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 적어도 하나의 마스터 칩 및 상기 적어도 하나의 슬레이브 칩은 각각 서로 다른 랭크(rank)로 구분되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 적어도 하나의 마스터 칩은, 글로벌 제어신호에 응답하여 동작하며 상기 메모리 콘트롤러와 인터페이스를 수행하는 마스터 영역을 구비하며,
    상기 적어도 하나의 슬레이브 칩은, 로컬 제어신호에 응답하여 동작하며 상기 마스터 칩과 인터페이스를 수행하는 슬레이브 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 적어도 하나의 마스터 칩은,
    상기 마스터 영역 제어에 관련된 제1 커맨드를 입력받아 이를 디코딩하는 제1 디코더, 상기 슬레이브 영역 제어에 관련된 제2 커맨드를 입력받아 이를 디코딩하는 제2 디코더, 및 상기 마스터 칩 및 슬레이브 칩 각각으로 제공되는 칩 선택 신호를 입력받아 논리 연산을 수행하고 그 연산결과를 상기 제1 디코더로 제공하는 연산부를 포함하는 커맨드 디코더부; 및
    상기 제1 디코더 및 제2 디코더의 출력과 외부에서 제공되는 어드레스를 수신하고, 상기 제1 디코더의 출력 및 상기 어드레스의 조합에 기반하여 상기 글로벌 제어신호를 발생하거나, 상기 제2 디코더의 출력 및 상기 어드레스의 조합에 기반하여 상기 로컬 제어신호를 발생하는 어드레스 디코더부를 구비하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 적어도 하나의 마스터 칩 각각은, 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 마스터 영역을 구비하며, 상기 마스터 영역 내부에는 단방향(unidirectional) 데이터 버스가 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 하나 이상의 도전 수단은,
    상기 적어도 하나의 마스터 칩 및/또는 상기 적어도 하나의 슬레이브 칩에 형성되는 비아(via)인 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 적어도 하나의 마스터 칩은 하나의 마스터 칩으로 이루어지며, 상기 적어도 하나의 슬레이브 칩은 상기 하나의 마스터 칩과 통신하는 복수 개의 슬레이브 칩들로 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    복수 개의 뱅크 그룹이 정의되고, 각각의 뱅크 그룹은 상기 복수의 칩에 포함되는 상기 복수의 메모리 뱅크들 중 하나 이상의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 메모리 뱅크들 중, 서로 다른 칩에 구비되며 서로 수직하게 배치되는 적어도 두 개의 메모리 뱅크가 하나의 뱅크 그룹으로 설정되는 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 복수의 메모리 뱅크들 중, 서로 다른 칩에 구비되며 서로 수직하게 배치되는 적어도 두 개의 메모리 뱅크가 하나의 랭크(rank)로 정의되는 특징으로 하는 반도체 패키지.
  11. 외부의 메모리 콘트롤러와 통신하는 마스터 영역을 포함하는 적어도 하나의 마스터 칩(master chip); 및
    상기 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 슬레이브 영역을 포함하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며,
    상기 마스터 칩 및/또는 상기 적어도 하나의 슬레이브 칩에 구비되는 복수의 메모리 뱅크에 대하여, 두 개 이상의 뱅크 그룹이 정의되고 각각의 뱅크 그룹은 적어도 하나의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 마스터 칩이 양방향(bidirectional) 데이터 버스를 통하여 상기 메모리 콘트롤러와 데이터를 송수신할 때,
    상기 반도체 패키지 내의 모든 칩들이 하나의 랭크(rank)로 정의되는 경우, 상기 마스터 영역은 그 내부에 양방향(bidirectional)으로 데이터를 전달하기 위한 양방향(bidirectional) 데이터 버스를 구비하며,
    상기 반도체 패키지 내의 칩들이 복수 개의 랭크(rank)로 정의되는 경우, 상기 마스터 영역은 그 내부에 단방향(unidirectional)으로 데이터를 전달하기 위한 단방향(unidirectional) 데이터 버스를 구비하는 것을 특징으로 하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 마스터 칩이 단방향(unidirectional) 데이터 버스를 통하여 상기 메모리 콘트롤러와 데이터를 송수신할 때,
    상기 반도체 패키지 내에서 정의되는 랭크(rank)의 수에 관계없이 상기 마스터 영역은 그 내부에 단방향(unidirectional)으로 데이터를 전달하기 위한 단방향(unidirectional) 데이터 버스를 구비하는 것을 특징으로 하는 반도체 패키지.
  14. 외부의 메모리 콘트롤러와 통신하기 위한 입력회로 및 출력회로를 포함하는 마스터 칩(master chip); 및
    상기 마스터 칩에 적층되며, 비아(via)를 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하며,
    상기 마스터 칩과 상기 슬레이브 칩 사이의 데이터 송수신시, 데이터 송수신 거리는 상기 슬레이브 칩 내에서의 메모리 뱅크와 비아(via) 사이의 제1 경로와 상기 마스터 칩 내에서의 상기 비아(via)와 상기 입력회로 또는 출력회로 사이의 제2 경로를 포함하며, 상기 제1 경로는 상기 제2 경로에 비하여 상대적으로 짧은 거리를 갖는 것을 특징으로 하는 반도체 패키지.
  15. 복수의 적층된 칩을 구비하는 반도체 패키지에 있어서,
    외부의 데이터 버스를 통하여 메모리 콘트롤러와 데이터를 송수신하는 마스터 영역을 포함하며, 상기 마스터 영역 내부에는 데이터 전달 경로로서 제1 데이터 버스가 배치되는 적어도 하나의 제1 반도체 칩; 및
    상기 적어도 하나의 제1 반도체 칩에 적층되며, 상기 마스터 영역과 제2 데이터 버스를 통해 데이터를 송수신하는 슬레이브 영역을 포함하는 적어도 하나의 제2 반도체 칩을 구비하며,
    상기 반도체 패키지에서 정의되는 랭크(rank) 및 뱅크 그룹(bank-group) 중 적어도 하나는 복수의 개수를 가지며, 상기 제1 데이터 버스 및/또는 제2 데이터 버스의 구조는 상기 외부의 데이터 버스의 구조, 상기 랭크(rank) 개수 및 상기 뱅크 그룹(bank-group) 개수 중 적어도 하나에 의해 결정되는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 외부의 데이터 버스가 양방향(bidirectional) 데이터 버스일 때,
    상기 반도체 패키지가 하나의 랭크(rank) 및 복수 개의 뱅크 그룹(bank-group)을 구비하는 경우,
    상기 제1 내부 데이터 버스는 양방향(bidirectional) 데이터 버스이고, 상기 복수 개의 뱅크 그룹(bank-group) 각각에 대하여 상기 제2 데이터 버스가 구분되게 배치되는 것을 특징으로 하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 외부의 데이터 버스가 양방향(bidirectional) 데이터 버스일 때,
    상기 반도체 패키지가 복수의 랭크(rank)를 구비하는 경우, 상기 제1 및 제2 데이터 버스는 단방향(unidirectional) 데이터 버스인 것을 특징으로 하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 복수의 랭크(rank) 중 하나 이상의 랭크(rank) 각각이 복수 개의 뱅크 그룹(bank-group)을 구비하는 경우,
    상기 단방향(unidirectional) 데이터 버스로 이루어지는 상기 제2 데이터 버스는 상기 복수 개의 뱅크 그룹(bank-group) 각각에 대응하여 구분되게 배치되는 것을 특징으로 하는 반도체 패키지.
  19. 제15항에 있어서,
    상기 외부의 데이터 버스가 단방향(unidirectional) 데이터 버스일 때,
    상기 반도체 패키지의 랭크(rank)의 수에 관계없이 상기 제1 내부 데이터 버 스는 단방향(unidirectional) 데이터 버스이고,
    하나 또는 그 이상의 랭크(rank)가 각각 복수 개의 뱅크 그룹(bank-group)을 구비하는 경우, 상기 제2 데이터 버스는 상기 복수 개의 뱅크 그룹(bank-group) 각각에 대응하여 구분되게 배치되는 것을 특징으로 하는 반도체 패키지.
  20. 제15항에 있어서,
    상기 슬레이브 영역은 그 내부에 데이터 전달 경로로서 제3 데이터 버스가 배치되며,
    상기 외부의 데이터 버스가 양방향(bidirectional) 데이터 버스이고 상기 반도체 패키지가 하나의 랭크(rank)를 구비하는 경우, 상기 제3 데이터 버스는 양방향(bidirectional) 데이터 버스인 것을 특징으로 하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 외부의 데이터 버스가 단방향(unidirectional) 데이터 버스이거나, 상기 반도체 패키지가 복수의 랭크(rank)를 구비하는 경우, 상기 각각의 칩에 구비되는 상기 제2 내부 데이터 버스는 양방향(bidirectional) 데이터 버스 및 단방향(unidirectional) 데이터 버스 중 어느 하나가 임의적으로 선택되는 것을 특징으로 하는 반도체 패키지.
  22. 제15항에 있어서,
    상기 제2 데이터 버스는, 상기 적어도 하나의 제1 반도체 칩 및/또는 상기 적어도 하나의 제2 반도체 칩에 형성되는 스루 실리콘 비아(Through Silicon Via) 인 것을 특징으로 하는 반도체 패키지.
  23. 각각 복수의 적층된 칩을 구비하는 하나 이상의 반도체 메모리 패키지; 및
    일면에 상기 반도체 메모리 패키지가 부착되며 외부의 메모리 콘트롤러와 상기 반도체 메모리를 전기적으로 연결시키는 회로 기판을 구비하며,
    상기 반도체 메모리 패키지는,
    상기 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip); 및
    상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하고,
    동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 모듈.
  24. 제23항에 있어서,
    상기 적어도 하나의 마스터 칩 각각은, 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 마스터 영역을 구비하며, 상기 마스터 영역 내부에는 단방향(unidirectional) 데이터 버스가 배치되는 것을 특징으로 하는 반도체 메모리 모 듈.
  25. 제23항에 있어서,
    복수 개의 뱅크 그룹이 정의되고, 각각의 뱅크 그룹은 상기 복수의 칩에 포함되는 상기 복수의 메모리 뱅크들 중 하나 이상의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 하는 반도체 메모리 모듈.
  26. 하나 이상의 반도체 메모리 패키지가 부착되며, 각각의 반도체 메모리 패키지는 복수의 적층된 칩을 구비하는 반도체 메모리 모듈; 및
    상기 반도체 메모리 모듈과 통신하여 상기 반도체 메모리 모듈의 메모리 리드/라이트 동작을 제어하는 메모리 콘트롤러를 구비하며,
    상기 반도체 메모리 패키지는,
    상기 메모리 콘트롤러와 통신하는 적어도 하나의 마스터 칩(master chip); 및
    상기 적어도 하나의 마스터 칩에 적층되며, 하나 이상의 도전 수단을 통하여 상기 마스터 칩과 통신하는 적어도 하나의 슬레이브 칩(slave chip)을 구비하고,
    동일한 마스터 칩과 통신하며 서로 다른 랭크(rank)로 구분되는 하나 이상의 제1 메모리 뱅크와 하나 이상의 제2 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  27. 제26항에 있어서,
    상기 적어도 하나의 마스터 칩 각각은, 상기 메모리 콘트롤러와 데이터를 송수신하기 위한 마스터 영역을 구비하며, 상기 마스터 영역 내부에는 단방향(unidirectional) 데이터 버스가 배치되는 것을 특징으로 하는 반도체 메모리 시스템.
  28. 제26항에 있어서,
    복수 개의 뱅크 그룹이 정의되고, 각각의 뱅크 그룹은 상기 복수의 칩에 포함되는 상기 복수의 메모리 뱅크들 중 하나 이상의 메모리 뱅크를 포함하며, 데이터를 송수신하기 위한 데이터 버스는 상기 뱅크 그룹 각각에 대응하여 구분되도록 배치되는 것을 특징으로 하는 반도체 메모리 시스템.
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