KR20120062714A - 메모리 모듈 상의 분배된 바이트-와이즈 버퍼들을 이용하는 시스템 및 방법 - Google Patents

메모리 모듈 상의 분배된 바이트-와이즈 버퍼들을 이용하는 시스템 및 방법 Download PDF

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KR20120062714A
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Abstract

하나 이상의 메모리 모듈들을 이용하는 메모리 시스템 및 방법이 제공된다. 메모리 모듈 (400) 은 복수의 메모리 디바이스들 (412), 및 시스템 메모리 제어기 (420) 로부터 제어 정보 (440) 를 수신하고 모듈 제어 신호들 (442) 을 생성하도록 구성된 제어기 (430) 를 포함한다. 메모리 모듈은 복수의 회로들, 예를 들어 복수의 메모리 디바이스들을 시스템 메모리 제어기로부터 선택적으로 분리시키도록 구성된 바이트-와이즈 버퍼들 (416) 을 더 포함한다. 회로들은, 모듈 제어 신호들에 응답하여, 시스템 메모리 제어기로부터 복수의 메모리 디바이스들로 쓰기 데이터를 드라이빙하고 복수의 메모리 디바이스들로부터 시스템 메모리 제어기로 판독 데이터를 병합하도록 동작 가능하다. 회로들은 서로 분리된 대응하는 위치들에 분배된다.

Description

메모리 모듈 상의 분배된 바이트-와이즈 버퍼들을 이용하는 시스템 및 방법 {SYSTEM AND METHOD UTILIZING DISTRIBUTED BYTE-WISE BUFFERS ON A MEMORY MODULE}
관련 출원의 교차 참조
본 출원은 2009 년 7 월 16 일에 출원된 미국 특허 출원 제12/504,131호의 일부 계속 출원이며, 그 전체가 참조로서 여기에 포함된다.
기술분야
본 개시물은 일반적으로 컴퓨터 시스템들의 메모리 서브시스템들에 관한 것으로, 보다 구체적으로 메모리 서브시스템들 또는 메모리 "보드들", 특히 듀얼 인-라인 메모리 모듈들 (dual in-line memory modules: DIMM) 을 포함하는 메모리 보드들의 성능 및 메모리 용량을 개선하기 위한 시스템들, 디바이스들, 및 방법들에 관한 것이다.
특정 타입들의 컴퓨터 메모리 서브시스템들은 인쇄 회로 보드 (PCB) 상에 실장된 복수의 동적 랜덤-액세스 메모리 (DRAM) 또는 동기식 동적 랜덤 액세스 메모리 (SDRAM) 디바이스들을 포함한다. 이러한 메모리 서브시스템들 또는 메모리 "보드들"은 일반적으로 서버 시스템 또는 개인용 컴퓨터와 같은 컴퓨터 시스템의 메모리 슬롯 또는 소켓에 실장되며, 컴퓨터 시스템의 프로세서에 의해 액세스된다. 메모리 보드들은 일반적으로 하나 이상의 메모리 모듈들을 포함하며, 각각의 메모리 모듈은 로우들, 컬럼들, 및 뱅크들의 고유한 구성에 있어 메모리 모듈에 총 메모리 용량을 제공하는 (DRAM들 또는 SDRAM들과 같은) 복수의 메모리 디바이스들을 구비한다.
메모리 모듈의 메모리 디바이스들은 일반적으로 메모리의 랭크들 또는 로우들로서 배열되며, 메모리의 각각의 랭크는 일반적으로 비트 폭을 갖는다. 예를 들어, 메모리 모듈의 각각의 랭크가 64 비트 폭인 메모리 모듈은 "x64" 또는 "by 64" 구성을 갖는 것으로 설명된다. 마찬가지로, 72-비트-폭 랭크들을 갖는 메모리 모듈은 "x72" 또는 "by 72" 구성을 갖는 것으로 설명된다.
메모리 모듈의 메모리 용량은 메모리 디바이스들의 수에 따라 증가한다. 랭크 당 메모리 디바이스들의 수를 증가시킴으로써 또는 랭크들의 수를 증가시킴으로써 메모리 모듈의 메모리 디바이스들의 수가 증가할 수 있다. 특정한 환경에서는, 메모리 모듈의 메모리 용량을 참조하기보다는, 그 대신에 메모리 모듈의 메모리 밀도가 참조된다.
동작 동안, 메모리 모듈의 랭크들은 프로세서로부터 수신된 제어 신호들에 의해 선택되거나 활성화된다. 이러한 제어 신호들의 예들은, 칩-선택 신호들이라고도 지칭되는 랭크-선택 신호들을 포함하지만, 이들로 제한되지 않는다. 대부분의 컴퓨터 및 서버 시스템들은 메모리 모듈 당 제한된 수의 랭크들을 지원하며, 이는 각각의 메모리 모듈에서 통합될 수 있는 메모리 밀도를 제한한다.
전자 시스템의 메모리 공간은 어드레스 비트들의 수 또는 선택된 칩들의 수에 의해 정의되는 물리적으로 어드레싱 가능한 공간에 의해 한정된다. 일반적으로, 일단 전자 시스템에 대해서 메모리 공간이 정의되면, 광범위한 설계 변경 없이 메모리 공간을 수정하는 것은 실현 가능하지 않을 것이다. 이것은, 메모리 공간이 JEDEC (Joint Electron Device Engineering Council) 와 같은 컨소시엄에 의해 정의된다. 문제는 사용자의 애플리케이션이 현재 전자 시스템이 지원하도록 설계된 메모리 공간보다 큰 어드레싱 가능한 메모리 공간을 요구할 때 발생한다.
메모리 서브시스템을 개발하는 데, 항상 메모리 밀도, 전력 방산 (또는 열 방산), 속도 및 비용이 고려된다. 일반적으로, 이러한 특성들은 서로 직교하지 않는데, 이는 하나의 특성을 최적화시키는 것이 다른 특성에 결정적으로 영향을 미칠 수도 있다는 것을 의미한다. 예를 들어, 메모리 밀도를 증가시키는 것은, 일반적으로, 더 높은 전력 방산, 더 느린 동작 속도, 및 더 높은 비용을 야기한다.
또한, 메모리 서브시스템의 사양들은 이러한 특성들과 관련된 물리적 제한사항들에 의해 안내 (guide) 될 수도 있다. 예를 들어, 높은 열 방산이 동작의 속도를 제한할 수도 있고, 또는 메모리 모듈의 물리적 사이즈가 모듈의 밀도를 제한할 수도 있다.
이러한 특성들은 일반적으로 메모리 모듈의 설계 파라미터들에 영향을 주어, 메모리 서브시스템이 더 높은 밀도의 메모리 카드들을 제공하도록 더 많은 메모리 디바이스들로 파퓰레이트되면, 통상적으로 메모리 시스템이 동작 속도를 늦출 것을 요구한다.
특정 실시형태들에 있어서, 메모리 모듈이 제공된다. 이 메모리 모듈은 적어도 하나의 인쇄 회로 보드 및 이 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링된 복수의 메모리 디바이스들을 포함한다. 이 메모리 모듈은 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링된 제어 회로를 더 포함한다. 제어 회로는, 시스템 메모리 제어기로부터 제어 신호들을 수신하고, 모듈 제어 신호들을 복수의 메모리 디바이스들로 송신하도록 구성 가능하다. 이 메모리 모듈은, 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링되고 적어도 하나의 인쇄 회로 보드에 대해 대응하는 위치들에 분배된 복수의 데이터 송신 회로들을 더 포함한다. 복수의 데이터 송신 회로들은 시스템 메모리 제어기에 동작 가능하게 커플링되도록 구성 가능하고, 제어 회로로부터 모듈 제어 신호들을 수신하도록 구성 가능하다. 복수의 데이터 송신 회로들 중 적어도 하나의 제 1 데이터 송신 회로는 복수의 메모리 디바이스들 중 적어도 2 개의 메모리 디바이스들에 동작 가능하게 커플링된다. 복수의 데이터 송신 회로들 중 적어도 하나의 제 2 데이터 송신 회로는 복수의 메모리 디바이스들 중 적어도 2 개의 메모리 디바이스들에 동작 가능하게 커플링된다. 적어도 하나의 제 1 데이터 송신 회로는 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 시스템 메모리 제어기 사이에서의 데이터 송신을 선택적으로 허용하거나 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다. 적어도 하나의 제 2 데이터 송신 회로는 적어도 하나의 제 2 데이터 송신 회로에 동작 가능하게 커플링된 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 시스템 메모리 제어기 사이에서의 데이터 송신을 선택적으로 허용하거나 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다.
특정 실시형태들에 있어서, 메모리 모듈이 제공된다. 이 메모리 모듈은 복수의 메모리 디바이스들과, 시스템 메모리 제어기로부터 제어 정보를 수신하고 모듈 제어 신호들을 생성하도록 구성된 제어기를 포함한다. 이 메모리 모듈은 복수의 메모리 디바이스들을 메모리 제어기로부터 선택적으로 분리시키도록 구성된 복수의 회로들을 더 포함한다. 이 회로들은, 모듈 제어 신호들에 응답하여, 시스템 메모리 제어기로부터 복수의 메모리 디바이스들로 쓰기 데이터를 드라이빙하고 복수의 메모리 디바이스들로부터 시스템 메모리 제어기로 판독 데이터를 병합하도록 동작 가능하다. 이 회로들은 서로 분리된 대응하는 위치들에 분배된다.
특정 실시형태들에 있어서, 복수의 메모리 디바이스들을 포함하는 메모리 모듈을 동작시키는 방법이 제공된다. 이 방법은 메모리 모듈의 복수의 메모리 디바이스들과 컴퓨터 시스템 메모리 제어기 사이의 데이터 라인 상에 데이터 송신 회로를 제공하는 단계를 포함한다. 데이터 송신 회로는 바이트-와이즈 (byte-wise) 버퍼를 포함한다. 이 방법은, 쓰기 동작 동안, 복수의 경로들 중 하나의 경로 상에 있는 컴퓨터 시스템 메모리 제어기로부터 메모리 모듈의 메모리 디바이스들로 데이터 신호를 드라이빙하도록 데이터 송신 회로를 인에이블링하는 단계를 더 포함한다. 이 방법은, 판독 동작 동안, 메모리 모듈의 메모리 디바이스들로부터 복수의 데이터 신호들을 병합하도록 데이터 송신 회로를 인에이블링하고, 컴퓨터 시스템 메모리 제어기로 병합된 데이터 신호를 드라이빙하는 단계를 더 포함한다.
특정 실시형태들에 있어서, 복수의 메모리 디바이스들을 포함하는 메모리 모듈이 제공된다. 이 메모리 모듈은 시스템 메모리 제어기로부터 제어 정보를 수신하고 모듈 제어 신호들을 생성하도록 구성된 제어기를 더 포함할 수도 있다. 일부 실시형태들에 있어서, 메모리 모듈은 복수의 메모리 디바이스들을 시스템 메모리 제어기로부터 분리시키도록 구성된 스위칭 회로를 포함한다. 스위칭 회로는, 모듈 제어 신호들에 응답하여, 시스템 메모리 제어기로부터 복수의 메모리 디바이스들로 쓰기 데이터를 드라이빙하도록 하고, 일부 실시형태들에 있어서는, 복수의 메모리 디바이스들로부터 시스템 메모리 제어기로의 판독 데이터를 병합하도록 동작 가능할 수 있다.
특정 실시형태들에 따르면, 복수의 메모리 디바이스들을 포함하는 메모리 모듈을 동작시키는 방법이 제공된다. 이 방법은 메모리 모듈의 복수의 메모리 디바이스들과 컴퓨터 시스템 메모리 제어기 사이의 데이터 라인 상에 부하 감소 스위칭 회로를 제공하는 단계를 포함할 수 있다. 일부 실시형태들에 있어서, 이 방법은 복수의 경로들 중 하나의 경로 상에 있는 컴퓨터 시스템 메모리 제어기로부터 메모리 모듈의 메모리 디바이스들로 데이터 신호를 드라이빙하도록 부하 감소 스위칭 회로를 인에이블링하는 단계를 포함한다. 특정 실시형태들에 있어서, 이 방법은, 쓰기 동작 동안, 메모리 모듈의 메모리 디바이스들로부터의 복수의 데이터 신호들을 병합하도록 부하 감소 스위칭 회로를 인에이블링하는 단계 및 컴퓨터 시스템 메모리 제어기로 병합된 데이터 신호를 드라이빙하는 단계를 포함한다.
첨부한 도면들을 참조하여 후속의 상세한 설명과 결부시켜 고려하면 본 발명의 완전한 이해가 획득될 수도 있다.
도 1a 는 적어도 하나의 JEDEC-표준 2-랭크 메모리 모듈로 파퓰레이트되는 종래의 메모리 서브시스템의 개략도이다.
도 1b 는 적어도 하나의 JEDEC-표준 4-랭크 메모리 모듈로 파퓰레이트되는 종래의 메모리 서브시스템의 개략도이다.
도 2a 는 적어도 하나의 2-랭크 메모리 모듈로 파퓰레이트되는 종래의 다른 메모리 서브시스템의 개략도이다.
도 2b 는 적어도 하나의 4-랭크 메모리 모듈로 파퓰레이트되는 종래의 다른 메모리 서브시스템의 개략도이다.
도 2c 및 도 2d 는 종래의 2-랭크 메모리 모듈 및 4-랭크 메모리 모듈을 각각 개략적으로 도시한 것으로, 각각 메모리 버퍼를 포함한다.
도 3a 는 본 개시물의 실시형태에 따른 예시적인 메모리 서브시스템의 개략도이다.
도 3b 는 여기서 설명되는 특정 실시형태들에 따른 다른 예시적인 메모리 서브시스템을 개략적으로 도시한다.
도 3c 는 여기서 설명되는 특정 실시형태들에 따른 메모리 모듈의 메모리 디바이스들, 데이터 송신 회로들, 및 제어 회로의 예시적인 레이아웃을 개략적으로 도시한다.
도 3d 는 여기서 설명되는 특정 실시형태들에 따른 예시적인 메모리 서브시스템의 포토그래프이다.
도 4a 는 개별적인 메모리 디바이스들의 비트 폭과 동일한 비트 폭을 갖는 데이터 송신 회로를 포함하는 예시적인 메모리 서브시스템을 개략적으로 도시한다.
도 4b 는 개별적인 메모리 디바이스들의 비트 폭과는 상이한 비트 폭을 갖는 데이터 송신 회로를 포함하는 예시적인 메모리 서브시스템을 개략적으로 도시한다.
도 5 는 도 3a 의 메모리 서브시스템과 호환 가능한 데이터 송신 회로의 예시적인 실시형태의 개략도이다.
도 6 은 도 3a 및 도 5 의 메모리 시스템의 동작을 설명하는 예시적인 타이밍도이다.
명료성 및 간결성을 위해, 동일한 엘리먼트들 및 콤포넌트들은 도면 전반에 걸쳐서 동일한 기호 및 번호들로 갖는다.
메모리 공간을 증가시키는 한 가지 방법은 어드레스 디코딩 방식에 기초한다. 이 방법은 시스템 메모리들을 확장하도록 ASIC (Application-Specific Integrated Circuit) 및 SOC (System-On-Chip) 디바이스들을 설계하는 데 있어서 전자 산업분야에서 매우 폭넓게 채택된다. 다른 방법은 기존의 전자 시스템의 소프트웨어 또는 하드웨어의 광범위한 변경 없이 어드레싱 가능한 메모리 공간을 증가시킨다. 이 방법은 칩-선택 신호들을 어드레스 신호와 결합하여, 물리적으로 어드레싱 가능한 메모리 공간들의 수를 (예컨대, 2의 인자만큼, 4의 인자만큼, 8의 인자만큼, 또는 마찬가지로 다른 인자들만큼) 증가시킨다.
이러한 방법들은 여러 가지 단점들을 갖는다. 예를 들어, 이러한 방법들은 메모리 칩들을 직접 증가시킴으로써 어드레싱 가능한 메모리 공간을 증가시키므로, 더 큰 부하가 시스템 제어기의 출력들 및 메모리 디바이스들의 출력들에 제공되어, 더 느린 시스템이 되게 한다. 또한, 메모리 디바이스들의 수를 증가시키면, 결과적으로 더 높은 전력 방산이 일어난다. 또한, 각각의 메모리 모듈 상의 메모리 디바이스들의 수적 증가가 메모리 모듈의 물리적 특성들을 변경시키는 한편 시스템 보드는 동일한 상태로 유지되므로, 전체적인 신호 (송신 라인) 파 특성들은 원래의 설계 의도 또는 사양으로부터 벗어난다. 또한, 특히 등록된 DIMM들 (RDIMM들) 이 사용될 때, 메모리 디바이스들의 수적 증가는 데이터 경로들 상의 분배된 RC 부하의 증가로 변환되지만, 제어 경로들 (예컨대, 어드레스 경로들) 상에서는 그렇지 않으며, 그에 의해 데이터 신호 경로들과 제어 신호 경로들 사이에 불균등한 신호 전달 지연을 도입한다. 여기서 사용되는 바와 같이, "제어 라인들" 및 "제어 경로들" 이라는 용어는 어드레스 라인들 또는 경로들 및 커맨드 라인들 또는 경로들을 포함하며, "제어 신호들" 이라는 용어는 어드레스 신호들 및 커맨드 신호들을 포함한다.
도 1a 및 도 1b 는 메모리 디바이스들의 수를 증가시키는 종래기술의 접근법을 설명한다. 구체적으로, 도 1a 는 등록된 듀얼 인-라인 메모리 모듈 (RDIMM) 과 같은 적어도 하나의 JEDEC-표준 2-랭크 메모리 모듈 (110) 을 포함하는 종래의 메모리 서브시스템 (100) 을 도시하며, 명료성을 위해 하나의 모듈만이 도시된다. 메모리 모듈 (110) 의 각각의 랭크는 동적 랜덤 액세스 메모리 (DRAM) 디바이스들 또는 동기식 DRAM (SDRAM) 디바이스들과 같은 복수의 메모리 디바이스들 (112) 을 포함한다. 레지스터 (130) 는 시스템 메모리 제어기 (120) 로부터 복수의 제어 라인들 (140, 단일 실선으로 도시됨) 을 수신하고, 제어 라인들 (142) 을 통해 메모리 모듈 (110) 의 각 랭크의 메모리 디바이스들 (112) 에 접속된다. 이 메모리 서브시스템 (100) 은 시스템 메모리 제어기 (120) 로부터의 데이터 라인들 (150, 파선으로 도시됨) 의 어레이의 각 데이터 라인을 각 메모리 모듈 (110) 내의 2 개의 랭크들의 대응하는 메모리 디바이스들 (112) 에 접속시킨다. 따라서, 쓰기 동작 동안, 시스템 메모리 제어기 (120) 는 데이터 라인들 (150) 을 통해 모든 메모리 디바이스들 (112) 을 자신의 부하로 보며, 판독 동작 동안, 각각의 메모리 디바이스 (112) 는 데이터 라인들 (150) 을 통해 시스템 메모리 제어기 (120) 뿐 아니라 다수의 다른 메모리 디바이스들 (112) 을 자신의 부하로 본다.
도 1b 는 각각의 랭크가 복수의 메모리 디바이스들 (112') 을 포함하는 적어도 하나의 JEDED-표준 4-랭크 메모리 모듈 (110')(명료성을 위해 하나만이 도시됨) 을 구비한 종래의 다른 메모리 서브시스템 (100') 의 개략도이다. 레지스터 (130') 는 시스템 메모리 제어기 (120') 로부터 복수의 제어 라인들 (140', 단일 실선으로 도시됨) 을 수신하고, 제어 라인들 (142') 을 통해 메모리 모듈 (110') 의 각 랭크의 메모리 디바이스들 (112') 에 접속된다. 시스템 메모리 제어기 (120') 로부터 데이터 라인들 (150', 파선으로 도시됨) 의 어레이의 각 데이터 라인은 (예컨대, 4 개의 팬아웃들 (fanouts) 에 의해) 각 메모리 모듈 (110') 내의 4 개의 랭크들의 대응하는 메모리 디바이스들 (112') 에 접속된다. 따라서, 도 1a 에 도시된 2-랭크 메모리 모듈 (110) 을 구비한 경우와 같이, 쓰기 동작 동안, 시스템 메모리 제어기 (120') 는 데이터 라인들 (150') 을 통해 모든 메모리 디바이스들 (112') 을 자신의 부하로 보며, 판독 동작 동안, 각각의 메모리 디바이스 (112') 는 데이터 라인들 (150') 을 통해 다수의 다른 메모리 디바이스들 (112') 및 시스템 메모리 제어기 (120') 를 자신의 부하로 본다.
종래의 2-랭크 메모리 모듈 (110) 및 종래의 4-랭크 메모리 모듈 (110') 양자 모두에 대해, 쓰기 동작 동안 메모리 제어기 (120, 120') 에 의해 보여지는 다중 부하들, 및 판독 동작 동안 메모리 디바이스들 (112, 112') 에 의해 보여지는 다중 부하들은 중요한 성능 문제들을 야기한다. 예를 들어, 동기 동작 동안, 다양한 신호들의 시간 지연들은, 메모리 모듈 (110, 110') 의 동작이 컴퓨터 시스템의 시스템 버스와 동기화되도록 서로 실질적으로 동일한 것이 바람직하다. 따라서, 메모리 모듈 (110, 110') 의 트레이스 길이는 신호들이 동일한 클록 상태에 있도록 선택된다. 예를 들어, 레지스터 (130, 130') 로부터 각각의 메모리 디바이스들 (112, 112') 로의 제어 라인들 (142, 142') 의 길이들은 서로 실질적으로 동일하다. 그러나, 보다 빠른 클록 속도들의 경우, 트레이스 길이들에서의 작은 에러들은 그러한 동기 동작을 곤란하게 하거나 불가능하게 만든다. 따라서, 이러한 종래기술들은 메모리 시스템들의 속도를 감소시킬 뿐 아니라 원래의 설계 사양으로부터 송신 라인 파 특성들의 임의의 편차를 최소화하도록 하는 하드웨어 변경들을 요구한다.
도 2a 및 도 2b 는 메모리 디바이스들의 수를 증가시키는 다른 종래기술의 접근법을 설명한다. 구체적으로, 도 2a 는 명료성을 위해 하나만이 도시된 적어도 하나의 2-랭크 메모리 모듈 (210) 을 구비한 종래의 메모리 서브시스템 (200) 을 도시한다. 메모리 모듈 (210) 의 각각의 랭크는 동적 랜덤 액세스 메모리 (DRAM) 디바이스들 또는 동기식 DRAM (SDRAM) 디바이스들과 같은 복수의 메모리 디바이스들 (212) 을 포함한다. 레지스터 (230) 는 시스템 메모리 제어기 (220) 로부터 복수의 제어 라인들 (240, 단일 실선으로 도시됨) 을 수신하며, 제어 라인들 (242) 을 통해 메모리 모듈 (210) 의 각 랭크의 메모리 디바이스들 (212) 에 접속된다. 이 메모리 서브시스템 (200) 은 시스템 메모리 제어기 (220) 로부터 데이터 라인들 (250, 파선으로 도시됨) 의 어레이의 각 데이터 라인을 각각의 메모리 모듈 (210) 내의 2 개의 랭크들의 대응하는 메모리 디바이스들 (212) 에 접속시킨다. 따라서, 쓰기 동작 동안, 시스템 메모리 제어기 (220) 는 데이터 라인들 (250) 을 통해 모든 메모리 디바이스들 (212) 을 자신의 부하로 보며, 판독 동작 동안, 각각의 메모리 디바이스 (212) 는 데이터 라인들 (250) 을 통해 시스템 메모리 제어기 (220) 뿐 아니라 다수의 다른 메모리 디바이스들 (212) 을 자신의 부하로 본다.
도 2b 는 각각의 랭크가 복수의 메모리 디바이스들 (212') 을 포함하는 적어도 하나의 4-랭크 메모리 모듈 (210', 명료성을 위해 하나만이 도시됨) 을 구비한 종래의 다른 메모리 서브시스템 (200') 의 개략도이다. 레지스터 (230') 는 시스템 메모리 제어기 (220') 로부터 복수의 제어 라인들 (240', 단일 실선으로 도시됨) 을 수신하고, 제어 라인들 (242') 을 통해 메모리 모듈 (210') 의 각각의 랭크의 메모리 디바이스들 (212') 에 접속된다. 시스템 메모리 제어기 (220') 로부터의 데이터 라인들 (250', 파선으로 도시됨) 의 어레이의 각각의 데이터 라인은 (예컨대, 4 개의 팬아웃들에 의해) 각각의 메모리 모듈 (210') 내의 4 개의 랭크들의 대응하는 메모리 디바이스들 (212') 에 접속된다. 따라서, 도 2a 에 도시된 2-랭크 메모리 모듈 (210) 을 구비한 경우와 같이, 쓰기 동작 동안, 시스템 메모리 제어기 (220') 는 데이터 라인들 (250') 을 통해 모든 메모리 디바이스들 (212') 을 자신의 부하로 보고, 판독 동작, 각각의 메모리 디바이스 (212') 는 데이터 라인들 (250') 을 통해 다수의 다른 메모리 디바이스들 (212') 및 시스템 메모리 제어기 (220') 를 자신의 부하로 본다.
메모리 모듈들 (210, 210') 에 대해, 제어 라인들 (242, 242') 은 "플라이-바이 (fly-by)" 구성을 갖는다. 이러한 구성에 있어서, 제어 신호들은 레지스터 (230, 230) 로부터 소정 랭크의 메모리 디바이스들 (212, 212') 로 제어 라인들 (242, 242') 을 따라 (예컨대, 단일-경로 데이지-체인 (single-path daisy-chain) 으로) 전송된다. 이러한 제어 신호들은 랭크의 각각의 메모리 디바이스 (212, 212') 에 순차적으로 도달하는데, 제어 신호들은 먼저 최단 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달하고, 이후에 다음 최단 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달한다. 예를 들어, 제어 신호는, 동일한 제어 신호가 최단 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달한 다음의 상당한 시간 주기 후, 최장 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달할 수도 있다. 동기 동작을 위해, 메모리 서브시스템들 (200, 200') 은 메모리 제어기 (220, 220') 와 특정 메모리 디바이스들 (212, 212') 사이에서의 다양한 데이터 신호들의 시간 지연들이, 실질적으로, 데이터 신호들 및 제어 신호들이 특정 메모리 디바이스 (212, 212') 에 도달하여 메모리 모듈 (210, 210') 의 동작이 컴퓨터 시스템의 시스템 버스와 동기화되도록 맞추어지도록 구성된 데이터 라인들 (250, 250') 을 갖는다. 이러한 "플라이-바이" 구성들은 "전체적 비동기"를 가지면서 "국부적 동기"로 동작하는 것으로 설명되고 있다.
이러한 "플라이-바이" 구성들에 대해, 도 2a 및 도 2b 의 메모리 제어기 (220, 220') 는, 다양한 메모리 디바이스들 (212, 212') 사이에서의 시간 지연들을 설명하고 동기 동작에 적절하게 이러한 신호들의 타이밍을 조절한다는 면에서 도 1a 및 도 1b 의 메모리 제어기 (120, 120') 보다 더 복잡하다. 그러나, 일부 상황들에 있어서, 클록 사이클 시간은 제어 신호들이 최장 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달하는 시간과 최단 제어 라인 (242, 242') 을 갖는 메모리 디바이스 (212, 212') 에 도달하는 시간의 시간차 (예컨대, 약 900 피코초) 와 거의 같거나 그보다 작다. 이러한 상황들 하에서는 동기 동작이 달성될 수 없다. 따라서, 제어 신호들이 제어 라인들 (242, 242') 의 말단들에 있는 메모리 디바이스들 (212, 212') 에 도달하는 시간의 시간차는 메모리 모듈 (210, 210') 이 동작할 수도 있는 클록 속도에 대한 한도를 제공한다. 1 클록 사이클보다 클 수 있는 이러한 시간차들은 메모리 모듈의 동작 속도 및 성능을 제한할 것이다. 또한, 도 1a 및 도 1b 의 메모리 서브시스템들 (100, 100') 을 이용하는 경우와 같이, 도 2a 및 도 2b 의 "플라이-바이" 메모리 서브시스템들 (200, 200') 에는 더 느린 클록 속도를 가져오는 큰 부하들이 걸린다.
"플라이-바이" 구성들에 대한 한 가지 최근의 제안은 제어 신호들 및 데이터 신호들 양자 모두를 처리하는 메모리 버퍼를 제공하는 것이다. 도 2c 및 도 2d 는 메모리 버퍼 (330, 330') 를 각각 포함하는 종래의 2-랭크 메모리 모듈 (310) 및 4-랭크 메모리 모듈 (310') 을 각각 개략적으로 도시한다. 제어 라인들 (340, 340') 은 메모리 제어기 (320, 320') 로부터 메모리 버퍼 (330, 330') 로의 제어 신호들에 대한 도관들을 제공하며, 제어 라인들 (342, 342') 은 메모리 버퍼 (330, 330') 로부터 메모리 디바이스들 (312, 312') 로의 제어 신호들에 대한 도관들을 제공한다. 복수의 데이터 라인들 (350, 350')(명료성을 위해 하나의 파선으로 도시됨) 은 메모리 제어기 (320, 320') 로부터 메모리 버퍼 (330, 330') 로의 데이터 신호들에 대한 도관들을 제공하며, 메모리 모듈 (310, 310') 상의 데이터 라인들 (명료성을 위해 도시되지 않음) 은 메모리 제어기 (320, 320') 로부터 메모리 디바이스들 (312, 312') 로의 제어 신호들에 대한 도관들을 제공한다.
도 2c 및 도 2d 의 구성들은 메모리 버퍼 (330, 330') 로 진행하는 데이터 신호들 및 제어 신호들 양자 모두를 갖고자 한다. 그러나, 이러한 구성들은 상당한 단점들을 갖는다. 데이터 신호들을 다양한 메모리 디바이스들 (312, 312') 로 전송하기 위해, 메모리 모듈 (310, 310') 은 메모리 버퍼 (330, 330') 를 메모리 디바이스들 (312, 312') 에 커플링시키는 매우 많은 수의 데이터 라인들 (명료성을 위해 도시되지 않음) 을 포함한다. 예를 들어, 특정 환경들에서, LRDIMM 에 대한 메모리 버퍼 (330, 330') 는 매우 큰 628-핀 디바이스이다. 또한, 이러한 많은 데이터 라인들의 시간 지연들을 맞추는 실행 계획 (logistics) 은 복잡하거나, 또는 바람직한 타이밍의 데이터 신호들을 메모리 버퍼 (330, 330') 로부터 메모리 디바이스들 (312, 312') 로 제공하기에는 곤란하다. 또한, 메모리 모듈들 (310, 310') 은 메모리 제어기 (320, 320') 의 상당한 변형들을 이용하는데, 이는 메모리 버퍼 (330, 330') 가, 종래의 메모리 제어기들이 갖는 데이터 신호 타이밍의 제어 중 일부를 넘겨받고 있기 때문이다. 그렇기는 하지만, 도 2c 및 도 2d 의 메모리 모듈들 (310, 310') 은, 바람직한 클록 주파수들에 비해 긴 플라이-바이 시간들로 인해, 동기 모드가 아닌 비동기 모드에서만 동작할 수 있다. 예를 들어, 1 나노초의 플라이-바이 지연 동안, 데이터 레이트가 1 Gb/초이면, 판독/쓰기 턴어라운드 동안 데이터 라인들 상에 충돌 가능성이 존재한다. 그러한 충돌들을 방지하기 위해, 데이터 레이트가 느려질 수 있고, 또는 "데드 (dead)" 사이클들이 삽입될 수 있다. 메모리 모듈 (310, 310') 은, 단일 유닛으로서, 동기 모드에서는 동작할 수 없지만, 국부적으로는 동기적으로, 전체적으로 (DIMM 레벨) 는 비동기로 동작한다.
도 3a 는 여기서 설명되는 특정 실시형태들에 따른 부하-감소 메모리 모듈들 (402) 을 구비한 예시적인 메모리 서브시스템 (400) 을 개략적으로 도시한다. 도 3b 는 여기서 설명되는 특정 실시형태들에 따른 부하-감소 메모리 모듈들 (402') 을 구비한 다른 예시적인 메모리 서브시스템 (400') 을 개략적으로 도시한다. 도 3c 는 여기서 설명되는 특정 실시형태들에 따른 메모리 디바이스들 (412'), 데이터 송신 회로들 (416') 및 메모리 모듈 (402') 의 제어 회로 (430') 의 예시적인 레이아웃을 개략적으로 도시한다. 도 3d 는 여기서 설명되는 특정 실시형태들에 따른 예시적인 메모리 서브시스템의 포토그래프이다. 도 3a 내지 도 3c 에서, 제어 라인들 (예컨대, 시스템 메모리 제어기 (420, 420') 를 메모리 모듈들 (410, 410') 에 커플링하는 어드레스 및 제어 라인들 (440, 440')) 은 파선으로 도시되고, 데이터 라인들 (예컨대, 시스템 메모리 제어기 (420, 420') 를 메모리 모듈들 (410, 410') 에 커플링하는 데이터 라인들 (450, 450')) 은 실선으로 도시되며, 도 3a 및 도 3b에서, 입력/출력 커넥션들은 흑색점으로 도시된다. 특정 실시형태들에 있어서, 도 3a 내지 도 3c에 의해 개략적으로 도시된 바와 같이, 시스템 메모리 제어기 (420, 420') 를 메모리 모듈 (410, 410')(예컨대, 제어 회로 (430, 430')) 에 커플링하는 어드레스 및 제어 라인들 (440, 440') 은 시스템 메모리 제어기 (420, 420') 를 메모리 모듈 (410, 410')(예컨대, 데이터 송신 회로들 (416, 416')) 에 커플링하는 데이터 라인들 (450, 450') 과는 분리된다. 특정 실시형태들에 있어서, 메모리 서브시스템 (400, 400') 은, 예를 들어 종래의 메모리 서브시스템들에 비해 낮은 열 방산으로 더 높은 속도 및 더 높은 메모리 밀도를 전달하도록 설계된다. 하기의 설명에 있어서, 예시적인 서브시스템 (400) 및 대응 콤포넌트들 (예컨대, 메모리 모듈들 (402), 메모리 디바이스들 (412A, 412B, 412C, 412D), 데이터 송신 회로들 (416), 제어 회로 (430)) 과 예시적인 서브시스템 (400') 및 대응 콤포넌트들 (예컨대, 메모리 모듈들 (402'), 메모리 디바이스들 (412'A1, 412'A2, 412'B1, 412'B2, 412'C1, 412'C2, 412'D1, 412'D2), 데이터 송신 회로들 (416'), 제어 회로 (430')) 의 양태들은 다른 특정 실시형태들에도 적용되는 것으로 이해되어야 한다.
도 3a 및 도 3b 에 개략적으로 도시된 바와 같이, 예시적인 메모리 모듈 (402, 402') 은 적어도 하나의 인쇄 회로 보드 (410, 410') 및 이러한 적어도 하나의 인쇄 회로 보드 (410, 410') 에 기계적으로 커플링된 복수의 메모리 디바이스들 (412, 412') 을 포함한다. 메모리 모듈 (402, 402') 은 적어도 하나의 인쇄 회로 보드 (410, 410') 에 기계적으로 커플링된 제어 회로 (430, 430') 를 더 포함한다. 제어 회로 (430, 430') 는, 시스템 메모리 제어기 (420, 420') 로부터 제어 신호들을 수신하고 모듈 제어 신호들을 복수의 메모리 디바이스들 (412, 412') 로 송신하도록 구성 가능하다. 메모리 모듈 (402, 402') 은 적어도 하나의 인쇄 회로 보드 (410, 410') 에 기계적으로 커플링되고 그 적어도 하나의 인쇄 회로 보드 (410, 410') 에 대해 대응하는 위치들에 분배되는 복수의 데이터 송신 회로들 (416, 416') 을 더 포함한다. 복수의 데이터 송신 회로들 (416, 416') 은 시스템 메모리 제어기 (420, 420') 에 동작 가능하게 커플링되도록 구성 가능하고, 제어 회로 (430, 430') 로부터 모듈 제어 신호들을 수신하도록 구성 가능하다. 복수의 데이터 송신 회로들 (416, 416') 중 적어도 하나의 제 1 데이터 송신 회로는 복수의 메모리 디바이스들 (412, 412') 중 적어도 2 개의 디바이스들에 동작 가능하게 커플링된다. 복수의 데이터 송신 회로들 (416, 416') 중 적어도 하나의 제 2 데이터 송신 회로는 복수의 메모리 디바이스들 (412, 412') 중 적어도 2 개의 메모리 디바이스들에 동작 가능하게 커플링된다. 적어도 하나의 제 1 데이터 송신 회로는 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 시스템 메모리 제어기 (420, 420') 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다. 적어도 하나의 제 2 데이터 송신 회로는 적어도 하나의 제 2 데이터 송신 회로에 동작 가능하게 커플링된 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 시스템 메모리 제어기 (420, 420') 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다.
도 3a 및 도 3b 에 도시된 바와 같이, 메모리 서브시스템 (400, 400') 은 당업계에 공지된 타입의 시스템 메모리 제어기 (420, 420') 에 동작 가능하게 커플링되도록 구성 가능하다 (예컨대, 인텔 Nehalem EP, EX 칩셋들; AMD Opteron 칩셋). 메모리 서브시스템 (400, 400') 은 일반적으로 DIMM들 또는 RDIMM들과 같은 하나 이상의 메모리 모듈들 (402, 402') 을 포함하는데, 이들의 추가적인 세부사항들은 명료성을 위해 하나만이 도시된다. 다양한 타입들의 메모리 모듈들 (402, 402') 은 여기서 설명되는 실시형태들과 호환 가능하다. 예를 들어, 512 MB, 1 GB, 2 GB, 4 GB, 8 GB 의 메모리 용량들 및 다른 용량들을 갖는 메모리 모듈들은 여기서 설명되는 실시형태들과 호환 가능하다. 또한, 4 바이트, 8 바이트, 9 바이트, 16 바이트, 32 바이트, 또는 32 비트, 64 비트, 72 비트, 128 비트, 256 비트 및 (바이트 또는 비트 단위의) 다른 폭들을 갖는 메모리 모듈들은 여기서 설명되는 실시형태들과 호환 가능하다. 또한, 여기서 설명되는 실시형태들과 호환 가능한 메모리 모듈들 (402, 402') 은 SIMM들 (single in-line memory modules), DIMM들 (dual in-line memory modules), SO-DIMM들 (small-outline DIMMs), UDIMM들 (unbuffered DIMMs), RDIMM들 (registered DIMMs), FBDIMM들 (fully-buffered DIMMs), 미니-DIMM들, 및 마이크로-DIMM들을 포함하지만, 이들로 제한되지 않는다.
하나 이상의 메모리 모듈들 (402, 402') 은 수직방향 스택 (도시된 바와 같음) 에 또는 백투백 (back-to-back) 어레이에 배열될 수도 있는 하나 이상의 인쇄 회로 보드들 (PCB)(410, 410') 을 포함한다. 특정 실시형태들에서의 각각의 메모리 모듈 (402, 402') 은 단일 PCB (410, 410') 를 포함하며, 다른 특정 실시형태들에서, 메모리 모듈들 (402) 중 하나 이상의 메모리 모듈들 각각은 다수의 PCB들 (410, 410') 을 포함한다. 일부 실시형태들에 있어서, PCB들 (410, 410') 은 컴퓨터 시스템의 모듈 슬롯들 (도시되지 않음) 에 실장 가능하다. 이러한 특정 실시형태들의 PCB (410, 410') 는 복수의 전기 콘택트들을 포함하는 적어도 하나의 에지 커넥터 (도시되지 않음) 를 가지며, 그러한 전기 콘택트들은 PCB (410, 410') 의 에지 상에 배치되고, 컴퓨터 시스템 소켓의 대응하는 콘택트들에 해체 가능하게 커플링되어 PCB들 (410, 410') 상의 메모리 모듈들 (402, 401') 의 다양한 콤포넌트들과 시스템 메모리 제어기 (420, 420') 사이에 도전성을 제공하도록 구성된다.
적어도 하나의 메모리 모듈 (402, 402') 은 (DRAM들 또는 SDRAM들과 같은) 복수의 메모리 디바이스들 (412, 412') 을 포함한다. 메모리 모듈 (402, 402') 의 메모리 디바이스들 (412, 412') 은 유리하게는 복수의 로우들 또는 랭크들에 배열될 수도 있다. 여기서 설명되는 실시형태들과 호환 가능한 메모리 디바이스들 (412, 412') 은 랜덤 액세스 메모리 (RAM), 동적 랜덤 액세스 메모리 (DRAM), 동기식 DRAM (SDRAM), 및 더블-데이터-레이트 DRAM (예컨대, DDR, DDR2, DDR3, 등) 을 포함하지만 이들로 제한되지 않는다. 또한, 4, 8, 16, 32 의 비트 폭들 및 다른 비트 폭들을 갖는 메모리 디바이스들 (412, 412') 은 여기서 설명되는 실시형태들과 호환 가능하다. 여기서 설명되는 실시형태들과 호환 가능한 메모리 디바이스들 (412, 412') 은 TSOP (thin small-outline package), BGA (ball-grid-array), FBGA (fine-pitch BGA), 마이크로-BGA (μBGA), 미니-BGA (mBGA), 및 CSP (chip-scale packaging) 을 포함하지만 이들로 제한되지 않는다.
특정 실시형태들에 있어서, 메모리 모듈 (402, 402') 의 메모리 디바이스들 (412, 412') 은 4 개의 랭크들로 배열되어 있지만, 메모리 모듈 (402, 402') 당 4 개 미만의 랭크들 (예컨대, 1 개의 랭크, 2 개의 랭크들, 3 개의 랭크들) 또는 4 개 초과의 랭크들 (예컨대, 6 개의 랭크들, 8 개의 랭크들) 을 갖는 실시형태들이 채용될 수도 있다. 특정 실시형태들에 있어서, 각각의 랭크는 8 개 또는 9 개의 메모리 모듈들을 포함하지만, 다른 특정 실시형태들에서는 랭크 당 다른 수의 메모리 모듈들이 사용될 수도 있다. 특정 실시형태들에 있어서, 도 3a 에 개략적으로 도시된 바와 같이, 메모리 디바이스들 (412) 은 A, B, C 및 D 로 표기된 4 개의 랭크들에 배열되며, 각각의 랭크는 n 개의 메모리 디바이스들을 포함한다. 설명을 위해, 도 3a 의 예시적인 메모리 서브시스템 (400) 에서, 랭크 A 는 메모리 디바이스들 (412A1, 412A2, ..., 412An) 을 포함하고; 랭크 B 는 메모리 디바이스들 (412B1, 412B2, ..., 412Bn) 을 포함하고; 랭크 C 는 메모리 디바이스들 (412C1, 412C2, ..., 412Cn) 을 포함하고; 그리고, 랭크 D 는 메모리 디바이스들 (412D1, 412D2, ..., 412Dn) 을 포함한다. 설명을 위해, 도 3b 의 예시적인 메모리 서브시스템 (400') 에서, 랭크 A 는 메모리 디바이스들 (412'A1, 412'A2, ..., 412'An) 을 포함하고; 랭크 B 는 메모리 디바이스들 (412'B1, 412'B2, ..., 412'Bn) 을 포함하고; 랭크 C 는 메모리 디바이스들 (412'C1, 412'C2, ..., 412'Cn) 을 포함하고; 그리고, 랭크 D 는 메모리 디바이스들 (412'D1, 412'D2, ..., 412'Dn) 을 포함한다.
특정 실시형태들에 있어서, 적어도 하나의 메모리 모듈 (402, 402') 은 PCB (410, 410') 상에, 또는 PCB (410, 410') 내에, 또는 PCB (410, 410') 의 상부 및 내부에 실장될 수도 있는 하나 이상의 전기 콤포넌트들 (도시되지 않음) 을 포함하며, 서로에게 동작 가능하게 커플링되고 복수의 메모리 디바이스들 (412, 412') 에 동작 가능하게 커플링된다. 예를 들어, 전기 콤포넌트들은 PCB (410, 410') 의 층들 사이에 표면-실장, 스루-홀 실장, 임베딩 또는 매립될 수도 있으며, 그와 달리 PCB (410, 410') 에 접속될 수도 있다. 이러한 전기 콤포넌트들은 전기 도관들, 저항기들, 커패시터들, 인덕터들, 트랜지스터들, 버퍼들, 레지스터들, 로직 엘리먼트들, 또는 다른 회로 엘리먼트들을 포함할 수도 있지만, 이들로 제한되지 않는다. 특정 실시형태들에 있어서, 이러한 전기 콤포넌트들 중 적어도 일부는 개별적이지만, 다른 특정 실시형태들에 있어서, 이러한 전기 콤포넌트들 중 적어도 일부는 하나 이상의 집적 회로들의 구성물들이다.
특정 실시형태들에 있어서, 적어도 하나의 메모리 모듈 (402, 402') 은 (예컨대, 라인들 (442, 442') 을 통해) 시스템 메모리 제어기 (420, 420') 및 이 메모리 모듈 (402, 402') 의 메모리 디바이스들 (412, 412') 에 동작 가능하게 커플링되도록 구성된 제어 회로 (430, 430') 를 포함한다. 특정 실시형태들에 있어서, 제어 회로 (430, 430') 는 PLD (programmable-logic device), ASIC (application-specific integrated circuit), FPGA (field-programmable gate array), 커스텀-설계 반도체 소자(custom-designed semiconductor device), 또는 CPLD (complex programmable-logic device) 와 같은 하나 이상의 기능 디바이스들을 포함할 수도 있다. 특정 실시형태들에 있어서, 제어 회로 (430, 430') 는 하나 이상의 커스텀 디바이스들을 포함할 수도 있다. 특정 실시형태들에 있어서, 제어 회로 (430, 430') 는 다양한 개별 전기 엘리먼트들을 포함할 수도 있지만, 다른 실시형태들에 있어서, 제어 회로 (430, 430') 는 하나 이상의 집적회로들을 포함할 수도 있다.
특정 실시형태들의 제어 회로 (430, 430') 는 제어 라인들 (440, 440') 에 동작 가능하게 커플링되어 시스템 메모리 제어기 (420, 420') 로부터 제어 신호들 (예컨대, 뱅크 어드레스 신호들, 로우 어드레스 신호들, 컬럼 어드레스 신호들, 어드레스 스트로브 신호들, 및 랭크-어드레스 또는 칩-선택 신호들) 을 수신하도록 구성 가능하다. 특정 실시형태들의 제어 회로 (430, 430') 는 종래의 RDIMM 의 어드레스 레지스터와 기능적으로 비슷한 방식으로 제어 라인들 (440, 440') 로부터의 신호들을 등록한다. 등록된 제어 라인들 (440, 440') 은 또한 메모리 디바이스들 (412, 412') 에 동작 가능하게 커플링된다. 또한, 제어 회로 (430, 430') 는, 하기에서 더욱 충분히 설명되는 바와 같이, (예컨대, 라인들 (432, 432') 을 통해) 데이터 송신 회로들 (416, 416') 에 제어 신호들을 공급한다. 제어 신호들은, 예를 들어 데이터 플로우의 방향, 즉 메모리 디바이스들 (412, 412') 로 또는 메모리 디바이스들 (412, 412') 로부터의 데이터 흐름을 나타낸다. 제어 회로 (430, 430') 는 어드레스 디코딩에 기초하여 추가적인 칩-선택 신호들 또는 출력 인에이블 신호들을 생성할 수도 있다. 제어 회로 (430, 430') 로서 이용될 수 있는 회로들의 예들은 미국 특허 제 7,289,386 호 및 제 7,532,537 호에 의해 더욱 상세히 설명되며, 이 문헌들은 전체가 참조로서 여기에 포함된다.
특정 실시형태들에 있어서, 적어도 하나의 메모리 모듈 (402, 402') 은 하나 이상의 PCB들 (410, 410') 상에, 또는 하나 이상의 PCB들 (410, 410') 내에, 또는 하나 이상의 PCB들 (410, 410') 의 상부 및 내부에 실장되는 복수의 데이터 송신 회로들 (416, 416') 을 포함한다. 복수의 데이터 송신 회로들 (416, 416') 은 (예컨대, 라인들 (432, 432') 을 통해) 제어 회로 (430, 430') 에 동작 가능하게 커플링되며, 메모리 모듈 (402, 402') 을 컴퓨터 시스템에 동작 가능하게 커플링할 시, (예컨대, 데이터 라인들 (450, 450') 을 통해) 시스템 메모리 제어기 (420, 420') 에 동작 가능하게 커플링되도록 구성된다. 특정 실시형태들에 있어서, 이러한 데이터 송신 회로들 (416, 416') 은 "부하-감소 회로들" 또는 "부하-감소 스위칭 회로들"이라고 지칭될 수 있다. 여기서 사용되는 바와 같이, "부하-감소" 또는 "부하-감소 스위칭"이라는 용어들은, 메모리 모듈 (402, 402') 에 동작 가능하게 커플링될 때 시스템 메모리 제어기 (420, 420') 에 의해 보여지는 부하를 감소시키도록 하는 데이터 송신 회로들 (416, 416') 의 사용을 지칭한다. 특정 실시형태들에 있어서, 도 3a 에 개략적으로 도시된 바와 같이, 메모리 모듈 (402) 은 n 개의 데이터 송신 회로들 (416) 을 포함하며, 여기서 n 은 메모리 모듈 (410) 의 랭크 당 메모리 디바이스들의 수이다. 예를 들어, 도 3a 에 개략적으로 도시된 바와 같이, 메모리 모듈 (410) 의 메모리 디바이스들 (412) 은 4 개 랭크들의 n 개의 메모리 디바이스들 각각에 배열되며, 메모리 모듈 (410) 은 적어도 제 1 데이터 송신 회로 (4161) 및 제 2 데이터 송신 회로 (4162) 를 포함한다. 그러한 특정 실시형태들의 제 1 데이터 송신 회로 (4161) 는 각 랭크의 적어도 하나의 메모리 디바이스 (412)(예컨대, 메모리 디바이스들 (412A1, 412B1, 412C1, 412D1)) 에 동작 가능하게 커플링된다. 그러한 특정 실시형태들의 제 2 데이터 송신 회로 (4162) 는 각 랭크의 적어도 하나의 메모리 디바이스 (412)(예컨대, 메모리 디바이스들 (412A2, 412B2, 412C2, 412D2)) 에 동작 가능하게 커플링된다. 특정 실시형태들에 있어서, 도 3b 에 개략적으로 도시된 바와 같이, 메모리 모듈 (402') 은 n/2 개의 데이터 송신 회로들 (416') 을 포함하며, 여기서 n 은 메모리 모듈 (410') 의 랭크 당 메모리 디바이스들의 수이다. 예를 들어, 도 3b 에 개략적으로 도시된 바와 같이, 메모리 모듈 (410') 의 메모리 디바이스들 (412') 은 4 개 랭크들의 n 개의 메모리 디바이스들 각각에 배열되며, 메모리 모듈 (410') 은 적어도 제 1 데이터 송신 회로 (416'1) 및 제 2 데이터 송신 회로 (416'2) 를 포함한다. 그러한 특정 실시형태들의 제 1 데이터 송신 회로 (416'1) 는 각 랭크의 적어도 2 개의 메모리 디바이스들 (412')(예컨대, 메모리 디바이스들 (412'A1, 412'A2, 412'B1, 412'B2, 412'C1, 412'C2, 412'D1, 412'D2) 에 동작 가능하게 커플링된다. 그러한 특정 실시형태들의 제 2 데이터 송신 회로 (416'2) 는 각 랭크의 적어도 2 개의 메모리 디바이스들 (412')(예컨대, 메모리 디바이스들 (412'A3, 412'A4, 412'B3, 412'B4, 412'C3, 412'C4, 412'D3, 412'D4) 에 동작 가능하게 커플링된다.
특정 실시형태들에 있어서, 적어도 하나의 데이터 송신 회로 (416, 416') 는 2 개 이상의 메모리 디바이스들 (412, 412') 사이에서 선택적으로 스위칭하여, 적어도 하나의 선택된 메모리 디바이스 (412, 412') 를 시스템 메모리 제어기 (420, 420') 에 동작 가능하게 커플링한다 (예컨대, 데이터 송신 회로 (416, 416') 는 시스템 메모리 제어기 (420, 420') 와 적어도 하나의 선택된 메모리 디바이스 (412, 412') 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다). 이러한 특정 실시형태들에 있어서, 적어도 하나의 데이터 송신 회로 (416, 416') 는 2 개의 선택된 메모리 디바이스들을 시스템 메모리 제어기 (420, 420') 에 선택적으로 동작 가능하게 커플링한다. 예를 들어, 도 3a 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (4161) 는 선택된 메모리 디바이스들 (412A1, 412C1) 또는 선택된 메모리 디바이스들 (412B1, 412D1) 과 시스템 메모리 제어기 (420) 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하며, 제 2 데이터 송신 회로 (4162) 는 선택된 메모리 디바이스들 (412A2, 412C2) 또는 선택된 메모리 디바이스들 (412B2, 412D2) 과 시스템 메모리 제어기 (420) 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다. 반대로, 데이터 송신 회로들 (416) 을 갖지 않는 종래의 메모리 모듈에서, 2 개 이상의 메모리 디바이스들 (412)(예컨대, 메모리 디바이스들 (412A1, 412B1, 412C1, 412D1)) 은 시스템 메모리 제어기 (420) 에 동시에 동작 가능하게 커플링된다. 특정 실시형태들의 데이터 송신 회로 (416) 는 데이터 송신 회로 (416) 에 대응하는 메모리 디바이스들 (412) 과 메모리 제어기 (420) 사이의 데이터 신호들을 양방향으로 버퍼링한다. 다른 예를 들면, 도 3b 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (416'1) 는 선택된 메모리 디바이스들 (412'A1, 412'C1) 또는 선택된 메모리 디바이스들 (412'B1, 412'D1) 및 선택된 메모리 디바이스들 (412'A2, 412'C2) 또는 선택된 메모리 디바이스들 (412'B2, 412'D2) 과 시스템 메모리 제어기 (420') 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하며, 제 2 데이터 송신 회로 (416'2) 는 선택된 메모리 디바이스들 (412'A3, 412'C3) 또는 선택된 메모리 디바이스들 (412'B3, 412'D3) 및 선택된 메모리 디바이스들 (412'A4, 412'C4) 또는 선택된 메모리 디바이스들 (412'B4, 412'D4) 과 시스템 메모리 제어기 (420') 사이에서의 데이터 송신을 선택적으로 허용 또는 금지함으로써 모듈 제어 신호들에 응답하도록 구성 가능하다.
특정 실시형태들에 있어서, 데이터 송신 회로들 (416, 416') 중 2 개 이상의 데이터 송신 회로들은 서로 분리된 대응하는 위치들에 있는 적어도 PCB (410, 410') 에 기계적으로 커플링된다. 예를 들어, 도 3a 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (4161) 및 제 2 데이터 송신 회로 (4162) 는 서로 분리된 대응하는 위치들에 있다(예컨대, 제 1 데이터 송신 회로 (4161) 를 포함하는 패키지는 제 2 데이터 송신 회로 (4162) 를 포함하는 패키지의 위치로부터 이격된 위치에 있다). 다른 예를 들면, 도 3b 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (416'1) 및 제 2 데이터 송신 회로 (416'2) 는 서로 분리된 대응하는 위치들에 있다(예컨대, 제 1 데이터 송신 회로 (416'1) 를 포함하는 패키지는 제 2 데이터 송신 회로 (416'2) 를 포함하는 패키지의 위치로부터 이격된 위치에 있다). 특정 실시형태들에 있어서, 2 개 이상의 데이터 송신 회로들 (416, 416') 은 메모리 모듈 (402, 402') 의 PCB (410, 410') 의 표면 전체에 걸쳐 분배된다. 특정 실시형태들에 있어서, 2 개 이상의 데이터 송신 회로들 (416, 416') 의 대응하는 위치들 (예컨대, 도 3a 의 제 1 데이터 송신 회로 (4161) 및 제 2 데이터 송신 회로 (4162) 또는 도 3b 의 제 1 데이터 송신 회로 (416'1) 및 제 2 데이터 송신 회로 (416'2)) 는 적어도 하나의 PCB (410, 410') 의 에지 (411, 411') 상에 있어, 데이터 송신 회로 (416, 416') 는, 실질적으로, 그 데이터 송신 회로 (416, 416') 가 동작 가능하게 커플링된 적어도 2 개의 메모리 디바이스들 (412, 412') 중 적어도 일부와 에지 (411, 411') 사이에 위치하게 된다. 예를 들어, 도 3a 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (4161) 는, 실질적으로, 그 제 1 데이터 송신 회로 (4161) 가 동작 가능하게 커플링된 메모리 디바이스들 (412A1, 412B1, 412C1, 412D1) 과 에지 (411) 사이에 위치하며, 제 2 데이터 송신 회로 (4162) 는, 실질적으로, 그 제 1 데이터 송신 회로 (4161) 가 동작 가능하게 커플링된 메모리 디바이스들 (412A2, 412B2, 412C2, 412D2) 과 에지 (411) 사이에 위치한다. 다른 예를 들면, 도 3b 에 개략적으로 도시된 바와 같이, 제 1 데이터 송신 회로 (416'1) 는, 실질적으로, 그 제 1 데이터 송신 회로 (416'1) 가 동작 가능하게 커플링된 메모리 디바이스들 (412'A1, 412'A2, 412'B1, 412'B2, 412'C1, 412'C2, 412'D1, 412'D2)) 과 에지 (411) 사이에 위치하며, 제 2 데이터 송신 회로 (416'2) 는, 실질적으로, 그 제 2 데이터 송신 회로 (416'2) 가 동작 가능하게 커플링된 메모리 디바이스들 (412'A3, 412'A4, 412'B3, 412'B4, 412'C3, 412'C4, 412'D3, 412'D4)) 과 에지 (411') 사이에 위치한다.
도 3c 및 도 3d 는 여기서 설명된 특정 실시형태들에 따른 데이터 송신 회로들 (416') 의 위치지정을 설명한다. 특정 실시형태들에 있어서, 데이터 송신 회로들 (416') 중 적어도 하나의 데이터 송신 회로의 위치는, 전반적으로, 데이터 송신 회로 (416') 가 동작 가능하게 커플링된 메모리 디바이스들 (412') 중 하나 이상과 정렬된다. 예를 들어, 데이터 송신 회로들 (416') 중 하나 이상의 데이터 송신 회로 및 그것이 동작 가능하게 커플링된 메모리 디바이스들 (412') 은 PCB (410') 의 에지 (411') 에 실질적으로 수직인 라인을 전반적으로 따라 배치될 수 있다. 특정 실시형태들에 있어서, 데이터 송신 회로들 (416') 중 적어도 하나의 데이터 송신 회로의 위치는 데이터 송신 회로 (416') 가 동작 가능하게 커플링된 메모리 디바이스들 (412') 중 하나 이상의 메모리 디바이스의 위치들에 의해 정의된 라인으로부터 전반적으로 오프셋된다. 예를 들어, 도 3c 및 도 3d 에 도시된 바와 같이, 데이터 송신 회로 (416') 에 동작 가능하게 커플링된 메모리 디바이스들 (412') 은 PCB (410') 의 에지 (411') 에 실질적으로 수직한 라인을 따라 배치될 수 있고, 데이터 송신 회로 (416') 는 이 라인으로부터 PCB (410') 의 에지 (411') 를 전반적으로 따르는 방향으로 전반적으로 오프셋될 수 있다. 이러한 특정 실시형태들에 있어서, 데이터 송신 회로들 (416') 은, 메모리 모듈 (400') 의 희망 사이즈를 유지시키면서 대응 메모리 디바이스들 (412') 과 에지 (411') 사이를 피팅시킬 정도로 폭 및 너비가 충분히 작다(예컨대, 2.5 mm by 7.5 mm). 분리된 데이터 송신 회로들 (416') 의 다른 위치들 및 사이즈들도 여기서 설명된 특정 실시형태들과 호환 가능하다. 예를 들어, 특정 실시형태들에 있어서, 데이터 송신 회로들 (416, 416') 중 하나 이상은 2 개 이상의 메모리 디바이스들 (412, 412') 사이에 배치될 수 있으며, 또는 에지 (411', 411) 와 하나 이상의 데이터 송신 회로들 (416, 416') 사이의 하나 이상의 메모리 디바이스들 (412, 412') 과 함께 에지 (411, 411') 로부터 멀리 이격될 수 있다.
특정 실시형태들에 있어서, 데이터 송신 회로 (416) 는 바이트-와이즈 (byte-wise) 버퍼를 포함하거나 또는 그처럼 기능한다. 이러한 특정 실시형태들에 있어서, 하나 이상의 데이터 송신 회로들 (416) 각각은 그 데이터 송신 회로 (416) 가 동작 가능하게 커플링된 랭크 당 관련 메모리 디바이스들 (412) 의 비트 폭들과 동일한 비트 폭을 갖는다. 예를 들어, (전반적으로 도 3a 에 대응하는) 도 4a 에 개략적으로 도시된 바와 같이, 데이터 송신 회로 (416) 는 랭크 당 단일 메모리 디바이스 (412) 에 동작 가능하게 커플링될 수 있고, 데이터 송신 회로 (416) 가 동작 가능하게 커플링된 랭크 당 데이터 송신 회로 (416) 및 메모리 디바이스 (412) 양자 모두는 각각 동일한 비트 폭 (예컨대, 4 비트, 8 비트, 또는 16 비트) 을 가질 수 있다. 도 4a 의 데이터 송신 회로 (416) 는 8 비트의 비트 폭을 가지며, 시스템 메모리 제어기 (420) 로부터 데이터 비트 0-7 을 수신하고, 제어 회로 (430) 로부터의 모듈 제어 신호들에 응답하여 그 데이터 비트 0-7 을 선택된 메모리 디바이스들로 선택적으로 송신한다. 마찬가지로, 특정 실시형태들의 데이터 송신 회로들 (416') 은, 제어 회로 (430') 로부터의 모듈 제어 신호들에 응답하여, 데이터 송신 회로들 (416') 이 동작 가능하게 커플링된 관련 메모리 디바이스들 (412'A, 412'B, 412'C, 412'D) 에 대한 바이트-와이즈 버퍼로서 기능할 수 있다.
다른 특정 실시형태들에 있어서, 메모리 디바이스들 (412) 중 하나 이상의 메모리 디바이스의 비트 폭들은 그들이 접속되는 하나 이상의 데이터 회로들 (416) 의 비트 폭들과는 상이할 수도 있다. 예를 들어, (도 3b 에 전반적으로 대응하는) 도 4b 에 개략적으로 도시된 바와 같이, 데이터 송신 회로들 (416) 은 제 1 비트 폭 (예컨대, 8 비트의 비트 폭) 을 가질 수도 있고, 메모리 디바이스들 (412) 은 제 1 비트 폭보다 작은 제 2 비트 폭 (예컨대, 제 1 비트 폭의 절반, 또는 4 비트의 비트 폭) 을 가질 수도 있으며, 각각의 데이터 송신 회로 (416) 는 랭크 당 다수의 메모리 디바이스들 (412)(예컨대, 각 랭크 당 2 개의 메모리 디바이스들 (412)) 에 동작 가능하게 커플링된다. 이러한 특정 실시형태들에 있어서, 회로 (416) 에 접속된 랭크 당 다수의 메모리 디바이스들 (412) 의 총 비트 폭은 회로 (416) 의 비트 폭 (예컨대, 4 비트, 8 비트, 또는 16 비트) 과 같다. 도 4b 의 데이터 송신 회로 (416) 는 8 비트의 총 비트 폭을 가지며, 시스템 메모리 제어기 (420) 로부터 데이터 비트 0-7을 수신하고, 제어 회로 (430) 로부터의 모듈 제어 신호들에 응답하여, 데이터 비트 0-3 을 제 1 메모리 디바이스 (412A1, 412B1, 412C1, 412D1) 로, 데이터 비트 4-7을 제 2 메모리 디바이스들 (412A2, 412B2, 412C2, 412D2) 로 선택적으로 송신한다. 마찬가지로, 특정 실시형태들의 데이터 송신 회로들 (416') 은, 제어 회로 (430') 로부터의 모듈 제어 신호들에 응답하여, 데이터 송신 회로들 (416') 이 동작 가능하게 커플링된 관련 메모리 디바이스들 (412'A1, 412'A2, 412'B1, 412'B2, 412'C1, 412'C2, 412'D1, 412'D2) 의 것들과는 상이한 비트 폭들로 기능할 수 있다.
특정 실시형태들에 있어서, (예컨대, 도 4a 및 도 4b 의 예들에 도시된 바와 같이) "바이트-와이즈" 버퍼를 포함하거나 그처럼 작용하는 데이터 송신 회로 (416) 를 가짐으로써, 데이터 신호들은 동기 클록과 동기적이다. 또한, 메모리 모듈 (400) 이 하나 이상의 특성들 (예컨대, 온도, 전압, 제조 파라미터들) 에 있어서의 변화를 겪는 그러한 특정 실시형태들에 대해, 메모리 모듈 (400) 은 바이트-와이드 버퍼링을 이용하지 않는, 다른 구성들에 비해 적은 수의 콤포넌트들의 (예컨대, 8 비트 메모리 디바이스들의 4 개의 랭크들 및 2 개의 4-비트 버퍼들을 구비하는) 회로를 최적화하도록 설계될 수 있다. 특정 실시형태들에 있어서, 데이터 송신 회로들 (416) 은 데이터가 섹션들에서 정의되는 비트 슬라이싱에 사용된다. 예를 들면, 데이터를 64-비트-폭 (예컨대, [63:0]) 으로 정의하는 것이 아니라, 데이터는 16-비트-폭 섹션들 (예컨대, [15:0], [31:16], [47:32], [63:48]) 에서 정의되거나 슬라이싱될 수 있다. 이러한 특정 실시형태들에서, 모든 비트들이 함께 그룹화되는 것은 아니며, 모든 비트들이 동일한 동작을 생성하는 것은 아니다(예를 들어, 로직- 및/또는 타임-와이즈).
본 개시물의 실시형태에 따른 데이터 송신 회로들 (416) 중 하나 이상은 랭크들 A, B, C, D 각각에서 하나 이상의 메모리 디바이스들 (412) 에 접속된 데이터 라인들 (452) 중 대응하는 하나 이상의 라인들에 동작 가능하게 커플링된다. 예를 들어, 특정 실시형태들에 있어서, 각각의 데이터 송신 회로 (416) 는 랭크들 각각에서 하나의 대응하는 메모리 디바이스 (예컨대, 도 3a 에 도시된 메모리 디바이스들 (204A, 204B, 204C, 204D)) 에 접속된 하나 이상의 데이터 라인들 (452) 에 접속된다. 따라서, 각각의 데이터 라인 (450, 452) 은 데이터를 시스템 메모리 제어기 (420) 로부터 데이터 송신 회로들 (416) 을 통과하여 데이터 송신 회로들 (416) 에 접속된 메모리 디바이스들 (204A, 204B, 204C, 204D) 로 전달할 수 있다. 메모리 제어기 (420) 및 메모리 디바이스들 (412) 이 메모리 제어기 (420) 및 메모리 디바이스들 (412) 로 및 그들로부터 각각의 데이터 비트를 직접 드라이빙하는 대신, 메모리 제어기 (420) 및 메모리 디바이스들 (412) 로 및 그들로부터 각각의 데이터 비트를 드라이빙하는 데에 특정 실시형태들의 데이터 송신 회로들 (416) 이 사용된다. 특히, 하기에 더욱 상세히 설명되는 바와 같이, 특정 실시형태들의 각 데이터 송신 회로 (416) 의 한쪽 측면은 (예컨대, 데이터 라인들 (452) 을 통해) 각각의 랭크에서의 메모리 디바이스 (412) 에 동작 가능하게 커플링되고, 데이터 송신 회로 (416) 의 다른 쪽 측면은 메모리 제어기 (420) 의 대응하는 데이터 라인 (450) 에 동작 가능하게 커플링된다.
(예컨대, 쓰기 동작 동안) 시스템 메모리 제어기 (420) 에 의해 보이는 메모리 디바이스 부하들을 감소시키기 위해, 특정 실시형태들의 데이터 송신 회로 (416) 는, 유리하게는, 시스템 메모리 제어기 (420) 에 의해 단일 메모리 부하로서 인식되도록 구성된다. 이 유리한 결과는, 바람직하게는, 특정 실시형태들에 있어서, 인에이블링된 메모리 디바이스들 (412)(예컨대, 데이터가 쓰여진 1 개, 2 개 또는 더 많은 메모리 디바이스들 (412)) 만을 메모리 제어기 (420) 에 전기적으로 커플링하고 다른 메모리 디바이스들 (412)(예컨대, 데이터가 쓰여지지 않은 1 개, 2 개, 또는 더 많은 메모리 디바이스들 (412)) 을 메모리 제어기 (420) 로부터 전기적으로 분리시키는 데이터 송신 회로들 (416) 을 사용함으로써 성취된다. 따라서, 데이터가 메모리 모듈 (400) 의 랭크에서 단일 메모리 디바이스 (412) 에 쓰여질 쓰기 동작 동안, 시스템 메모리 제어기 (420) 로부터의 각각의 데이터 비트는, 데이터 송신 회로 (416) 가 동작 가능하게 커플링된 4 개의 메모리 디바이스들 (412A, 412B, 412C, 412D) 모두의 부하들을 동시에 보는 대신, 데이터 송신 회로들 (416) 중 하나의 회로에 의해 제시되는, 메모리 모듈 (400) 로부터의 단일 부하를 본다. 도 3의 예에서, 데이터가 2 개의 랭크들의 2 개의 메모리 디바이스 (412)(예컨대, 메모리 디바이스들 (412A, 412C) 또는 메모리 디바이스들 (412B, 412D)) 에 기록되는 쓰기 동작 동안, 시스템 메모리 제어기 (420) 로부터의 각각의 데이터 비트는, 데이터 송신 회로 (416) 가 동작 가능하게 커플링되는 4 개의 모든 메모리 디바이스들 (412A, 412B, 412C, 412D) 의 부하들을 동시에 보는 대신, 데이터 송신 회로들 (416) 중 하나에 의해 제공되는, 메모리 모듈 (402) 로부터의 단일 부하를 본다. 표준 JEDEC 4-랭크 DIMM 구성 (도 2a 및 도 2b 참조) 에 비해, 특정 실시형태들의 메모리 시스템 (402) 은 4 의 인자에 의해 시스템 메모리 제어기 (420) 상의 부하를 감소시킬 수도 있다.
도 5 는 여기서 설명되는 특정 실시형태들과 호한 가능한 예시적인 데이터 송신 회로 (416) 를 개략적으로 도시한다. 일 실시형태에서, 데이터 송신 회로들 (416) 은, 다른 콤포넌트들 중에서도 특히, 하나 이상의 버퍼들, 하나 이상의 스위치들, 및 하나 이상의 멀티플렉서들을 포함할 수도 있는 데이터 송신 회로 (416) 의 다양한 콤포넌트들을 제어하는 데 사용되는 제어 논리 회로 (502) 를 포함한다. 도 5 의 도시된 실시형태는 1-비트 폭이며, 메모리 제어기 (420) 와 메모리 디바이스들 (412) 사이에서 단일 데이터 라인 (518) 을 스위칭한다. 다른 실시형태들에서, 데이터 송신 회로 (416) 는 다중 비트 폭, 예를 들어 8 비트일 수도 있고, 대응하는 수의 데이터 라인들 (518) 을 스위칭할 수도 있다. 다중 비트 폭의 실시형태에서, 제어 논리 회로 (502) 는 다중 비트들 전체에 공유될 수도 있다.
메모리 디바이스들 (412) 을 시스템 메모리 제어기 (420) 로부터 분리시키는 부분으로서, 일 실시형태에서, 데이터 송신 회로들 (416) 은 쓰기 데이터를 "드라이빙"하고 판독 데이터를 "병합"하는 것을 고려한다. 도 5 에 도시된 동작 실시형태에서, 쓰기 동작 시, 데이터 라인 (518) 을 통해 데이터 송신 회로 (416) 에 입력되는 데이터는, 바람직하게는 쓰기 버퍼 (503) 를 통과한 후, 경로 A 및 경로 B 라고 라벨링된 2 개의 데이터 경로들 내로 드라이빙된다. 메모리 디바이스들 (412) 의 랭크들은 마찬가지로 경로 A 와 관련된 하나의 그룹 및 경로 B 와 관련된 하나의 그룹을 갖는 2 개의 그룹들로 분할된다. 도 3a 에 도시된 바와 같이, 랭크 A 및 랭크 C 는 제 1 그룹에 있고, 랭크 B 및 랭크 D 는 제 2 그룹에 있다. 이에 따라, 랭크 A 및 랭크 C 의 메모리 디바이스들 (412A, 412C) 은 2 개의 데이터 경로들 중 제 1 데이터 경로에 의해 데이터 송신 회로들 (416) 에 접속되고, 랭크 B 및 랭크 D 의 메모리 디바이스들 (412B, 412D) 은 2 개의 데이터 경로들 중 제 2 데이터 경로에 의해 데이터 송신 회로들 (416) 에 접속된다. 다른 실시형태들에서, 쓰기 데이터의 드라이빙 및 판독 데이터의 병합은 2 개를 초과하는 데이터 경로들 전체에서 수행될 수도 있다.
공지된 바와 같이, CAS (Column Address Strobe) 레이턴시는 메모리 제어기 (420) 가 메모리 모듈들 (402) 에게 선택된 랭크 또는 로우에서의 특정 컬럼에 액세스할 것을 통지하는 순간과 그 특정 컬럼에 대한 또는 그 특정 컬럼으로부터의 데이터가 그 선택된 랭크 또는 로우의 출력 핀들 상에 있는 순간 사이에 경과하는 지연 시간이다. 레이턴시는 메모리 모듈에 의해 데이터 송신 회로들 (416) 의 동작을 제어하는 데 사용될 수도 있다. 레이턴시 동안, 어드레스 및 제어 신호들은, 메모리 제어기 (420) 로부터 (예컨대, 라인들 (432) 을 통해) 제어 논리 회로 (502) 로 전송되는 제어 신호들을 생성하고, 그 후에 데이터 송신 회로들 (416) 의 콤포넌트들의 동작을 제어하는 제어 회로 (430) 로 전달된다.
쓰기 동작의 경우, CAS 레이턴시 동안, 제어 회로 (430) 는, 일 실시형태에서, 각각의 데이터 송신 회로 (416) 의 제어 논리 회로 (502) 로 인에이블 제어 신호들을 제공하며, 그에 의해 제어 논리 회로 (502) 는 데이터를 인도할 경로 A 또는 경로 B를 선택한다. 따라서, 제어 논리 회로 (502) 가 예를 들어 "인에이블 A" 신호를 수신할 때, 경로 A 에서의 제 1 트라이스테이트 버퍼 (504) 가 인에이블링되고 그것의 출력 상의 데이터 값을 능동적으로 드라이빙하는 반면, 경로 B 에서의 제 2 트라이스테이트 버퍼 (506) 는 고 임피던스 조건에서 그의 출력으로 디스에이블링된다. 이 상태에서, 데이터 송신 회로 (416) 는 데이터가 경로 A 를 따라 제 1 단말 Y1 로 향하게 하는데, 제 1 단말 Y1 은 오로지 제 1 그룹의 메모리 디바이스들 (412), 예컨대 랭크 A 및 C 의 디바이스들에 접속되고, 그들과만 통신한다. 유사하게, "인에이블 B" 신호가 수신되면, 제 1 트라이스테이트(504) 는 경로 A 를 개방하고, 제 2 트라이스테이트(506) 는 경로 B 를 폐쇄하여 데이터가 제 2 단말 Y2 로 향하게 하는데, 이 제 2 단말 Y2 는 오로지 제 2 그룹의 메모리 디바이스들 (412), 예컨대 랭크 B 및 D 의 디바이스들에 접속되고, 그들과만 통신한다.
판독 동작의 경우, 데이터 송신 회로 (416) 는 멀티플렉싱 회로로서 동작한다. 도 5 의 도시된 실시형태에서, 예를 들어, 랭크의 메모리 디바이스들 (412) 로부터 판독된 데이터 신호들은 데이터 송신 회로 (416) 의 제 1 또는 제 2 단말들 Y1, Y2에서 수신된다. 데이터 신호들은, 출력으로 라우팅할 하나의 데이터 신호를 선택하는 멀티플렉서(508) 로 공급된다. 제어 논리 회로 (502) 는 적절한 데이터 신호를 선택하도록 하는 선택 신호를 생성하고, 선택된 데이터 신호는, 바람직하게는 판독 버퍼 (509) 를 통과한 후, 단일 데이터 라인 (518) 을 따라 시스템 메모리 제어기 (420) 로 송신된다. 판독 버퍼 (509) 는 판독 동작들 동안 제어 논리 회로 (502) 에 의해 인에이블링되는 트라이스테이트 버퍼일 수도 있다. 다른 실시형태에서, 멀티플렉서 (508) 및 판독 버퍼 (509) 는 일 콤포넌트에서 결합될 수도 있다. 또 다른 실시형태에서, 멀티플렉서 (508) 및 판독 버퍼 (509) 의 동작들은 2 개의 트라이스테이트 버퍼들, 즉 Y1 로부터의 값을 데이터 라인 (518) 으로 인에이블링하는 하나의 트라이스테이트 버퍼 및 Y2 로부터의 값을 데이터 라인 (518) 으로 인에이블링하는 다른 트라이스테이트 버퍼를 통해 분리될 수도 있다.
데이터 송신 회로들 (416) 은 쓰기 버퍼 (503) 및 판독 버퍼 (509) 로부터 데이터 라인들 (518) 상에 부하를 제공한다. 쓰기 버퍼 (503) 는 메모리 디바이스들 (412) 중 하나의 메모리 디바이스 상의 입력 버퍼와 비슷하며, 판독 버퍼 (509) 는 메모리 디바이스들 (412) 중 하나의 메모리 디바이스 상의 출력 버퍼와 비슷하다. 따라서, 데이터 송신 회로들 (416) 은 메모리 디바이스들 (412) 중 하나가 제공할 부하와 실질적으로 동일한 부하를 메모리 제어기 (420) 로 제공한다. 유사하게, 데이터 송신 회로들 (416) 은 멀티플렉서 (508) 와 (제 1 단말 Y1 상의) 제 1 트라이스테이트 버퍼 (504) 및 (제 2 단말 Y2 상의) 제 2 트라이스테이트 버퍼 (506) 로부터의 부하를 제 1 및 제 2 단말들 Y1, Y2 상에 제공한다. 멀티플렉서 (508) 는 메모리 제어기 (420) 에 대해 입력 버퍼로의 로딩과 비슷하며, 제 1 및 제 2 트라이스테이트 버퍼들 (504, 506) 은 각각 메모리 제어기 (420) 상의 출력 버퍼와 비슷하다. 따라서, 데이터 송신 회로들 (416) 은 메모리 제어기 (420) 가 제공할 부하와 실질적으로 동일한 부하를 메모리 디바이스들 (412) 로 제공한다.
또한, 데이터 송신 회로들 (416) 은 메모리 제어기 (420) 와 메모리 디바이스들 (412) 사이를 통과하는 데이터 신호들의 품질을 개선하도록 동작한다. 데이터 송신 회로들 (416) 을 갖지 않는 경우, 데이터 신호들의 파형들은 소스와 싱크 사이에서 실질적으로 열화되거나 또는 바람직한 형상으로부터 왜곡될 수도 있다. 예를 들어, 신호 품질은 손실되는 송신 라인 특성들, 송신 라인 세그먼트들의 특성들 사이의 불일치, 신호 누화, 또는 전기적 잡음에 의해 열화될 수도 있다. 그러나, 판독 지시 시, 판독 버퍼 (509) 는 메모리 디바이스들 (412) 로부터의 신호들을 재생하여, 바람직한 신호 파형 형상들을 복원한다. 유사하게, 쓰기 지시 시, 제 1 트라이스테이트 버퍼 (504) 및 제 2 트라이스테이트 버퍼 (506) 는 메모리 제어기 (420) 로부터의 신호들을 재생하여, 바람직한 신호 파형 형상들을 복원한다.
도 3a 를 다시 참조하면, 메모리 제어기 (420) 가 판독 또는 쓰기 동작들을 실행할 때, 각각의 특정 동작들은 특정 메모리 모듈 (402) 의 랭크들 A, B, C 및 D 중 특정한 하나에 타깃화된다. 메모리 모듈들 (402) 중 구체적으로 타깃화된 메모리 모듈 상의 데이터 송신 회로 (416) 는 양방향 리피터/멀티플렉서로서 기능하여, 시스템 메모리 제어기 (420) 로부터 메모리 디바이스들 (412) 로 접속할 때의 데이터 신호를 드라이빙하게 한다. 나머지 메모리 모듈들 (402) 상의 다른 데이터 송신 회로들 (416) 은 특정 동작을 위해 디스에이블링된다. 예를 들어, 데이터 송신 회로 (416) 내로 진입하는 데이터 라인 (518) 상에서 입력되는 데이터 신호는 어떤 메모리 디바이스들이 활성화되고 인에이블링되는지에 따라 메모리 디바이스들 (412A, 412C) 또는 메모리 디바이스들 (412B, 412C) 로 드라이빙된다. 그 후, 데이터 송신 회로 (416) 는 신호를 메모리 디바이스들 (412A, 412B, 412C, 412D) 로부터 시스템 메모리 제어기 (420) 로 멀티플렉싱한다. 데이터 송신 회로들 (416) 은 각각, 예를 들어 니블-와이드 데이터 경로 또는 바이트-와이드 데이터 경로를 제어할 수도 있다. 전술된 바와 같이, 각각의 모듈 (402) 과 관련된 데이터 송신 회로들 (416) 은 데이터 판독 신호들을 병합하고 데이터 쓰기 신호들을 드라이빙하여, 시스템 메모리 제어기 (420) 와 타깃화된 또는 선택된 메모리 디바이스들 (412) 사이에서의 적절한 데이터 경로들을 인에이블링시키도록 동작 가능하다. 따라서, 메모리 제어기 (420) 는, 4 개의 4-랭크 메모리 모듈들이 있는 경우, 16 개의 메모리 디바이스 부하들 대신, 4 개의 부하 감소 스위칭 회로 부하들을 본다. 메모리 제어기 (420) 상의 감소된 부하는, 예를 들어 도 1a, 도 1b 및 도 2a 내지 도 2d 를 참조하여 전술된 종래의 시스템들에 비해 성능을 강화하고 메모리 시스템의 전력 요건들을 감소시킨다.
데이터 송신 회로 (416) 를 사용하는 메모리 모듈의 동작은, 메모리 모듈 (402) 의 신호들의 예시적인 타이밍 도인 도 6 을 참조하여 더 이해될 수도 있다. 타이밍 예는 제 1 내지 제 8 시간 주기들 (601-608) 을 포함한다. 메모리 디바이스들 (404) 이 동기 메모리들일 때, 각각의 시간 주기들 (601-608) 은 메모리 디바이스들 (404) 의 1 클록 사이클에 대응할 수도 있다.
제 1, 제 2, 및 제 3 시간 주기들 (601-603) 은 데이터가 메모리 제어기 (401) 로부터 메모리 모듈 (402) 로 전달되는 쓰기 동작들을 도시한다. 제 4 시간 주기 (604) 는 쓰기 동작들과 후속하는 판독 동작들 사이의 과도기이다. 타이밍 도는 데이터 송신 회로들 (416) 의 제 1 단말들 Y1 에 접속된 제 1 그룹의 메모리 디바이스들 (412A, 412C) 로의 쓰기 동작 및 데이터 송신 회로들 (416) 의 제 2 단말들 Y2 에 접속된 제 2 그룹의 메모리 디바이스들 (412B, 412D) 로의 쓰기 동작을 도시한다. 전술된 CAS 레이턴시를 고려하여, 각각의 쓰기 동작은 파이프라인 방식으로 2 개의 시간 주기들에 걸쳐서 연장된다.
제 1 그룹의 메모리 디바이스들 (412A, 412C) 로의 쓰기는 시스템 어드레스 및 제어 신호들 (440) 이 메모리 제어기 (420) 로부터 모듈 제어기 (430) 로 전달되는 때인 제 1 시간 주기 (601) 에서 나타난다. 제어 회로 (430) 는 어드레스 및 제어 신호들 (440) 을 평가하여, 데이터가 제 1 그룹의 메모리 디바이스들 (412A, 412C) 에 기록될 것이라 결정한다. 제 2 시간 주기 (602) 동안, 제어 회로 (430) 는 제어 논리 회로 (502) 에 제어 신호들을 공급하여, 제 1 트라이스테이트 버퍼 (504) 를 인에이블링하고, 제 2 트라이스테이트 버퍼 (506) 및 판독 버퍼 (509) 를 디스에이블링한다. 따라서, 제 2 시간 주기 (602) 동안, 데이터 비트들은 데이터 라인들 (518) 로부터 제 1 단말 Y1 및 메모리 디바이스들 (412A, 412C) 로 전달된다.
유사하게, 제 2 그룹의 메모리 디바이스들 (412A, 412C) 로의 쓰기는, 시스템 어드레스 및 제어 신호들 (440) 이 메모리 제어기 (420) 로부터 모듈 제어기 (430) 로 전달되는 때인 제 2 시간 주기 (602) 에서 나타난다. 제어 회로 (430) 는 어드레스 및 제어 신호들 (440) 을 평가하여, 데이터가 제 2 그룹의 메모리 디바이스들 (412B, 412D) 에 기록될 것이라 결정한다. 제 3 시간 주기 (603) 동안, 제어 회로 (430) 는 제어 신호들을 제어 논리 회로 (502) 에 공급하여, 제 2 트라이스테이트 버퍼 (506) 를 인에이블링하고, 제 1 트라이스테이트 버퍼 (504) 및 판독 버퍼 (509) 를 디스에이블링한다. 따라서, 제 3 시간 주기 (603) 동안, 데이터 비트들은 데이터 라인들 (518) 로부터 제 2 단말 Y2 및 메모리 디바이스들 (412B, 412D) 로 전달된다.
제 5, 제 6, 제 7 및 제 8 시간 주기들 (605-608) 은 데이터가 메모리 모듈 (402) 로부터 메모리 제어기 (420) 로 전달되는 판독 동작을 도시한다. 타이밍 도는 데이터 송신 회로들 (416) 의 제 1 단말들 Y1 에 접속된 제 1 그룹의 메모리 디바이스들 (412A, 412C) 로부터의 판독 동작 및 데이터 송신 회로들 (416) 의 제 2 단말 Y2 에 접속된 제 2 그룹의 메모리 디바이스들 (412B, 412D) 로부터의 판독 동작을 도시한다. 전술된 CAS 레이턴시를 고려하여, 각각의 판독 동작은 파이프라인 방식으로 2 개의 시간 주기들에 걸쳐 연장된다.
제 1 그룹의 메모리 디바이스들 (412A, 412C) 로부터의 판독은, 시스템 어드레스 및 제어 신호들 (440) 이 메모리 제어기 (420) 로부터 제어 회로 (430) 로 전달되는 때인 제 5 시간 주기 (605) 에서 나타난다. 제어 회로 (430) 는 어드레스 및 제어 신호들 (440) 을 평가하여, 데이터가 제 1 그룹의 메모리 디바이스들 (412A, 412C) 로부터 판독될 것이라 결정한다. 제 6 시간 주기 (606) 동안, 제어 회로 (430) 는 제어 신호들을 제어 논리 회로 (502) 로 공급하여, 멀티플렉서 (58) 로 하여금 제 1 단말 Y1 로부터 데이터를 선택하게 하고, 판독 버퍼 (509) 를 인에이블링하게 하며, 제 1 트라이스테이트 버퍼 (504) 및 제 2 트라이스테이트 버퍼 (506) 를 디스에이블링하게 한다. 따라서, 제 6 시간 주기 (606) 동안, 데이터 비트들은 메모리 디바이스들 (412A, 412C) 로부터 제 1 단말 Y1을 통해 데이터 라인들 (518) 및 메모리 제어기 (420) 로 전달된다.
제 2 그룹의 메모리 디바이스들 (412B, 412D) 로부터의 판독은 시스템 어드레스 및 제어 신호들 (440) 이 메모리 제어기 (420) 로부터 제어 회로 (430) 로 전달되는 때인 제 7 시간 주기 (607) 에서 나타난다. 제어 회로 (430) 는 어드레스 및 제어 신호들 (440) 을 평가하여, 데이터가 제 2 그룹의 메모리 디바이스들 (412B, 412D) 로부터 판독될 것이라 결정한다. 제 8 시간 주기 (608) 동안, 제어 회로 (430) 는 제어 신호들을 제어 논리 회로 (502) 로 공급하여, 멀티플렉서 (508) 가 제 2 단말 Y2 로부터 데이터를 선택하게 하고, 판독 버퍼 (509) 를 인에이블링하게 하며, 제 1 트라이스테이트 버퍼 (504) 및 제 2 트라이스테이트 버퍼 (506) 를 디스에이블링하게 한다. 따라서, 제 8 시간 주기 (606) 동안, 데이터 비트들은 메모리 디바이스들 (412B, 412D) 로부터 제 2 단말 Y2 를 통해 데이터 라인들 (518) 및 메모리 제어기 (420) 로 전달된다.
다양한 실시형태들이 전술되었다. 본 발명이 이러한 특정 실시형태들을 참조하여 설명되고 있지만, 그 설명은 본 발명을 예시하고자 하는 것이지 제한하고자 하는 것이 아니다. 첨부한 특허청구범위에 정의된 바와 같은 본 발명의 진실한 사상 및 범주로부터 벗어나지 않는 다양한 변형 및 응용이 당업자에게 발생할 수도 있다.

Claims (44)

  1. 적어도 하나의 인쇄 회로 보드;
    상기 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링된 복수의 메모리 디바이스들;
    상기 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링되는 제어 회로로서, 시스템 메모리 제어기로부터 제어 신호들을 수신하고, 모듈 제어 신호들을 상기 복수의 메모리 디바이스들로 송신하도록 구성 가능한, 상기 제어 회로; 및
    상기 적어도 하나의 인쇄 회로 보드에 기계적으로 커플링되고, 상기 적어도 하나의 인쇄 회로 보드에 대해 대응하는 위치들에 배분되는 복수의 데이터 송신 회로들로서, 상기 시스템 메모리 제어기에 동작 가능하게 커플링되도록 구성 가능하고, 모듈 제어 신호들을 상기 제어 회로로부터 수신하도록 구성 가능한, 상기 복수의 데이터 송신 회로들을 포함하고,
    상기 복수의 데이터 송신 회로들 중 적어도 하나의 제 1 데이터 송신 회로는 상기 복수의 메모리 디바이스들 중 적어도 2 개의 메모리 디바이스들에 동작 가능하게 커플링되고, 상기 복수의 데이터 송신 회로들 중 적어도 하나의 제 2 데이터 송신 회로는 상기 복수의 메모리 디바이스들 중 적어도 2 개의 메모리 디바이스들에 동작 가능하게 커플링되고,
    상기 적어도 하나의 제 1 데이터 송신 회로는 상기 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 상기 시스템 메모리 제어기 사이에서의 데이터 송신을 선택적으로 허용하거나 금지함으로써 상기 모듈 제어 신호들에 대해 응답하도록 구성 가능하고,
    상기 적어도 하나의 제 2 데이터 송신 회로는 상기 적어도 하나의 제 2 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 중 적어도 하나의 선택된 메모리 디바이스와 상기 시스템 메모리 제어기 사이에서의 데이터 송신을 선택적으로 허용하거나 금지함으로써 상기 모듈 제어 신호들에 대해 응답하도록 구성 가능한, 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로는 바이트-와이즈 (byte-wise) 버퍼를 포함하는, 메모리 모듈.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 제 2 데이터 송신 회로는 바이트-와이즈 버퍼를 포함하는, 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로는 상기 적어도 하나의 제 1 데이터 송신 회로가 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 각각이 갖는 것과 동일한 비트 폭을 갖는, 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 제 2 데이터 송신 회로는 상기 적어도 하나의 제 2 데이터 송신 회로가 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 각각이 갖는 것과 동일한 비트 폭을 갖는, 메모리 모듈.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로는 제 1 비트 폭을 가지며, 상기 적어도 하나의 제 1 데이터 송신 회로가 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 각각은 상기 제 1 비트 폭보다 작은 제 2 비트 폭을 갖는, 메모리 모듈.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로는 랭크 당 2 개의 메모리 디바이스들에 동작 가능하게 커플링되고, 상기 제 1 비트 폭은 상기 제 2 비트 폭의 2 배인, 메모리 모듈.
  8. 제 6 항에 있어서,
    상기 적어도 하나의 제 2 데이터 송신 회로는 제 3 비트 폭을 가지며, 상기 적어도 하나의 제 2 데이터 송신 회로가 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 각각은 상기 제 3 비트 폭보다 작은 제 4 비트 폭을 갖는, 메모리 모듈.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 제 2 데이터 송신 회로는 랭크 당 2 개의 메모리 디바이스들에 동작 가능하게 커플링되고, 상기 제 3 비트 폭은 상기 제 4 비트 폭의 2 배인, 메모리 모듈.
  10. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로 및 상기 적어도 하나의 제 2 데이터 송신 회로의 상기 대응하는 위치들은 서로 분리된, 메모리 모듈.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로 및 상기 적어도 하나의 제 2 데이터 송신 회로의 상기 대응하는 위치들은, 상기 적어도 하나의 제 1 데이터 송신 회로가 상기 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 중 적어도 일부와 상기 적어도 하나의 인쇄 회로 보드의 에지 사이에 실질적으로 위치하고, 상기 적어도 하나의 제 2 데이터 송신 회로가 상기 적어도 하나의 제 2 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 중 적어도 일부와 상기 적어도 하나의 인쇄 회로 보드의 에지 사이에 실질적으로 위치하도록, 상기 적어도 하나의 인쇄 회로 보드의 에지를 따르는, 메모리 모듈.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 인쇄 회로 보드는, 상기 적어도 하나의 인쇄 회로 보드의 상기 에지 상에 배치되고 컴퓨터 시스템 소켓의 대응하는 콘택트들에 해체 가능하게 커플링되도록 구성된 복수의 전기 콘택트들을 포함하는 커넥터를 포함하는, 메모리 모듈.
  13. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로를 포함하는 패키지는 상기 적어도 하나의 제 2 데이터 송신 회로를 포함하는 패키지의 위치로부터 이격된 위치에 있는, 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로의 위치는 상기 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들 중 하나 이상의 메모리 디바이스와 일반적으로 정렬되는, 메모리 모듈.
  15. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로의 위치는 상기 적어도 하나의 인쇄 회로 보드의 에지에 실질적으로 수직하는 라인을 따라 일반적으로 배치되는, 메모리 모듈.
  16. 제 13 항에 있어서,
    상기 적어도 하나의 제 1 데이터 송신 회로 및 상기 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들은 상기 적어도 하나의 제 1 데이터 송신 회로에 동작 가능하게 커플링된 상기 적어도 2 개의 메모리 디바이스들의 위치들에 의해 정의되는 라인으로부터 일반적으로 오프셋된, 메모리 모듈.
  17. 제 16 항에 있어서,
    상기 라인은 상기 적어도 하나의 인쇄 회로 보드의 에지에 실질적으로 수직하고, 상기 적어도 하나의 제 1 데이터 송신 회로는 일반적으로 상기 에지를 따르는 방향에서의 상기 라인으로부터 오프셋된, 메모리 모듈.
  18. 복수의 메모리 디바이스들;
    시스템 메모리 제어기로부터 제어 정보를 수신하고 모듈 제어 신호들을 생성하도록 구성된 제어기; 및
    상기 복수의 메모리 디바이스들을 상기 시스템 메모리 제어기로부터 선택적으로 분리시키도록 구성된 복수의 회로들로서, 상기 모듈 제어 신호들에 응답하여, 상기 시스템 메모리 제어기로부터 상기 복수의 메모리 디바이스들로 쓰기 데이터를 드라이빙하고, 상기 복수의 메모리 디바이스들로부터 상기 시스템 메모리 제어기로 판독 데이터를 병합하도록 동작 가능하고, 서로로부터 분리된 대응하는 위치들에 배분되는, 상기 복수의 회로들을 포함하는, 메모리 모듈.
  19. 제 18 항에 있어서,
    상기 복수의 회로들은 서로 이격된 위치들에서 복수의 패키지들에 포함되는, 메모리 모듈.
  20. 제 19 항에 있어서,
    상기 복수의 메모리 디바이스들, 상기 제어기, 및 상기 복수의 회로들은 에지를 갖는 인쇄 회로 보드에 기계적으로 커플링되고, 상기 패키지들은 상기 에지와 상기 복수의 메모리 디바이스들 사이에서 상기 에지를 따라 배치되는, 메모리 모듈.
  21. 제 18 항에 있어서,
    상기 복수의 회로들은 바이트-와이즈 버퍼들을 포함하는, 메모리 모듈.
  22. 제 18 항에 있어서,
    상기 복수의 회로들의 각각의 회로는:
    상기 시스템 메모리 제어기에 동작 가능하게 커플링되도록 구성 가능한 데이터 단말;
    제 1 그룹의 상기 복수의 메모리 디바이스들에 동작 가능하게 커플링되도록 구성 가능한 제 1 메모리 단말; 및
    제 2 그룹의 상기 복수의 메모리 디바이스들에 동작 가능하게 커플링되도록 구성 가능한 제 2 메모리 단말을 포함하고,
    상기 회로가 쓰기 데이터를 드라이빙할 때, 상기 데이터 단말은 상기 제 1 단말 및 상기 제 2 단말 중 하나에 동작 가능하게 커플링되고; 그리고,
    상기 회로가 판독 데이터를 병합할 때, 상기 제 1 메모리 단말 및 상기 제 2 메모리 단말 중 하나는 상기 데이터 단말에 동작 가능하게 커플링된, 메모리 모듈.
  23. 제 18 항에 있어서,
    상기 메모리 모듈은 듀얼 인-라인 메모리 모듈인, 메모리 모듈.
  24. 제 18 항에 있어서,
    상기 복수의 메모리 디바이스들은 하나 이상의 동기식 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 메모리 모듈.
  25. 복수의 메모리 디바이스들을 포함하는 메모리 모듈을 동작시키는 방법으로서,
    상기 메모리 모듈의 상기 복수의 메모리 디바이스들과 컴퓨터 시스템 메모리 제어기 사이의 데이터 라인 상에 데이터 송신 회로를 제공하는 단계로서, 상기 데이터 송신 회로는 바이트-와이즈 버퍼를 포함하는, 상기 데이터 송신 회로를 제공하는 단계;
    쓰기 동작 동안, 복수의 경로들 중 하나의 경로 상에 있는 상기 컴퓨터 시스템 메모리 제어기로부터 상기 메모리 모듈의 상기 메모리 디바이스들로 데이터 신호를 드라이빙하도록 상기 데이터 송신 회로를 인에이블링하는 단계; 및
    판독 동작 동안, 상기 메모리 모듈의 상기 메모리 디바이스들로부터의 복수의 데이터 신호들을 병합하도록 상기 데이터 송신 회로를 인에이블링하고, 상기 병합된 데이터 신호를 상기 컴퓨터 시스템 메모리 제어기로 드라이빙하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  26. 제 25 항에 있어서,
    상기 컴퓨터 시스템 메모리 제어기로부터 제어 정보를 수신하고, 상기 제어 정보에 응답하여, 적어도 하나의 모듈 제어 신호를 생성하도록 구성된 제어기를 제공하는 단계를 더 포함하고,
    데이터 신호를 드라이빙하도록 상기 데이터 송신 회로를 인에이블링하는 단계는 상기 적어도 하나의 모듈 제어 신호를 상기 제어기로부터 상기 데이터 송신 회로로 송신하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  27. 제 25 항에 있어서,
    상기 컴퓨터 시스템 메모리 제어기로부터 제어 정보를 수신하고, 상기 제어 정보에 응답하여, 적어도 하나의 모듈 제어 신호를 생성하도록 구성된 제어기를 제공하는 단계를 더 포함하고,
    복수의 데이터 신호들을 병합하도록 상기 데이터 송신 회로를 인에이블링하는 단계는 상기 적어도 하나의 모듈 제어 신호를 상기 제어기로부터 상기 데이터 송신 회로로 송신하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  28. 복수의 메모리 디바이스들;
    시스템 메모리 제어기로부터 제어 정보를 수신하고 모듈 제어 신호들을 생성하도록 구성된 제어기; 및
    상기 복수의 메모리 디바이스들을 상기 시스템 메모리 제어기로부터 분리시키도록 구성되고, 상기 모듈 제어 신호들에 응답하여, 상기 시스템 메모리 제어기로부터 상기 복수의 메모리 디바이스들로 쓰기 데이터를 드라이빙하고 상기 복수의 메모리 디바이스들로부터 상기 시스템 메모리 제어기로 판독 데이터를 병합하도록 동작 가능한 스위칭 회로를 포함하는, 메모리 모듈.
  29. 제 28 항에 있어서,
    상기 복수의 메모리 디바이스들은 제 1 랭크에서의 제 1 그룹의 상기 복수의 메모리 디바이스들 및 제 2 랭크에서의 제 2 그룹의 상기 복수의 메모리 디바이스들을 포함하는, 메모리 모듈.
  30. 제 29 항에 있어서,
    상기 복수의 메모리 디바이스들은 제 3 랭크에서의 제 3 그룹의 상기 복수의 메모리 디바이스들 및 제 4 랭크에서의 제 4 그룹의 상기 복수의 메모리 디바이스들을 더 포함하고, 상기 제 1 랭크의 데이터 라인들은 상기 제 1 랭크의 데이터 라인들 및 상기 스위칭 회로에 접속되고, 상기 제 2 랭크의 데이터 라인들은 제 4 랭크의 데이터 라인들 및 상기 스위칭 회로에 접속되는, 메모리 모듈.
  31. 제 29 항에 있어서,
    상기 스위칭 회로는:
    상기 시스템 메모리 제어기에 커플링하는 데이터 단말;
    상기 제 1 그룹의 상기 복수의 메모리 디바이스들에 커플링된 제 1 메모리 단말; 및
    상기 제 2 그룹의 상기 복수의 메모리 디바이스들에 커플링된 제 2 메모리 단말을 포함하고;
    상기 스위칭 회로가 쓰기 데이터를 드라이빙할 때, 상기 데이터 단말은 상기 제 1 메모리 단말 및 상기 제 2 메모리 단말 중 하나에 커플링되고; 그리고,
    상기 스위칭 회로가 판독 데이터를 병합할 때, 상기 제 1 메모리 단말 및 상기 제 2 메모리 단말 중 하나는 상기 데이터 단말에 커플링되는, 메모리 모듈.
  32. 제 31 항에 있어서,
    상기 스위칭 회로는:
    상기 데이터 단말을 조건부로 드라이빙하도록 구성된 판독 버퍼;
    상기 제 1 메모리 단말을 조건부로 드라이빙하도록 구성된 제 1 트라이스테이트(tristate) 버퍼; 및
    상기 제 2 메모리 단말을 조건부로 드라이빙하도록 구성된 제 2 트라이스테이트 버퍼를 더 포함하는, 메모리 모듈.
  33. 제 32 항에 있어서,
    상기 스위칭 회로는:
    상기 데이터 단말로부터 데이터 신호들을 수신하고 상기 제 1 트라이스테이트 버퍼 및 상기 제 2 트라이스테이트 버퍼로 상기 수신된 데이터 신호들을 공급하도록 구성된 쓰기 버퍼; 및
    상기 제 1 메모리 단말로부터 데이터 신호들을 수신하고 상기 제 2 메모리 단말로부터 데이터 신호들을 수신하며, 상기 제 1 메모리 단말로부터 수신된 상기 데이터 신호들 및 상기 제 2 메모리 단말로부터 수신된 상기 데이터 신호들을 상기 판독 버퍼로 공급하도록 구성된 멀티플렉서를 더 포함하는, 메모리 모듈.
  34. 제 29 항에 있어서,
    상기 메모리 모듈은 상기 제 1 랭크 및 상기 제 2 랭크를 하나의 논리적 메모리 랭크로 결합시키도록 구성된, 메모리 모듈.
  35. 제 28 항에 있어서,
    상기 메모리 모듈은 듀얼 인-라인 메모리 모듈인, 메모리 모듈.
  36. 제 28 항에 있어서,
    상기 메모리 디바이스들은 동기식 동적 랜덤 액세스 메모리들을 포함하는, 메모리 모듈.
  37. 제 28 항에 있어서,
    상기 스위칭 회로는 신호 파형을 재형상화하도록 구성된, 메모리 모듈.
  38. 제 28 항에 있어서,
    상기 제어기는 상기 시스템 메모리 제어기로부터의 어드레스 및 제어 신호들을 래칭하기 위한 레지스터를 포함하는, 메모리 모듈.
  39. 복수의 메모리 디바이스들을 포함하는 메모리 모듈을 동작시키는 방법으로서,
    상기 메모리 모듈의 상기 복수의 메모리 디바이스들과 컴퓨터 시스템 메모리 제어기 사이의 데이터 라인 상에 부하 감소 스위칭 회로를 제공하는 단계;
    쓰기 동작 동안, 복수의 경로들 중 하나의 경로 상에 있는 상기 컴퓨터 시스템 메모리 제어기로부터 상기 메모리 모듈의 상기 메모리 디바이스들로 데이터 신호를 드라이빙하도록 상기 부하 감소 스위칭 회로를 인에이블링하는 단계; 및
    판독 동작 동안, 상기 메모리 모듈의 상기 메모리 디바이스들로부터의 복수의 데이터 신호들을 병합하도록 상기 부하 감소 스위칭 회로를 인에이블링하고, 상기 병합된 데이터 신호를 상기 컴퓨터 시스템 메모리 제어기로 드라이빙하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  40. 제 39 항에 있어서,
    상기 부하 감소 스위칭 회로를 인에이블링하는 단계는 상기 부하 감소 스위칭 회로에 인에이블 제어 신호를 제공하도록 상기 컴퓨터 시스템 메모리 제어기로부터 제어 정보를 추출하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  41. 제 39 항에 있어서,
    쓰기 동작 동안, 복수의 경로들 중 하나의 경로 상에 있는 상기 컴퓨터 시스템 메모리 제어기로부터 상기 메모리 모듈의 메모리 디바이스들로 데이터 신호를 드라이빙하도록 상기 부하 감소 스위칭 회로를 인에이블링하는 단계는 상기 데이터 신호에 대한 재생 버퍼 기능을 수행하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  42. 제 39 항에 있어서,
    판독 동작 동안, 상기 메모리 모듈의 상기 메모리 디바이스들로부터의 복수의 데이터 신호들을 병합하도록 상기 부하 감소 스위칭 회로를 인에이블링하고, 상기 병합된 데이터 신호를 상기 컴퓨터 시스템 메모리 제어기로 드라이빙하는 단계는 상기 메모리 모듈의 상기 메모리 디바이스들로부터의 데이터 신호들에 대하여 멀티플렉스 기능을 수행하는 단계를 포함하는, 메모리 모듈을 동작시키는 방법.
  43. 제 39 항에 있어서,
    2 개 이상의 물리적 메모리 랭크들을 하나의 논리적 메모리 랭크로 결합하는 단계를 더 포함하는, 메모리 모듈을 동작시키는 방법.
  44. 제 43 항에 있어서,
    상기 2 개 이상의 물리적 메모리 랭크들은 상기 컴퓨터 시스템 메모리 제어기로부터의 단일 칩 선택 신호로 액세스 가능한, 메모리 모듈을 동작시키는 방법.
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