JP3835328B2 - メモリ制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CPUとデータの送受信を行うメモリ装置に対し、同期クロックに同期して送信されるデータ信号の送信タイミングを制御する制御信号を遅延させることで、データ信号の状態遷移に起因して送信時に生ずる反射波の影響を受けないようにすることのできるメモリ制御装置に関する。
【0002】
【従来の技術】
近年、携帯電話、プリンタ、スキャナ等の機器では、ASIC(Application Specific Integrated Circuit)と呼ばれるカスタムICを装備して、小型化、高性能化、高品質化を実現している。ASICは、特定の使用目的に特化するように種々の基本回路を組み合わせて構成されたICであり、機器の制御回路の主要部分をワンチップで実現できるという手軽さがある。従来のプリンタ装置では、制御を司るCPUと、そのCPUとデータ信号の送受信を行うメモリ装置との間でのデータ信号の送受信の制御に、このASICが利用されている。
【0003】
一方、クロックに同期して動作するDRAM(Dynamic Random Access Memory)、例えばSDRAM(Synchronous DRAM)やDDR SDRAM(Double Data Rate SDRAM)等を搭載したメモリ装置では、同期クロックに基づいたデータ信号の送受信が行われる。このメモリ装置を制御するため、ASICとメモリ装置を接続するデータバスにデータ信号を出力する場合の制御には、出力にするか入力にするかの制御を行うためのハイレベル(以下、「H」という。)またはローレベル(以下、「L」という。)の状態の信号であるデータ・イネーブル信号(以下、「data_enable」という。)と、出力する場合のデータ信号としてのHまたはLの状態の信号であるデータ・アウト信号(以下、「data_out」という。)とが用いられる。そして、これらASICやメモリ装置では、同期クロックの立ち上がりのタイミングで、送受信や記憶等のデータ信号の処理が行われるようになっている。
【0004】
ところで、ASIC内部には、data_enableの状態がHである場合にのみデータバスにdata_outを出力する、いわゆる3ステート出力を行うバッファが設けられており、それぞれの信号の出力元からそのバッファまでのASIC内部での配線距離は必ずしも同じではない。この配線距離の差に起因して、バッファに伝達されるdata_enableとdata_outの各信号のタイミングには若干の遅延が生ずる。data_enableがdata_outより早いタイミングでバッファに伝達されればよいが、そうでない場合には、data_outの出力前後の状態によって、バッファからメモリ装置に対して出力される場合のデータ信号(以下、「data」とする。)に悪影響が及ぶ場合がある。
【0005】
すなわち、ASICからメモリ装置に送出されたdataは、その伝送経路と、終端であるメモリ装置との間のインピーダンスが異なることに起因し、このインピーダンスの変化点において信号がすべて伝わらずに反射して戻り、さらにASIC側で同じように反射してまたメモリ装置に向かう場合に、バッファから出力されるdata_outの信号と合成されメモリ装置に伝達される。そして、この反射された信号が減衰するまでASICからメモリ装置に伝達される信号が安定しない。この反射による影響は、data_outの状態の変化の状況によって顕著となる場合がある。
【0006】
以下、図面を参照して説明する。図8は、同期クロックの周波数が低い場合のdata_enableとdata_outの関係を示すタイミングチャートである。図9は、同期クロックの周波数が速い場合のdata_enableとdata_outの関係を示すタイミングチャートである。尚、例えば3.3Vの電圧で駆動されるメモリ装置では、約0VをLの状態、約3.3VをHの状態として処理されるが、その間の、例えば0.8〜2Vの状態はどちらとも判断されない状態となる。このタイミングチャートにおいて、HとLの間の遷移状態の中間位置付近を、HもしくはLに切り替わるしきい値であるとする。
【0007】
前述したように、ASICやメモリ装置では、一定周期で交互にHとLとの状態が繰り返される同期クロック信号(以下、「clk」という。)に同期して、各制御が行われる。尚、メモリ装置では、ASICから出力されたデータ信号に基づくデータについて、記憶するかしないかの状態としてのHまたはLの信号であるライト・イネーブル信号(以下、「we#」という。)に従って記憶が行われる。この記憶動作では、clkの状態がLからHに遷移した場合、すなわち立ち上がり時に、we#の状態がLであれば、ASICからメモリ装置に伝達されるdataに基づく状態がデータとして、メモリ装置に記憶されるようになっている。例えば、dataの状態がHであれば「1」が記憶され、Lであれば「0」が記憶される。
【0008】
例えば、メモリ装置に「1」を記憶させた次のサイクルで「0」を記憶させる場合、ASICではclkに同期したLの状態のdataがメモリ装置に伝達されるように制御を行う。図8に示すように、まず、T0タイミングでは、data_enableの状態がLであるのでバッファは入力状態となっており、この場合、data_outの状態はT0以前の処理(図示外)によってHであるが、バッファからは出力されない。そして、T1タイミング付近でclkの状態がLからHに遷移するタイミングに同期して、ASICからメモリ装置へのデータ送信処理がT2タイミングより開始される。しかし、ASIC内部での信号伝達の遅延によってdata_enableとdata_outとがバッファに伝達されるタイミングにズレが生じ、data_enableの状態がT2〜T4タイミングにかけてLからHに遷移されるのに対し、data_outの状態はT4タイミングにおいて遷移が開始される。
【0009】
dataは、バッファからdata_outが出力されていない場合にはハイインピーダンス状態であり、メモリ装置はその状態を認識できない。T3タイミング付近において、data_enableの状態がLからHに切り替わるとバッファが出力状態となり、この時点からdata_outの状態がバッファより出力される。このT3タイミングではdata_outの状態はHなので、メモリ装置に伝達されるdataの状態は、基板負荷等の影響で、これより少し遅いタイミングのT4タイミングからHに遷移され始める。そして、T5タイミングでdata_outの状態がHからLに切り替わると、dataの状態も少し遅いタイミングのT7タイミングで、Lに遷移され始める。
【0010】
data_enableの状態はT4タイミング以降Hに、data_outの状態はT6タイミング以降Lに維持されるので、メモリ装置に伝達されるdataの状態もLへの遷移が継続され、T8タイミング付近で一時的にLの状態となるが、T7タイミングにおいてHの状態としてメモリ装置に伝達されたdataが、ASICとインピーダンスの異なるメモリ装置によって反射されASICに戻り、バッファから出力されるdata_outと合成され、またメモリ装置に送出される。そして、メモリ装置に伝達されるdataは、その合成波がT9タイミングでピーク値をとる。次いでT10タイミングでdataの状態はLとなり、以降は無視できる程度の反射の影響しか受けないので、バッファに入力されるdata_outの状態であるLがdataとしてメモリ装置に伝達される。
【0011】
そして、T11〜T12タイミングでclkの状態がLに遷移され、T13〜T15タイミングで再びHに遷移される。この2周期目のclkの立ち上がりのT14タイミング付近で、メモリ装置において伝達されたデータ信号に基づくデータの記憶処理が行われる。ところで、we#の状態はT2〜T4タイミングにおいてHからLに遷移されており、T14タイミングでもLが維持されている。メモリ装置は、このT14タイミングでwe#の状態がLであるので、このタイミングにおけるdataの状態を参照して、それに基づくデータを記憶する。この場合、dataの状態がLであるので、メモリ装置には「0」が記憶される。
【0012】
次に、T15〜T17タイミングにおいてdata_enableの状態がHからLに遷移されるが、T16タイミングにおいてHからLに切り替わると、バッファからの出力が終了するので、それより少し遅いタイミングのT17タイミングからdataの状態がLからハイインピーダンス状態に遷移され、dataは無効となる。
【0013】
【発明が解決しようとする課題】
しかしながら、近年のASICの高性能化によって、同期クロックの周波数があがり、単位当たりの処理時間が短くなり、ASIC内部での信号伝達の遅延が無視できなくなっていた。図9に示すように、図8の場合と比べclkの周期が短い場合に前記と同様のメモリ制御が行われた場合、clkの2周期目の立ち上がりであるT0タイミングにおいて、we#の状態がLなので、伝達されたデータ信号に基づくデータの記憶を行うためにdataの状態が参照されるが、このタイミングのdataは、前述した反射された信号と合成された状態であって、まだ完全にLに遷移されていない。従って、メモリ装置はdataの状態がHまたはLのいずれなのか認識できず、いわゆるデータの書き込みエラーが発生する。このために、例えばASICとのインピーダンスの差が小さい、すなわち反射が比較的小さいメモリ装置でなければ動作が不安定となる、いわゆる相性の良否という問題があった。
【0014】
本発明は、上記課題を解決するためになされたものであり、CPUとデータの送受信を行うメモリ装置に対し、同期クロックに同期してメモリ装置に送信されるデータ信号の送信タイミングの制御信号を遅延させることで、データ信号の状態遷移に起因して送信時に生ずる反射波の影響を受けないメモリ制御装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記課題を解決するために、請求項1に係る発明のメモリ制御装置は、同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチがラッチした前記データ信号を前記データバスの信号線に出力するためのデータ制御手段と、前記データ制御手段に前記ラッチされたデータ信号を前記データバスに出力させるための信号と、前記データ制御手段が前記データバスに出力した前記データ信号を前記メモリ装置が取り込むための信号とを、前記CPUから受信した前記制御信号に基づいて発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、前記データ制御手段は、前記データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を備え、前記メモリ制御信号発生手段は、前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較を行い、比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記データ制御手段のデータラッチがラッチした前記データ信号を、前記データバスの信号線に出力するための信号を出力するタイミングの制御を行うことを特徴とする構成となっている。
【0016】
この構成のメモリ制御装置では、メモリ制御信号発生手段が、CPUから受信した制御信号に基づいて、データ制御手段にラッチされたデータ信号をデータバスに出力させるための信号と、データ制御手段がデータバスに出力したデータ信号をメモリ装置が取り込むための信号とを発生し、且つ、メモリ制御信号発生手段は、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較を行い、比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、データ制御手段のデータラッチがCPUから受信してラッチしたデータ信号を、データバスの信号線に出力するための信号を出力するタイミングの制御を行うことができる。
【0017】
また、請求項2に係る発明のメモリ制御装置は、同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチがラッチした前記データ信号を前記データバスの信号線に出力するためのデータ制御手段と、前記データ制御手段に前記ラッチされたデータ信号を前記データバスに出力させるための信号と、前記データ制御手段が前記データバスに出力した前記データ信号を前記メモリ装置が取り込むための信号とを、前記CPUから受信した前記制御信号に基づいて発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、前記データ制御手段は、前記データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を備え、前記メモリ制御信号発生手段は、前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較を行い、比較した前記データラッチの入力側の前記データ信号の状態と、前記デー タラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記メモリ装置が前記データ信号を前記データバスから取り込むための信号を出力するタイミングの制御を行うことを特徴とする構成となっている。
【0018】
この構成のメモリ制御装置では、メモリ制御信号発生手段が、CPUから受信した制御信号に基づいて、データ制御手段にラッチされたデータ信号をデータバスに出力させるための信号と、データ制御手段がデータバスに出力したデータ信号をメモリ装置が取り込むための信号とを発生し、且つ、メモリ制御信号発生手段は、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較を行い、比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、メモリ装置がデータ信号をデータバスから取り込むための信号を出力するタイミングの制御を行うことができる。
【0019】
【0020】
【0021】
【0022】
【0023】
また、請求項3に係る発明のメモリ制御装置は、請求項1又は2に記載の発明の構成に加え、前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、前記メモリ制御信号発生手段から出力されるとともに、前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号が、前記データラッチから出力される前記ラッチされたデータ信号より遅いタイミングで前記バッファに入力されるように、前記メモリ制御信号発生手段が発生する信号の出力のタイミングを制御することを特徴とする構成となっている。
【0024】
この構成のメモリ制御装置では、請求項1又は2に係る発明の作用に加え、メモリ制御信号発生手段が発生する信号であって、バッファがデータバスにデータを出力するためのタイミングを制御するための信号が、データラッチから出力されるラッチされたデータ信号より遅いタイミングでバッファに入力されるように、メモリ制御信号発生手段は、この信号の出力のタイミングを制御することができる。
【0025】
また、請求項4に係る発明のメモリ制御装置は、請求項1又は2に記載の発明の構成に加え、前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、前記データラッチから出力される前記ラッチされたデータ信号が、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号より遅いタイミングで前記バッファに入力されるように、前記メモリ制御信号発生手段が発生する信号の出力のタイミングを制御することを特徴とする構成となっている。
【0026】
この構成のメモリ制御装置では、請求項1又は2に係る発明の作用に加え、データラッチから出力されるラッチされたデータ信号が、メモリ制御信号発生手段が出力する信号であって、バッファがデータバスにデータを出力するためのタイミングを制御するための信号より遅いタイミングでバッファに入力されるように、メモリ制御信号発生手段は、この信号の出力のタイミングを制御することができる。
【0027】
また、請求項5に係る発明のメモリ制御装置は、請求項1又は2に記載の発明の構成に加え、前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、前記データラッチが前記ラッチしたデータ信号を出力させるための前記メモリ制御信号発生手段が出力する信号と、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号とが同期クロックの同一のタイミングで出力されるように前記メモリ制御信号発生手段が制御を行う場合に、そのタイミングより少なくとも同期クロックの1周期分遅い同期タイミングで、前記バッファから前記データバスに出力されたデータ信号を前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号が前記メモリ制御信号発生手段から出力されることを特徴とする構成となっている。
【0028】
この構成のメモリ制御装置では、請求項1又は2に係る発明の作用に加え、メモリ制御信号発生手段が、データラッチがラッチしたデータ信号を出力させるための信号と、バッファがデータバスにデータを出力するためのタイミングを制御するための信号とを同期クロックの同一のタイミングに出力するように制御を行う場合に、そのタイミングより少なくとも同期クロックの1周期分遅い同期タイミングで、バッファからデータバスに出力されたデータ信号をメモリ装置がデータバスから取り込むタイミングを制御するための信号を出力することができる。
【0029】
また、請求項6に係る発明のメモリ制御装置は、請求項1又は2に記載の発明の構成に加え、前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、前記データラッチが前記ラッチしたデータ信号を出力させるための前記メモリ制御信号発生手段が出力する信号と、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号と、前記バッファから前記データバスに出力されたデータ信号を前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号とが、同期クロックの同一のタイミングで前記メモリ制御信号発生手段から出力された場合、同期クロックの2周期分以後のタイミングまで、前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号が継続して出力されることを特徴とする構成となっている。
【0030】
この構成のメモリ制御装置では、請求項1又は2に係る発明の作用に加え、メモリ制御信号発生手段が、データラッチがラッチしたデータ信号を出力させるための信号と、バッファがデータバスにデータを出力するためのタイミングを制御するための信号と、バッファからデータバスに出力されたデータ信号をメモリ装置がデータバスから取り込むタイミングを制御するための信号とを同期クロックの同一のタイミングで出力した場合、同期クロックの2周期分以後のタイミングまで、メモリ装置がデータバスから取り込むタイミングを制御するための信号を継続して出力することができる。
【0031】
また、請求項7に係る発明のメモリ制御装置は、請求項2乃至6の何れかに記載の発明の構成に加え、前記メモリ制御信号発生手段が比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記2つのデータ信号の状態が異なる場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする構成となっている。
【0032】
この構成のメモリ制御装置では、請求項2乃至6の何れかに係る発明の作用に加え、メモリ装置は、メモリ制御信号発生手段が比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、2つのデータ信号の状態が異なる場合にのみ、データ信号をデータバスから取り込むタイミングの制御を行うことができる。
【0033】
また、請求項8に係る発明のメモリ制御装置は、請求項2乃至6の何れかに記載の発明の構成に加え、前記メモリ制御信号発生手段が比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データ信号の電位より低い場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする構成となっている。
【0034】
この構成のメモリ制御装置では、請求項2乃至6の何れかに係る発明の作用に加え、メモリ制御信号発生手段が、データラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態とを比較し、データラッチの入力側のデータ信号の電位がデータラッチの出力側のデータ信号の電位より低い場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。
【0035】
また、請求項9に係る発明のメモリ制御装置は、請求項2乃至6の何れかに記載の発明の構成に加え、同期クロックの1回の同期タイミングで前記CPUが前記メモリ装置に複数のデータ信号を送信する場合に、前記メモリ制御信号発生手段が比較した複数の前記データラッチの入力側の前記データ信号の状態と、対応するそれぞれの、前記データラッチの出力側の前記データ信号の状態とのそれぞれの比較結果に基づいて、複数ある比較した2つのデータ信号の状態のうち、1つでも状態が異なる場合があった場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする構成となっている。
【0036】
この構成のメモリ制御装置では、請求項2乃至6の何れかに係る発明の作用に加え、同期クロックの1回の同期タイミングでCPUがメモリ装置に複数のデータ信号を送信する場合に、メモリ制御信号発生手段が、複数のデータラッチの入力側のデータ信号の状態と、そのそれぞれに対応するデータラッチの出力側のデータ信号の状態とを比較し、複数ある比較した2つのデータ信号の状態のうち、1つでも状態が異なる場合があった場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。
【0037】
また、請求項10に係る発明のメモリ制御装置は、請求項2乃至6の何れかに記載の発明の構成に加え、同期クロックの1回の同期タイミングで前記CPUが前記メモリ装置に複数のデータ信号を送信する場合に、前記メモリ制御信号発生手段が比較した複数の前記データラッチの入力側の前記データ信号の状態と、対応するそれぞれの、前記データラッチの出力側の前記データ信号の状態とのそれぞれの比較結果に基づいて、複数ある比較した2つのデータ信号の状態のうち、1つでも、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データ信号の電位より低い場合があった場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする構成となっている。
【0038】
この構成のメモリ制御装置では、請求項2乃至6の何れかに係る発明の作用に加え、同期クロックの1回の同期タイミングでCPUがメモリ装置に複数のデータ信号を送信する場合に、メモリ制御信号発生手段が、複数のデータラッチの入力側のデータ信号の状態と、そのそれぞれに対応するデータラッチの出力側のデータ信号の状態とを比較し、複数ある比較した2つのデータ信号の状態のうち、1つでも、データラッチの入力側のデータ信号の電位がデータラッチの出力側のデータ信号の電位より低い場合があった場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。
【0039】
また、請求項11に係る発明のメモリ制御装置は、同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を有するデータ制御手段と、前記データラッチにラッチされたデータ信号であって、前記データ制御手段が出力するデータ信号であるデータアウト信号を、前記データバスに出力するタイミングを制御するバッファと、前記データラッチが前記ラッチしたデータ信号を出力するタイミングを制御するための信号であるストローブ信号と、前記バッファが前記データバスにデータアウト信号を出力するタイミングを制御するための信号であるデータイネーブル信号と、前記メモリ装置が前記バッファから出力された前記データ信号を前記データバスから取り込むタイミングを制御するための信号であるライトイネーブル信号とを発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、前記メモリ制御信号発生手段は、同期クロックの同期タイミングにおいて、前記データ制御手段の前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とを比較し、前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とが異なる場合にのみ、出力する前記ストローブ信号と前記データイネーブル信号と前記ライトイネーブル信号との各信号のうち、前記データイネーブル信号と前記ライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することを特徴とする構成となっている。
【0040】
この構成のメモリ制御装置では、メモリ制御信号発生手段が、同期クロックの同期タイミングにおいて、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とを比較し、データラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とが異なる場合にのみ、出力するストローブ信号とデータイネーブル信号とライトイネーブル信号との各信号のうち、データイネーブル信号とライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することができる。
【0041】
また、請求項12に係る発明のメモリ制御装置は、同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を有するデータ制御手段と、前記データラッチにラッチされたデータ信号であって、前記データ制御手段が出力するデータ信号であるデータアウト信号を、前記データバスに出力するタイミングを制御するバッファと、前記データラッチが前記ラッチしたデータ信号を出力するタイミングを制御するための信号であるストローブ信号と、前記バッファが前記データバスにデータアウト信号を出力するタイミングを制御するための信号であるデータイネーブル信号と、前記メモリ装置が前記バッファから出力された前記データ信号を前記データバスから取り込むタイミングを制御するための信号であるライトイネーブル信号とを発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、前記メモリ制御信号発生手段は、同期クロックの同期タイミングにおいて、前記データ制御手段の前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とを比較し、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データアウト信号の電位より低い場合にのみ、出力する前記ストローブ信号と前記データイネーブル信号と前記ライトイネーブル信号との各信号のうち、前記データイネーブル信号と前記ライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することを特徴とする構成となっている。
【0042】
この構成のメモリ制御装置では、メモリ制御信号発生手段が、同期クロックの同期タイミングにおいて、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とを比較し、データラッチの入力側のデータ信号の電位が、データラッチの出力側のデータアウト信号の電位より低い場合にのみ、出力するストローブ信号とデータイネーブル信号とライトイネーブル信号との各信号のうち、データイネーブル信号とライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することができる。
【0043】
【発明の実施の形態】
以下、本発明の一実施の形態について、図1,図2を参照して説明する。図1は、ASIC1とDIMM16,17との接続を示すブロック図である。図2は、バッファ7bの出力を示す真理値表である。
【0044】
図1に示すように、CPU10とデータ信号の送受信を行うメモリ装置としてのDIMM16,17は、ASIC1によってそのデータ信号の送受信の制御が行われている。ASIC1は、その内部にデータ制御回路3とメモリ制御信号発生回路4とから構成されたメモリ制御回路2を有する。データ制御回路3は、CPU10とDIMM16,17とデータ信号が送受信を行う場合に一時的にデータ信号をラッチして、その送受信の同期タイミングを図るための回路である。データ制御回路3はCPU10に双方向接続され、CPU10がDIMM16,17にデータ信号の出力を行う場合にデータ信号を一時的にラッチするデータラッチ5と、CPUから出力されてデータラッチ5に入力されるデータ信号と、データラッチ5からDIMM16,17に出力されるデータ信号とのそれぞれを分岐させて受信するための検出回路6とが設けられている。尚、データ制御回路3が、本発明における「データ制御手段」であり、メモリ制御信号発生回路4が、本発明における「メモリ制御信号発生手段」であり、検出回路6が、本発明における「検出手段」である。
【0045】
また、メモリ制御信号発生回路4は、CPU10に双方向接続され、各接続したデータ制御回路5、バッファ7、DIMM16,17等を制御するための各制御信号を発生する。また、データ制御回路3の検出回路6に接続され、検出回路6が検出したデータ信号を受信する。
【0046】
バッファ7は、メモリ制御回路2とデータバス15を介して接続されたDIMM16,17との間でデータ信号の送受信のタイミングを調整するためにASIC内に設けられた双方向のバッファである。バッファ7は、DIMM16,17から出力されたデータ信号(data_in)をデータ制御回路3に入力するためのバッファ7aと、データ制御回路3より出力されるデータ信号(data_out)をDIMM16,17に対して出力するバッファ7bとで構成される。また、バッファ7bには、メモリ制御信号発生回路4に接続され、制御信号(data_enable)を受信する。尚、バッファ7bが、本発明における「バッファ」である。
【0047】
ここで、図2に示すように、バッファ7bから出力されるdataは、2本の入力信号であるdata_enable,data_outによって3通りの状態を有する。data_enableの状態がLである場合、data_outの状態にかかわらず、dataはハイインピーダンス状態(Hi-Z)となる。このハイインピーダンス状態では、バッファ7bからの出力が無効な状態となり、バッファ7aへの入力が有効となる。また、data_enableの状態がHである場合、data_outがバッファ7bよりそのまま出力される。すなわち、data_outの状態がLの場合はdataの状態もLに、data_outの状態がHの場合はdataの状態もHとなる。
【0048】
DIMM16,17は、例えばSDRAM等のクロック同期式のDRAMを複数搭載した168ピンの端子を有するDIMM(Dual Inline Memory Module)であり、DRAMは、電荷を蓄えることで記憶を行う複数のコンデンサからなるセル構造を有する。そして、このそれぞれのセルにアクセスするための各信号、すなわちロー・アドレス・ストローブ信号(ras#),カラム・アドレス・ストローブ信号(cas#),アドレス信号(address)や、データの記憶を行うためのwe#等の制御信号が、ASIC1のメモリ制御信号発生回路4から伝達されるようになっている。尚、この各制御信号用の信号線は、それぞれのDIMM16,17において各1種類ずつ接続され、同一種類の信号線は両DIMM16,17間で共用されている。
【0049】
また、データバス15は、ASIC1とDIMM16,17とを接続し、データ信号の送受信を行うためのバスである。尚、CPU10、ASIC1およびDIMM16,17では、発振器11が発生する同期クロック信号clkを基準として、それぞれの制御が行われるようになっている。
【0050】
次に、本実施の形態のメモリ制御回路2の動作について、図1,図3を参照して説明する。図3は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17への出力が遅延される様子を示すタイミングチャートである。本発明に係るメモリ制御回路2では、CPU10から入力したデータ信号を、その状態の変化の有無に基づいて遅延させ、DIMM16,17に出力する制御を行っている。DIMM16,17はそれぞれ64本のデータ入力端子を有しており、CPU10からDIMM16,17へは、同時に複数のデータ信号の送信が行われる。この遅延制御は、同じタイミングで制御されるデータ信号のうち1つでも該当した場合にのみ行われる。尚、図3においては、例として(a),(b)の2つのデータにおける遅延制御について説明する。
【0051】
図3に示すように、DIMM16,17にデータを記憶させる場合、CPU10は、clkの立ち上がりのタイミングに同期して(T0タイミング)、ASIC1に対して第1サイクルのデータ信号と制御信号(ライト開始信号)を送信する(T1タイミング)。ASIC1のデータ制御回路3はデータ信号を受信し、データラッチ5にラッチする。そして、CPU10からのライト開始信号の状態がT1〜T2タイミングにかけてLからHとなり、2周期目のclkの立ち上がりのタイミングにおいて(T3タイミング)、メモリ制御信号発生回路4では、ライト開始信号の状態がHであるので、データラッチ5に対するストローブ信号と、バッファ7bに対するdata_enableと、DIMM16,17に対するwe#を発生する。
【0052】
尚、ストローブ信号とdata_enableの状態は正論理であるので、通常状態ではLとなっており、Hとなった場合がバッファ7bに信号を出力する状態である。また、we#は負論理であるので、その状態は、通常状態はH、信号を出力する状態がLとなる。
【0053】
また、データ制御回路3の検出回路6は、このT3タイミングにおいて、データラッチ5の上流側(CPU10側)と下流側(バッファ7b側)の信号線の状態を、メモリ制御信号発生回路4に送信する。データラッチ5の上流の信号線の状態は、CPU10から送信され、このT3タイミングにおいてデータラッチ5にラッチされているデータ信号の状態(HまたはL)であり、下流側の信号線の状態は、clkの1周期前のタイミングにおいてdata_outとして出力されていた信号の状態(HまたはL)である。
【0054】
そして、メモリ制御信号発生回路4は、この検出回路6から伝達された2つの信号の比較を行い、状態の変化がない場合、すなわち、ともにHまたはLである場合は、T3タイミングにおいて発生するdata_enableとwe#とを、それぞれバッファ7bとDIMM16,17とに出力する。また、検出回路6から伝達された2つの信号の状態に変化がある場合、すなわち、一方がHで他方がLである場合は、T3タイミングにおいて発生するdata_enableとwe#と、clkの1周期分遅らせて出力させる制御を行う。
【0055】
具体的には、検出回路6からの2つの信号の排他的論理和(ExclusiveOR)をとり、これと負論理であるwe#との論理和(OR)がDIMM16,17に出力される制御が、このT3タイミングで行われる。同様に、正論理であるdata_enableに対しては、検出回路6からの2つの信号の排他的論理和の否定(NOT)をとり、これとdata_enableとの論理積(AND)がバッファ7bに出力される。
【0056】
CPU10から送信された2つのデータ信号は、一方((a)側)の状態がL、他方((b)側)の状態がHであり、T0タイミング以前に制御されたデータ信号の状態がともにHであった場合、T3タイミングにおいて検出回路6からメモリ制御信号発生回路4に入力されるの2つの信号の状態が異なるので、このタイミングでdata_enableとwe#とは出力されない。従って、メモリ制御信号発生回路4からはデータラッチ5に対するストローブ信号のみが出力され、データラッチ5にラッチされている2つのデータ信号が、data_out(a),data_out(b)としてバッファ7bに対して出力される。
【0057】
次に、T4〜T5タイミングで、data_out(a)の状態がHからLに遷移する。data_out(b)の状態については、Hのままである。そして、2周期目のclkの立ち上がりのタイミングで(T6タイミング)、データラッチ5の上流側と下流側との信号線の状態が、検出回路6からメモリ制御信号発生回路4に、再度、伝達される。このとき、CPU10から次のデータ信号の送信が行われていないので、データラッチ5の上流側の状態は、T3タイミングの場合と同じ状態が維持されている。しかし、データラッチ5の下流側は、T3タイミングにメモリ制御信号発生回路4から出力されたストローブ信号によって、ラッチされていたデータ信号が出力されているので、上流側と同じ状態となる。すると、メモリ制御信号発生回路4は、data_enableとwe#とをそれぞれバッファ7bとDIMM16,17とに送信することができる。
【0058】
メモリ制御信号発生回路4は、T7タイミングでdata_enable,we#を送信し、それぞれの信号はT8タイミングまでには遷移が完了する。また、メモリ制御信号発生回路4は、これら信号の送信と同時に、CPU10に対してライト終了信号を送信する。
【0059】
そして、data_enableがHの状態になると、バッファ7bがハイインピーダンス状態でなくなるので、data_out(a)はdata(a)として、また、data_out(b)はdata(b)として、バッファ7bからデータバス15にそれぞれ出力される。さらに、clkの3周期目の立ち上がりのタイミングであるT10タイミングにおいて、DIMM16,17ではwe#の状態がLであるので、前述したように、このタイミングにおけるdataの状態を参照して、それに基づくデータを記憶する。この場合、data(a)の状態はLであるので、ras#,cas#,addressによって指定されたSDRAMのセルには「0」が記憶される。また、data(b)の状態はHであるので、同様に、SDRAMの対応するセルに「1」が記憶される。そして、we#,data_enable,ライト終了信号は、clkの1周期の間遷移され、T10〜T11タイミングにはもとのアクティブでない状態にそれぞれ遷移される。すなわち、we#の状態はHに、data_enableの状態はLに、ライト信号の状態はLに遷移される。
【0060】
一方、T7タイミングでメモリ制御信号発生回路4からCPU10に送信されたライト終了信号の状態は、T8タイミングでHに遷移しており、clkの立ち下がりのタイミングのT9タイミングでCPU10に認識される。CPU10は、送信したデータ信号の制御が完了したと判断し、clkの立ち上がりのタイミングのT10タイミングで、第2サイクルのデータの転送を開始する。そして、T10〜T13タイミングの間、T0〜T3タイミングと同様の制御が行われる。
【0061】
次に、T13タイミングで、第2サイクルにおけるclkの2周期目の立ち上がりのタイミングで、T3タイミングと同様に、検出回路6からの検出結果がメモリ制御信号発生回路4に出力される。第2サイクルで、CPU10が(a)側にLの状態のデータ信号を、また、(b)側にHの状態のデータ信号を送信する場合、このT13タイミングにおいて、データラッチ5の下流側の信号線の状態は第1サイクルで制御された状態が維持されており、すなわち、data_out(a)の信号線の状態はLであり、data_out(b)の信号線の状態はHである。そして、データラッチ5の上流側の信号線の状態は、T10タイミングでCPU10から出力された状態、すなわち、(a)側がL、(b)側がHとなっている。
【0062】
そして、メモリ制御信号発生回路4で前述した検出結果の比較が行われると、(a)側、(b)側の信号ともに同一であり、状態の変化がないので、T14タイミングにおいてwe#、data_enableおよびストローブ信号が出力される。同時にCPU10に対してもライト終了信号が出力される。以降T14〜T17タイミングの間、T7〜T10タイミングと同様の制御が行われる。
【0063】
次に、図4を参照して、遅延制御が行われた場合のdataの状態の変化について説明する。図4は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17への出力が遅延される様子を示すタイミングチャートである。
【0064】
図4に示す、T1,T3,T4,T8,T9,T11,T13,T14,T16タイミングは、それぞれ図3に示すT3,T4,T5,T6,T7,T8,T10,T11,T12タイミングに相当し、それぞれのタイミングにおける各信号に対する制御は、前述の通りである。
【0065】
例えば、DIMM16,17に「1」を記憶させた次のサイクルで「0」を記憶させる場合、T0タイミング以前の制御でdata_outの状態がHとなっており、T0〜T2タイミングでclkの状態がLからHに遷移され、その立ち上がりのタイミングのT1タイミングで、データラッチ5の上流側のと下流側の各信号線の状態が、検出回路6によってメモリ制御信号発生回路4に出力されて比較される。
【0066】
データラッチ5の上流側の信号線の状態はHであり、下流側の信号線の状態はLであるので、メモリ制御信号発生回路4では変化ありと判断してwe#とdata_enableとを出力しない。しかし、データラッチ5に対するストローブ信号は出力するので、データラッチ5はラッチしているデータ信号を出力する(T3タイミング)。そしてT4タイミングでデータラッチ5からバッファ7bに出力されるdata_outの状態はLに遷移するが、このタイミングではまだdata_enableがLの状態であるので、dataは出力がない状態、すなわちハイインピーダンス状態である。
【0067】
clkの状態は、T5〜T6タイミングでHからLに遷移し、T7〜T9タイミングでLからHに遷移して2周期目となる。clkの立ち上がりのT8タイミングで、今度はデータラッチ5の上流側と下流側との信号線の状態がともにLとなっているので、T9タイミングで、we#とdata_enableとがメモリ制御信号発生回路4より出力される。そして、T9〜T11タイミングにかけて、we#とdata_enableとはそれぞれアクティブな状態(we#:L、data_enable:H)に遷移されるが、data_enableの立ち上がりのタイミング、すなわちT10タイミングで、バッファ7bがハイインピーダンス状態でなくなるので、dataが出力されることとなる。
【0068】
T10タイミングにおいて、data_outの状態は、すでにHからLへの遷移が完了しているので、バッファ7bから出力されるdataの状態は、Lに遷移する。そして、T12〜T14タイミングでclkの状態がLからHに遷移され、その間のT13タイミングにおけるclkの3周期目の立ち上がりのタイミングで、we#の状態がLであることに基づいて、前述したように、このタイミングにおけるdataの状態が参照されて、それに基づくデータ、すなわち「0」がDIMM16,17に記憶される。そして、we#とdata_enableとはT14〜T16タイミングで非アクティブな状態に遷移され、これにともなってdataはT15タイミング以降、ハイインピーダンス状態に遷移する。
【0069】
以上説明したように、本実施の形態のメモリ制御装置は、あるサイクルにおいてCPU10がDIMM16,17にデータの記憶を行う場合に、データ制御回路3において検出した前のサイクルのデータ信号の状態とこのサイクルのデータ信号の状態とをメモリ制御信号発生回路4で比較し、その結果、複数あるデータ信号のうち、1つでも状態が異なるデータ信号があれば、clkの1周期分遅らせたタイミングにwe#とdata_enableとを出力させることで、先に出力されるdata_outの状態の遷移が完了した後にバッファ7bからのdataの出力を行わせることができる。このとき、dataの状態はハイインピーダンス状態からLまたはHに直接遷移されるので、従来の技術で説明したように、一瞬だけ逆の状態に遷移することで遷移の変化量が大きくなり、反射の影響が顕著となる状況を回避することができる。また、複数あるデータ信号のうち、状態の異なるデータ信号が1つもなければ、遅延制御を行わないことで、そのサイクルのデータ制御は、遅延制御を行う場合と比べ、clkの1周期分、速く完了させることができる。
【0070】
尚、本発明は、各種の変形が可能なことはいうまでもない。例えば、データラッチ5の上流側と下流側との信号線の状態の比較を行う場合において、LからHに遷移する場合よりHからLに遷移する場合の反射の影響の方が顕著に現れるので、HからLに遷移する場合にのみ遅延制御を行うことで、遅延制御を行う場合を減らしてパフォーマンスの低下の防止を図ってもよい。この場合には、データラッチ5の上流側の信号線の状態と、下流側の信号線の状態の否定(NOT)との論理積(AND)をとり、この結果を前述の排他的論理和(ExclusiveOR)の代わりとすることで実現できる。また、CPU10から出力されるすべてのデータ信号について、その1つでも状態が異なるデータ信号があれば遅延制御を行うとしたが、CPU10から出力されるデータ信号をいくつかのグループに分け、そのグループ内で1つでも遅延するデータ信号があれば、そのグループについてのみ遅延制御を行うようにしてもよい。
【0071】
また、we#とdata_outとだけを遅延させてもよい。図5のタイミングチャートに示すように、前記と同様な遅延制御を行う場合、最初のclkの立ち上がりのタイミング(T0タイミング)では、メモリ制御信号発生回路4が出力するストローブ信号とwe#とdata_enableとの制御信号のうち、data_enableのみを出力させ、clkの2周期目の立ち上がりのタイミング(T1タイミング)でストローブ信号とwe#とを出力させることで、バッファ7bから出力されるdataは、その遷移の変化が、T2〜T4タイミングにかけて遷移されるdata_outの状態の変化にともなってT3〜T5タイミングにかけて行われるので、一瞬だけHとなってからLになるdataの状態の急激な変化が起こらず(図8参照)、反射の影響を受けにくくすることができ、clkの3周期目の立ち上がりのタイミング(T6タイミング)で正常なdataの状態の読み取りを行うことができる。
【0072】
また、we#だけを遅延させてもよい。図6のタイミングチャートに示すように、最初のclkの立ち上がりのタイミング(T0タイミング)では、メモリ制御信号発生回路4が出力するストローブ信号とwe#とdata_enableとの制御信号のうち、ストローブ信号とdata_enableとを出力し、図8の場合と同様に、バッファ7bに伝達されるdata_enableとdata_outとの間の遅延の影響で反射が生じてclkの2周期目の立ち上がりのタイミング(T3タイミング)でdataの状態が正常でない場合でも、このT3タイミングでwe#を遅延させて出力することで、dataの状態がclkの3周期目の立ち上がりのタイミング(T4タイミング)までには安定するので、正常なdataの状態の読み取りを行うことができる。
【0073】
また、we#とdata_enableとdata_outとがclkの2周期分の期間中出力されるようにしてもよい。図7のタイミングチャートに示すように、最初のclkの立ち上がりのタイミング(T0タイミング)で、メモリ制御信号発生回路4が出力するストローブ信号とwe#とdata_enableとの制御信号のすべてを出力し、図8の場合と同様に、バッファ7bに伝達されるdata_enableとdata_outとの間の遅延の影響で反射が生じてclkの2周期目の立ち上がりのタイミング(T2タイミング)でdataの状態が正常でない場合でも、そのままdataの状態に基づくデータをDIMM16,17に記憶させる。dataの状態はclkの3周期目の立ち上がりのタイミング(T3タイミング)までには安定するので、このタイミングで再度、dataの状態に基づくデータをDIMM16,17に上書き記憶させることで、正常なdataの状態の読み取りを行うことができる。
【0074】
【発明の効果】
以上説明したように、請求項1に係る発明のメモリ制御装置では、メモリ制御信号発生手段が、CPUから受信した制御信号に基づいて、データ制御手段にラッチされたデータ信号をデータバスに出力させるための信号と、データ制御手段がデータバスに出力したデータ信号をメモリ装置が取り込むための信号とを発生し、且つ、メモリ制御信号発生手段は、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較を行い、比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、データ信号の状態が遷移する場合のみデータ制御手段のデータラッチがCPUから受信してラッチしたデータ信号を、データバスの信号線に出力するための信号を出力するタイミングの制御を行うことができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0075】
また、請求項2に係る発明のメモリ制御装置では、メモリ制御信号発生手段が、CPUから受信した制御信号に基づいて、データ制御手段にラッチされたデータ信号をデータバスに出力させるための信号と、データ制御手段がデータバスに出力したデータ信号をメモリ装置が取り込むための信号とを発生し、且つ、メモリ制御信号発生手段は、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較を行い、比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、データ信号の状態が遷移する場合のみメモリ装置がデータ信号をデータバスから取り込むための信号を出力するタイミングの制御を行うことができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0076】
【0077】
【0078】
また、請求項3に係る発明のメモリ制御装置では、請求項1又は2に係る発明の効果に加え、メモリ制御信号発生手段が発生する信号であって、バッファがデータバスにデータを出力するためのタイミングを制御するための信号が、データラッチから出力されるラッチされたデータ信号より遅いタイミングでバッファに入力されるように、メモリ制御信号発生手段は、この信号の出力のタイミングを制御することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0079】
また、請求項4に係る発明のメモリ制御装置では、請求項1又は2に係る発明の効果に加え、データラッチから出力されるラッチされたデータ信号が、メモリ制御信号発生手段が出力する信号であって、バッファがデータバスにデータを出力するためのタイミングを制御するための信号より遅いタイミングでバッファに入力されるように、メモリ制御信号発生手段は、この信号の出力のタイミングを制御することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0080】
また、請求項5に係る発明のメモリ制御装置では、請求項1又は2に係る発明の効果に加え、メモリ制御信号発生手段が、データラッチがラッチしたデータ信号を出力させるための信号と、バッファがデータバスにデータを出力するためのタイミングを制御するための信号とを同期クロックの同一のタイミングに出力するように制御を行う場合に、そのタイミングより少なくとも同期クロックの1周期分遅い同期タイミングで、バッファからデータバスに出力されたデータ信号をメモリ装置がデータバスから取り込むタイミングを制御するための信号を出力することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0081】
また、請求項6に係る発明のメモリ制御装置では、請求項1又は2に係る発明の効果に加え、メモリ制御信号発生手段が、データラッチがラッチしたデータ信号を出力させるための信号と、バッファがデータバスにデータを出力するためのタイミングを制御するための信号と、バッファからデータバスに出力されたデータ信号をメモリ装置がデータバスから取り込むタイミングを制御するための信号とを同期クロックの同一のタイミングで出力した場合、同期クロックの2周期分以後のタイミングまで、メモリ装置がデータバスから取り込むタイミングを制御するための信号を継続して出力することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0082】
また、請求項7に係る発明のメモリ制御装置では、請求項2乃至6の何れかに係る発明の効果に加え、メモリ装置は、メモリ制御信号発生手段が比較したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態との比較結果に基づいて、2つのデータ信号の状態が異なる場合にのみ、データ信号をデータバスから取り込むタイミングの制御を行うことができる。従って、データ信号の状態が遷移する場合にのみ制御を行うことで、パフォーマンスの低下を防止することができる。
【0083】
また、請求項8に係る発明のメモリ制御装置では、請求項2乃至6の何れかに係る発明の効果に加え、メモリ制御信号発生手段が、データラッチの入力側のデータ信号の状態と、データラッチの出力側のデータ信号の状態とを比較し、データラッチの入力側のデータ信号の電位がデータラッチの出力側のデータ信号の電位より低い場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。従って、データ信号の状態がハイレベルからローレベルに遷移する場合にのみ制御を行うことで、パフォーマンスの低下を防止することができる。
【0084】
また、請求項9に係る発明のメモリ制御装置では、請求項2乃至6の何れかに係る発明の効果に加え、同期クロックの1回の同期タイミングでCPUがメモリ装置に複数のデータ信号を送信する場合に、メモリ制御信号発生手段が、複数のデータラッチの入力側のデータ信号の状態と、そのそれぞれに対応するデータラッチの出力側のデータ信号の状態とを比較し、複数ある比較した2つのデータ信号の状態のうち、1つでも状態が異なる場合があった場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。従って、複数のデータ信号の制御を行う場合においても、必要な場合のみに制御を行うことで、パフォーマンスの低下を防止することができる。
【0085】
また、請求項10に係る発明のメモリ制御装置では、請求項2乃至6の何れかに係る発明の効果に加え、同期クロックの1回の同期タイミングでCPUがメモリ装置に複数のデータ信号を送信する場合に、メモリ制御信号発生手段が、複数のデータラッチの入力側のデータ信号の状態と、そのそれぞれに対応するデータラッチの出力側のデータ信号の状態とを比較し、複数ある比較した2つのデータ信号の状態のうち、1つでも、データラッチの入力側のデータ信号の電位がデータラッチの出力側のデータ信号の電位より低い場合があった場合にのみ、メモリ装置が、データ信号をデータバスから取り込むタイミングの制御を行うことができる。従って、複数のデータ信号の制御を行う場合においても、必要な場合のみに制御を行うことで、パフォーマンスの低下を防止することができる。
【0086】
また、請求項11に係る発明のメモリ制御装置では、メモリ制御信号発生手段が、同期クロックの同期タイミングにおいて、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とを比較し、データラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とが異なる場合にのみ、出力するストローブ信号とデータイネーブル信号とライトイネーブル信号との各信号のうち、データイネーブル信号とライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【0087】
また、請求項12に係る発明のメモリ制御装置では、メモリ制御信号発生手段が、同期クロックの同期タイミングにおいて、データ制御手段の検出手段が検出したデータラッチの入力側のデータ信号の状態と、データラッチの出力側のデータアウト信号の状態とを比較し、データラッチの入力側のデータ信号の電位が、データラッチの出力側のデータアウト信号の電位より低い場合にのみ、出力するストローブ信号とデータイネーブル信号とライトイネーブル信号との各信号のうち、データイネーブル信号とライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することができる。従って、インピーダンスの差に起因したデータ信号の反射によるノイズの影響を低減することができる。
【図面の簡単な説明】
【図1】図1は、ASIC1とDIMM16,17との接続を示すブロック図である。
【図2】図2は、バッファ8の出力を示す真理値表である。
【図3】図3は、DIMM16,17で記憶が行われるタイミングにおけるdataの状態を示すタイミングチャートである。
【図4】図4は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17へのデータの記憶が遅延される様子を示すタイミングチャートである。
【図5】図5は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17へのデータの記憶が遅延される様子を示す変形例のタイミングチャートである。
【図6】図6は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17へのデータの記憶が遅延される様子を示す変形例のタイミングチャートである。
【図7】図7は、メモリ制御回路2において、data_outの状態変化に基づいてDIMM16,17へのデータの記憶が遅延される様子を示す変形例のタイミングチャートである。
【図8】図8は、同期クロックの周波数が低い場合のdata_enableとdata_outの関係を示すタイミングチャートである。
【図9】図9は、同期クロックの周波数が速い場合のdata_enableとdata_outの関係を示すタイミングチャートである。
【符号の説明】
1 ASIC
2 メモリ制御回路
3 データ制御回路
4 メモリ制御信号発生回路
5 データラッチ
6 検出回路
7b バッファ
10 CPU
11 発振器
15 データバス
16,17 DIMM
Claims (12)
- 同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、
前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、
前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチがラッチした前記データ信号を前記データバスの信号線に出力するためのデータ制御手段と、
前記データ制御手段に前記ラッチされたデータ信号を前記データバスに出力させるための信号と、前記データ制御手段が前記データバスに出力した前記データ信号を前記メモリ装置が取り込むための信号とを、前記CPUから受信した前記制御信号に基づいて発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、
前記データ制御手段は、前記データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を備え、
前記メモリ制御信号発生手段は、前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較を行い、比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記データ制御手段のデータラッチがラッチした前記データ信号を、前記データバスの信号線に出力するための信号を出力するタイミングの制御を行うことを特徴とするメモリ制御装置。 - 同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、
前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、
前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチがラッチした前記データ信号を前記データバスの信号線に出力するためのデータ制御手段と、
前記データ制御手段に前記ラッチされたデータ信号を前記データバスに出力させるための信号と、前記データ制御手段が前記データバスに出力した前記データ信号を前記メモリ装置が取り込むための信号とを、前記CPUから受信した前記制御信号に基づいて発生し、その信号の出力を制御するメモリ制御信号発生手段とを備え、
前記データ制御手段は、前記データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を備え、
前記メモリ制御信号発生手段は、前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較を行い、比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記メモリ装置が前記データ信号を前記データバスから取り込むための信号を出力するタイミングの制御を行うことを特徴とするメモリ制御装置。 - 前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、
前記メモリ制御信号発生手段から出力されるとともに、前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号が、前記データラッチから出力される前記ラッチされたデータ信号より遅いタイミングで前記バッファに入力されるように、前記メモリ制御信号発生手段が発生する信号の出力のタイミングを制御することを特徴とする請求項1又は2に記載のメモリ制御装置。 - 前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、
前記データラッチから出力される前記ラッチされたデータ信号が、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号より遅いタイミングで前記バッファに入力されるように、前記メモリ制御信号発生手段が発生する信号の出力のタイミングを制御することを特徴とする請求項1又は2に記載のメモリ制御装置。 - 前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、
前記データラッチが前記ラッチしたデータ信号を出力させるための前記メモリ制御信号発生手段が出力する信号と、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号とが同期クロックの同一のタイミングで出力されるように前記メモリ制御信号発生手段が制御を行う場合に、そのタイミングより少なくとも同期クロックの1周期分遅い同期タイミングで、前記バッファから前記データバスに出力されたデータ信号を前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号が前記メモリ制御信号発生手段から出力されることを特徴とする請求項1又は2に記載のメモリ制御装置。 - 前記データラッチが前記CPUから入力された前記データ信号をラッチし、前記メモリ制御信号発生手段から出力される信号に基づいて前記データラッチが出力したデータ信号と、このデータ信号を前記データバスに出力するためのタイミングを制御するために前記メモリ制御信号発生手段から出力される信号とが入力されるバッファを備え、
前記データラッチが前記ラッチしたデータ信号を出力させるための前記メモリ制御信号発生手段が出力する信号と、前記メモリ制御信号発生手段から出力されるとともに前記バッファが前記データバスに前記データを出力するためのタイミングを制御するための信号と、前記バッファから前記データバスに出力されたデータ信号を前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号とが、同期クロックの同一のタイミングで前記メモリ制御信号発生手段から出力された場合、同期クロックの2周期分以後のタイミングまで、前記メモリ装置が前記データバスから取り込むタイミングを制御するための信号が継続して出力されることを特徴とする請求項1又は2に記載のメモリ制御装置。 - 前記メモリ制御信号発生手段が比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記2つのデータ信号の状態が異なる場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする請求項2乃至6の何れかに記載のメモリ制御装置。
- 前記メモリ制御信号発生手段が比較した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データ信号の状態との比較結果に基づいて、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データ信号の電位より低い場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする請求項2乃至6の何れかに記載のメモリ制御装置。
- 同期クロックの1回の同期タイミングで前記CPUが前記メモリ装置に複数のデータ信号を送信する場合に、前記メモリ制御信号発生手段が比較した複数の前記データラッチの入力側の前記データ信号の状態と、対応するそれぞれの、前記データラッチの出力側の前記データ信号の状態とのそれぞれの比較結果に基づいて、複数ある比較した2つのデータ信号の状態のうち、1つでも状態が異なる場合があった場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする請求項2乃至6の何れかに記載のメモリ制御装置。
- 同期クロックの1回の同期タイミングで前記CPUが前記メモリ装置に複数のデータ信号を送信する場合に、前記メモリ制御信号発生手段が比較した複数の前記データラッチの入力側の前記データ信号の状態と、対応するそれぞれの、前記データラッチの出力側の前記データ信号の状態とのそれぞれの比較結果に基づいて、複数ある比較した2つのデータ信号の状態のうち、1つでも、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データ信号の電位より低い場合があった場合にのみ、前記メモリ装置が前記データ信号を前記データバスから取り込むタイミングの制御を行うことを特徴とする請求項2乃至6の何れかに記載のメモリ制御装置。
- 同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、
前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、
前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を有するデータ制御手段と、
前記データラッチにラッチされたデータ信号であって、前記データ制御手段が出力するデータ信号であるデータアウト信号を、前記データバスに出力するタイミングを制御するバッファと、
前記データラッチが前記ラッチしたデータ信号を出力するタイミングを制御するための信号であるストローブ信号と、前記バッファが前記データバスにデータアウト信号を出力するタイミングを制御するための信号であるデータイネーブル信号と、前記メモリ装置が前記バッファから出力された前記データ信号を前記データバスから取り込むタイミングを制御するための信号であるライトイネーブル信号とを発生し、その信号の出力を制御するメモリ制御信号発生手段と
を備え、
前記メモリ制御信号発生手段は、同期クロックの同期タイミングにおいて、前記データ制御手段の前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とを比較し、前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とが異なる場合にのみ、出力する前記ストローブ信号と前記データイネーブル信号と前記ライトイネーブル信号との各信号のうち、前記データイネーブル信号と前記ライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することを特徴とするメモリ制御装置。 - 同期クロックに同期してCPUとメモリ装置とがデータ信号の送受信を行う場合において、前記CPUからの制御信号に基づいて前記データ信号の送受信における同期タイミングを制御するためのメモリ制御装置であって、
前記メモリ装置に前記データ信号の送受信を行うための複数の信号線からなるデータバスと、
前記CPUから受信した前記データ信号をラッチするデータラッチを有し、当該データラッチの入力側に接続された信号線上を伝達される前記データ信号と、出力側に接続された信号線上を伝達される前記データ信号とを検出する検出手段を有するデータ制御手段と、
前記データラッチにラッチされたデータ信号であって、前記データ制御手段が出力するデータ信号であるデータアウト信号を、前記データバスに出力するタイミングを制御するバッファと、
前記データラッチが前記ラッチしたデータ信号を出力するタイミングを制御するための信号であるストローブ信号と、前記バッファが前記データバスにデータアウト信号を出力するタイミングを制御するための信号であるデータイネーブル信号と、前記メモリ装置が前記バッファから出力された前記データ信号を前記データバスから取り込むタイミングを制御するための信号であるライトイネーブル信号とを発生し、その信号の出力を制御するメモリ制御信号発生手段と
を備え、
前記メモリ制御信号発生手段は、同期クロックの同期タイミングにおいて、前記データ制御手段の前記検出手段が検出した前記データラッチの入力側の前記データ信号の状態と、前記データラッチの出力側の前記データアウト信号の状態とを比較し、前記データラッチの入力側の前記データ信号の電位が、前記データラッチの出力側の前記データアウト信号の電位より低い場合にのみ、出力する前記ストローブ信号と前記データイネーブル信号と前記ライトイネーブル信号との各信号のうち、前記データイネーブル信号と前記ライトイネーブル信号とを同期クロックの1周期分遅いタイミングに出力することを特徴とするメモリ制御装置。
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