CN110444237A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括：第一芯片，其被配置为接收命令和地址；以及第二芯片，其被配置为接收该命令和该地址。第一芯片可以包括：弱单元地址储存电路，其被配置为储存弱单元地址；刷新控制电路，其被配置为当第二芯片由芯片地址选中时，基于弱单元地址而产生刷新地址；以及存储体，在该存储体中通过刷新地址来执行刷新操作。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年5月3日向韩国知识产权局提交的申请号为10-2018-0051348的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体器件，并且更具体地，涉及一种与刷新特性相关的技术。
背景技术
在半导体器件中，用于储存数据的存储单元包括电容器。因此，当特定字线被选中时，耦接到字线的晶体管被开启以将与字线相对应的存储单元的电势输出到位线。
存储单元的电势随时间逐渐降低。即，在半导体器件中用作存储单元的电容器随着时间的推移而放电。因此，储存在存储单元中的数据可能会丢失。这是用于读取/写入数据的存储器件的致命的缺点。因此，使用半导体器件以确保数据的可靠性的所有器件必须执行刷新操作以对存储单元再充电。
在为刷新操作分配的时间(即，刷新时段)期间执行刷新操作。在刷新操作期间，不执行正常操作。因此，由于减少了能够执行正常操作的时域，因此半导体器件的整体操作速度可能会降低。
发明内容
一些实施例针对包括层叠于其中的多个芯片的半导体器件。半导体器件能够控制所述多个芯片中的任意一个芯片执行读取操作或写入操作，同时控制所述多个芯片中的另一个芯片执行刷新操作。
对于根据本公开的实施例，半导体器件可以包括：第一芯片，其被配置为接收命令和地址；以及第二芯片，其被配置为接收所述命令和所述地址。第一芯片可以包括：弱单元地址储存电路，其被配置为储存弱单元地址；刷新控制电路，其被配置为当第二芯片由芯片地址选中时，基于所述弱单元地址而产生刷新地址；以及存储体，在所述存储体中通过刷新地址来执行刷新操作。
对于根据本公开的另一个实施例，半导体器件可以包括：第一组多个芯片，其通过数据传输线耦接在一起；以及第二组多个芯片，其通过数据传输线耦接在一起。所述第一组多个芯片包括至少一个主芯片。所述至少一个主芯片可以包括：弱单元地址储存电路，其被配置为储存弱单元地址；刷新控制电路，其被配置为当与所述主芯片不同的从芯片由芯片地址选中时，基于所述弱单元地址而产生刷新地址；以及存储体，在所述存储体中基于所述刷新地址而执行刷新操作。
在根据本公开的又一个实施例中，半导体器件执行如下处理。所述处理可以包括：从所述半导体器件的从芯片进行读取或者对所述半导体器件的从芯片进行写入；以及在所述半导体器件从所述从芯片进行读取或者对所述从芯片进行写入的时段期间，刷新所述半导体器件的主芯片的弱单元。
附图说明
附图(其中在各个示图中相同的附图标记表示相同的元件或功能上相似的元件)与下面的详细描述并入本说明书并形成本说明书的部分，以及用于进一步说明包括所要求的新颖性的概念的实施例，并且解释那些实施例的各种原理和优点。
图1示出了根据一个实施例的半导体系统的配置图。
图2示出了图1的半导体器件的配置图。
图3示出了图2中的第一芯片的具体配置图。
图4示出了图3的刷新控制电路的配置。
图5示出了图4的刷新信号发生电路的示例。
图6示出了图4的刷新信号发生电路的另一个示例。
图7示出了说明根据当前实施例的半导体器件的一些信号的时序图。
图8示出了根据一个实施例的电子系统的框图。
具体实施方式
下面的详细描述参考附图对与本公开一致的针对半导体器件的示例性实施例进行描述。提供示例性实施例是出于说明性目的，而非穷举。也可能存在未明确说明或未明确描述的另外的实施例。此外，可以在本公开的范围之内对所呈现的实施例进行修改。详细描述并不意味着限制本公开。相反，只是根据所提出的权利要求和其等同形式来限定本公开的范围。
图1示出了根据一个实施例的半导体系统1。
参考图1，半导体系统1可以包括半导体控制器件10和多个半导体器件20。图1示出了二十个半导体器件20，其中十个半导体器件20被布置到半导体控制器件10的左边，而十个半导体器件20被布置到半导体控制器件的右边。不同实施例可以包括相对于彼此和/或相对于半导体控制器件而具有不同布置方式的不同数量的半导体器件。半导体系统1还可以包括存储模块，诸如双列直插式存储模块(DIMM)。
半导体系统1可以与主机(未示出)交换数据DATA。主机可以包括处理器，诸如中央处理单元(CPU)、应用处理器(AP)和/或图形处理单元(GPU)。
半导体控制器件10可以中继(relay)主机与半导体器件20之间的通信。半导体控制器件10可以从主机接收时钟CLK、请求REQ和数据DATA。半导体控制器件10还可以将来自半导体器件20的数据DQ作为数据DATA传输到主机。
半导体控制器件10可以响应于来自主机的请求REQ而将时钟CLK、命令CMD、地址ADD和数据DQ提供给半导体器件20，并且可以控制半导体器件20执行写入操作或读取操作。半导体控制器件10可以产生时钟CLK、命令CMD、地址ADD和数据DQ，并且可以将所产生的信号提供给半导体器件20，以便控制半导体器件20的操作。
图1示出了物理上被包括在半导体系统1中的半导体控制器件10。然而，半导体控制器件10可以被包括(嵌入)在主机的处理器(诸如CPU、AP和GPU)中，或者以SoC(片上系统)的形式与处理器一起被实现为一个芯片。
图2示出了图1的半导体器件20的配置图。
参考图2，半导体器件20可以包括多个芯片CHIP0至CHIP7以及衬底1000。
多个芯片CHIP0至CHIP7可以被划分成多个组。在示出的实施例中，多个芯片CHIP0至CHIP7被划分成两个组(GP0和GP1)。第一芯片CHIP0至第四芯片CHIP3属于第一组GP0，而第五芯片CHIP4至第八芯片CHIP7属于第二组GP1。第一芯片CHIP0至第八芯片CHIP7可以层叠在衬底1000之上。
如上文中所表明的，图2示出了半导体器件20包括两个组，而两个组中的每个组包括四个芯片。然而，组的数量和属于每个组的芯片的数量不限于示出的实施例。例如，半导体器件20可以包括仅一个组或者三个或更多个组，且被包括在每个组中的芯片的数量可以变化。
第一芯片CHIP0至第八芯片CHIP7可以共同耦接到用于传输命令CMD的命令传输线CMDL和用于传输地址ADD的地址传输线ADDL。命令CMD和/或地址ADD中的每一个可以包含多个比特位。因此，半导体系统1可以包括多个命令传输线CMDL以传输多比特位命令CMD和/或包括多个地址传输线ADDL以传输多比特位地址ADD。
衬底1000与第一芯片CHIP0可以通过第一数据传输线DL0彼此耦接，且第一芯片CHIP0与第二芯片CHIP1可以通过第二数据传输线DL1彼此耦接。第二芯片CHIP1与第三芯片CHIP2可以通过第三数据传输线DL2彼此耦接，且第三芯片CHIP2与第四芯片CHIP3可以通过第四数据传输线DL3彼此耦接。
衬底1000与第五芯片CHIP4可以通过第五数据传输线DL4彼此耦接，且第五芯片CHIP4与第六芯片CHIP5可以通过第六数据传输线DL5彼此耦接。第六芯片CHIP5与第七芯片CHIP6可以通过第七数据传输线DL6彼此耦接，且第七芯片CHIP7与第八芯片CHIP8可以通过第八数据传输线DL7彼此耦接。即，第一组GP0的一个芯片CHIP0可以耦接到衬底1000，且第二组GP1的一个芯片CHIP4可以耦接到衬底1000。其他芯片CHIP1至CHIP3以及CHIP5至CHIP7可以分别串联耦接到芯片CHIP0和CHIP4，所述芯片CHIP0和CHIP4两者都可以耦接到衬底1000。芯片CHIP0和CHIP4(直接耦接到衬底1000并且直接将数据DQ传输到外部/从外部直接接收数据)可以被定义为主芯片。其他芯片CHIP1至CHIP3以及CHIP5至CHIP7(数据DQ经由主芯片传输到它们)可以被称为从芯片。
经由第一数据传输线DL0至第八数据传输线DL7传输的数据DQ可以具有多个比特位。因此，用于传输数据DQ的第一数据传输线DL0至第八数据传输线DL7可以各自用多个数据传输线来实现。
在半导体器件20中，命令传输线CMDL、地址传输线ADDL以及数据传输线DL1至DL3和DL5至DL7可以通过焊线或穿通硅通孔(TSV)来耦接。在一些情况下，利用焊线耦接第一芯片CHIP0至第八芯片CHIP7比利用TSV耦接第一芯片CHIP0至第八芯片CHIP7更划算。
具有上述结构的半导体器件20可以如下操作。假设储存在图1中示出的多个半导体器件20之中的特定半导体器件20的特定芯片(例如，第三芯片CHIP2)中的数据要被半导体控制器件10读取。
半导体控制器件10可以通过命令传输线CMDL来传输用于读取操作的命令CMD，并且通过地址传输线ADDL来传输地址ADD。此时，因为命令传输线CMDL和地址传输线ADDL共同耦接到第一芯片CHIP0至第八芯片CHIP7，所以命令CMD和地址ADD可以传输到第一芯片CHIP0至第八芯片CHIP7中的所有芯片。
第三芯片CHIP2的数据可以通过用于选择第一芯片CHIP0至第八芯片CHIP7中的任意一个芯片的芯片选择信号(未示出)来读取。储存在第三芯片CHIP2中的数据DQ可以响应于命令CMD和地址ADD而被输出，所述命令CMD和地址ADD被传输到第三芯片CHIP2。从第三芯片CHIP2输出的数据DQ可以分别经由第二芯片CHIP1、第一芯片CHIP0和衬底1000沿着第三数据传输线DL2、第二数据传输线DL1和第一数据传输线DL0而被传输到半导体控制器件10。
当在半导体控制器件10与第二芯片CHIP1至第四芯片CHIP3之间传输数据DQ时，耦接到衬底1000的第一芯片CHIP0可以用于中继数据DQ。即，从第二芯片CHIP1至第四芯片CHIP3输出的数据DQ可以通过第一芯片CHIP0被传输到半导体控制器件10，或者从半导体控制器件10输出的数据可以通过第一芯片CHIP0被传输到第二芯片CHIP1至第四芯片CHIP3中的任意一个芯片。另外，数据DQ能够在第一芯片CHIP0与半导体控制器件10之间直接传输。
在本实施例中，在半导体控制器件10与第二芯片CHIP1至第四芯片CHIP3中的任意一个芯片之间传输信息。当在半导体控制器件10与第六芯片CHIP5至第八芯片CHIP7中的任意一个芯片之间传输信息时，可以以相似的方式执行传输。在这种情况下，第一芯片CHIP0的功能可以由第五芯片CHIP4来执行。
具体地，当数据DQ从半导体控制器件10被传输到第六芯片CHIP5至第八芯片CHIP7中的任意一个芯片时，从半导体控制器件10输出的数据DQ可以经由第五芯片CHIP4被传输到第六芯片CHIP5至第八芯片CHIP7中的任意一个芯片。另外，当数据DQ从第六芯片CHIP5至第八芯片CHIP7中的任意一个芯片被传输到半导体控制器件10时，由第六芯片CHIP5至第八芯片CHIP7中的任意一个芯片产生的数据DQ可以经由第五芯片CHIP4被传输到半导体控制器件10。
当在半导体控制器件10与第一芯片CHIP0之间或者在半导体控制器件10与第五芯片CHIP4之间传输信息时，信息可以直接经由分别与第一芯片CHIP0或第五芯片CHIP4耦接的数据传输线DL0或DL4来传输。
图3示出了图2中的第一芯片CHIP0的具体配置图。
第一芯片CHIP0可以包括内部命令发生电路100、地址缓冲器200、弱单元地址储存电路300、刷新控制电路400、地址选择电路500、存储体600、行解码器700、列解码器800和数据I/O电路900。
内部命令发生电路100可以通过对从半导体控制器件10接收的命令CMD进行解码来产生内部命令信号。例如，内部命令信号可以包括刷新信号iREF、读取信号iRD和写入信号iWT。
地址缓冲器200可以对从半导体控制器件10接收的地址ADD进行缓冲。地址ADD可以包括芯片地址CH_ADD、行地址RADD和列地址CADD。芯片地址CH_ADD可以用于选择半导体芯片CHIP0至CHIP7中的任意一个半导体芯片，并且被称为芯片选择地址或芯片ID。
弱单元地址储存电路300可以储存弱单元地址AREF_ADD，在弱单元地址AREF_ADD处执行附加刷新操作以及正常刷新操作。弱单元地址AREF_ADD可以用于选择要附加刷新的弱单元。例如，弱单元地址储存电路300可以包括E熔丝阵列电路。在另一个实施例中，弱单元地址储存电路300可以包括非易失性存储器，诸如NAND快闪存储器、NOR快闪存储器、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、FRAM(铁电RAM)或MRAM(磁阻RAM)。弱单元地址储存电路300可以只储存弱单元地址AREF_ADD，或者可以另外储存用于半导体器件的操作的其他控制信息，其他控制信息包括修复信息、关于内部电压设置的信息以及输入/输出(I/O)时序信息。
弱单元可以表示比正常存储单元具有更少的电荷保留时间的单元。由于存储单元随着时间的推移而放电，因此刷新操作可以被执行以对存储单元再充电。这种刷新操作可以基于存储单元的平均电荷保留时间而在每个预设刷新周期处执行。弱单元可以具有比刷新周期短的电荷保留时间。当只有典型的刷新操作被执行时，弱单元中可能发生数据丢失。
刷新控制电路400可以基于读取信号iRD、写入信号iWT、刷新信号iREF、芯片地址CH_ADD和弱单元地址AREF_ADD而产生刷新地址REF_ADD。在另一个实施例中，刷新控制电路400可以基于读取信号iRD、写入信号iWT、芯片地址CH_ADD和弱单元地址AREF_ADD而无刷新信号iREF来产生刷新地址REF_ADD。
例如，当芯片地址CH_ADD指示第一组GP0中的除了第一芯片CHIP0以外的芯片CHIP1至CHIP3且读取信号iRD或写入信号iWT被激活时，刷新控制电路400可以将弱单元地址AREF_ADD产生为刷新地址REF_ADD。因此，当在芯片CHIP1至CHIP3中执行读取操作或写入操作时，第一芯片CHIP0可以执行刷新操作。
地址选择电路500可以选择刷新地址REF_ADD和行地址RADD中的任意一个，并且可以将被选中的地址提供给行解码器700。
存储体600可以包括耦接到多个字线和多个位线的多个存储单元。当由行解码器700和列解码器800来选择存储单元时，可以执行与被选中的单元相对应的读取操作或写入操作或者刷新操作。
行解码器700可以对从地址选择电路500提供的刷新地址REF_ADD和行地址RADD中的任意一个进行解码，并且将多个字线中的一个或更多个使能。因此，存储体600可以对与刷新地址REF_ADD相对应的字线执行刷新操作。
列解码器800可以对列地址CADD进行解码并且选择多个列选择线中的一个或更多个。
数据I/O电路900可以在写入操作期间将从半导体控制器件10输入的数据DQ传输到数据I/O线。另一方面，数据I/O电路900可以将从数据I/O线传输来的数据DQ输出到半导体控制器件10。
图3只示出了第一芯片CHIP0的具体配置，但是其他芯片CHIP1至CHIP7可以与第一芯片CHIP0具有相同的配置。
例如，当芯片地址CH_ADD指示第二组GP1中的除了第五芯片CHIP4以外的芯片CHIP5至CHIP7且读取信号iRD或写入信号iWT被激活时，第五芯片CHIP4可以将弱单元地址AREF_ADD产生为刷新地址REF_ADD。因此，当在芯片CHIP5至CHIP7中执行读取操作或写入操作时，第五芯片CHIP4可以执行刷新操作。
如图2中所示，属于第一组GP0的第一芯片CHIP0至第四芯片CHIP3可以通过第二数据传输线DL1至第四数据传输线DL3来耦接，且属于第二组GP1的第五芯片CHIP4至第八芯片CHIP7可以通过第六数据传输线DL5至第八数据传输线DL7来耦接。因此，当在属于同一组的芯片中的任意一个芯片中执行读取操作或写入操作时，数据也可以通过其他芯片的数据传输线来传输。因此，其他芯片可以具有不能执行读取操作或写入操作的空闲时间。在本实施例中，这种空闲时间可以用于执行刷新操作。因此，由于不需要分配只用于刷新操作的单独时间，因此能够提高半导体器件的整体操作速度。
图4是图3的刷新控制电路400的具体配置图。
参考图4，刷新控制电路400可以包括刷新信号发生电路410和刷新地址发生电路420。
当在另一个芯片而非对应芯片中执行读取操作或写入操作时，刷新信号发生电路410可以激活刷新信号AREF。刷新信号发生电路410可以基于读取信号iRD、写入信号iWT和芯片地址CH_ADD而产生刷新信号AREF。
当读取信号iRD或写入信号iWT被激活且芯片地址信号CH_ADD指示另一个芯片时，刷新信号发生电路410可以激活刷新信号AREF。例如，当芯片地址信号CH_ADD指示第二芯片CHIP1至第八芯片CHIP8时，第一芯片CHIP0的刷新信号发生电路410可以激活刷新信号AREF。在另一个实施例中，当读取信号iRD或写入信号iWT被激活且芯片地址信号CH_ADD指示同一组中的另一个芯片时，刷新信号发生电路410可以激活刷新信号AREF。例如，当芯片地址信号CH_ADD指示第一组GP0中的第二芯片CHIP1至第四芯片CHIP3时，第一芯片CHIP0的刷新信号发生电路410可以激活刷新信号AREF。
当刷新信号AREF被激活时，刷新地址发生电路420可以将弱单元地址AREF_ADD输出为刷新地址REF_ADD。刷新地址发生电路420可以基于刷新信号iREF和弱单元地址AREF_ADD而产生刷新地址REF_ADD。
刷新地址发生电路420可以包括计数器控制电路421、计数器422和选择电路423。
计数器控制电路421可以基于刷新信号iREF而产生计数器增量信号INC。当刷新信号iREF被激活时，计数器控制电路421可以以预定时间间隔来激活计数器增量信号INC。
计数器422可以基于计数器增量信号INC而产生正常刷新地址NREF_ADD。每当计数器增量信号INC被输入时，计数器422可以将计数值增加1，且计数器422可以将增大后的值输出为正常刷新地址NREF_ADD。
选择电路423可以基于刷新信号AREF而将正常刷新地址NREF_ADD和弱单元地址AREF_ADD中的一个输出为刷新地址REF_ADD。例如，当刷新信号AREF被激活时，选择电路423可以输出弱单元地址AREF_ADD，而当刷新信号AREF被去激活时，选择电路423可以输出正常刷新地址NREF_ADD。
图5示出了图4的刷新信号发生电路410的示例。
图5基于如下假设：因为半导体器件20包括八个芯片CHIP0至CHIP7，所以芯片地址CH_ADD具有三个比特位CH_ADD<0>、CH_ADD<1>和CH_ADD<2>。于是，第一芯片CHIP0、第二芯片CHIP1、第三芯片CHIP2、第四芯片CHIP3、第五芯片CHIP4、第六芯片CHIP5、第七芯片CHIP6、第八芯片CHIP7的芯片地址CH_ADD<2:0>分别被设置为“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”。
刷新信号发生电路410可以包括命令确定电路411、芯片地址确定电路412和最终确定电路413。
命令确定电路411可以判断读取信号iRD或写入信号iWT是否被激活。命令确定电路411可以包括或运算器OR1。或运算器OR1可以对读取信号iRD与写入信号iWT执行或运算。
芯片地址确定电路412可以判断芯片地址CH_ADD<2:0>是否指示其他芯片CHIP1至CHIP7而非包括芯片地址确定电路412的第一芯片CHIP0。
芯片地址确定电路412可以包括异或运算器XOR1至XOR3以及或运算器OR2。异或运算器XOR1可以对逻辑低电平与芯片地址的第一比特位CH_ADD<0>执行异或运算。异或运算器XOR2可以对逻辑低电平与芯片地址的第二比特位CH_ADD<1>执行异或运算。异或运算器XOR3可以对逻辑低电平与芯片地址的第三比特位CH_ADD<2>执行异或运算。或运算器OR2可以对异或运算器XOR1至XOR3的输出执行或运算。
当命令确定电路411确定读取信号iRD或写入信号iWT被激活时，以及当芯片地址确定电路412确定芯片地址CH_ADD<2:0>指示其他芯片CHIP1至CHIP7时，最终确定电路413可以激活刷新信号AREF。最终确定电路413可以包括与运算器AND1。与运算器AND1可以通过对或运算器OR1和OR2的输出值执行与运算来产生刷新信号AREF。
虽然已经参考图5描述了刷新信号发生电路410，但是本实施例不限于此。由于本实施例基于第一芯片CHIP0的芯片地址CH_ADD<2:0>为“000”这样的假设，因此逻辑低电平可以被输入到异或运算器XOR1至XOR3。然而，输入到异或运算器XOR1至XOR3的值可以根据包括刷新信号发生电路410的芯片的芯片地址CH_ADD而变化。
另外，虽然在芯片地址CH_ADD具有三个比特位的假设下，三个异或运算器XOR1至XOR3被使用，但是异或运算器的数量可以根据芯片地址CH_ADD中包含的比特位的数量而变化。图5示出了如下电路：当读取信号iRD或写入信号iWT被激活且芯片地址CH_ADD指示其他芯片CHIP1至CHIP7而非第一芯片CHIP0时，所述电路激活刷新信号AREF。对本领域技术人员明显的是：所示的电路可以用另一个等效电路代替。
图6示出了图4的刷新信号发生电路410的另一个示例。图6示出的实施例的附图标记后面有撇号(')以将它们与图5示出的实施例的附图标记区分开。
当读取信号iRD或写入信号iWT被激活且芯片地址信号CH_ADD指示同一组中的另一个芯片时，图6中的刷新信号发生电路410'可以激活刷新信号AREF。例如，当芯片地址信号CH_ADD指示第二芯片CHIP1至第四芯片CHIP3时，第一芯片CHIP0的刷新信号发生电路410'可以激活刷新信号AREF。
参考图6，刷新信号发生电路410'可以包括命令确定电路411'、芯片地址确定电路412'、最终确定电路413'和组确定电路414'。
因为命令确定电路411'与图5中的命令确定电路411具有相同的配置，所以这里省去对命令确定电路411'的具体描述。
芯片地址确定电路412'和组确定电路414'可以判断芯片地址CH_ADD<2:0>是否指示同一组中的其他芯片CHIP1至CHIP3。
组确定电路414'可以判断芯片地址CH_ADD<2:0>的第三比特位CH_ADD<2>是否指示同一组GP0。组确定电路414'可以包括与运算器AND2。与运算器AND2可以对逻辑低电平与芯片地址CH_ADD<2:0>的第三比特位CH_ADD<2>执行与运算。
芯片地址确定电路412'可以判断芯片地址CH_ADD<1:0>是否指示其他芯片CHIP1至CHIP3。芯片地址确定电路412'可以包括异或运算器XOR1和XOR2以及或运算器OR3。异或运算器XOR1可以对逻辑低电平与芯片地址CH_ADD<2:0>的第一比特位CH_ADD<0>执行异或运算。异或运算器XOR2可以对逻辑低电平与芯片地址CH_ADD<2:0>的第二比特位CH_ADD<1>执行异或运算。或运算器OR2可以对异或运算器XOR1和XOR2的输出执行或运算。
当命令确定电路411'确定读取信号iRD或写入信号iWT被激活、组确定电路414'确定芯片地址CH_ADD<2:0>的第三比特位CH_ADD<2>指示同一组GP0以及芯片地址确定电路412'确定芯片地址CH_ADD<2:0>的第一比特位和第二比特位CH_ADD<1:0>指示其他芯片CHIP1至CHIP3时，最终确定电路413'可以激活刷新信号AREF。最终确定电路413'可以包括与运算器AND3。与运算器AND3可以通过对或运算器OR1和OR3的输出值和与运算器AND2的输出值执行与运算来产生刷新信号AREF。
在刷新信号发生电路410'中，输入到异或运算器XOR1和XOR2以及与运算器AND2的值可以根据包括刷新信号发生电路410'的芯片的芯片地址CH_ADD而变化，正如在刷新信号发生电路410中一样。刷新信号发生电路410'既可以用图6中示出的电路来实现，也可以用另一个等效电路来实现。
图7示出了说明根据当前实施例的半导体器件20的一些信号的时序图。
图7基于如下假设：依次输入“001”、“010”和“011”作为第一组GP0中的芯片地址CH_ADD<2:0>。参考图2，当芯片地址CH_ADD<2:0>为“001”时，芯片地址CH_ADD<2:0>可以指示第二芯片CHIP1，当芯片地址CH_ADD<2:0>为“010”时，芯片地址CH_ADD<2:0>可以指示第三芯片CHIP2，且当芯片地址CH_ADD<2:0>为“011”时，芯片地址CH_ADD<2:0>可以指示第四芯片CHIP3。
命令CMD可以与芯片地址CH_ADD一起输入。通过利用图3的内部命令发生电路100对命令CMD进行解码而得到的结果可以基于下述假设：读取信号iRD被激活，而写入信号iWT和刷新信号iREF被去激活。
返回参考图3和图4，因为芯片地址CH_ADD<2:0>指示第二芯片CHIP1、第三CHIP2、第四芯片CHIP3而非第一芯片CHIP0并且读取信号iRD被激活，所以刷新控制电路400的刷新信号发生电路410可以激活刷新信号AREF。
因为刷新信号iREF被去激活，所以刷新控制电路400的计数器控制电路421可以将计数器增量信号INC去激活。因为计数器增量信号INC被去激活，所以从计数器422输出的正常刷新地址NREF_ADD可以具有无关(don't-care)值。弱单元地址储存电路300可以依次输出弱单元地址AREF_ADD1、AREF_ADD2、AREF_ADD3、AREF_ADD4、AREF_ADD5和AREF_ADD6。
因为刷新信号AREF被激活，所以刷新控制电路400的选择电路423可以依次指示弱单元地址AREF_ADD1、AREF_ADD2、AREF_ADD3、AREF_ADD4、AREF_ADD5和AREF_ADD6作为刷新地址REF_ADD。
因此，虽然在第二芯片CHIP1、第三芯片CHIP2和第四芯片CHIP3中执行读取操作，但是可以在第一芯片CHIP0中执行对弱单元地址AREF_ADD1、AREF_ADD2、AREF_ADD3、AREF_ADD4、AREF_ADD5和AREF_ADD6的刷新操作。
图8示出了根据一个实施例的电子系统。
图1至图7的半导体系统或半导体器件可以用于设计其他存储器件，诸如处理器和计算机系统。例如，图8示出了采用根据各种实施例的半导体系统或半导体器件的电子系统。电子系统可以包括一个或更多个处理器，例如CPU 1100。处理器(即，CPU 1100)可以被单独使用或耦接到其他处理器。图8示出了仅一个处理器(即，CPU 1100)，但对本领域技术人员明显的是电子系统能够包括任意数量的物理或逻辑处理器或者CPU。
芯片组1150可以可操作地耦接到处理器(即，CPU 1100)。芯片组1150可以用作处理器与电子系统的其他组件之间的信号的通信路径。电子系统的其他组件可以包括存储器控制器1200、输入/输出(I/O)总线1250以及磁盘驱动器控制器1300。根据电子系统的配置，多个不同信号中的任意一个可以经由芯片组1150传输。另外，对本领域技术人员明显的是：在不改变电子系统的基本元件的情况下，在电子系统中的信号的路由可以轻易被改变。
如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括图1的半导体控制器件10以及参考图1至图7描述的一个或更多个半导体器件。因此，存储器控制器1200可以通过芯片组1150从处理器(即，CPU 1100)接收请求。在另一个实施例中，存储器控制器1200可以集成在芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在本实施例中，存储器件1350可以包括参考图1至图7描述的一个或更多个半导体器件。存储器件1350可以对应于包括单列直插式存储模块(SIMM)和双列直插式存储模块(DIMM)的多个工业标准存储器类型中的任意一种。另外，存储器件1350可以储存指令和数据两者，使得外部数据储存器件能够被稳定地移除。
芯片组1150还可以耦接到I/O总线1250。I/O总线1250可以用作信号从芯片组1150到I/O设备1410、1420和1430的通信路径。I/O设备1410至1430可以包括鼠标1410、视频显示器1420和键盘1430。为了与I/O设备1410至1430进行通信，I/O总线1250可以采用多个通信协议中的任何一个。在另一个实施例中，I/O总线可以集成在芯片组1150中。
磁盘驱动器控制器1300可以可操作地耦接到芯片组1150。磁盘驱动器控制器1300可以用作芯片组1150与一个内部磁盘驱动器1450或者与一个或更多个外部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以储存指令和数据两者，使得外部数据储存器件能够被稳定地分离。磁盘驱动器控制器1300和内部磁盘驱动器1450可以利用与I/O总线1250的任意一种通信协议来彼此通信或者与芯片组1150通信，所述通信协议包括所有上述协议。
参考图8所述的电子系统可以对应于半导体系统的示例或参考图1至图7描述的半导体器件的示例。例如，根据其他实施例的组件(诸如移动电话和数码相机)可以不同于图8中所示的实施例。本公开不限于上述实施例和附图。对本领域技术人员明显的是：在不脱离本公开的范围的情况下，本公开包括各种替换和修改。
作为参考，另外的组件可以被包括在内以更详细地描述本公开，尽管所述另外的组件可能不会与本公开的技术思想直接相关。另外，表示信号或电路的激活状态的激活高电平或激活低电平的配置可以根据实施例而变化。这种电路变化造成许多不同实施例，这许多不同实施例容易被本领域技术人员推断出。
根据当前实施例，因为不需要分配用于刷新操作的单独时间，所以半导体器件能够执行刷新操作而不会影响操作速度。

Claims (20)

1.一种半导体器件，包括：
第一芯片，其被配置为接收命令和地址；以及
第二芯片，其被配置为接收所述命令和所述地址，
其中，所述第一芯片包括：
弱单元地址储存电路，其被配置为储存弱单元地址；
刷新控制电路，其被配置为当所述第二芯片由芯片地址选中时，基于所述弱单元地址而产生刷新地址；以及
存储体，在所述存储体中利用所述刷新地址而由所述半导体器件执行刷新操作。
2.根据权利要求1所述的半导体器件，其中，所述第一芯片和所述第二芯片通过命令传输线接收所述命令并且通过地址传输线接收所述地址。
3.根据权利要求1所述的半导体器件，其中，所述第一芯片和所述第二芯片层叠，以及其中，所述第二芯片通过所述第一芯片接收数据。
4.根据权利要求1所述的半导体器件，其中，所述第一芯片和所述第二芯片通过焊线和穿通硅通孔TSV中的至少一种来彼此耦接。
5.根据权利要求1所述的半导体器件，其中，所述刷新控制电路包括：
刷新信号发生电路，其被配置为当所述第二芯片由所述芯片地址选中时，激活刷新信号；以及
刷新地址发生电路，其被配置为基于所述刷新信号而产生所述刷新地址。
6.根据权利要求5所述的半导体器件，其中，所述刷新信号发生电路包括：
命令确定电路，其被配置为判断所述命令是读取命令还是写入命令；
芯片地址确定电路，其被配置为接收所述芯片地址并且判断所述第二芯片是否被选中；以及
最终确定电路，其被配置为基于所述命令确定电路的判断结果和所述芯片地址确定电路的判断结果而产生所述刷新信号。
7.根据权利要求5所述的半导体器件，其中，所述刷新地址发生电路包括：
计数器控制电路，其被配置为响应于刷新命令而产生计数器增量信号；
计数器，其被配置为基于所述计数器增量信号而产生正常刷新地址；以及
选择电路，其被配置为基于所述刷新信号而选择性地输出所述正常刷新地址或弱单元地址。
8.根据权利要求1所述的半导体器件，其中，所述第一芯片还包括内部命令发生电路，所述内部命令发生电路被配置为通过对所述命令进行解码来产生内部命令信号。
9.根据权利要求1所述的半导体器件，其中，所述第一芯片还包括地址缓冲器，所述地址缓冲器被配置为通过缓冲所述地址来产生所述芯片地址。
10.根据权利要求1所述的半导体器件，其中，所述第一芯片还包括地址选择电路，所述地址选择电路被配置为选择所述刷新地址和行地址中的一个。
11.根据权利要求1所述的半导体器件，其中，所述第一芯片包括：
行解码器，其被配置为对所述刷新地址进行解码，并且将被解码的地址输出到所述存储体；
列解码器，其被配置为对所述地址的列地址进行解码，并且将被解码的地址输出到所述存储体；以及
数据输入/输出I/O电路，其被配置为传输并接收数据。
12.一种半导体器件，包括：
第一组多个芯片，其通过数据传输线耦接在一起；以及
第二组多个芯片，其通过数据传输线耦接在一起，
其中，所述第一组多个芯片包括至少一个主芯片，其中，所述至少一个主芯片包括：
弱单元地址储存电路，其被配置为储存弱单元地址；
刷新控制电路，其被配置为当与所述主芯片不同的从芯片由芯片地址选中时，基于所述弱单元地址而产生刷新地址；以及
存储体，在所述存储体中基于所述刷新地址而执行刷新操作。
13.根据权利要求12所述的半导体器件，其中，所述第一组多个芯片和所述第二组多个芯片共享命令传输线和地址传输线。
14.根据权利要求12所述的半导体器件，其中，所述主芯片具有耦接到外部的数据传输线。
15.根据权利要求12所述的半导体器件，其中，所述从芯片通过所述主芯片接收外部数据。
16.根据权利要求12所述的半导体器件，其中，所述第一组多个芯片通过焊线和穿通硅通孔TSV中的至少一种耦接在一起，
其中，所述第二组多个芯片通过焊线和穿通硅通孔TSV中的至少一种耦接在一起。
17.根据权利要求12所述的半导体器件，其中，所述刷新控制电路包括：
刷新信号发生电路，其被配置为当所述从芯片由所述芯片地址选中时，激活刷新信号；以及
刷新地址发生电路，其被配置为基于所述刷新信号而产生所述刷新地址。
18.根据权利要求17所述的半导体器件，其中，所述刷新信号发生电路包括：
命令确定电路，其被配置为判断所述命令是读取命令还是写入命令；
芯片地址确定电路，其被配置为判断所述地址是否和与包括所述刷新信号发生电路的所述芯片不同的芯片有关；
组确定电路，其被配置为接收所述芯片地址并且判断所述芯片地址是否与所述第一组多个芯片有关；以及
最终确定电路，其被配置为基于所述命令确定电路的判断结果、所述芯片地址确定电路的判断结果以及所述组确定电路的判断结果而产生所述刷新信号。
19.根据权利要求17所述的半导体器件，其中，所述刷新地址发生电路包括：
计数器控制电路，其被配置为响应于刷新命令而产生计数器增量信号；
计数器，其被配置为基于所述计数器增量信号而产生正常刷新地址；以及
选择电路，其被配置为基于所述刷新信号而选择性地输出所述正常刷新地址或所述弱单元地址。
20.根据权利要求12所述的半导体器件，其中，所述主芯片包括：
内部命令发生电路，其被配置为通过对所述命令进行解码来产生内部命令信号；
地址缓冲器，其被配置为通过缓冲所述地址来产生所述芯片地址；
地址选择电路，其被配置为选择所述刷新地址和行地址中的任意一个；
行解码器，其被配置为对所述刷新地址进行解码，并且将所述被解码的地址输出到所述存储体；
列解码器，其被配置为对所述地址的列地址进行解码，并且将所述被解码的地址输出到所述存储体；以及
数据输入/输出I/O电路，其被配置为传输并接收数据。
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