CN101312068B - 半导体存储器系统及控制其非易失性存储器的操作的方法 - Google Patents

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Abstract

示例实施例涉及一种可以包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统以及用于控制非易失性存储器的操作的方法。所述半导体存储器系统可以包括非易失性存储器和存储器控制器。所述非易失性存储器可以包括临时存储将被从存储器单元阵列读取或将被写入存储器单元阵列的数据的缓冲存储器和内部控制器。所述存储器控制器可以响应于控制信号将模式信号传输到非易失性存储器，所述控制信号与将要施加到非易失性存储器的读取模式或写入模式对应。响应于模式信号，如果将要施加读取模式，则内部处理器可以控制将被读取的数据被存储在缓冲存储器中，如果将要施加写入模式，则内部控制器可以控制缓冲存储器等待直到接收到写入命令。

Description

半导体存储器系统及控制其非易失性存储器的操作的方法
本申请要求于2007年5月23日在韩国知识产权局提交的第10-2007-0050258号韩国专利申请的优先权，其全部公开通过引用包含于此。
技术领域
示例实施例涉及一种半导体存储器系统，例如，一种包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统，以及一种用于控制非易失性存储器的操作的方法。
背景技术
传统的存储器系统可以独立地利用易失性存储器和非易失性存储器，其中，可以分别执行对易失性存储器和非易失性存储器的控制。例如，易失性存储器可以需要一个存储器控制器，非易失性存储器可以需要另一存储器控制器。然而，为了保证高速的特性并降低所需的输入/输出引脚的总数，现今已经开发了具有共享公共总线的易失性存储器和非易失性存储器的存储器系统。
传统的非易失性存储器(例如，NOR闪速存储器)需要的行地址可以多于易失性存储器(例如，动态随机存取存储器(DRAM))需要的行地址，从而选择字线。因此，为了选择字线，易失性存储器可以仅执行一次激活命令(activecommand)，但是非易失性存储器可以执行两次激活命令。
此外，与传统的易失性存储器相比，传统的非易失性存储器在存储器单元阵列上执行读取/写入操作时可以利用缓冲存储器。例如，为了将数据写入到非易失性存储器，数据可以不被直接写入到非易失性存储器，而是可以被首先存储在缓冲存储器中。然后，如果适当量的数据被存储在缓冲存储器中或写入命令被施加到缓冲存储器，则存储的数据可以被写入到非易失性存储单元。同样，为了从闪速存储器读取数据，可以首先从非易失性存储单元读取数据，然后所述数据可以被临时存储在缓冲存储器中。然后，如果适当量的数据被存储在缓冲存储器中或读取命令被施加到缓冲存储器，则可以从非易失性存储器输出存储的数据。用于在读取操作过程中从非易失性存储单元读取数据并将该数据临时存储在缓冲存储器中的操作可以被称为感应操作(sensing operation)。
通常，在施加激活命令之后执行感应操作所需的持续时间可以被称为感应时间。在传统的系统中，读取和写入操作均具有感应时间。例如，当将激活命令施加到非易失性存储器时，传统的非易失性存储器会不能确定执行读取操作还是写入操作。因为传统的非易失性存储器不能进行这种确定，所以非易失性存储器会执行关于读取和写入操作的感应操作。在感应时间之后执行读取操作不会造成许多问题，但是在感应时间之后执行写入操作会导致不必要的电流和感应时间的消耗。
发明内容
示例实施例提供一种包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统，所述半导体存储器系统能够依赖于非易失性存储器将要执行的是读取操作还是写入操作来以各种方式控制非易失性存储器，从而降低执行读取/写入操作所需的电流和时间的消耗。
示例实施例示出了可以通过在缓冲存储器中存储将被写入的数据来执行写入操作，而不执行感应操作。
根据示例实施例，一种半导体存储器系统包括共享公共总线的易失性存储器和非易失性存储器。所述半导体存储器系统可以包括：非易失性存储器，包括临时存储将被从存储器单元阵列读取或将被写入存储器单元阵列的数据的缓冲存储器和内部控制器；存储器控制器，响应于控制信号将模式信号传输到非易失性存储器，所述控制信号可以与将要施加到非易失性存储器的读取模式或写入模式对应。如果响应于模式信号将要施加读取模式，则内部处理器可以控制将被读取的数据被存储在缓冲存储器中，如果响应于模式信号将要施加写入模式，则内部控制器可以控制缓冲存储器等待直到接收到写入命令。
根据示例实施例，存储器控制器可以响应于控制信号经由非易失性存储器的保留的地址引脚来传输模式信号。模式信号可以具有依赖于将要施加的是读取模式还是写入模式的不同的逻辑状态，模式信号被存储在与保留的地址引脚对应的地址位中，内部控制器可以根据存储在地址位中的模式信号的逻辑状态来控制缓冲存储器。模式信号可以与将要施加到非易失性存储器的读取模式或写入模式对应。
如果响应于控制信号将要施加的是读取模式，则在第一时间段之后，存储器控制器可以将读取命令传输到非易失性存储器，如果响应于控制信号将要施加的是写入模式，则在第二时间段之后，存储器控制器可以将写入命令传输到非易失性存储器，第一时间段可以是将被读取的数据被存储在第一缓冲存储器中的时间段，第二时间段可以是将被写入的数据等待被写入到第二缓冲存储器的等待时间段。第二时间段可以短于第一时间段。
根据示例实施例，响应于控制信号，存储器控制器可以将MRS(模式寄存器设置)命令传输到非易失性存储器，控制信号与将要施加到非易失性存储器的读取模式或写入模式对应。如果响应于MRS命令施加读取模式，则内部控制器可以控制将被读取的数据被存储在缓冲存储器中，如果响应于MRS命令施加写入模式，则内部控制器可以控制缓冲存储器等待直到接收到写入命令。
根据示例实施例，MRS命令可以与将要施加到非易失性存储器的读取模式或写入模式对应。此外，如果读取模式或写入模式结束，则存储器控制器可以将MRS命令传输到非易失性存储器。
根据示例实施例，一种用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，非易失性存储器可以包括存储器单元阵列和缓冲存储器，缓冲存储器可以临时存储将被从存储器单元阵列读取或将被写入存储器单元阵列的数据。所述方法可以包括如下步骤：响应于控制信号将模式信号传输到非易失性存储器，控制信号与将要施加到非易失性存储器的读取模式或写入模式对应；响应于模式信号确定将要施加到非易失性存储器的是读取模式还是写入模式。如果将要施加的是读取模式，则控制将被读取的数据被存储在缓冲存储器中。如果将要施加的是写入模式，则控制缓冲存储器等待直到接收到写入命令。
根据示例实施例，传输模式信号的步骤可以包括：响应于控制信号经由非易失性存储器的保留的地址引脚来传输模式信号。
所述方法还可以包括：将传输的模式信号存储在与保留的地址引脚对应的地址位中，其中，模式信号根据将要施加的是读取模式还是写入模式而包括不同的逻辑状态。
根据示例实施例，一种用于控制半导体存储器系统的非易失性存储器的操作的方法可以包括响应于控制信号确定是否将MRS(模式寄存器设置)命令传输到非易失性存储器，控制信号与将要施加到非易失性存储器的读取模式或写入模式对应。如果将要施加的读取模式基于是否传输MRS命令，则控制将被读取的数据被存储在缓冲存储器中。如果将要施加的写入模式基于是否传输MRS命令，则控制缓冲存储器等待直到传输写入命令。
附图说明
通过参照附图详细描述本申请的示例实施例，本申请的上面和其它的特征和优点将变得更明显，附图中：
图1是根据示例实施例的半导体存储器系统的框图；
图2是示出了根据示例实施例的图1的半导体存储器系统中信号的流动的框图；
图3是示出了根据示例实施例的用在易失性存储器和非易失性存储器中的地址引脚和响应于操作命令与地址引脚对应的地址位的表；
图4是示出了根据示例实施例的用于在动态随机存取存储器(DRAM)和NOR闪速存储器中执行命令的过程的图；
图5是示出了根据示例实施例的具有相同命令协议的易失性存储器和非易失性存储器的真值表；
图6是示出了根据示例实施例的控制图1的非易失性存储器的操作的方法的流程图；
图7A是当图1和图2的非易失性存储器120执行读取操作时信号的示例时序图；
图7B是当图1和图2的非易失性存储器120执行写入操作时信号的示例时序图；
图8是根据示例实施例的用于控制图1和图2的非易失性存储器的操作的方法的流程图。
具体实施方式
这里公开了详细的示例实施例。然而这里公开的具体的结构和功能的细节仅表示描述示例实施例的意图。因此，示例实施例能够具有各种修改和替换形式。然而，应该理解的是，不意在将示例实施例限于公开的具体形式，相反，示例实施例意在覆盖所有落入本申请的范围内的修改、等同物和替换物。
应该理解的是，虽然术语第一、第二等可以在这里用来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅是用来区分一个元件与另一元件。例如，在不脱离示例实施例的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如这里使用的，术语“和/或”包括一个或多个相关所列项的任意和所有的组合。
这里使用的术语只是出于描述具体实施例的目的，而不意在限制。除非上下文另外清楚地指出，否则这里所使用的单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在这里使用时，表明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
现在，将参照附图来更充分地描述示例实施例。然而，本发明可以以许多不同形成来实施，并不应该被解释为限于这里阐述的实施例。相反，提供示例实施例使得本公开将是彻底和完整的，并将本申请的范围充分地传达给本领域技术人员。在附图中，相同的标号始终表示相同的元件。
图1是根据示例实施例的半导体存储器系统100的框图。参照图1，半导体存储器系统100可以包括易失性存储器110、非易失性存储器120和/或存储器控制器150。易失性存储器110和非易失性存储器120可以共享公共总线。即，易失性存储器110和非易失性存储器120可以共享地址信号和数据线。此外，易失性存储器110和非易失性存储器120可以通过公共总线连接到存储器控制器150。
易失性存储器可以被分为例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。非易失性存储器可以被分为例如掩模式只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)。具体地讲，闪速EEPROM(下文中称为“闪速存储器”)可以被分为例如NAND型闪速存储器和NOR型闪速存储器。
参照图1，存储器控制器150可以控制易失性存储器110和非易失性存储器120中的一个或两者。存储器控制器150可以将芯片选择信号CS_0和CS_1传输到易失性存储器110或非易失性存储器120以选择将要被控制的存储器。响应于控制信号CON，存储器控制器150可以将命令传输到易失性存储器110，用于控制易失性存储器110的操作；或可以将命令传输到非易失性存储器120，用于控制非易失性存储器120的操作。换句话说，响应于控制信号CON，存储器控制器150可以传输指示将要施加到易失性存储器110或非易失性存储器120的是读取模式还是写入模式的操作命令和信息。下文中，读取模式是指易失性存储器110或非易失性存储器120可以执行读取操作的模式，写入模式是指易失性存储器110或非易失性存储器120可以执行写入操作的模式。
图2是示出了根据示例实施例的图1的半导体存储器系统中信号的流动的框图。参照图2，非易失性存储器120可以包括存储器单元阵列210、第一缓冲存储器220、第二缓冲存储器230和/或内部控制器250。第一缓冲存储器220和第二缓冲存储器230可以临时存储将被读取或写入到存储器单元阵列210的数据。第一缓冲存储器220可以存储将被读取的数据，第二缓冲存储器230可以存储将被写入的数据。第一缓冲存储器220和第二缓冲存储器230可以实施为一个缓冲存储器。
响应于从存储器控制器150提供的模式信号MODE、地址信号ADDR和操作命令CMD，内部控制器250可以控制将在第一缓冲存储器220、第二缓冲存储器230和存储器单元阵列210上执行的读取/写入操作。
响应于从微处理器160接收的控制信号CON，存储器控制器150可以将读取/写入命令经由公共总线施加到易失性存储器110或非易失性存储器120。此外，存储器控制器150可以激活芯片选择信号CS_0和CS_1中的一个以选择两个存储器110和120中的一个。
控制信号CON可以与将要施加到易失性存储器110或非易失性存储器120的读取模式和写入模式中的一个对应。例如，如果施加读取模式，则控制信号CON可以处于第一逻辑状态，如果施加写入模式，则控制信号可以处于第二逻辑状态。下文中，例如，第一逻辑状态是指逻辑低状态，第二逻辑状态是指逻辑高状态。所分配的逻辑状态仅是出于说明的目的，在示例实施例内可以包含其它分配的逻辑状态(如相反的情况)。
模式信号MODE可以与将要施加到易失性存储器110或非易失性存储器120的读取模式和写入模式中的一个对应。例如，如果施加读取模式，则模式信号MODE可以处于第一逻辑状态，如果施加写入模式，则模式信号MODE可以处于第二逻辑状态。与控制信号CON的情况相同，所分配的逻辑状态仅是出于说明的目的，在示例实施例内可以包含其它分配的逻辑状态(如相反的情况)。
通常，操作命令CMD可以为从存储器控制器150传输到存储器110或120的命令。例如，传输到非易失性存储器120的命令CMD可以为预激活命令、激活命令、读取命令或写入命令。
如果响应于控制信号CON来施加读取模式，则存储器控制器150可以在第一时间段之后将读取命令传输到非易失性存储器120，其中，第一时间段包括在第一缓冲存储器220中存储将被读取的数据。此外，如果响应于控制信号CON来施加写入模式，则存储器控制器150可以在第二时间段之后将写入命令传输到非易失性存储器120，其中，第二时间段为等待在第二缓冲存储器230上执行写入操作的时间。第二时间段可以短于第一时间段。随后将参照图7来更详细地描述存储器控制器150的以上操作。
根据示例实施例，根据模式信号MODE，可以能够确定将要施加到非易失性存储器120的是读取操作还是写入操作。根据响应于模式信号MODE的将要施加的读取操作或写入操作，内部控制器250可以控制第一缓冲存储器220、第二缓冲存储器230和存储器单元阵列210。
如果确定响应于模式信号MODE的将要施加到非易失性存储器120的是读取模式，则内部控制器250可以在第一缓冲存储器220中存储将被读取的数据。换句话说，内部控制器250可以控制从存储器单元阵列210的对应的地址读取数据，并且内部控制器250可以控制将要执行的感应操作。感应操作可以指用于从存储器单元阵列210的对应的地址读取数据并在第一缓冲存储器220中临时存储读取的数据以执行读取操作的操作。如果在第一缓冲存储器220中存储了特定量的数据，或将读取操作施加到第一缓冲存储器220，则存储器控制器150可以将可以为操作命令CMD的读取命令传输到非易失性存储器120，以将存储在第一缓冲存储器220中的数据输出到非易失性存储器120的外部。
如果确定响应于模式信号MODE的将要施加到非易失性存储器120的是写入模式，则内部控制器250可以控制第二缓冲存储器230等待直到接收到写入命令。如果接收到写入命令，则内部控制器250可以控制将被写入的数据被临时存储在第二缓冲存储器230中。如果在第二缓冲存储器230中存储了特定量的数据，或将写入操作施加到第二缓冲存储器230，则存储在第二缓冲存储器230中的数据可以被读取，然后可以被存储在存储器单元阵列210的对应的地址处。与读取操作相反，因为没有从存储器单元阵列210读取数据，并且没有将数据存储在第一缓冲存储器220或第二缓冲存储器230中，所以不执行写入操作的感应操作。
根据示例实施例，如果确定将要施加到非易失性存储器120的是读取操作，则可以执行感应操作，如果确定将要施加到非易失性存储器120的是写入模式，则不执行感应操作。因此，如果非易失性存储器120执行写入操作，则感应操作被绕过(bypass)，因此降低了电流和时间的消耗。
根据示例实施例的方法，存储器控制器150可以传输用于确定将要施加到易失性存储器110或非易失性存储器120的是读取模式还是写入模式的模式信号MODE。存储器控制器150可以经由非易失性存储器120的备用的地址引脚来传输模式信号MODE。可以将模式信号MODE存储在与备用的地址引脚对应的地址位中。模式信号MODE可以根据将要施加到非易失性存储器120的是写入模式还是读取模式而包括不同的逻辑状态。例如，如果将要施加的是读取模式，则可以将逻辑低数据存储在地址位中，如果施加写入模式，则可以将逻辑高数据存储在地址位中。因此，根据存储在地址位中的模式信号MODE的逻辑状态，非易失性存储器120可以能够确定将要施加到非易失性存储器120的是读取模式还是写入模式。
图3是示出了根据示例实施例的用在易失性存储器和非易失性存储器中的地址引脚和响应于操作命令CMD与地址引脚对应的地址位的表。
参照图3，相比于易失性存储器110(例如，DRAM)，非易失性存储器120(例如，NOR闪速存储器)会需要更多的行地址和更少的列地址。因此，非易失性存储器120可以通过使用两次激活命令来指定将被激活的用于地址位的分配的行地址。易失性存储器110可以通过使用地址引脚A0至A12来指定将被激活的行地址。相反，非易失性存储器120可以通过使用经由地址引脚A0至A7的预激活命令PREACTIVE和经由地址引脚A0至A12的激活命令ACTIVE来指定将被激活的行地址。例如，当将数据存储在非易失性存储器120的数据位中时，在512M(兆)位存储器中，对于预激活命令PREACTIVE，可以不使用地址引脚A8至A12。
参照图3，可以经由地址引脚A12来传输模式信号MODE，其中，地址引脚A12可以从未使用的地址引脚A8至A12中选择。参照图3，阴影部分可以表示存储模式信号MODE的地址位(例如，地址引脚A12)。虽然图3中可以使用地址引脚A12，但是示例实施例不限于这种指定，在示例实施例内可以包含从未使用的引脚A8至A12中选择的任意引脚来储存模式信号MODE。
参照图2和图3，当传输预激活命令PREACTIVE时，存储器控制器150可以经由地址引脚A12来传输模式信号MODE。然而，因为在可以将激活命令ACTIVE传输到非易失性存储器120之前，非易失性存储器必须确定是否执行感应操作，所以在激活命令ACTIVE(例如，操作命令CMD)的传输之前，存储器控制器150必须经由备用的数据引脚将模式信号MODE传输到非易失性存储器120。
图4是示出了根据示例实施例的用于在DRAM和NOR闪速存储器中执行命令的过程的图。
根据示例实施例，当易失性存储器和非易失性存储器使用一条公共总线来操作时，可以需要公共命令协议以控制具有不同操作特性的不同类型的存储器。参照图4，在给出激活命令ACT之后，DRAM(例如，易失性存储器)可以执行读取命令READ或写入命令WRITE。在给出激活命令ACT之后，用于列存取，经过了预定长度的时间tRCD。同样参见图7A。然后，DRAM可以执行预充电命令PRECHARGE。相反，根据其操作特性，NOR闪速存储器(例如，非易失性存储器)可以不需要执行预充电命令PRECHARGE，但可以需要两次激活命令ACT以指定行地址，如参照图3所描述的。因此，由于NOR闪速存储器执行预激活命令PREACTIVE(代替DRAM执行的预充电命令PRECHARGE)，然后执行激活命令ACT以及读取命令READ/写入命令WRITE，所以NOR闪速存储器可以具有与DRAM相同的命令协议。
图5是示出了根据示例实施例的具有相同命令协议的易失性存储器和非易失性存储器的真值表。参照图5，易失性存储器和非易失性存储器可以在激活命令ACT、读取命令READ和写入命令WRITE方面具有相同的命令协议。此外，可以仅在易失性存储器中执行的预充电命令PRECHARGE以及可以仅在非易失性存储器中执行的预激活命令PREACTIVE可以以相同的命令协议来操作。因此，根据示例实施例的半导体存储器系统可以使用相同的命令协议来控制易失性存储器和非易失性存储器。
在根据示例实施例的用于传输模式信号MODE的方法中，图2的存储器控制器150可以利用模式寄存器设置(mode register set，MRS)命令以代替模式信号MODE。存储器控制器150可以将MRS命令传输到非易失性存储器120，所述MRS命令可以指示将要施加到非易失性存储器120的是读取模式还是写入模式。例如，如果将要施加的是读取模式，则存储器控制器150可以将MRS命令传输到非易失性存储器120，如果将要施加的是写入模式，则存储器控制器150可以不将MRS命令传输到非易失性存储器120。相反，如果将要施加的是写入模式，则存储器控制器150可以将MRS命令传输到非易失性存储器120，如果将要施加的是读取模式，则存储器控制器150可以不传输MRS命令。
在将激活命令ACT传输到非易失性存储器120之前，存储器控制器150可以将MRS命令传输到非易失性存储器120，其中，激活命令ACT可以作为操作命令CMD。如果当前施加的模式响应于MRS命令而结束，则可以能够通过将MRS命令传输到非易失性存储器120来通知非易失性存储器120。例如，可以通过使用特定的MRS命令来通知非易失性存储器120将要施加的是写入模式，当在写入模式的施加过程中再次传输MRS命令时，也可以通知非易失性存储器120写入模式将结束。
图6是示出了根据示例实施例的用于控制图1和图2的非易失性存储器120的操作的方法的流程图。图7A是当图1和图2的非易失性存储器120执行读取操作时信号的示例时序图。图7B是根据示例实施例的当图1和图2的非易失性存储器120执行写入操作时信号的示例时序图。
现在将参照图1、图2、图3、图6和图7来描述非易失性存储器120的读取/写入操作。存储器控制器150可以响应于控制信号CON将模式信号MODE传输到非易失性存储器120(图6中的操作S610)。例如，可以将模式信号MODE经由非易失性存储器120的备用的地址引脚来传输到非易失性存储器120。如果在读取模式过程中(如图7A中所示)，经由地址引脚A12(如图3中所示)接收到模式信号MODE，则当施加预激活命令P-ACT时存储在与地址引脚A12对应的地址位中的数据可以处于第一逻辑状态。此外，在写入模式过程中(如图7B中所示)，当施加预激活命令P-ACT时，存储在与地址引脚A12对应的地址位中的数据可以处于第二逻辑状态。换句话说，存储在与地址引脚A12对应的地址位中的数据的逻辑状态可以依赖于将要施加的是读取模式还是写入模式。
响应于模式信号MODE，确定将要施加到非易失性存储器120的是读取模式还是写入模式(图6中的操作S620)。参照图6，如果在操作S620中确定将要施加的是读取模式，则内部控制器250可以控制从存储器单元阵列210读取的数据被存储在第一缓冲存储器220中(操作S630)。参照图7A，如果将要施加的是读取模式，则在用于感测操作的第一时间段tRCD期间，以及在当可以传输激活命令ACT时的时间点t1和当可以传输读取命令READ时的时间点t2之间，内部控制器250从存储器单元阵列210读取数据DQ_0、DQ_1等，然后可以将上述数据存储在第一缓冲存储器220中。换句话说，存储器控制器150可以传输激活命令ACT，然后可以在用于感应操作的第一时间段tRCD之后来传输读取命令READ。如果存储器控制器150在时间点t2传输读取命令READ，则在与CAS等待CL对应的持续时间之后，可以从非易失性存储器120将存储在第一缓冲存储器220中的数据DQ_0、DQ_1等输出(图6中的操作S640)。
如果在操作S620中确定将要施加的是写入模式，内部控制器250可以控制第二缓冲存储器230等待直到接收到写入命令WRITE(图6中的操作S650)。即，如果将要施加写入模式(如图7B中所示)，则内部处理器250可以控制第二缓冲存储器230等待第二时间段Δt，所述第二时间段Δt在传输激活命令ACT的时间点t1和传输写入命令WRITE的时间点t4之间。即，在写入模式中，在第二时间段Δt期间，第二缓冲存储器230可以不执行感应操作。存储器控制器150可以传输激活命令ACT，然后在第二时间段Δt之后，可以传输写入命令WRITE。与读取模式相反，写入模式可以不需要用于感应操作的与第一时间段tRCD对应的持续时间，因此，即使第二时间段Δt短于第一时间段tRCD，也可以正常地执行写入操作。如果存储器控制器150在时间点t4传输写入命令WRITE，则数据DQ_0、DQ_1等可以写入第二缓冲存储器230(图6中的操作S660)。
图8是示出了根据示例实施例的用于控制图1和图2的非易失性存储器的操作的方法的流程图。
参照图1、图2、图7和图8，响应于控制信号CON，存储器控制器150可以确定是否将MRS命令传输到非易失性存储器120(图8中的操作S810)。根据是否将要传输MRS命令，非易失性存储器120可以确定将要施加的是读取模式还是写入模式(图8中的操作S820)。假设MRS命令指示将要施加的是写入模式，如果存储器控制器150传输MRS命令，则可以确定将要施加到非易失性存储器120的是写入模式。如果确定将不传输MRS命令，则可以确定将要施加到非易失性存储器120的是读取模式。相反，假设MRS命令指示将要施加的是读取模式，如果传输MRS命令，则可以确定将要施加到非易失性存储器120的是读取模式，如果不传输MRS命令，则可以确定将要施加到非易失性存储器120可以是写入模式。此外，如果在写入模式或读取模式的施加过程中再次施加MRS命令，则可以确定写入模式或读取模式将结束。
如果在操作S820(图8)中确定将要施加的是读取模式，则可以以与执行图6的操作S630和操作S640的方式相同的方式来执行操作S830和操作S840。如果在操作S820(图8)中确定将要施加的是写入模式，则可以以与执行图6的操作S650和操作S660的方式相同的方式来执行操作S850和操作S860。
如上所述，根据示例实施例，在包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统以及用于控制非易失性存储器的操作的方法中，可以根据非易失性存储器将要执行读取操作还是写入操作来以各种方式控制非易失性存储器，从而降低执行读取/写入操作所需的电流和时间的消耗。
虽然已经参照图1至图8来示出和描述了示例实施例，但是本领域技术人员应该理解的是，在不脱离本公开的精神和范围的情况下，可以在其中在形式和细节方面做出各种改变。

Claims (33)

1.一种半导体存储器系统，所述半导体存储器系统包括存储器控制器以及共享公共总线的易失性存储器和非易失性存储器，其中：
非易失性存储器包括临时存储将被从存储器单元阵列读取或将被写入存储器单元阵列的数据的缓冲存储器和内部控制器；
存储器控制器响应于控制信号将模式信号传输到非易失性存储器，所述控制信号与将要施加到非易失性存储器的读取模式或写入模式对应，其中，如果响应于模式信号将要施加读取模式，则内部控制器控制在缓冲存储器中存储将被读取的数据，如果响应于模式信号将要施加写入模式，则内部控制器控制缓冲存储器等待直到接收到写入命令。
2.如权利要求1所述的半导体存储器系统，其中，存储器控制器响应于控制信号经由非易失性存储器的保留的地址引脚来传输模式信号。
3.如权利要求2所述的半导体存储器系统，其中，模式信号包括依赖于将要施加的是读取模式还是写入模式的不同的逻辑状态，模式信号被存储在与保留的地址引脚对应的地址位中，内部控制器根据存储在地址位中的模式信号的逻辑状态来控制缓冲存储器。
4.如权利要求1所述的半导体存储器系统，其中，模式信号与将要施加到非易失性存储器的读取模式或写入模式对应。
5.如权利要求1所述的半导体存储器系统，其中，在存储器控制器将用于指定将被激活的用于地址位的分配的行地址的激活命令传输到非易失性存储器之前，存储器控制器将模式信号传输到非易失性存储器。
6.如权利要求1所述的半导体存储器系统，其中，非易失性存储器包括：
第一缓冲存储器，临时存储将被读取的数据；
第二缓冲存储器，临时存储将被写入的数据。
7.如权利要求6所述的半导体存储器系统，其中，如果将要施加的是读取模式，则内部控制器控制在第一缓冲存储器中存储将被读取的数据；
如果施加写入模式，则内部控制器控制第二缓冲存储器等待直到接收到写入命令，然后当接收到写入命令时控制在第二缓冲存储器中存储将被写入的数据。
8.如权利要求6所述的半导体存储器系统，其中，如果响应于控制信号将要施加的是读取模式，则在第一时间段之后，存储器控制器将读取命令传输到非易失性存储器，如果响应于控制信号将要施加的是写入模式，则在第二时间段之后，存储器控制器将写入命令传输到非易失性存储器，第一时间段是将被读取的数据被存储在第一缓冲存储器中的时间段，第二时间段是将被写入的数据等待被写入到第二缓冲存储器的等待时间段。
9.如权利要求8所述的半导体存储器系统，其中，第二时间段短于第一时间段。
10.如权利要求1所述的半导体存储器系统，其中，如果将要施加的是读取模式，则模式信号处于第一逻辑状态，如果将要施加的是写入模式，则模式信号处于与第一逻辑状态不同的第二逻辑状态。
11.如权利要求1所述的半导体存储器系统，其中，如果将要施加的是读取模式，则控制信号处于第一逻辑状态，如果将要施加的是写入模式，则控制信号处于与第一逻辑状态不同的第二逻辑状态。
12.如权利要求1所述的半导体存储器系统，其中，易失性存储器为动态随机存取存储器或静态随机存取存储器。
13.如权利要求1所述的半导体存储器系统，其中，非易失性存储器为NOR闪速存储器、NAND闪速存储器或相变随机存取存储器。
14.如权利要求1所述的半导体存储器系统，其中，模式信号为模式寄存器设置命令。
15.如权利要求14所述的半导体存储器系统，其中，如果将要施加到非易失性存储器的是读取模式，则存储器控制器传输模式寄存器设置命令，如果将要施加到非易失性存储器的是写入模式，则存储器控制器不传输模式寄存器设置命令。
16.如权利要求14所述的半导体存储器系统，其中，如果将要施加到非易失性存储器的是写入模式，则存储器控制器传输模式寄存器设置命令，如果将要施加到非易失性存储器的是读取模式，则存储器控制器不传输模式寄存器设置命令。
17.如权利要求14所述的半导体存储器系统，其中，如果响应于模式寄存器设置命令施加的读取模式或写入模式结束，则存储器控制器将模式寄存器设置命令传输到非易失性存储器。
18.一种用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，非易失性存储器包括存储器单元阵列和缓冲存储器，缓冲存储器临时存储将被从存储器单元阵列读取或将被写入存储器单元阵列的数据，所述用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法包括如下步骤：
响应于控制信号将模式信号传输到非易失性存储器，控制信号与将要施加到非易失性存储器的读取模式或写入模式对应；
响应于模式信号确定将要施加到非易失性存储器的是读取模式还是写入模式；
如果将要施加的是读取模式，则控制在缓冲存储器中存储将被读取的数据；
如果将要施加的是写入模式，则控制缓冲存储器等待直到接收到写入命令。
19.如权利要求18所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，传输模式信号的步骤包括：
响应于控制信号经由非易失性存储器的保留的地址引脚来传输模式信号。
20.如权利要求19所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，还包括：
将传输的模式信号存储在与保留的地址引脚对应的地址位中，模式信号根据将要施加的是读取模式还是写入模式而包括不同的逻辑状态。
21.如权利要求20所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，确定将要施加的是读取模式还是写入模式的步骤包括：
根据存储在地址位中的模式信号的逻辑状态来确定将要施加到非易失性存储器的是读取模式还是写入模式。
22.如权利要求18所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，模式信号与将要施加到非易失性存储器的读取模式或者写入模式对应。
23.如权利要求18所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，确定将要施加的是读取模式还是写入模式的步骤包括：
如果模式信号处于第一逻辑状态，则确定将要施加到非易失性存储器的是读取模式；
如果模式信号处于与第一逻辑状态不同的第二逻辑状态，则确定将要是加到非易失性存储器的是写入模式。
24.如权利要求18所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，传输模式信号的步骤包括：
在将用于指定将被激活的用于地址位的分配的行地址的激活命令传输到非易失性存储器之前将模式信号传输到非易失性存储器。
25.如权利要求18所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，还包括如下步骤：
响应于控制信号确定将要施加到非易失性存储器的是读取模式还是写入模式；
如果将要施加的是读取模式，则在第一时间段之后将读取命令传输到非易失性存储器，第一时间段是将被读取的数据被存储在缓冲存储器中的时间段；
如果将要施加的是写入模式，则在第二时间段之后将写入命令传输到非易失性存储器，第二时间段是将被写入的数据等待被写入到缓冲存储器的时间段。
26.如权利要求25所述的用于控制包括共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的方法，其中，第二时间段短于第一时间段。
27.一种用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，其中，非易失性存储器包括存储器单元阵列和缓冲存储器，缓冲存储器临时存储将被从存储器单元阵列读取或将被写入到存储器单元阵列的数据，所述用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法包括如下步骤：
响应于控制信号确定是否将模式寄存器设置命令传输到非易失性存储器，控制信号与将要施加到非易失性存储器的读取模式或写入模式对应；
如果基于传输模式寄存器设置命令而确定将要施加读取模式，则控制在缓冲存储器中存储将被读取的数据；
如果基于不传输模式寄存器设置命令而确定将要施加的写入模式，则控制缓冲存储器等待直到传输写入命令。
28.如权利要求27所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，还包括：如果传输模式寄存器设置命令，则确定将要施加的是读取模式，如果不传输模式寄存器设置命令，则确定将要施加的是写入模式。
29.如权利要求27所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，还包括：
如果传输模式寄存器设置命令，则确定将要施加的是写入模式，如果不传输模式寄存器设置命令，则确定将要施加的是读取模式。
30.如权利要求27所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，还包括：
如果读取模式或写入模式结束，则将模式寄存器设置命令再次传输到非易失性存储器。
31.如权利要求27所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，其中，确定是否传输模式寄存器设置命令的步骤包括：
在将用于指定将被激活的用于地址位的分配的行地址的激活命令传输到非易失性存储器之前确定是否将模式寄存器设置命令传输到非易失性存储器。
32.如权利要求27所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，还包括：
响应于控制信号确定将要施加到非易失性存储器的是读取模式还是写入模式；
如果将要施加的是读取模式，则在第一时间段之后将读取命令传输到非易失性存储器，第一时间段为将被读取的数据被存储在缓冲存储器中的时间段；
如果将要施加的是写入模式，则在第二时间段之后将写入命令传输到非易失性存储器，第二时间段为将被写入的数据等待被写入到缓冲存储器的时间段。
33.如权利要求32所述的用于控制具有共享公共总线的易失性存储器和非易失性存储器的半导体存储器系统的非易失性存储器的操作的方法，其中，第二时间段短于第一时间段。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8015433B2 (en) * 2006-09-13 2011-09-06 Hitachi Global Storage Technologies Netherlands B.V. Disk drive with nonvolatile memory for storage of failure-related data
KR100843142B1 (ko) * 2006-09-19 2008-07-02 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US7554855B2 (en) * 2006-12-20 2009-06-30 Mosaid Technologies Incorporated Hybrid solid-state memory system having volatile and non-volatile memory
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US8917598B2 (en) * 2007-12-21 2014-12-23 Qualcomm Incorporated Downlink flow control
US8064250B2 (en) 2008-12-16 2011-11-22 Micron Technology, Inc. Providing a ready-busy signal from a non-volatile memory device to a memory controller
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8184487B2 (en) * 2010-08-30 2012-05-22 Micron Technology, Inc. Modified read operation for non-volatile memory
CN103354939B (zh) * 2010-12-17 2016-03-16 艾沃思宾技术公司 用于使dram和mram访问交错的存储器控制器和方法
KR101858930B1 (ko) 2011-09-01 2018-05-17 삼성전자주식회사 상변화 메모리 장치 및 이를 포함하는 컴퓨팅 시스템
US9007843B2 (en) * 2011-12-02 2015-04-14 Cypress Semiconductor Corporation Internal data compare for memory verification
KR101938210B1 (ko) 2012-04-18 2019-01-15 삼성전자주식회사 낸드 플래시 메모리, 가변 저항 메모리 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US9202551B2 (en) * 2012-06-28 2015-12-01 Intel Corporation Flexible command addressing for memory
JP6066620B2 (ja) * 2012-08-10 2017-01-25 学校法人慶應義塾 バスシステム及び電子装置
KR20140030383A (ko) * 2012-08-27 2014-03-12 삼성전자주식회사 컴퓨팅 장치 및 컴퓨팅 장치의 동작 방법
KR20140027859A (ko) 2012-08-27 2014-03-07 삼성전자주식회사 호스트 장치 및 이를 포함하는 시스템
KR101977684B1 (ko) 2012-12-12 2019-05-13 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러 동작방법, 상기 메모리 컨트롤러, 상기 메모리 컨트롤러를 포함하는 메모리 시스템 및 비휘발성 메모리 장치
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
KR102080542B1 (ko) 2013-06-27 2020-02-25 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US9721633B2 (en) * 2013-08-30 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device with address latch circuit
CN103811051B (zh) * 2014-02-17 2017-01-11 上海新储集成电路有限公司 一种分层存储器阵列及其工作方法
WO2015155103A1 (de) * 2014-04-08 2015-10-15 Fujitsu Technology Solutions Intellectual Property Gmbh Verfahren zum verbesserten zugriff auf einen hauptspeicher eines computersystems, entsprechendes computersystem sowie computerprogramm-produkt
US9812200B2 (en) * 2014-07-08 2017-11-07 Adesto Technologies Corporation Concurrent read and write operations in a serial flash device
US20170255387A1 (en) * 2016-03-04 2017-09-07 Intel Corporation Techniques to Cause a Content Pattern to be Stored to Memory Cells of a Memory Device
US10152237B2 (en) * 2016-05-05 2018-12-11 Micron Technology, Inc. Non-deterministic memory protocol
KR102548591B1 (ko) * 2016-05-30 2023-06-29 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102548599B1 (ko) 2016-06-17 2023-06-29 삼성전자주식회사 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
US20180039596A1 (en) * 2016-08-04 2018-02-08 Qualcomm Incorporated Supporting internal resistive memory functions using a serial peripheral interface (spi)
KR102427323B1 (ko) * 2017-11-08 2022-08-01 삼성전자주식회사 반도체 메모리 모듈, 반도체 메모리 시스템, 그리고 반도체 메모리 모듈을 액세스하는 액세스 방법
CN111831226B (zh) * 2020-07-07 2023-09-29 山东华芯半导体有限公司 一种自主输出nvme协议命令加速处理方法
DE102021103872A1 (de) 2020-07-13 2022-01-13 Samsung Electronics Co., Ltd. Nichtflüchtige speichervorrichtung, die eine hocheffiziente e/a-schnittstelle unterstützt
KR20220008428A (ko) 2020-07-13 2022-01-21 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 불휘발성 메모리 장치
US11355214B2 (en) * 2020-08-10 2022-06-07 Micron Technology, Inc. Debugging memory devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266282B1 (en) * 1998-08-13 2001-07-24 Samsung Electronics Co., Ltd. Write method of synchronous flash memory device sharing a system bus with a synchronous random access memory device
CN1910558A (zh) * 2004-01-26 2007-02-07 松下电器产业株式会社 半导体存储器装置及其控制方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3774260B2 (ja) * 1996-03-25 2006-05-10 株式会社ルネサステクノロジ メモリカードのセキュリティシステム装置及びそのメモリカード
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP4315552B2 (ja) * 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP4253097B2 (ja) * 1999-12-28 2009-04-08 東芝マイクロエレクトロニクス株式会社 半導体記憶装置及びそのデータ読み出し方法
AU2001249686A1 (en) 2000-03-30 2001-10-15 Micron Technology, Inc. Interface command architecture for synchronous flash memory
JP2002109880A (ja) * 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
JP4216457B2 (ja) * 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
TW502174B (en) * 2000-12-08 2002-09-11 Silicon Integrated Sys Corp Pipelined SDRAM memory controller to optimize bus utilization
JP4049297B2 (ja) 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
US6775184B1 (en) 2003-01-21 2004-08-10 Nexflash Technologies, Inc. Nonvolatile memory integrated circuit having volatile utility and buffer memories, and method of operation thereof
TW594488B (en) * 2003-04-28 2004-06-21 Phison Electronics Corp Single-chip flash memory control system by using common bus to turn on the external ROM
US20050132128A1 (en) * 2003-12-15 2005-06-16 Jin-Yub Lee Flash memory device and flash memory system including buffer memory
US7522467B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device
US7606111B2 (en) * 2007-04-26 2009-10-20 Super Talent Electronics, Inc. Synchronous page-mode phase-change memory with ECC and RAM cache

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266282B1 (en) * 1998-08-13 2001-07-24 Samsung Electronics Co., Ltd. Write method of synchronous flash memory device sharing a system bus with a synchronous random access memory device
CN1910558A (zh) * 2004-01-26 2007-02-07 松下电器产业株式会社 半导体存储器装置及其控制方法

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