CN102208209A - 三维层叠半导体集成电路及其控制方法 - Google Patents

三维层叠半导体集成电路及其控制方法 Download PDF

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Abstract

本发明公开了一种包括多个层叠芯片的三维层叠半导体集成电路。所述三维层叠半导体集成电路被配置为响应于外部命令和地址而同时地选择所述多个芯片，并将所述多个芯片所包括的多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。

Description

三维层叠半导体集成电路及其控制方法
相关申请的交叉引用
本申请要求于2010年3月31日向韩国知识产权局提交的韩国专利申请No.10-2010-0029100的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及半导体集成电路，具体地说涉及三维层叠半导体设备及其控制方法。
背景技术
为了改善集成度，通过在单个器件中包括两个或多个芯片来形成半导体集成电路。作为一个代表性的例子，已经开发出使用TSV(贯穿硅通孔)的三维层叠半导体集成电路。
图1是说明现有的三维层叠半导体集成电路的截面图，图2是现有的三维层叠半导体集成电路的芯片的布图。参见图1，现有的三维层叠半导体集成电路1具有这样的结构：多个芯片CHIP0至CHIP3层叠在衬底11上，并且通过TSV彼此耦合。
参见图2，作为三维层叠半导体集成电路1中每一个芯片的例子，芯片CHIP1具有多个存储体(memory bank)BK0至BK7。用于交换数据、信号等的TSV布置在芯片CHIP1的中央部分，而用于提供电源电压或者地电压的TSV布置在芯片CHIP1的外围部分。
另外，在其余的芯片CHIP0、CHIP2和CHIP3的每一个中，采用与芯片CHIP1中的布置方式相似的方式来布置多个存储体BK0至BK7和TSV。
所有芯片CHIP0至CHIP3中的存储体BK0沿垂直方向对齐在同一条线上，所有芯片CHIP0至CHIP3中的其余的存储体BK1至BK7以与存储体BK0相似的对齐方式对齐。
三维层叠半导体集成电路具有多个存储体。例如，图1和图2所示的三维层叠半导体集成电路1具有三十二个存储体。
在三维层叠半导体集成电路的设计过程中，考虑到某些问题，例如由于操作条件变化而导致的与电流消耗和发热有关的问题，需要开发一种用于有效地控制多个存储体的操作的技术。
发明内容
本文描述一种三维层叠半导体集成电路，其能够考虑操作条件的变化而有效地控制多个存储体的操作。
在本发明的一个实施例中，一种三维层叠半导体集成电路包括多个层叠芯片，其中，所述半导体集成电路被配置为响应于外部命令和地址而同时地选择多个芯片，并将所述多个芯片所包含的多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。
在本发明的另一个实施例中，一种具有多个层叠芯片的三维层叠半导体集成电路包括：选择信号发生电路，所述选择信号发生电路设置在所述多个芯片的任何一个中并被配置为产生选择信号，所述选择信号用于选择性地激活设置在所述多个芯片中的多个存储体，其中，所述选择信号发生电路被配置为响应于外部命令和地址而同时地选择所述多个芯片，并将所述多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。
在本发明的另一个实施例中，一种对包括多个层叠芯片的三维层叠半导体集成电路进行控制的方法，所述方法包括以下步骤：使用存储体地址来选择所述多个芯片所包括的多个存储体中沿垂直方向对齐在同一条线上的存储体组中的一个；和使用片段地址来激活所选中的存储体组的存储体中的一个。
附图说明
结合附图描述本发明的特征、方面和实施例，其中：
图1是说明现有的三维层叠半导体集成电路的截面图；
图2是现有的三维层叠半导体集成电路的芯片的布置图；
图3是说明根据本发明的一个实施例的三维层叠半导体集成电路的方框图；
图4是说明图3所示的选择信号发生电路的结构的方框图；
图5是根据本发明的实施例的三维层叠半导体集成电路的操作时序图；
图6是说明根据本发明的另一个实施例的三维层叠半导体集成电路的方框图；
图7是说明图6所示的选择信号发生电路的结构的方框图；
图8是说明图7所示的列选择单元的列选择部的结构的电路图；
图9是说明图8所示的第一锁存器的结构的电路图；
图10是图7所示的选择信号发生电路的操作时序图；
图11是根据本发明的另一个实施例的三维层叠半导体集成电路的操作时序图。
具体实施方式
下面参照附图并结合示例性实施例来描述根据本发明的三维层叠半导体集成电路及其控制方法。
在本发明的一个实施例中，单独地控制多个三维层叠芯片中的每一个芯片。
也就是说，在本发明的该实施例中，使用外部命令将多个芯片CHIP0至CHIP3彼此区分开，使用存储体地址将多个存储体BK0至BK7彼此区分开。
图3是说明根据本发明的一个实施例的三维层叠半导体集成电路10的方框图。参见图3，根据本发明的一个实施例的三维层叠半导体集成电路10包括多个芯片CHIP0至CHIP3。
多个芯片CHIP0至CHIP3中的一个(例如芯片CHIP0)具有选择信号发生电路11。
在多个芯片CHIP0至CHIP3中，芯片CHIP0可以是主芯片，而其余的芯片CHIP1至CHIP3可以是从芯片。
多个芯片CHIP0至CHIP3通过TSV彼此互连。因此，通过将多个芯片CHIP0至CHIP3中的一个指定作为主芯片并且将其余的芯片指定作为从芯片，可以改善控制效率。
可以按照图2所示的方式配置多个芯片CHIP0至CHIP3中的每一个。
可以按照图2所示的方式配置从芯片而将主芯片配置为包括选择信号发生电路11但不包括任何存储体。
选择信号发生电路11被配置为基于输入信号A和B来选择并激活特定芯片中的特定存储体。
图4是说明图3所示的选择信号发生电路的结构的方框图。参见图4，选择信号发生电路11包括状态机12、存储体地址缓冲器13、行选择单元14和列选择单元15。
状态机12被配置为对输入信号A进行译码，并产生芯片选择地址C、行有效信号D和列有效信号E。
输入信号A包括芯片选择信号/CS<0:3>和各种命令信号。芯片选择地址C是用于根据芯片选择信号/CS<0:3>来选择指定芯片的地址的信号。
行有效信号D是通过对芯片/存储体的行有效命令进行译码而获得的信号。
列有效信号E是通过对芯片/存储体的读取/写入命令进行译码而获得的信号。
存储体地址缓冲器13被配置为对输入信号B、即存储体地址BA进行译码，并产生译码存储体地址F。
行选择单元14被配置为在行有效周期中根据芯片选择地址C、行有效信号D和译码存储体地址F来产生行选择信号G，所述行选择信号G用于选择全部存储体中指定存储体的行。
在本发明的此实施例中，由于有四个芯片，每一个芯片有八个存储体，因此行选择信号G可以具有32比特。
列选择单元15被配置为在列有效周期中根据芯片选择地址C、列有效信号E和译码存储体地址F来产生列选择信号H，所述列选择信号H用于选择全部存储体中指定存储体的列。
在本发明的此实施例中，由于有四个芯片，每一个芯片有八个存储体，因此列选择信号H也可以具有32比特。
图5是根据本发明的本实施例的三维层叠半导体集成电路的操作时序图。将参照图5描述根据本发明的上述配置的实施例的三维层叠半导体集成电路10的操作。
首先描述行有效周期，当有效命令ACT与存储体地址BA和行地址RA一起输入时，状态机12产生芯片选择地址C和行有效信号D。
存储体地址缓冲器13根据存储体地址BA产生译码存储体地址F。
行选择单元14根据芯片选择地址C、行有效信号D和译码存储体地址F来产生行选择信号G。
当根据行选择信号G选择多个存储体BK0至BK7中的一个时，行有效操作被执行。
然后，描述列有效周期，当读取命令RD与存储体地址BA和列地址CA一起输入时，状态机12产生芯片选择地址C和列有效信号E。
存储体地址缓冲器13根据存储体地址BA来产生译码存储体地址F。
列选择单元15根据芯片选择地址C、列有效信号E和译码存储体地址F来产生列选择信号H。
根据列选择信号H选择多个存储体BK0至BK7中的一个，而引起列有效操作，然后进行读取操作。
在根据本发明的另一个实施例的三维层叠半导体集成电路100中，多个存储体BK0至BK7在垂直方向上被划分成通道，而在水平方向上被划分成片段。
可以以对齐在同一垂直线上的存储体为单位定义每一条通道。相同通道中的存储体共享TSV。
例如，多个芯片CHIP0至CHIP3中相同编号的存储体BK0可以构成第一通道，多个芯片CHIP0至CHIP3中相同编号的存储体BK1可以构成第二通道，...，多个芯片CHIP0至CHIP3中相同编号的存储体BK7可以构成第八通道。
可以以布置在同一水平线上的存储体为单位定义每一个片段。
例如，芯片CHIP0的存储体BK0至BK7可以构成第一片段，芯片CHIP1的存储体BK0至BK7可以构成第二片段，芯片CHIP2的存储体BK0至BK7可以构成第三片段，芯片CHIP3的存储体BK0至BK7可以构成第四片段。
在本发明的另一个实施例中，特定通道的存储体中的属于特定片段的一个存储体被选择并且被激活。
图6是说明根据本发明的另一个实施例的三维层叠半导体集成电路的方框图。参见图6，根据本发明的另一个实施例的三维层叠半导体集成电路包括多个芯片CHIP0至CHIP3。
多个芯片CHIP0至CHIP3中的一个(例如芯片CHIP0)具有选择信号发生电路101。
在多个芯片CHIP0至CHIP3中，芯片CHIP0可以是主芯片，而其余的芯片CHIP1至CHIP3可以是从芯片。
多个芯片CHIP0至CHIP3通过TSV相连接。因此，通过将多个芯片CHIP0至CHIP3中的一个指定作为主芯片而将其余的芯片指定作为从芯片，能够提高控制效率。
可以按照图2所示的方式来配置多个芯片CHIP0至CHIP3。
可以按照图2所示的方式配置从芯片而将主芯片配置为包括选择信号发生电路11但不包括任何存储体。
选择信号发生电路101被配置为基于输入信号A’、B和I来选择并激活指定通道中的指定存储体。
图7是说明图6所示的选择信号发生电路的结构的方框图。参见图7，选择信号发生电路101包括状态机200、第一地址缓冲器300、第二地址缓冲器400、行选择单元500和列选择单元600。
状态机200被配置为对输入信号A’进行译码，并产生行有效信号D’和列有效信号E’。
输入信号A’包括芯片选择信号/CS和各种命令信号。在本发明的另一个实施例中，由于所有芯片被识别为一个芯片，因此可以使用1比特的芯片选择信号/CS，用于只确定是否进行选择。
行有效信号D’是通过对芯片/存储体的行有效命令进行译码而获得的信号。
列有效信号E’是通过对芯片/存储体的列有效命令进行译码而获得的信号。
第一地址缓冲器300被配置为对输入信号B、即存储体地址BA进行译码，并产生译码存储体地址F。
第二地址缓冲器400被配置为对输入信号I进行译码，并产生用于选择片段的片段地址J。
输入信号I可以使用行地址、存储体地址或者列地址。在本发明的另一个实施例中，输入信号I使用行地址的高位比特的一部分。如果半导体集成电路具有四个片段，则输入信号I可以包含2比特的行地址。
行选择单元500被配置为根据行有效信号D’、译码存储体地址F和片段地址J来产生行选择信号G，所述行选择信号G用于选择全部存储体中任何一个存储体的行。
在本发明的具有四个芯片、每一个芯片具有八个存储体的另一个实施例中，行选择信号G可以具有32比特。
列选择单元600被配置为根据行有效信号D’、列有效信号E’、译码存储体地址F和片段地址J来产生列选择信号H，所述列选择信号H用于选择上述存储体中一个存储体的列。
列选择单元600被配置为储存在行有效周期中产生的片段地址J，并在列有效周期中产生关于该片段地址J的列选择信号H。
在本发明的具有四个芯片、每一个芯片具有八个存储体的另一个实施例中，列选择信号H也可以具有32比特。
在列选择单元600中，分别为多个存储体BK0至BK7设置总共八个列选择部601。
图8是说明图7所示的列选择单元的列选择部的结构的电路图。参见图8，列选择部601包括查找表部件610和选择信号发生部件620。
查找表部件610被配置为根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<0:3>，并产生锁存的片段地址SS_LT_ADD<0:3>。
查找表部件610被配置为维持锁存的片段地址SS_LT_ADD<0:3>直到输入新的片段地址(J)SS_ADD<0:3>为止。
查找表部件610包括第一至第四锁存器611至614。可以采用相同的方式来配置第一至第四锁存器611至614。
第一锁存器611被配置为根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<0>，并产生锁存片段地址SS_LT_ADD<0>。
第二锁存器612被配置为根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<1>，并产生锁存片段地址SS_LT_ADD<1>。
第三锁存器613被配置为根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<2>，并产生锁存片段地址SS_LT_ADD<2>。
第四锁存器614被配置为根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<3>，并产生锁存片段地址SS_LT_ADD<3>。
选择信号发生部件620包括多个与非门ND1至ND4和多个反相器IV1至IV4。
选择信号发生部件620被配置为根据列有效信号(E’)COL_ACT来输出锁存片段地址SS_LT_ADD<0:3>作为列选择信号(H)SS_LU<0:3>。
图9是说明图8所示的第一锁存器的结构的电路图。参见图9，第一锁存器611包括多个与非门ND11至ND15和多个反相器IV11以及IV12。第一锁存器611根据行有效信号(D’)ROW_ACT和译码存储体地址(F)BA_DEC来锁存片段地址(J)SS_ADD<0>，并且输出锁存片段地址SS_LT_ADD<0>。
图10是图7所示的选择信号发生电路的操作时序图。参见图10，当译码存储体地址BA_DEC限定存储体BK0并且行有效信号ROW_ACT被激活时，列选择部601锁存片段地址SS_ADD<0>，并产生锁存片段地址SS_LT_ADD<0>。
当列有效信号COL_ACT被激活时，产生列选择信号SS_LU<0>，该列选择信号SS_LU<0>用于选择存储体BK0的与片段地址SS_LT_ADD<0>相对应的列。
之后，当译码存储体地址BA_DEC再次限定存储体BK0并且行有效信号ROW_ACT被激活时，列选择部601锁存片段地址SS_ADD<1>，并产生锁存片段地址SS_LT_ADD<1>。
然后，当列有效信号COL_ACT被激活时，产生列选择信号SS_LU<1>，所述列选择信号SS_LU<1>用于选择存储体BK0的与片段地址SS_LT_ADD<1>相对应的列。
图11是根据本发明的另一个实施例的三维层叠半导体集成电路100的操作时序图。
首先，描述行有效周期，当有效命令ACT与存储体地址BA和行地址RA一起输入时，状态机200产生行有效信号D’。
第一地址缓冲器300根据存储体地址BA来产生译码存储体地址F。
第二地址缓冲器400使用输入信号I、即行地址RA的高位比特的一部分来产生片段地址J。
行选择单元500根据行有效信号D’、译码存储体地址F和片段地址J来产生行选择信号G。
当根据行选择信号G选择多个存储体BK0至BK7中的一个时，行有效操作被执行。
此时，如上所述，列选择单元600对在行有效周期中产生的片段地址J进行锁存并储存。
下面，描述列有效周期，当读取命令RD与存储体地址BA以及列地址CA一起输入时，状态机200产生列有效信号E’。
第一地址缓冲器300根据存储体地址BA来产生译码存储体地址F。
列选择单元600响应于列有效信号E’而将锁存片段地址SS_LT_ADD<0:3>输出作为列选择信号H。
通过列有效操作来执行读取操作，在所述列有效操作中，根据列选信号H选择多个存储体BK0至BK7中的一个。
从本发明的上述实施例可见，由于沿垂直方向对齐在同一条线上的至少两个存储体没有被同时选中，因此可以改进半导体集成电路的操作特性。
虽然上面已经描述一些实施例，但是本领域技术人员将理解这些实施例只是示例。因此，不应当基于所描述的实施例来限制在此描述的三维层叠半导体集成电路及其控制方法。确切地说，只应当根据权利要求结合上面的说明以及附图来限制在此描述的三维层叠半导体集成电路及其控制方法。

Claims (18)

1.一种包括多个层叠芯片的三维层叠半导体集成电路，其中，
所述半导体集成电路被配置为响应于外部命令和地址来同时地选择所述多个芯片，并将所述多个芯片所包含的多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。
2.如权利要求1所述的三维层叠半导体集成电路，其中，所述外部命令包括由1比特组成的芯片选择信号。
3.如权利要求1所述的三维层叠半导体集成电路，其中，所述地址包括行地址的高位比特的一部分和存储体地址。
4.如权利要求1所述的三维层叠半导体集成电路，其中，所述多个芯片通过贯穿硅通孔TSV相连接。
5.如权利要求1所述的三维层叠半导体集成电路，其中，所述半导体集成电路被配置为根据存储体地址选择沿垂直方向对齐在同一条线上的存储体，并根据行地址来激活选中的存储体中的一个存储体。
6.一种包含多个层叠芯片的三维层叠半导体集成电路，包括：
选择信号发生电路，所述选择信号发生电路设置在所述多个芯片的一个中并被配置为产生选择信号，所述选择信号用于选择性地激活设置在所述多个芯片中的多个存储体，
其中，所述选择信号发生电路被配置为响应于外部命令和地址来同时地选择所述多个芯片，并将所述多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。
7.如权利要求6所述的三维层叠半导体集成电路，其中，所述外部命令包括由1比特组成的芯片选择信号。
8.如权利要求6所述的三维层叠半导体集成电路，其中，所述地址包括行地址的高位比特的一部分和存储体地址。
9.如权利要求6所述的三维层叠半导体集成电路，其中，所述多个芯片通过TSV相连接。
10.如权利要求6所述的三维层叠半导体集成电路，其中，所述选择信号发生电路被配置为响应于存储体地址而同时地选择所述多个芯片，并响应于用于选择沿水平方向对齐在同一条线上的存储体的片段地址而将所述多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。
11.如权利要求10所述的三维层叠半导体集成电路，其中，所述片段地址是通过对行地址的高位比特的一部分进行译码而产生的。
12.如权利要求6所述的三维层叠半导体集成电路，其中，所述选择信号发生电路包括：
状态机，所述状态机被配置为对所述外部命令进行译码，并产生行有效信号和列有效信号；
行选择单元，所述行选择单元被配置为根据所述行有效信号、译码存储体地址和用于选择沿水平方向对齐在同一条线上的存储体的片段地址来产生行选择信号，所述行选择信号用于激活所述多个存储体的任一行；和
列选择单元，所述列选择单元被配置为根据所述行有效信号、所述列有效信号、所述译码存储体地址和所述片段地址来产生列选择信号，所述列选择信号用于激活所述多个存储体的任一列。
13.如权利要求12所述的三维层叠半导体集成电路，其中，所述列选择单元被配置为响应于所述行有效信号和所述译码存储体地址来储存所述片段地址，并响应于所述列有效信号来产生所述片段地址作为所述列选择信号。
14.一种对包括多个层叠芯片的三维层叠半导体集成电路进行控制的方法，所述方法包括以下步骤：
使用存储体地址来选择所述多个芯片所包括的多个存储体中沿垂直方向对齐在同一条线上的存储体组中的一个；和
使用片段地址来激活所选中的存储体组的存储体中的一个。
15.如权利要求14所述的方法，其中，所述选择步骤包括以下步骤：
使用芯片选择信号来同时地选择所述多个芯片。
16.如权利要求14所述的方法，其中，所述片段地址是用于选择所述多个芯片所包括的多个存储体中沿水平方向对齐在同一条线上的存储体的地址。
17.如权利要求14所述的方法，其中，所述片段地址包括行地址的高位比特的一部分。
18.如权利要求14所述的方法，其中，
针对行有效周期和列有效周期的每个执行所述激活步骤，据此，在所述行有效周期中产生的所述片段地址被储存，并且在所述列有效周期中使用所储存的片段地址来激活所选中的组的存储体中的一个。
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