CN104681094B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，包括：包括多个锁存器的锁存部，被配置成储存测试数据；控制信号发生部，被配置成响应于锁存器地址信号和第一数据输出模式信号而产生数据输出模式选择信号；以及输出电路，被配置成根据训练使能信号来操作以及响应于锁存器选择信号、数据输出模式选择信号和第二数据输出模式信号而产生通过所述多个锁存器中的每个锁存器输出的测试数据的至少子集。

Description

半导体存储器装置
相关申请的交叉引用
本申请要求在2013年11月29日向韩国知识产权局提交的申请号为10-2013-0147081的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种集成电路装置，并且更具体地涉及一种半导体存储器装置。
背景技术
半导体存储器装置通常包括核心区和执行数据输入/输出操作的外围区。当半导体存储器装置被置于正常操作模式时，半导体存储器装置响应于写入命令而储存作为输入所接收的数据，以及响应于读取命令而将储存在半导体存储器装置的数据取回用于输出。
在一些情况下，半导体存储器装置可以被配置成被置于测试操作模式。当半导体存储器装置被置于测试操作模式时，半导体装置通常执行与写入操作读取操作有关的测试操作。
发明内容
在一个实施例中，半导体存储器装置可以包括：包括多个锁存器的锁存部，被配置成储存测试数据；控制信号发生部，被配置成响应于锁存地址信号和第一数据输出模式信号而产生数据输出模式选择信号；以及输出电路，被配置成根据训练使能信号来操作以及响应于锁存器选择信号、数据输出模式选择信号以及第二数据输出模式信号来产生通过多个锁存器中的每个锁存器所输出的测试信号的至少子集。
在一个实施例中，半导体存储器装置可以包括：包括多个锁存器的锁存器部，被配置成储存测试数据；控制信号发生部，被配置成响应于锁存器选择信号而从多个锁存器中选择一个锁存器的输出测试数据并且输出共同模式信号；以及输出电路，被配置成响应于锁存器选择信号、来自多个锁存器中的每个锁存器的输出数据、第一数据输出模式信号和第二数据输出模式信号而输出从多个锁存器中的每个锁存器接收的测试数据的至少子集。
附图说明
图1是包括有一个实施例的训练单元的半导体存储器装置的配置图；
图2是图1中示出的训练单元的一个实施例的配置图；
图3是用于解释图1中示出的训练单元中的读取操作的时序图；
图4至图7是用于解释根据图1中示出的训练单元的输出模式的数据输出形式的示意图；
图8是用于应用至半导体装置的训练单元的输出控制部的一个实施例的示意图；
图9是解释用于一个实施例的输出控制部的数据输出模式选择信号的产生概念的示意图；
图10A至图10C是图8中示出的控制信号发生部的实例的示意图；
图11A至图11D是图8中示出的第一输出部至第四输出部的实例的示意图；
图12是图8中示出的输出电路的实例的示意图；
图13是用于应用至半导体装置的训练单元的输出控制部的一个实施例的示意图；
图14A至图14D是图13中示出的控制信号发生部和第一输出部至第四输出部的实例的示意图；以及
图15是图13中示出的输出电路的实例的示意图。
具体实施方式
将参见附图来详细描述半导体存储器装置的各种实施例。
参见图1，示出了包括有一个实施例的训练单元20的半导体存储器装置10的一个实例的框图表示。在一个实施例中，半导体存储器装置10可以被置于正常操作模式或测试操作模式。半导体存储器装置10可以包括不同于正常操作模式和测试操作模式之外的其他操作模式。
半导体存储器装置10可以包括命令发生单元11、主存储器区域13、训练单元20、路径控制单元17和输入/输出焊盘(DQs)19。半导体存储器装置10响应于禁止的训练使能信号MPR_EN而被置于正常操作模式以及响应于使能的训练使能信号MPR_EN而被置于测试操作模式。
命令发生单元11响应于芯片选择信号/CS、列选通信号/CAS、行选通信号/RAS、以及写入使能信号/WE而产生写入命令WT和读取命令RD。
当半导体存储器装置10被置于正常操作模式时，路径控制单元17被配置成响应于禁止的训练使能信号MPR_EN而与主存储器区13和输入/输出焊盘19电耦接。主存储器区13响应于写入命令WT和地址信号ADDR而储存经由输入/输出焊盘19接收的数据以及响应于读取命令RD和地址信号ADDR而将数据输出至输入/输出焊盘19。
当半导体存储器装置10被置于测试操作模式时，路径控制单元17被配置成响应于使能的训练使能信号MPR_EN而与训练单元20和输入/输出焊盘19电耦接。训练单元20响应于写入命令WT和地址信号ADDR而储存经由输入/输出焊盘19接收的测试数据，以及响应于读取命令RD和地址信号ADDR而将测试数据输出至输入/输出焊盘19。
参见图2，示出了训练单元20的一个实施例的示意图。训练单元20可以包括解码部210、锁存器驱动控制部220、作为储存部的锁存部230、输出控制部240和输出驱动器250。
解码部210接收锁存地址信号BA[1:0]作为输入并且响应性地产生锁存器选择信号BA0、BA1、BA2、BA3。锁存器驱动控制部220接收锁存器选择信号BA0、BA1、BA2、BA3、写入命令WT和训练使能信号MPR_EN作为输入。响应于写入命令WT和使能的训练使能信号MPR_EN而产生训练写入信号WR_T。锁存器驱动控制部220响应性地产生锁存器使能信号EN0、EN1、EN2、EN3。
锁存部230接收锁存器使能信号EN0、EN1、EN2、EN3作为输入。锁存部230包括多个锁存器MPR0、MPR1、MPR2和MPR3。由锁存器使能信号EN0、EN1、EN2、EN3选择特定的锁存器。测试数据A[0:7]被提供至锁存部230。多个锁存器MPR0、MPR1、MPR2和MPR3的每个具有与测试数据A[0:7]的比特位数量相对应的储存区。将接收的测试数据A[0:7]储存在与锁存部230中的接收的锁存器使能信号EN0、EN1、EN2、EN3有关的锁存器中。
输出控制部240接收锁存器选择信号BA0、BA1、BA2、BA3作为输入。输出控制部240从锁存部230中取出储存在与接收的锁存器选择信号BA0、BA1、BA2、BA3有关的锁存器MPR0、MPR1、MPR2、MPR3中的测试数据A[0:7]。输出控制部240接收串行输出模式控制信号M_Serial、并行输出模式控制信号M_Parallel和交错输出模式控制信号M_Staggered作为输入，并且根据接收的输出模式信号M_Serial、M_Parallel、和M_Staggered来响应性地产生测试数据A[0:7]。
输出驱动器250从输出控制部240接收测试数据A[0:7]并放大接收的测试数据A[0:7]。输出驱动250接收读取命令和使能的训练使能信号MPR_EN作为输入并响应性地将放大的测试数据A[0:7]输出至输入/输出焊盘19DQs。
图3是训练单元20执行的读取操作的时序图。当训练使能信号MPR_EN被使能并且读取命令RD和锁存地址信号BA[1:0]在训练单元20处被接收时，在延时时间段之后测试数据a[0:7]被输出至输入/输出焊盘DQ[7:0]。延时时间段大体上等于奇偶延迟(PL)、附加延迟(AL)和CAS延迟(CL)的总和，其中CAS延迟(CL)被设置为大体上等于当半导体存储器装置10在正常操作模式下操作时执行的读取操作的时间。在正常操作模式下执行读取操作的时间和在测试操作模式下执行训练读取操作的时间之差用于判定激活命令是否被发出。
如上所述，输出控制部240接收串行输出模式控制信号M_Serial、并行输出模式控制信号M_Parallel和交错输出模式控制信号M_Staggered作为输入，并且根据接收的输出模式信号M_Serial、M_Parallel、和M_Staggered响应性地产生测试数据A[0:7]。不同的输出模式是串行输出模式、并行输出模式和交错输出模式。图4至图7说明在不同输出模式下的测试数据A[0:7]的输出的实例。
图4说明在串行输出模式的情况下通过输入/输出焊盘DQ[7:0]的数据输出形式，而图5说明在并行输出模式的情况下通过输入/输出焊盘DQ[7:0]的数据输出形式。
如在图4中所示，在串行输出模式的情况下，在一次测试读取操作中选择性地驱动单个锁存器。当BA[1:0]是00时，顺序输出来自驱动锁存器的第七至第零输出测试数据MPR0[7:0]，其中，当执行每个输出操作时，每个输入/输出焊盘DQ[7:0]大体上输出相同的测试数据。
在图5的并行输出模式中，在一次测试读取操作中选择性地驱动单个锁存器。当BA[1:0]是00时，经由每个输入/输出焊盘DQ[7:0]来大体同时输出来自选择性驱动锁存器的输出测试数据MPR0[7:0]。
图6和图7说明交错输出模式下的数据输出形式。
在交错模式中，当BA[1:0]是00时，组成锁存部230的所有锁存器MPR0、MPR1、MPR2和MPR3被驱动。每个锁存器将输出测试数据MPRm[7:0](m是包括0的自然数，其大体上等于或小于锁存器的数量)大体上同时输出至两个不同的输入/输出焊盘，其中，经由每个输入/输出焊盘顺序输出第七输出测试数据至第零输出测试数据MPRm[7:0]。
图9说明在图6中示出的交错输出模式中的数据输出形式，其根据锁存器地址信号BA[1:0]的组合已被简化。
当半导体存储器装置10被置于测试操作模式时，多用途寄存器可以用于支持半导体存储器装置10的操作。测试数据被储存在多用途寄存器中，并且采用诸如串行模式、并行模式以及交错模式的各种模式来输出。输出控制部240被配置成支持各种模式的测试数据输出。
图8是用于半导体存储器装置10的训练单元20的输出控制部40的一个实施例的示意图。
半导体存储器装置10可以包括训练单元20。例如，如在图2中所示，训练单元20可以包括解码部210、锁存器驱动控制部220、锁存部230、输出控制部240和输出驱动器250。可以使用训练单元的可替选的配置。在一个实施例中，本发明的输出控制部40可以被应用至使用多用途寄存器的电路装置。多用途寄存器可以被配置成储存测试数据和输出测试数据。多用途寄存器可以用于调节输入/输出操作的偏差。
训练单元20可以包括输出控制部40。参见图8，输出控制部40可以包括控制信号发生部410和输出电路4100。输出电路4100可以包括第一输出部420、第二输出部430、第三输出部440和第四输出部450。
控制信号发生部410响应于锁存地址信号BA[1:0]和第一数据输出模式信号而产生数据输出模式选择信号BTn。第一数据输出模式信号的实例是交错模式信号M_Staggered。
在一个实施例中，输出电路4100响应于从锁存地址信号BA[1:0]产生的锁存器选择信号BAn(n是包括0的自然数，其大体上等于或小于锁存器的数量)、数据输出模式选择信号BTn、以及第二数据输出模式信号而将来自每个锁存器的接收的输出测试数据MPRm[7:0]的子集或整个接收的输出测试数据MPRm[7:0](m是包括0的自然数，其大体上等于或小于锁存器的数量)输出。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。当从每个锁存器接收的测试数据的一个子集是输出时，测试数据可以根据第二数据输出模式信号的状态来被顺序或大体同时输出。
输出电路4100可以被配置成：当将第二数据输出模式信号禁止时，将从每个锁存器接收的测试数据的整体或一个子集顺序地输出。输出电路4100可以被配置成当将第二数据输出模式信号使能时将从每个锁存器接收的测试数据的子集大体同时输出。
输出电路4100的第一输出部420被配置成从多个锁存器接收输出测试数据，以及响应于从锁存器地址信号BA[1:0]产生的锁存器选择信号BAn而从接收的测试数据MPRm[7:0]中选择出来自一个锁存器的输出测试数据。第一输出部420响应于第二数据输出模式信号而将选中的输出数据MPRm[7:0]大体同时地或顺序地输出至选中的输入/输出焊盘。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。例如第一输出部420可以将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘(GIO_DQ0,4[7:0])。
第二输出部430、第三输出部440和第四输出部450的每个被配置成从多个锁存器接收输出测试数据并且响应于数据输出模式选择信号BTn而从接收的测试数据MPRm[7:0]中选择出来自一个锁存器的输出测试数据，以及响应于第二数据输出模式信号(第二数据输出模式信号中之一实例是并行模式信号M_Parallel)而将选中的输出测试数据MPRm[7:0]大体同时地或顺序地输出至选中的输入/输出焊盘。例如，第二输出部430可以将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘GIO_DQ1,5[7:0]。例如，第三输出部440可以将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘GIO_DQ2,6[7:0]。例如，第四输出部450可以将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘GIO_DQ3,7[7:0]。
图9是说明用于一个实施例的输出控制部的数据输出模式选择信号的产生的示意图。
当采用串行模式将与MPR0[7:0]有关的测试数据输出时，提供例如00的锁存器地址信号BA[1:0]。在交错模式中，为了从DQ[1,5]输出与MPR1[7:0]有关的测试数据，将锁存器地址信号BA[1:0]改变至01。为了从DQ[2,6]输出与MPR2[7:0]有关的测试数据，将锁存器地址信号BA[1:0]改变至10，以及为了从DQ[3,7]输出与MPR3[7:0]有关的测试数据，将锁存器地址信号BA[1:0]改变至11。
在并行模式和串行模式中，除了输出方案(大体同时输出或顺序输出)的差异之外，输出大体上相同的测试数据值。在串行模式和交错模式中，仅从DQ[0,4]输出大体上相同的测试数据。
可以通过将锁存器地址信号BA[1:0]与交错模式信号M_Staggered组合来将锁存器选择信号BAn简化至数据输出模式选择信号BTn。图10中示出的控制信号发生部是基于图9中所示的地址转换来配置的。
图10A至图10C是图8中示出的控制信号发生部410的示意图的实例。
图10A说明用于经由第一输入/输出焊盘至第五输入/输出焊盘输出的测试数据GIO_DQ1,5[7:0]的第一控制信号发生部410-1。
第一控制信号发生部410-1可以包括第一逻辑元件L101、第二逻辑元件L102、第三逻辑元件L103、第四逻辑元件L104、第五逻辑元件L105、第六逻辑元件L106、和第七逻辑元件L107。
当两个输入信号都处于高电平时，第一逻辑元件L101响应于第一数据输出模式信号(例如交错模式信号M_Staggered)的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号之一处于高电平时，第二逻辑元件L102响应于锁存器地址信号BA[1:0]的高比特位BA[1]和锁存器地址信号BA[1:0]的低比特位BA[0]而输出高电平信号。当交错模式信号M_Staggered和第二逻辑元件L102的输出信号都处于高电平时，第三逻辑元件L103输出高电平信号。当第一逻辑元件L101的输出信号和第三逻辑元件L103的输出信号中之一处于高电平时，第四元件L104将数据输出模式选择信号BT[1：0]的高比特位BT[1]输出成高电平。
当两个输入信号都处于高电平时，第五逻辑元件L105响应于交错模式信号M_Staggered的反转信号和锁存器地址信号BA[1:0]的低比特位BA[0]而输出高电平信号。当两个输入信号都处于高电平时，第六逻辑元件L106响应于交错模式信号M_Staggered和锁存器地址信号BA[1:0]的低比特位BA[0]的反转信号而输出高电平信号。当第五逻辑元件L105的输出信号和第六逻辑元件L106的输出信号中之一处于高电平时，第七元件L107将数据输出模式选择信号BT[1:0]的低比特位BT[0]输出成高电平。
图10B示出用于经由第二输入/输出焊盘至第六输入/输出焊盘输出的测试数据GIO_DQ2,6[7:0]的第二控制信号发生部410-2。例如，第二控制信号发生部410-2可以包括第八元件L108、第九逻辑元件L109、第十逻辑元件L110和延迟元件D101。
当两个输入信号都处于高电平时，第八逻辑元件L108响应于第一数据输出模式信号(例如，交错模式信号M_Staggered)的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号都处于高电平时，第九逻辑元件L109响应于交错模式信号M_Staggered和锁存器地址信号BA[1:0]的高比特位BA[1]的反转信号而输出高电平信号。当第八逻辑元件L108的输出信号和第九逻辑元件L109的输出信号中之一处于高电平时，第十元件L110将数据输出模式选择信号BT[1:0]的高比特位BT[1]输出成高电平。
延迟元件D101将锁存器地址信号BA[1:0]的低比特位BA[0]延迟至数据输出模式选择信号BT[1:0]的高比特位BT[1]的输出时间点，并且输出数据输出模式选择信号BT[1:0]的低比特位BT[0]。
图10C说明用于经由第三输入/输出焊盘至第七输入/输出焊盘输出的测试数据GIO_DQ3,7[7:0]的第三控制信号发生部410-3。例如，第三控制信号发生部410-3可以包括第十一逻辑元件L111、第十二逻辑元件L112、第十三逻辑元件L113、第十四逻辑元件L114、第十五逻辑元件L115、第十六逻辑元件L116、第十七逻辑元件L117。
当两个输入信号都处于高电平时，第十一逻辑元件L111响应于第一数据输出模式信号(例如交错模式信号M_Staggered)的反转信号和锁存器地址信号BA[1:0]的高比特位BA[1]而输出高电平信号。当两个输入信号之一处于高电平时，第十二逻辑元件L112响应于锁存器地址信号BA[1:0]的高比特位BA[1]和锁存器地址信号BA[1:0]的低比特位BA[0]而输出高电平信号。当第十二逻辑元件L112的交错模式信号M_Staggered和输出信号都处于高电平时，第十三逻辑元件L113输出高电平信号。当第十一逻辑元件L111的输出信号和第十三逻辑元件L113的输出信号中之一处于高电平时，第十四元件L114将数据输出模式选择信号BT[1:0]的高比特位BT[1]输出成高电平。
当两个输入信号都处于高电平时，第十五逻辑元件L115响应于交错模式信号M_Staggered的反转信号和锁存器地址信号BA[1:0]的低比特位BA[0]而输出高电平信号。当两个输入信号都处于高电平时，第十六逻辑元件L116响应于交错模式信号M_Staggered、和锁存器地址信号BA[1:0]的低比特位BA[0]的反转信号而输出高电平信号。当第十五逻辑元件L115的输出信号和第十六逻辑元件L116的输出信号中之一处于高电平时，第十七元件L117将数据输出模式选择信号BT[1:0]的低比特位BT[0]输出成高电平。
如上所述，用于输出测试数据GIO_DQ1,5[7:0]、GIO_DQ2,6[7:0]、和GIO_DQ3,7[7:0]的输出部430、440和450可以通过不同于锁存器选择信号BAn的数据输出模式选择信号BTn控制，其中测试数据GIO_DQ1,5[7:0]、GIO_DQ2,6[7:0]、和GIO_DQ3,7[7:0]被提供至第一输入/输出焊盘和第五输入/输出焊盘、第二输入/输出焊盘和第六输入/输出焊盘以及第三输入/输出焊盘和第七输入/输出焊盘。
图11A至图11D是图8中示出的第一输出部420、第二输出部430、第三输出部440和第四输出部450的实例的图。
第一输出部420、第二输出部430、第三输出部440和第四输出部450分别包括作为第一选择部工作的多路复用器501、502、503、504。多路复用器501、502、503、504响应于从锁存器地址信号BA[1:0]产生的锁存器选择信号BAn或从锁存器选择信号BAn产生的数据输出模式选择信号BTn而从接收自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]中选择来自一个锁存器的输出测试数据，并且分别输出选择驱动信号RMDQ04[7:0]、RMDQ15[7:0]、RMDQ26[7:0]、和RMDQ37[7:0]。
第一输出部420、第二输出部430、第三输出部440和第四输出部450分别包括作为第二选择部工作的多路复用器511和512、513和514、515和516、517和518。多路复用器511、512、513、514、515、516、517、518接收选择驱动信号RMDQ04[7:0]、RMDQ15[7:0]、RMDQ26[7:0]、和RMDQ37[7:0]以及从相应的选择驱动信号分出的选择信号RMDQ04[0]、RMDQ04[4]、RMDQ15[1]、RMDQ15[5]、RMDQ26[2]、RMDQ26[6]、RMDQ37[3]、和RMDQ37[7]，并且响应于第二数据输出模式信号而将测试数据GIO_DQ0,4[7:0]、GIO_DQ1,5[7:0]、GIO_DQ2,6[7:0]、和GIO_DQ3,7[7:0]输出至相应的输入/输出焊盘DQ[7:0]。第二数据输出模式信号的实例是并行模式信号M_Parallel。
图12是当图8中所示的输出电路4100如图11A至图11D所示被实现时的配置图。
输出电路4100包括第一选择部4101和第二选择部4102。
第一选择部4101可以包括多路复用器501、502、503和504，多路复用器501、502、503和504响应于锁存器选择信号BAn或从锁存器选择信号BAn产生的数据输出模式选择信号BTn而从接收自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]中选择一个锁存器的输出测试数据，并且分别输出选择驱动信号RMDQ04[7:0]、RMDQ15[7:0]、RMDQ26[7:0]、和RMDQ37[7:0]。
第二选择部4102可以包括多路复用器511和512、513和514、515和516以及517和518，多路复用器511和512、513和514、515和516以及517和518响应于第二数据输出模式信号而将第一选择部4101选中的锁存器的输出测试数据分配至相应的输入/输出焊盘DQ[7:0]，并且分别输出测试数据GIO_DQ0,4[7:0]、GIO_DQ1,5[7:0]、GIO_DQ2,6[7:0]、和GIO_DQ3,7[7:0]。第二数据输出模式信号是并行模式信号M_Parallel。
再次参见图11A，用于将数据输出至第零和第四DQ焊盘的第一输出部420包括第一多路复用器501、第二多路复用器511和第三多路复用器512。
第一多路复用器501作为选择部工作，其响应于从锁存器地址信号BA[1:0]产生的锁存器选择信号BAn而从来自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]中选择一个锁存器的输出测试数据(即，数据组)，并输出第一选择驱动信号RMDQ04[7:0]。
第二多路复用器511接收从第一多路复用器501输出的第一选择驱动信号RMDQ04[7:0]以及从第一选择驱动信号RMDQ04[7:0]分出的第零选择信号RMDQ04[0]，以及响应于第二数据输出模式信号而经由第零DQ焊盘输出测试数据GIO_DQ0[7:0]。第二数据输出模式信号的实例是并行模式信号M_Parallel。可以根据数据输出选通信号来从第零DQ焊盘顺序地输出由第二多路复用器511选中的数据组(串行模式或交错模式)，或可以从第零DQ焊盘重复地输出所选中的数据组的一个数据(并行模式)。
第三多路复用器512接收从第一多路复用器501输出的第一选择驱动信号RMDQ04[7:0]和从第一选择驱动信号RMDQ04[7:0]分出的第四选择信号RMDQ04[4]，以及响应于第二数据输出模式信号而经由第四DQ焊盘输出测试数据GIO_DQ4[7:0]。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。可以根据数据输出选通信号从第四DQ焊盘顺序地输出由第三多路复用器512选中的数据组(串行模式或交错模式)，或可以从第四DQ焊盘重复地输出所选中的数据组的一个数据(并行模式)。
图11B所示的第二输出部430可以包括第四多路复用器502、第五多路复用器513和第六多路复用器514。
例如，在第二输出部430中使用的数据输出模式选择信号BTn可以包括通过图10A的第一控制信号发生部产生的信号。
第四多路复用器502作为选择部工作，其响应于第一控制信号发生部410-1产生的数据输出模式选择信号BTn而从接收自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]中选择一个锁存器的输出(即，数据组)，以及输出第二选择驱动信号RMDQ15[7:0]。
第五多路复用器513接收第二选择驱动信号RMDQ15[7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第一选择信号RMDQ15[1]，以及响应于第二数据输出模式信号而经由第一DQ焊盘来输出测试数据GIO_DQ1[7:0]。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。
第六多路复用器514接收第二选择驱动信号RMDQ15[7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第五选择信号RMDQ15[5]，以及响应于第二数据输出模式信号而经由第五DQ焊盘来输出测试数据GIO_DQ5[7:0]。第二数据输出模式信号的实例是并行模式信号M_Parallel。
从第五多路复用器513、第六多路复用器514输出的测试数据GIO_DQ1,5[7:0]可以经由相应的输入/输出焊盘而被顺序地或重复地输出。
图11C中示出的第三输出部440和图11D中所示的第四输出部450的操作与图11B中示出的第二输出部430的操作大体上类似。
如在图11A至图11D中所示，输出控制部40的输出电路4100(420、430、440、和450)可以通过四个4:1多路复用器501、502、503、504和八个2:1多路复用器511、512、513、514、515、516、517、518来配置。
图13是用于应用至半导体装置10的训练单元20的输出控制部60的一个实施例的一个实例的图。
图13中所示的输出控制部60可以包括控制信号发生部600和输出电路6100。输出电路6100可以包括第一输出部610、第二输出部620、第三输出部630和第四输出部640。
控制信号发生部600响应于从锁存器地址信号BA[1:0]产生的锁存器选择信号BAn而从自多个锁存器中的每个锁存器接收的输出测试数据MPRm[7:0]中选择一个锁存器的输出(即，数据组)，以及输出公共模式信号RMPRD[7:0]。
输出电路6100响应于锁存器选择信号BAn、来自每个锁存器的输出测试数据MPRm[7:0]、第一数据输出模式信号(例如，交错模式信号M_Staggered)和第二数据输出模式信号(例如，并行模式信号M_Parallel)而将来自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]的整体或子集输出。
当将第一数据输出模式信号使能以及将第二数据输出模式信号禁止时，输出电路6100可以顺序地输出从每个锁存器输出的测试数据的整体。当将第一数据输出模式信号和第二数据输出模式信号禁止时，输出电路6100可以顺序地输出从每个锁存器接收的测试数据的子集。当将第一数据输出模式信号禁止以及将第二数据输出模式信号使能时，输出电路6100可以大体同时地输出从每个锁存器输出的测试数据的子集。
输出电路6100的第一输出部610接收公共模式信号RMPRD[7:0]，以及响应于第二数据输出模式信号(GIO_DQ0,4[7:0])而将所选中的输出测试数据MPRm[7:0]输出至所选中的输入/输出焊盘，例如，第零输入/输出焊盘和第四输入/输出焊盘。第二数据输出模式信号是并行模式信号M_Parallel。
第二输出部620、第三输出部630和第四输出部640从多个锁存器中的每个锁存器接收输出测试数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择一个锁存器的输出。第二输出部620、第三输出部630、第四输出部640响应于第一数据输出模式信号而选择所选中的测试数据的输出测试数据和公共模式信号RMPRD[7:0]中之一。第一数据输出模式信号是交错模式信号M_Staggered。响应于第二数据输出模式信号而将通过公共模式信号RMPRD[7:0]选中的数据组输出至所选中的输入/输出焊盘。第二数据输出模式信号是并行模式信号M_Parallel。例如，来自第二输出部620的测试数据GIO_DQ1,5[7:0]可以被输出至第一输入/输出焊盘和第五输入/输出焊盘，例如，来自第三输出部630的测试数据GIO_DQ2,6[7:0]可以被输出至第二输入/输出焊盘和第六输入/输出焊盘，以及例如，来自第四输出部640的测试数据GIO_DQ3,7[7:0]可以被输出至第三输入/输出焊盘和第七输入/输出焊盘。
图14A至图14D是图13中示出的控制信号发生部和第一输出部、第二输出部、第三输出部和第四输出部的实例的图。
图14A说明控制信号发生部600和第一输出部610的实例。
控制信号发生部600可以包括作为选择部工作的第一多路复用器701，第一多路复用器701从多个锁存器中的每个锁存器接收输出数据MPRm[7:0]、响应于锁存器选择信号BAn而选择从锁存器的每个锁存器接收的输出测试数据MPRm[7:0]中的一个并且输出公共模式信号RMPRD[7:0]。
第一输出部610可以包括第二多路复用器711和第三多路复用器712。第二多路复用器711接收从公共模式信号RMPRD[7:0]产生的第一选择驱动信号RMDQ04[7:0]和从第一选择驱动信号RMDQ04[7:0]分出的第零选择信号RMDQ04[0]，以及响应于第二数据输出模式信号而将测试数据GIO_DQ0[7:0]经由第零DQ焊盘来输出。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。第三多路复用器712接收从公共模式信号RMPRD[7:0]产生的第一选择驱动信号RMDQ04[7：0]和从第一选择驱动信号RMDQ04[7:0]分出的第四选择信号RMDQ04[4]，以及响应于第二数据输出模式信号而将测试数据GIO_DQ4[7:0]经由第四DQ焊盘来输出。第二数据输出模式信号中之一实例是并行模式信号M_Parallel。
可以根据数据输出选通信号来从第零DQ焊盘和第四DQ焊盘顺序地输出第二多路复用器711和第三多路复用器712选中的数据组(串行模式或交错模式)，或可以从第零DQ焊盘重复地输出所选中的数据组的一个数据(并行模式)。
如图14B所示第二输出部620可以包括第四多路复用器702、第五多路复用器713、第六多路复用器714和第七多路复用器715。
第四多路复用器702从多个锁存器中的每个锁存器接收输出测试数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
第五多路复用器713接收公共模式信号RMPRD[7:0]和来自第四多路复用器702的输出信号，响应于交错模式信号M_Staggered而选择输入信号中之一，以及输出第二选择驱动信号RMDQ15[7:0]。
第六多路复用器714接收第二选择驱动信号RMDQ15[7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第一选择信号RMDQ15[1]，以及响应于并行模式信号M_Parallel而经由第一DQ焊盘来输出测试数据GIO_DQ1[7:0]。
第七多路复用器715接收第二选择驱动信号RMDQ15[7:0]和从第二选择驱动信号RMDQ15[7:0]分出的第五选择信号RMDQ15[5]，以及响应于并行模式信号M_Parallel而经由第五DQ焊盘来输出测试数据GIO_DQ5[7:0]。
例如，图14C中示出的第三输出部630可以包括第八多路复用器703、第九多路复用器716、第十多路复用器717和第十一多路复用器718。
第八多路复用器703从多个锁存器中的每个锁存器接收输出测试数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
第九多路复用器716接收公共模式信号RMPRD[7:0]和来自第八多路复用器703的输出信号、响应于交错模式信号M_Staggered而选择输入信号中之一，以及输出第三选择驱动信号RMDQ26[7:0]。
第十多路复用器717接收第三选择驱动信号RMDQ26[7:0]和从第三选择驱动信号RMDQ26[7:0]分出的第二选择信号RMDQ26[2]，以及响应于并行模式信号M_Parallel而经由第二DQ焊盘输出测试数据GIO_DQ2[7:0]。
第十一多路复用器718接收第三选择驱动信号RMDQ26[7:0]和从第三选择驱动信号RMDQ26[7:0]分出的第六选择信号RMDQ26[6]，以及响应于并行模式信号M_Parallel而经由第六DQ焊盘输出测试数据GIO_DQ6[7:0]。
例如，在图14D中示出的第四输出部640可以包括第十二多路复用器704、第十三多路复用器719、第十四多路复用器720、第十五多路复用器721。
第十二多路复用器704从多个锁存器中的每个锁存器接收输出数据MPRm[7:0]，以及响应于锁存器选择信号BAn而选择来自多个锁存器的一个锁存器的输出测试数据。
第十三多路复用器719接收公共模式信号RMPRD[7:0]和来自第十二多路复用器704的输出信号、响应于交错模式信号M_Staggered而选择输入信号中之一，以及将第四选择驱动信号RMDQ37[7:0]输出。
第十四多路复用器720接收第四选择驱动信号RMDQ37[7:0]和从第四选择驱动信号RMDQ37[7:0]分出的第三选择信号RMDQ37[3]，以及响应于并行模式信号M_Parallel而经由第三DQ焊盘来输出测试数据GIO_DQ3[7:0]。
第十五多路复用器721接收第四选择驱动信号和从第四选择驱动信号RMDQ37[7:0]分出的第七选择信号RMDQ37[7]，以及响应于并行模式信号M_Parallel而经由第七DQ焊盘来输出测试数据GIO_DQ3[7:0]。
图15是当将图13中示出的输出电路6100按图14A至图14D中所示被实现时的配置图。
输出电路6100包括第一选择部6101、第二选择部6102和第三选择部6103。
第一选择部6101可以包括多路复用器702、703、704，多路复用器702、703、704被配置成响应于锁存器选择信号BAn而分别从来自多个锁存器中的每个锁存器的输出测试数据MPRm[7:0]中选择一个锁存器的输出。
第二选择部6102可以包括多路复用器713、716、719，多路复用器713、716、719响应于交错模式信号M_Staggered而选择从控制信号发生部600输出的公共模式信号RMPRD[7:0]和第一选择部6101的输出信号中之一。交错模式信号M_Staggered是第一数据输出模式信号。
第三选择部6103包括多路复用器711和712、713和714、715和716以及717和718，多路复用器711和712、713和714、715和716以及717和718响应于并行模式信号M_Parallel而将由第二选择部6102所选中的锁存器的输出测试数据分配至相应的输入/输出焊盘DQ[7:0]，其中并行模式信号M_Parallel是第二数据输出模式信号，并且分别输出测试数据GIO_DQ0,4[7:0]、GIO_DQ1,5[7:0]、GIO_DQ2,6[7:0]和GIO_DQ3,7[7:0]。
尽管以上已描述了某些实施例，但是对于本领域的技术人员将理解的是，所描述的实施例仅是实例。因此，本文中描述的半导体存储器装置不应基于所描述的实施例而被限制。更确切地，本文中描述的半导体存储器装置应该仅根据以下结合以上描述和附图的权利要求而被限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器装置，包括：
包括多个锁存器的锁存部，被配置成储存测试数据；
控制信号发生部，被配置成响应于锁存器地址信号和第一数据输出模式信号而产生数据输出模式选择信号；以及
输出电路，被配置成：根据训练使能信号来操作，以及响应于锁存器选择信号、所述数据输出模式选择信号和第二数据输出模式信号而产生通过所述多个锁存器中的每个锁存器输出的测试数据的至少子集。
技术方案2.根据技术方案1所述的半导体存储器装置，其中，所述输出电路被配置成：当接收的第二数据输出模式信号被禁止时，顺序地产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
技术方案3.根据技术方案1所述的半导体存储器装置，其中，所述输出电路被配置成：当接收的第二数据输出模式信号被使能时，大体同时产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
技术方案4.根据技术方案1所述的半导体存储器装置，其中，接收的第一数据输出模式信号是交错模式信号。
技术方案5.根据技术方案4所述的半导体存储器装置，其中，接收的第二数据输出模式信号是并行模式信号。
技术方案6.根据技术方案1所述的半导体存储器装置，其中，所述锁存器选择信号被嵌入在所述锁存器地址信号中。
技术方案7.根据技术方案1所述的半导体存储器装置，其中，所述输出电路包括：
第一选择部，被配置成：从所述多个锁存器接收输出测试数据、响应于所述锁存器选择信号和所述数据输出模式选择信号中之一而选择从所述多个锁存器中的一个锁存器接收的输出测试数据，并且响应性地输出选择驱动信号；以及
第二选择部，被配置成：接收所述选择驱动信号，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和大体上同时地之中的一种方式输出至与所述多个锁存器中的所述一个锁存器相关联的输入/输出焊盘。
技术方案8.根据技术方案1所述的半导体存储器装置，其中，所述输出电路包括：
第一输出部，被配置成：从所述多个锁存器接收输出测试数据，以及响应于所述锁存器选择信号而选择从所述多个锁存器中的一个锁存器接收的输出测试数据，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和大体上同时地之中的一种方式输出至选中的输入/输出焊盘对；以及
第二输出部、第三输出部和第四输出部，其每个被配置成：从所述多个锁存器接收输出测试数据，以及响应于所述数据输出模式选择信号而选择从所述多个锁存器接收的输出测试数据，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和同时地之中的一种方式输出至相关联的选中的输入/输出焊盘对。
技术方案9.根据技术方案8所述的半导体存储器装置，其中，所述第一输出部被配置成将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘，所述第二输出部被配置成将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘，所述第三输出部被配置成将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘，以及所述第四输出部被配置成将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘。
技术方案10.一种半导体存储器装置，包括：
包括多个锁存器的锁存部，被配置成储存测试数据；
控制信号发生部，被配置成响应于锁存器选择信号而从所述多个锁存器中选择一个锁存器的输出测试数据，以及输出公共模式信号；以及
输出电路，被配置成：响应于所述锁存器选择信号、来自所述多个锁存器中的每个锁存器的输出数据、第一数据输出模式信号以及第二数据输出模式信号而输出从所述多个锁存器中的每个锁存器接收的测试数据的至少子集。
技术方案11.根据技术方案10所述的半导体存储器装置，其中，当接收的第一数据输出模式信号被使能以及当所述第二数据输出模式信号被禁止时，从所述多个锁存器中的每个锁存器接收的测试数据被顺序地输出。
技术方案12.根据技术方案10所述的半导体存储器装置，其中，当所述第一数据输出模式信号和所述第二数据输出模式信号被禁止时，从所述多个锁存器中的每个锁存器输出的测试数据被顺序地输出。
技术方案13.根据技术方案10所述的半导体存储器装置，其中，当所述第一数据输出模式信号被禁止且所述第二数据输出模式信号被使能时，从所述多个锁存器中的每个锁存器输出的测试数据被大体上同时地输出。
技术方案14.根据技术方案10所述的半导体存储器装置，其中，所述第一数据输出模式信号包括交错模式信号。
技术方案15.根据技术方案14所述的半导体存储器装置，其中，所述第二数据输出模式信号包括并行模式信号。
技术方案16.根据技术方案10所述的半导体存储器装置，其中，所述锁存器选择信号通过所述锁存器地址信号来产生。
技术方案17.根据技术方案10所述的半导体存储器装置，其中，所述输出电路包括：
第一选择部，被配置成响应于所述锁存器选择信号而从储存在所述多个锁存器中的输出测试数据中选择一个锁存器的输出测试数据；
第二选择部，被配置成响应于所述第一数据输出模式信号而选择所述公共模式信号和所述第一选择部的输出信号中之一；以及
第三选择部，被配置成响应于所述第二数据输出模式信号而将由所述第二选择部选中的测试数据以顺序地和大体上同时地之中的一种方式输出至相应的输入/输出焊盘。
技术方案18.根据技术方案10所述的半导体存储器装置，其中，所述输出电路包括：
第一输出部，被配置成：接收所述公共模式信号，以及响应于所述第二数据输出模式信号而基于所述公共模式信号将测试数据以顺序地和大体上同时地之中的一种方式输出至选中的输入/输出焊盘对；以及
第二输出部、第三输出部和第四输出部，被配置成：从所述多个锁存器中的每个锁存器接收所述输出测试数据、响应于所述锁存器选择信号而选择一个锁存器的输出测试数据、响应于所述第一数据输出模式信号而选择选中的锁存器的输出数据和所述公共模式信号中之一，以及响应于所述第二数据输出模式信号而将选中的测试数据以顺序地和大体上同时地之中的一种方式输出至相关联的选中的输入/输出焊盘对。
技术方案19.根据技术方案18所述的半导体存储器装置，其中，所述第一输出部被配置成将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘、所述第二输出部被配置成将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘、所述第三输出部被配置成将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘，以及所述第四输出部被配置成将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘。

Claims (19)

1.一种半导体存储器装置，包括：
包括多个锁存器的锁存部，被配置成储存测试数据；
控制信号发生部，被配置成响应于锁存器地址信号和第一数据输出模式信号而产生数据输出模式选择信号；以及
输出电路，被配置成：根据训练使能信号来操作，以及响应于锁存器选择信号、所述数据输出模式选择信号和第二数据输出模式信号而产生通过所述多个锁存器中的每个锁存器输出的测试数据的至少子集。
2.根据权利要求1所述的半导体存储器装置，其中，所述输出电路被配置成：当接收的第二数据输出模式信号被禁止时，顺序地产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
3.根据权利要求1所述的半导体存储器装置，其中，所述输出电路被配置成：当接收的第二数据输出模式信号被使能时，大体上同时地产生通过所述多个锁存器中的每个锁存器输出的测试数据的所述至少子集。
4.根据权利要求1所述的半导体存储器装置，其中，接收的第一数据输出模式信号是交错模式信号。
5.根据权利要求4所述的半导体存储器装置，其中，接收的第二数据输出模式信号是并行模式信号。
6.根据权利要求1所述的半导体存储器装置，其中，所述锁存器选择信号被嵌入在所述锁存器地址信号中。
7.根据权利要求1所述的半导体存储器装置，其中，所述输出电路包括：
第一选择部，被配置成：从所述多个锁存器接收输出测试数据、响应于所述锁存器选择信号和所述数据输出模式选择信号中之一而选择从所述多个锁存器中的一个锁存器接收的输出测试数据，并且响应性地输出选择驱动信号；以及
第二选择部，被配置成：接收所述选择驱动信号，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和大体上同时地之中的一种方式输出至与所述多个锁存器中的所述一个锁存器相关联的输入/输出焊盘。
8.根据权利要求1所述的半导体存储器装置，其中，所述输出电路包括：
第一输出部，被配置成：从所述多个锁存器接收输出测试数据，以及响应于所述锁存器选择信号而选择从所述多个锁存器中的一个锁存器接收的输出测试数据，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和大体上同时地之中的一种方式输出至选中的输入/输出焊盘对；以及
第二输出部、第三输出部和第四输出部，其每个被配置成：从所述多个锁存器接收输出测试数据，以及响应于所述数据输出模式选择信号而选择从所述多个锁存器接收的输出测试数据，以及响应于所述第二数据输出模式信号而将选中的输出测试数据以顺序地和同时地之中的一种方式输出至相关联的选中的输入/输出焊盘对。
9.根据权利要求8所述的半导体存储器装置，其中，所述第一输出部被配置成将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘，所述第二输出部被配置成将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘，所述第三输出部被配置成将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘，以及所述第四输出部被配置成将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘。
10.一种半导体存储器装置，包括：
包括多个锁存器的锁存部，被配置成储存测试数据；
控制信号发生部，被配置成响应于锁存器选择信号而从所述多个锁存器中选择一个锁存器的输出测试数据，以及将选中的输出测试数据输出为公共模式信号；以及
输出电路，被配置成：响应于所述锁存器选择信号、来自所述多个锁存器中的每个锁存器的输出数据、第一数据输出模式信号以及第二数据输出模式信号而输出从所述多个锁存器中的每个锁存器接收的测试数据的至少子集。
11.根据权利要求10所述的半导体存储器装置，其中，当接收的第一数据输出模式信号被使能以及当所述第二数据输出模式信号被禁止时，从所述多个锁存器中的每个锁存器接收的测试数据被顺序地输出。
12.根据权利要求10所述的半导体存储器装置，其中，当所述第一数据输出模式信号和所述第二数据输出模式信号被禁止时，从所述多个锁存器中的每个锁存器输出的测试数据被顺序地输出。
13.根据权利要求10所述的半导体存储器装置，其中，当所述第一数据输出模式信号被禁止且所述第二数据输出模式信号被使能时，从所述多个锁存器中的每个锁存器输出的测试数据被大体上同时地输出。
14.根据权利要求10所述的半导体存储器装置，其中，所述第一数据输出模式信号包括交错模式信号。
15.根据权利要求14所述的半导体存储器装置，其中，所述第二数据输出模式信号包括并行模式信号。
16.根据权利要求10所述的半导体存储器装置，其中，所述锁存器选择信号通过锁存器地址信号来产生。
17.根据权利要求10所述的半导体存储器装置，其中，所述输出电路包括：
第一选择部，被配置成响应于所述锁存器选择信号而从储存在所述多个锁存器中的输出测试数据中选择一个锁存器的输出测试数据；
第二选择部，被配置成响应于所述第一数据输出模式信号而选择所述公共模式信号和所述第一选择部的输出信号中之一；以及
第三选择部，被配置成响应于所述第二数据输出模式信号而将由所述第二选择部选中的测试数据以顺序地和大体上同时地之中的一种方式输出至相应的输入/输出焊盘。
18.根据权利要求10所述的半导体存储器装置，其中，所述输出电路包括：
第一输出部，被配置成：接收所述公共模式信号，以及响应于所述第二数据输出模式信号而基于所述公共模式信号将测试数据以顺序地和大体上同时地之中的一种方式输出至选中的输入/输出焊盘对；以及
第二输出部、第三输出部和第四输出部，被配置成：从所述多个锁存器中的每个锁存器接收所述输出测试数据，响应于所述锁存器选择信号而选择一个锁存器的输出测试数据，响应于所述第一数据输出模式信号而选择选中的锁存器的输出数据和所述公共模式信号中之一，以及响应于所述第二数据输出模式信号而将选中的测试数据以顺序地和大体上同时地之中的一种方式输出至相关联的选中的输入/输出焊盘对。
19.根据权利要求18所述的半导体存储器装置，其中，所述第一输出部被配置成将测试数据输出至第零输入/输出焊盘和第四输入/输出焊盘，所述第二输出部被配置成将测试数据输出至第一输入/输出焊盘和第五输入/输出焊盘，所述第三输出部被配置成将测试数据输出至第二输入/输出焊盘和第六输入/输出焊盘，以及所述第四输出部被配置成将测试数据输出至第三输入/输出焊盘和第七输入/输出焊盘。
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