CN103093828A - 半导体存储装置及其测试电路 - Google Patents

半导体存储装置及其测试电路 Download PDF

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Abstract

本发明公开了一种半导体存储装置，包括：存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元；开关单元，所述开关单元被配置成与数据输入和输出焊盘耦接，且响应于测试模式信号来控制施加至所述数据输入和输出焊盘的数据的数据传输路径；写入驱动器，所述写入驱动器被配置成在正常模式下驱动从开关单元传送的数据，并将数据写入存储器单元阵列中；以及控制器，所述控制器被配置成在测试模式下将来自开关单元的数据传送至存储器单元。

Description

半导体存储装置及其测试电路
相关申请的交叉引用
本申请要求2011年11月4日向韩国知识产权局提交的申请号为10-2011-0114430的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例总体而言涉及一种半导体集成电路，具体而言涉及一种半导体存储装置及其测试电路。
背景技术
通常，当将数据写入半导体存储装置的存储器单元时，经由输入/输出焊盘输入的数据由写入驱动器写入存储器单元。另外，当从存储器单元读取数据时，存储器单元中的数据被传送至感测放大器，并经由输入/输出焊盘输出放大的数据。
图1是一般的半导体存储装置的配置图。
如图1所示，半导体存储装置100包括存储器单元阵列101、地址输入缓冲器103、预译码器105、列译码器107、块译码器109、行译码器111、数据输入和输出缓冲器113、感测放大器115、写入驱动器117以及控制器120。
存储器单元阵列101包括连接在字线与位线之间的多个存储器单元。
地址输入缓冲器103接收外部地址，且将接收到的外部地址转换成内部地址。预译码器105对内部地址进行初次译码，然后将初次译码的内部地址提供给列译码器107、块译码器109和行译码器111。列译码器107根据预译码结果来选择要存取的字线。块译码器109根据预译码结果来选择要存取的块。同样地，行译码器111根据预译码结果来选择要存取的位线。
数据输入和输出缓冲器113与多个数据输入和输出焊盘(例如DQ焊盘)耦接。
当执行数据写入操作时，从存储器单元阵列101中的选中的存储器单元读取的数据根据控制器120所产生的控制信号而在感测放大器115中被放大，然后经由数据输入和输出缓冲器113被输出至DQ焊盘。当执行数据写入操作时，根据控制器120所产生的控制信号而从DQ焊盘输入的数据经由输入和输出缓冲器113被提供给写入驱动器117，且数据被传送到写入驱动器117选中的存储器单元。
控制器120包括：第一输入缓冲器121，所述第一输入缓冲器121被配置成由芯片选择信号/CS驱动；第二输入缓冲器123，所述第二输入缓冲器123被配置成由写入使能信号/WE驱动；第三输入缓冲器125，所述第三输入缓冲器125被配置成由输出使能信号/OE驱动；写入脉冲发生器127，所述写入脉冲发生器127被配置成响应于第二输入缓冲器123的输出信号来产生写入脉冲WDEN；以及读取脉冲发生器129，所述读取脉冲发生器129被配置成响应于第三输入缓冲器125的输出信号来产生读取脉冲OEN。写入脉冲发生器127还产生数据输入和输出缓冲器使能信号BUFEN，并将产生的数据输入和输出缓冲器使能信号BUFEN提供给数据输入和输出缓冲器113。读取脉冲发生器129产生感测放大器使能信号SAEN，并将产生的感测放大器使能信号SAEN提供给感测放大器115。
照此，半导体存储装置经由感测放大器读取数据，且经由写入驱动器写入数据。
然而，在将新开发的存储器单元应用于所述半导体存储装置时，需要对所述开发的存储器单元执行验证过程，但经由感测放大器和写入驱动器的读取/写入数据的验证可靠性是难以保证的。因此，当经由感测放大器和写入驱动器操作读取/写入操作时，需要在验证读取/写入路径、存储器单元阵列以及控制器的变量之后再评价存储器单元，因此要耗用更多时间测试存储器单元。
发明内容
在本发明的一个实施例中，一种半导体存储装置包括：存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元；开关单元，所述开关单元被配置成与数据输入和输出焊盘连接，且响应于测试模式信号来控制施加至数据输入和输出焊盘的数据的数据传输路径；写入驱动器，所述写入驱动器被配置成在正常模式时驱动从开关单元传送的数据，并将数据写入存储器单元阵列中；以及控制器，所述控制器被配置成在测试模式时将来自开关单元的数据传送至存储器单元。
在本发明的另一个实施例中，一种半导体存储装置包括：存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元，所述多个存储器单元连接在位线与源极线之间且由施加至字线的电位驱动；以及双向存取控制单元，所述双向存取控制单元被配置成响应于测试模式信号而沿从存储器单元的位线到源极线的方向直接传送施加至数据输入和输出焊盘的数据，或沿从存储器单元的源极线到位线的方向直接传送施加至数据输入和输出焊盘的数据。
在本发明的又一个实施例中，一种半导体存储装置的测试电路包括：开关单元，所述开关单元被配置成控制施加至数据输入和输出焊盘的数据的传输路径；以及双向存取控制单元，所述双向存取控制单元被配置成响应于测试模式信号而接收施加至数据输入/输出焊盘的数据并直接将数据传送至存储器单元阵列。
附图说明
结合附图说明根据本发明的特征、方面和实施例，其中：
图1是半导体存储装置的配置图；
图2是根据本发明的一个示例性实施例的半导体存储装置的配置图；
图3是图2所示的双向存取控制单元的示例图；
图4是图3所示的路径建立单元的示例图；
图5是根据本发明的一个实施例的测试模式信号发生电路的示例图；以及
图6是图2所示的开关单元的示例图。
具体实施方式
以下将结合示例性实施例参照附图说明根据本发明的半导体存储装置及其测试电路。
图2是根据本发明的一个示例性实施例的半导体存储装置的配置图。
图2为了便于解释而示出半导体存储装置的主要部件。但是，本领域技术人员了解，半导体存储装置可以包括用于操作半导体存储装置所需的其它部件，例如，地址处理电路、控制信号发生电路等。
参见图2，根据本发明的一个实施例的半导体存储装置200可以包括存储器单元阵列210、数据输入和输出焊盘220(例如DQ焊盘)、数据输入缓冲器230、开关单元240、写入驱动器250以及控制器260。
存储器单元阵列210包括连接在字线与位线之间的多个存储器单元。每个单位存储器单元可以是利用电流驱动方案进行读取和写入的存储器单元，例如，具有极性的阻变存储器单元。在本发明的一个实施例中，可以利用磁性存储器单元来配置单位存储器单元。
开关单元240根据半导体存储装置200的操作模式(例如，正常模式和测试模式)而建立要经由数据输入缓冲器230提供给存储器单元阵列210的数据的路径。更详细而言，开关单元240在正常模式下由测试模式信号TDIREN驱动以经由全局输入和输出线GIO<0:n>传送数据至写入驱动器250，而在测试模式下经由全局输入和输出线GIO<0:n>传送数据至控制器260的双向存取控制单元262。
双向存取控制单元262经由第一局部输入和输出线LIO<0:n>或经由第二局部输入和输出线LIOb<0:n>而将响应于测试模式信号TDIREN经由全局输入和输出线GIO<0:n>传送的测试数据提供至存储器单元阵列210。
如上所述，当执行测试时，经由写入驱动器250写入存储器单元阵列210的测试数据的可靠性可能未能保证。因此，根据本发明的一个实施例，当执行测试时，直接将数据写入存储器单元阵列210，而不经过写入驱动器250。此外，如果配置存储器单元阵列210的单位存储器单元是具有极性的阻变存储器单元，则可以沿存储器单元的位线-源极线方向以及沿存储器单元的源极线-位线方向提供电流，使得逻辑高电平的数据和逻辑低电平的数据两者都可被直接写入。
因此，当半导体存储装置200在正常模式下执行数据写入操作时，由测试模式信号TDIREN驱动的开关单元240经由全局输入和输出线GIO<0:n>将从数据输入缓冲器230接收的数据传送至写入驱动器250。另外，写入驱动器250经由局部输入和输出线LIO<0:n>将数据传送至存储器单元阵列210，以便将数据写入存储器单元阵列210的存储器单元中。
另一方面，当半导体存储装置200在测试模式下执行数据写入操作时，开关单元240经由全局输入和输出线GIO<0:n>将从数据输入缓冲器230接收的数据传送至控制器260的双向存取控制单元262。另外，双向存取控制单元262经由第一局部输入和输出线LIO<0:n>或第二局部输入和输出线LIOb<0:n>将测试数据提供至存储器单元阵列210。
因此，测试数据可以直接写入存储器单元阵列210中，而不经过写入驱动器250，因此可以确保测试数据的验证可靠性。此外，因为测试数据是直接写入的，所以可以在不验证反映写入路径、存储器单元阵列和控制器的变量的情况下来验证测试数据。因此，可以减少测试所需的时间。
根据本发明的一个实施例的开关单元240和双向存取控制单元262对应于半导体存储装置的测试电路。
图3是图2所示的双向存取控制单元的示例图。
参见图3，根据本发明的一个实施例的双向存取控制单元262可以包括路径建立单元301、第一开关303、以及第二开关305。
路径建立单元301的一个输入端子经由全局输入和输出线GIO耦接至DQ焊盘，而另一个端子耦接至接地端子VSS。另外，响应于测试模式信号TDIREN而从DQ焊盘施加的测试数据被传送至第一局部输入和输出线LIO或第二局部输入和输出线LIOb。
第一开关303经由第一局部输入和输出线LIO耦接在路径建立单元301与存储器单元212的位线BL之间。
第二开关305经由第二局部输入和输出线LIOb耦接在存储器单元212的源极线SL与路径建立单元301之间。
第一开关303和第二开关305可以被配置成在正常模式下关断，而在测试模式下导通。在本发明的一个实施例中，可以通过将由预充电信号PCGb、测试模式信号TDIREN和列选择信号CYI驱动的多个开关器件串联连接来配置第一开关303和第二开关305的每个，但并不限于此。另外，未作解释的附图标记214表示由字线驱动信号导通/关断的字线选择开关。
在测试模式下，当将第一电平的数据写入存储器单元212时，路径建立单元301可以例如经由第一局部输入和输出线LIO将DQ焊盘的数据传送至存储器单元212。此外，当写入第二电平的数据时，路径建立单元301可以经由第二局部输入和输出线LIOb将DQ焊盘的数据传送至存储器单元212。
因此，数据可以直接写入存储器单元212，而不经过写入驱动器，且可以沿存储器单元212的位线-源极线方向以及沿存储器单元212的源极线-位线方向提供写入电流。因此，可以高速执行测试，且可以在各种条件下写入测试数据。
将参考图4和图5说明路径建立单元301的操作。
图4是图3所示的路径建立单元的示例图，图5是根据本发明的一个实施例的测试模式信号发生电路的示例图。
路径建立单元301可以被配置成包括第一路径选择单元310和第二路径选择单元320，以在测试模式下根据要写入存储器单元的数据电平来改变施加至DQ焊盘的数据的传输路径。
第一路径选择单元310可以包括：第一传输器件T11，所述第一传输器件T11被配置成由正向测试模式信号TDIRENFB和TDIRENFD驱动，以将施加至DQ焊盘的数据传送到第一局部输入和输出线LIO或阻断施加至DQ焊盘的数据传送到第一局部输入和输出线LIO；以及第二传输器件T13，所述第二传输器件T13耦接在第一局部输入和输出线LIO与接地端子之间，以由反向测试模式信号TDIRENRB和TDIRENRD驱动。
第二路径选择单元320可以包括：第三传输器件T15，所述第三传输器件T15被配置成由反向测试模式信号TDIRENRB和TDIRENRD驱动，以将施加至DQ焊盘的数据传送到第二局部输入和输出线LIOb或阻断将施加至DQ焊盘的数据传送到第二局部输入和输出线LIOb；以及第四传输器件T17，所述第四传输器件T17耦接在第二局部输入和输出线LIOb与接地端子之间，以由正向测试模式信号TDIRENFB和TDIRENFD驱动。
正向测试模式信号TDIRENFB和TDIRENFD以及反向测试模式信号TDIRENRB和TDIRENRD可以由测试模式信号TDIREN产生，例如，可以如图5所示而产生。
也就是，通过将测试模式信号TDIREN延迟而产生第一正向测试模式信号TDIRENF，通过将测试模式信号TDIREN反相而产生第一反向测试模式信号TDIRENR是。
另外，可以通过将第一正向测试模式信号TDIRENF反相并且再次将第二正向测试模式信号TDIRENFB反相而产生第三正向测试模式信号TDIRENFD。
同样地，可以通过将第一反向测试模式信号TDIRENR反相并且再次将第二反向测试模式信号TDIRENRB反相而产生第三反向测试模式信号TDIRENRD。
从测试模式信号产生正向测试模式信号和反向测试模式信号的实例不限于图5的电路，因此电路在设计上可以变化。
当路径建立单元301被配置成如图4和图5所示时，在测试模式信号TDIREN被施加为高电平时，第一传输器件T11和第四传输器件T17导通，而第二传输器件T13和第三传输器件T15关断。因此，施加至DQ焊盘的测试数据经由第一传输器件T11被传送至第一局部输入和输出线LIO，且当执行写入操作时数据可以沿从存储器单元的位线到源极线的方向移动。
当测试模式信号TDIREN被施加为低电平时，第二传输器件T13和第三传输器件T15导通，以将施加至DQ焊盘的数据传送给第二局部输入和输出线LIOb。因此，当执行写入操作时，数据可以沿从存储器单元的源极线到位线的方向移动。
如上所述，在本发明的一个实施例中，电流响应于测试模式信号从DQ焊盘流至存储器单元。另外，根据测试模式信号的电平而形成正向电流路径或反向电流路径，因此测试数据可以经由所述两个路径写入存储器单元。
因此，逻辑高电平的测试数据和逻辑低电平的测试数据都可以写入存储器单元。当存储器单元可以包括阻变存储器时，写入逻辑高电平的测试数据和逻辑低电平的测试数据，然后可以实际地测量存储器单元的电阻值。基于实际测量的电阻值，可以容易地执行对存储器单元阵列的特性分析。
另外，开关单元240(图2)可以按照如下来配置，所述开关单元240用于在正常模式下在数据输入缓冲器与写入驱动器之间形成电流路径，并在测试模式下在数据输入缓冲器与双向存取控制单元之间形成电流路径。
图6是图2所示的开关单元的示例图。
参见图6，开关单元240可以包括第一器件241、第二器件243以及第三器件245。第一器件241被配置成利用测试模式信号TDIREN及其反相信号作为输入信号而在输入信号具有彼此不同的相位时产生逻辑高电平的输出信号并在输入信号的相位具有相同相位时产生逻辑低电平的输出信号。第二器件243被配置成响应于第一器件241的输出信号而将施加至DQ焊盘的电流提供至双向存取控制单元262，第三器件245被配置成响应于第一器件241的输出信号而将施加至DQ焊盘的电流提供至写入驱动器250。
在本发明的一个实施例中，第一器件241可以包括执行“异或”运算的器件XOR。此外，第二器件243可以包括NMOS晶体管，且第三器件245可以包括PMOS晶体管，以便利用彼此具有相反相位的信号而导通/关断，但并不限于此。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的器件和方法不应当限于描述的实施例。确切地说，本文所述的装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (18)

1.一种半导体存储装置，包括：
存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元；
开关单元，所述开关单元被配置成与数据输入和输出焊盘耦接，且响应于测试模式信号来控制施加至所述数据输入和输出焊盘的数据的数据传输路径；
写入驱动器，所述写入驱动器被配置成在正常模式下驱动从所述开关单元传送的数据，并将所述数据写入所述存储器单元阵列中；以及
控制器，所述控制器被配置成在测试模式下将来自所述开关单元的数据传送至所述存储器单元。
2.如权利要求1所述的半导体存储装置，其中，所述控制器包括双向存取控制单元，所述双向存取控制单元被配置成响应于所述测试模式信号而经由第一局部输入和输出线将从所述数据输入和输出焊盘传送的数据提供给所述存储器单元阵列。
3.如权利要求2所述的半导体存储装置，其中，所述双向存取控制单元被配置成响应于所述测试模式信号而经由第二局部输入和输出线将从所述数据输入和输出焊盘传送的数据提供给所述存储器单元阵列。
4.如权利要求3所述的半导体存储装置，其中，所述开关单元与处在所述数据输入和输出焊盘与所述写入驱动器之间、或处在所述输入和输出焊盘与所述控制器之间的全局输入和输出线耦接。
5.如权利要求3所述的半导体存储装置，其中，所述双向存取控制单元与处在所述开关单元与所述存储器单元阵列之间的所述第一局部输入和输出线以及所述第二局部输入和输出线耦接。
6.如权利要求1所述的半导体存储装置，其中，所述存储器单元利用电流驱动方案来执行数据的读取/写入。
7.如权利要求1所述的半导体存储装置，其中，所述存储器单元是阻变存储器单元。
8.一种半导体存储装置，包括：
存储器单元阵列，所述存储器单元阵列被配置成包括多个存储器单元，所述多个存储器单元耦接在位线与源极线之间且由施加至字线的电位驱动；以及
双向存取控制单元，所述双向存取控制单元被配置成响应于所述测试模式信号而直接将施加至数据输入和输出焊盘的数据从所述存储器单元的所述位线传送至所述源极线，或直接将施加至所述数据输入和输出焊盘的数据从所述存储器单元的所述源极线传送至所述位线。
9.如权利要求8所述的半导体存储装置，还包括写入驱动器，所述写入驱动器被配置成在所述正常模式下通过接收施加至所述数据输入和输出焊盘的数据而被驱动，并将所述数据写入所述存储器单元阵列中。
10.如权利要求9所述的半导体存储装置，还包括开关单元，所述开关单元被配置成与所述数据输入和输出焊盘耦接，并控制施加至所述数据输入和输出焊盘的数据的传输路径，使得响应于所述测试模式信号而将所述数据传送至所述双向存取控制单元或所述写入驱动器。
11.如权利要求8所述的半导体存储装置，其中，所述存储器单元利用电流驱动方案来执行数据的读取/写入。
12.如权利要求8所述的半导体存储装置，其中，所述存储器单元是阻变存储器单元。
13.一种半导体存储装置的测试电路，包括：
开关单元，所述开关单元被配置成控制施加至数据输入和输出焊盘的数据的传输路径；以及
双向存取控制单元，所述双向存取控制单元被配置成响应于测试模式信号而接收施加至所述数据输入/输出焊盘的数据并直接将所述数据传送至存储器单元阵列。
14.如权利要求13所述的测试电路，其中，所述双向存取控制单元包括路径建立单元，所述路径建立单元被配置成响应于所述测试模式信号而将施加至所述数据输入和输出焊盘的数据传送至第一局部输入和输出线或传送至第二局部输入和输出线。
15.如权利要求14所述的测试电路，其中，所述路径建立单元将施加至所述数据输入和输出焊盘的数据传送至所述第一局部输入和输出线，以便将第一电平的数据写入所述存储器单元阵列中。
16.如权利要求14所述的测试电路，其中，所述路径建立单元将施加至所述数据输入和输出焊盘的数据传送至所述第二局部输入和输出线，以便将第二电平的数据写入所述存储器单元阵列中。
17.如权利要求14所述的测试电路，其中，所述路径建立单元包括：
第一路径建立单元，所述第一路径建立单元包括第一传输器件，所述第一传输器件由从所述测试模式信号产生的正向测试模式信号驱动，并将施加至所述数据输入和输出焊盘的数据传送到所述第一局部输入和输出线或阻断施加至所述数据输入和输出焊盘的数据传送到所述第一局部输入和输出线；以及
第二传输器件，所述第二传输器件被配置成由从所述测试模式信号产生的反向测试模式信号驱动，且与所述第一局部输入和输出线以及接地端子耦接。
18.如权利要求14所述的测试电路，其中，所述路径建立单元包括：
第二路径建立单元，所述第二路径建立单元包括第三传输器件，所述第三传输器件由从所述测试模式信号产生的反向测试模式信号驱动，并将施加至所述数据输入和输出焊盘的数据传送到所述第二局部输入和输出线或阻断施加至所述数据输入和输出焊盘的数据传送到所述第二局部输入和输出线；以及
第四传输器件，所述第四传输器件被配置成由从所述测试模式信号产生的正向测试模式信号驱动，且与所述第二局部输入和输出线以及接地端子耦接。
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