CN109102836B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种能够正确读取数据的半导体存储装置。本发明的存储装置包括存储器单元阵列、页缓冲器、差动感测放大器、输出电路和验证电路。页缓冲器维持从存储器单元阵列所读取的数据，并且响应于列选择信号，将所维持的数据输出至数据总线。差动感测放大器响应于感测使能信号，用以感测数据总线上的数据。输出电路输出由差动感测放大器所感测的数据。验证电路验证差动感测放大器的操作边限。根据验证电路所验证的结果，调整感测使能信号的时序。本发明能够因应制造偏差和操作环境变动来正确地读取数据。

Description

半导体存储装置
技术领域
本发明是有关于一种半导体存储装置，特别是有关于一种NAND型闪存中决定读取时序的方法。
背景技术
NAND型闪存执行页读取操作时，是将在存储器单元阵列中所选择的页数据，维持在页缓冲器内，再依序将维持在页缓冲器的数据输出到外部。为提升NAND型闪存的数据读取速度，已知的一种闪存(例如日本特开2006-302341号公报)通过检测从存储器单元阵列所选择的单元和参考单元之间的电流差，以高速读取多值数据。
图1表示NAND型闪存的读取操作的概略示意图。在读取操作中，根据行地址选择存储器单元阵列的一页，并将选择页的数据“0”或“1”维持在页缓冲器10中。举例来说，页缓冲器10可以在内部包含两级的锁存电路，用来进行数据的流水线(pipeline)处理。列解码器20对于列地址CA进行解码，再将列选择信号YS通过驱动器22输出到列选择电路(图式中省略)，其中列选择信号YS是用来从页缓冲器10所维持的页数据中选择出n位的数据。列选择电路利用列选择信号YS，从页缓冲器10的锁存电路所维持的页数据中，选择出n位数据，被选择出的n位数据则是作为“0”、“1”的差分数据输出到数据总线40的位线对BT/BB。
n位的位线对BT/BB连接到n个差动感测放大器(S/A)30，n个差动感测放大器30则分别由时序控制电路50通过驱动器52输出的使能信号SAE来使能。当差动感测放大器30被使能时，便可以检测(感测)位线对BT/BB的差动数据。由差动感测放大器30所检测到的n位数据，则送入输出入电路60。
输出入电路60包括连接n个正反器(Flip-Flop，FF)的并列/串列转换电路，并列/串列转换电路响应于内部时脉信号PSCCLK，将差动感测放大器30所感测的n位数据转换成m位串列数据。转换后的串列数据则通过驱动器62，从m位的输出入端I/O输出到外部。
时序控制电路50通过驱动器54产生与系统时脉信号CLK同步的时脉信号PSCCLK，和与其非同步的使能信号SAE。另外时序控制信号50会控制由列解码器20所产生的列选择信号YS的时序。
列解码器20每次所选择的位数n，与数据总线40的位宽，亦即位线对BT/BB的数量相同。虽然输出入端I/O的端点数可为任意，但是当输出入端I/O的端点数为m位时，m≦n并且n为m的k倍(m、k分别为1以上的整数)。当m小于n时，数据总线40的n位是利用时脉信号PSCCLK的多个周期，从输出入电路60输出。例如，若数据总线40的位线对BT/BB为8位，而输出入端I/O端点数为4，在时脉信号PSCCLK的第一周期内，由差动感测放大器30感测8位数据中的4位数据，同时由输出入端I/O的4个端点输出，作为来自输出入电路60的4位串列数据。在时脉信号PSCCLK的第二周期内，剩下的4位则同时由输出入端I/O的4个端点输出，作为利用输出入电路60转换而成的4位串列数据。4位数据的选择方式可以任意，例如先选择数据总线40的偶数4个位，再选择奇数4个位；或者可以先选择数据总线40的高位4个位，再选择低位4个位。
图2表示NAND型闪存中读取操作的时序图。在此例中，输出入端I/O的端点数是4个(m＝4)，数据总线40是8位(n＝8)。另外在页读取操作中，利用地址计数器会自动地递增列地址，对应于此可以从页缓冲器10取得后续n位数据到数据总线40。在页读取操作中，可以连续地输出一整个页的数据，或者也可以输出一页中的部分数据。
在时刻t0，系统时脉信号CLK被输入；在距此系统时脉信号CLK延迟既定时间的时刻t1，将列选择信号YS输出到列选择电路，列选择电路则从页缓冲器10所维持的一页数据中，选择出8位数据。被选择的8位数据则以差分数据输出到数据总线40的n位的位线对BT/BB。
n位的位线对BT/BB则通过列选择电路的多个列选择晶体管，连接到页缓冲器10的多个锁存电路。其中，列选择信号YS所选择的列选择晶体管被导通，使锁存电路和位线对BT/BB电连接。由于位线对BT/BB的实体配线是依所连接的页缓冲器数量而存在，这使得位线对BT/BB的配线电容和配线电阻都比较大，并且利用一个差动感测放大器30来进行感测。因此，直到位线对BT/BB上达到既定以上的电位差而使得差动感测放大器30能够感测为止，就需要既定的时间。
时序控制电路50则在位线对BT/BB的电位差能够被差动感测放大器30感测到的时刻t2，输出使能信号SAE。差动感测放大器30响应于使能信号SAE的上升边缘，对数据总线40中位线对BT/BB上的数据D1[7:0]进行感测。
接着时序控制电路50在时刻t3，输出时脉信号PSCCLK的第一周期，其中通过将系统时脉信号CLK延迟一既定时间以获得时脉信号PSCCLK。输出入电路60响应于时脉信号PSCCLK的上升边缘，从差动感测放大器30所感测到的8位数据中选择出4位数据D1[7:4]转换成串列数据，同时从输出入端I/O的4个端点输出。接着在时刻t4，将时脉信号PSCCLK的第二周期输出到输出入电路60，输出入电路60则将差动感测放大器30所感测到的其余4位数据D1[3:0]转换成串列数据，同时从输出入端I/O的4个端点输出。
由于差动感测放大器30需要在位线对BT/BB的电位差达到既定以上后才会使能，使能信号的时序会设定在既定的边限(margin)内。然而，闪存的操作环境各有不同(例如电源电压的变动或操作温度的变动)，所设定的边限也未必是最适当的，使正确数据不能被载入至输出入电路60，恐有输出错误数据的可能。
发明内容
为了解决如上述的已知技术问题，本发明的目的在于提供一种能够正确读取数据的半导体存储装置。
本发明的半导体存储装置，其包括维持电路、感测电路、输出电路以及验证电路。维持装置被配置为维持从存储器单元阵列所读取的数据，并且响应于列选择信号，将所维持的上述数据输出至数据总线。感测电路被配置为响应于感测使能信号，感测上述数据总线上的上述数据。输出电路被配置为输出上述感测电路所感测的上述数据。验证电路被配置为验证上述感测电路的操作边限，并输出验证结果。其中，根据上述验证电路的上述验证结果，设定上述感测使能信号的时序。
在较佳实施态样中，上述验证电路更包括复制电路，其设置于距上述列选择信号的输出节点最远端的位置。上述复制电路响应于上述列选择信号，将所维持的数据输出至上述数据总线上。其中，上述验证电路则根据对上述复制电路所输出的上述数据的感测结果，产生该验证结果。在较佳实施态样中，上述验证电路包括判断电路，用以判断上述感测结果是否等于上述复制电路所维持的上述数据，并输出判断结果。其中，上述验证电路根据上述判断电路的上述判断结果，产生该验证结果。在较佳实施态样中，上述验证电路更包括验证感测电路，被配置为响应于对应不同时序的多个上述感测使能信号，感测上述复制电路输出至上述数据总线上的上述数据，并产生多个上述感测结果；其中，上述验证电路根据上述多个感测结果，产生该验证结果。在较佳实施态样中，上述验证电路更包括存储元件，被配置为存储上述多个感测结果，其中根据上述存储元件所存储的上述多个感测结果，设定上述感测使能信号的时序。在较佳实施态样中，上述验证电路于测试执行时运作，上述验证电路更包括非挥发性暂存器，被配置为存储上述验证结果。上述半导体存储装置更包括控制电路，被配置为在平常操作时根据上述非挥发性暂存器中所存储的上述验证结果，设定上述感测使能信号的时序。在较佳实施态样中，更包括选择器，接收边限验证用数据与设定用数据，并响应于选择控制信号输出上述边限验证用数据或上述设定用数据；以及时序控制电路，接收上述选择器的输出，以产生上述感测使能信号。其中，上述边限验证用数据存储于上述存储器单元阵列、测试电路或由外部提供，上述设定用数据存储于上述非挥发性暂存器。在较佳实施态样中，上述验证电路包括多个上述复制电路与多个上述验证感测电路，上述多个验证感测电路分别响应于上述多个感测使能信号，依序地感测所耦接的上述多个复制电路的上述数据，并依序地产生上述多个感测结果，其中，当上述多个感测结果的一个等于所耦接的上述复制电路所维持的上述数据时，上述验证电路所输出的上述验证结果使能上述感测电路。在较佳实施态样中，上述复制电路包括存储元件，其被配置为维持与上述存储器单元阵列无关的既定数据。在较佳实施态样中，上述复制电路包括存储元件，其被配置为维持从上述存储器单元阵列所读取的数据。在较佳实施态样中，上述复制电路包括维持数据“0”的第一锁存电路以及维持数据“1”的第二锁存电路。在较佳实施态样中，上述时序为上述感测使能信号相对于上述列选择信号的延迟时间。在较佳实施态样中，上述半导体存储装置为NAND型闪存。
依据本发明，由于验证了感测装置的操作边限，再根据验证结果来调整使能信号的时序，所以能够因应制造偏差和操作环境变动来正确地读取数据。
附图说明
图1表示用以说明已知闪存的读取操作的概略示意图。
图2表示已知闪存在序列读取操作时的时序图。
图3A表示在本发明第一实施例的闪存中与读取操作有关的结构的示意图；
图3B表示本发明实施例的锁存电路范例的示意图。
图3C表示列解码器的其他配置范例的示意图。
图4表示本发明第一实施例的闪存中用以验证差动感测放大器边限的电路范例示意图。
图5A表示提供数据至时序控制电路的选择范例的示意图。
图5B表示用以说明本发明第一实施例的闪存中差动感测放大器的边限验证以及基于验证结果调整感测使能信号的时序图。
图6表示在本发明第二实施例的闪存中与读取操作有关的结构的示意图。
图7表示用以说明在本发明第二实施例中感测使能信号的自动产生范例的时序图。
附图标号
100、100A、100B～存储器单元阵列
110、110A、110B～页缓冲器
210～感测放大器
130、140～锁存电路
150～数据“1”的复制电路
160～数据“0”的复制电路
150A、150B、160A、160B～复制电路
20、170～列解码器
172～驱动器
180～列选择信号的配线
190～数据总线
200～差动感测放大器
50、210～时序控制电路
300～验证电路
330～判断结果维持电路
340～暂存器
360～选择器
400～差动感测放大器
410～差动感测放大器
420、430～判断电路
440～判断电路
450～驱动电路
具体实施方式
以下，参照图式详细说明本发明的实施样态。在本发明的较佳实施例中采用的闪存是NAND型，且可以搭载或不搭载序列界面。若搭载序列界面，则还包含用来输入序列时脉信号的端子，且数据的输出入是与序列时脉信号同步。
请合并参考图3A与图4，其说明本发明第一实施例的闪存的主要部分，于本发明中未特别说明的结构则与一般NAND型闪存的结构相同。
存储器单元阵列100是由多个NAND串所形成的多个区块所构成。存储器单元阵列100中各区块的NAND串102则是通过全域位线GBL连接至页缓冲器110。页缓冲器110包含连接到一页中的所有全域位线GBL的多个感测放大器(S/A)120、连接到多个感测放大器120的多个锁存电路(LT0)130、以及连接到多个锁存电路130的多个锁存电路(LT1)140。在读取操作中，感测放大器120检测在存储器单元阵列100中由选择字线所选择的存储器单元的数据，检测到的数据则维持于锁存电路130。锁存电路140与锁存电路130构成两级的数据流水线，如此在锁存电路140所维持的数据输出的期间，将下个读取数据维持在锁存电路130中。
本实施例中更包含两个复制锁存电路(LT1)140的复制电路150、160。复制电路150是维持数据“1”的锁存电路，复制电路160则是维持数据“0”的锁存电路。在较佳实施态样中，复制电路150、160是固定地维持数据“1”、“0”，其与存储器单元阵列100无关联性。因此，复制电路150、160没有通过全域位线GBL连接到存储器单元阵列100。在其他较佳实施态样中，复制电路150、160也可以用来维持从存储器单元阵列100所读取的数据。此时，复制电路150和复制电路160中的一个维持数据“1”，另一个则维持数据“0”。又或在其他较佳实施态样中，复制电路150、160在结构上也可以是当测试操作时，用来维持由未图示的控制电路所输出的数据“1”、数据“0”。
页缓冲器110的锁存电路140以及复制电路150、160连接到数据总线190。响应于列解码器170通过驱动器172所输出的列选择信号YS，将锁存电路140以及复制电路150、160所维持的数据，输出到数据总线190。数据总线190包括多个位线对BT/BB，其被配置为传送页缓冲器110所输出数据，以及传送复制电路150、160所输出数据。图3B表示维持1位数据的锁存电路范例。锁存电路将互补数据维持在一对存储节点SR和SL上，存储节点SR通过晶体管T1连接到位线BT，存储节点SL通过晶体管T2连接到位线BB。晶体管T1、T2的栅极连接到列选择信号YS，当被选择锁存电路的晶体管T1、T2导通时，维持在锁存电路的互补数据则输出到位线对BT/BB。
列解码器170的列选择信号YS，是利用在锁存电路140、复制电路150和160方向上延伸且由金属等等构成的配线180进行传送。在较佳实施态样中，复制电路150、160是配置在配线180上与列选择信号YS的输出节点的物理距离为最长的最远端。其中，列选择信号YS的延迟特性在配线180中的最远端上是最恶化的。再者，由于配线180的负载电容、负载电阻的影响，列选择信号YS在远端的钝化程度会比近端来得大，进而锁存电路中晶体管T1、T2的响应也会变慢。因此，对应配线180的远端配置的位线对BT/BB的电位差会比对应配线180的近端配置的位线对BT/BB的电位差来得小。于是在距离列选择信号YS的输出节点最远端设置复制电路150、160，可以体现列选择信号YS的最差延迟特性。
另外虽然在图3A所示的范例中，列解码器170输出的列选择信号YS是从页缓冲器110的一侧朝向另一侧延伸，但是在图3C所示的情况中，存储器单元阵列100A、100B由两路存储库(2-way bank)所构成，列解码器170则配置在两者中央，此时列选择信号YS则是从中央向着左右两侧页缓冲器110A、110B的方向上延伸传输。此时，复制电路150A/160A和150B/160B则分别配置在页缓冲器110A、110B距离列解码器170较远的一侧的最远端点部分。
数据总线190的各位线对BT/BB连接到各差动感测放大器200。如图2所示，差动感测放大器200可以响应于感测使能信号SAE的上升边缘而被使能，而对于数据总线190的差分数据进行感测。输出入电路(参考图1)则撷取差动感测放大器200所感测的数据，并通过输出入端输出到外部。
如图4所示，时序控制电路210接收用来控制整体操作的系统时脉信号CLK，并且基于此系统时脉信号CLK，控制列选择信号YS的时序以及用来使能差动感测放大器200的感测使能信号SAE的时序。感测使能信号SAE是在列选择信号YS延迟一既定的时间后被产生，且该既定的时间为数据总线190的位线对BT/BB达到既定以上的电位差所需的时间。
图4还绘示出在本实施例中用来验证差动感测放大器的操作边限的验证电路。本实施例的验证电路300包含复制电路150和160、差动感测放大器200A、差动感测放大器200B、判断电路310A、判断电路310B、判断电路320、判断结果维持电路330以及暂存器340。差动感测放大器200A感测从复制电路150输出到数据总线190A的数据。差动感测放大器200B感测从复制电路160输出到数据总线190B的数据。判断电路310A是用来判断是否可以正确感测到复制电路150所维持的数据“1”。判断电路310B是用来判断是否可以正确感测到复制电路160所维持的数据“0”。判断电路320根据判断电路310A和310B的判断结果，判断是否可以正确感测到复制电路150和160中所维持的数据“1”、“0”。判断结果维持电路330用来维持当感测使能信号SAE的时序改变时的多次判断结果。暂存器340为非挥发性，用来存储判断结果维持电路330所维持的判断结果。
判断电路310A包含例如一异或门(EXclusive OR，EXOR)电路，其一输入端接收差动感测放大器200A的输出，另一输入端则被提供H位准。由于复制电路150是维持数据“1”，若差动感测放大器200A的输出同为“1”，则异或门电路的输出为“L”；若差动感测放大器200A的输出为“0”，表示复制电路150所维持数据被错误地感测，则异或门电路的输出为“H”。
同样的，判断电路310B可包含一异或门(EXOR)电路，其一输入端接收差动感测放大器200B的输出，另一输入端则提供L位准。由于复制电路160是维持数据“0”，若差动感测放大器200B的输出同为“0”，则异或门电路的输出为“L”；若否，则异或门电路的输出为“H”。
判断电路320包含例如一或门(OR)电路，其一输入端接收判断电路310A的输出，另一输入端则接收判断电路310B的输出。假使两个复制电路150和160所输出的数据“1”、“0”正确地由差动感测放大器200A、200B所感测的话，或门电路的输出为“L”，若任一个为错误感测，或门电路的输出即为“H”。
判断结果维持电路330连接至判断电路320，用以依序维持判断电路320所输出的多个判断结果。判断结果维持电路330例如可以是由Q位的串接的多个正反器FF所构成的暂存器，由判断电路320所执行的Q次判断结果分别以序列形式输入到此暂存器中，再将转换成并列形式的Q位的判断结果(JUDGE)输出到暂存器340。
暂存器340为非挥发性的暂存器，用以维持Q位的判断结果。暂存器340例如可以是利用激光记录判断结果(JUDGE)的熔丝只读存储器(ROM)或非挥发性存储器。暂存器340所维持的判断结果被提供至时序控制电路210，时序控制电路210则根据判断结果，调整感测使能信号SAE的时序。
此处虽未图示，但闪存尚包含用来控制整体操作的控制部(例如微控制器或状态机)，控制部可以控制验证电路300的操作。在较佳实施态样中，闪存进行出货前的测试时，控制部会通过验证电路300来验证差动感测放大器的操作边限，再将此验证结果存储在暂存器340。出货后闪存在平常读取操作时，控制部则根据暂存器340所存储的验证结果，调整感测使能信号SAE的时序。
接着，参考图5A说明本实施例中差动感测放大器的操作边限验证及其调整方法。如图5A所示，于开始时首先从选择器360将边限验证用数据MA或设定用数据SET中的一个输入到时序控制电路210。当进行测试或者验证差动感测放大器的操作边限时，控制部可以通过选择控制信号SEL来控制选择器360，使边限验证用数据MA输入到时序控制电路210。边限验证用数据MA是界定在验证差动感测放大器的操作边限时的感测使能信号SAE相关时序信息。在本范例中，边限验证用数据MA是直接以存储器地址“0h”、“1h”、……、“6h”表示，而在此地址中则存储着用来界定感测使能相关时序的时间信息(例如相对于列选择信号的延迟时间，或者用来产生感测使能信号的脉冲信息)。控制部读出存储于该地址的边限验证用数据MA，将其提供至时序控制电路210，而时序控制电路210根据所接收到的边限验证用数据MA，产生感测使能信号SAE。于一实施例中，边限验证用数据MA可存储在存储器单元阵列100中。于一实施例中，边限验证用数据MA可存储在测试电路中。于一实施例中，可在芯片/封装测试期间经由测试电路从外部提供边限验证用数据MA至时序控制电路210。
在本范例中，是以存储器地址“0h”～“6h”中所存储的7种时序，来控制感测使能信号SAE的上升边缘相对于列选择信号YS的上升边缘的延迟时间，以进行操作边限的验证。另外，从存储器地址“0h”到“6h”，所对应的上述延迟时间呈逐渐变大。
如图5B所示，在时刻t1，系统时脉信号CLK上升，列选择信号YS则在时刻t1延迟一既定时间后上升。时序控制电路210则根据存储器地址“0h”所存储的边限验证用数据MA，产生感测使能信号SAE，差动感测放大器响应于感测使能信号SAE的上升边缘，对于数据总线190的数据进行感测。验证电路300则判断距离列选择信号YS的输出节点最远的复制电路150、160所输出的数据，是否可以被正确地感测。在根据对应存储器地址“0h”的边限验证用数据MA产生感测使能信号SAE的情况中，若复制电路150、160所输出的数据未能正确地被感测时，则在判断结果维持电路330中维持“xxx-xxx1b”。其中在最低有效位(leastsignificant bit)上维持代表未能正确进行感测的数据“1”。“x”则代表尚未测定。
响应于系统时脉信号CLK的下一个上升边缘(时刻t2)，将差动感测放大器进行重置。距时刻t2一既定时间之后，列选择信号YS上升，时序控制电路210根据存储器地址“1h”所存储的边限验证用数据MA，产生感测使能信号SAE，差动感测放大器则响应于感测使能信号SAE的上升边缘，对于数据总线的数据进行感测。于本实施例中，验证电路300判断复制电路150、160所输出的数据也无法正确地被感测。因此，判断结果维持电路330中将判断结果移位一次，维持“xxx-xx11b”。
响应于系统时脉信号CLK的下一个上升边缘(时刻t3)，将差动感测放大器进行重置。距时刻t3一既定时间之后，列选择信号YS上升，时序控制电路210根据存储器地址“2h”所存储的边限验证用数据MA，产生感测使能信号SAE，差动感测放大器响应于感测使能信号SAE的上升边缘，对于数据总线的数据进行感测。于本实施例中，验证电路300判断复制电路150、160所输出的数据可以被正确地感测。因此，判断电路320则输出表示感测正确的数据“0”，判断结果维持电路330中则维持“xxx-x110b”。
类似地，在分别距时刻t4～t7一既定时间之后，根据从存储器地址“3h”到“6h”所存储的边限验证用数据MA，执行差动感测放大器的操作边限验证。随着感测使能信号SAE的上升时序的递延，数据总线190的电位差会变大。因此在根据包括存储器地址“3h”以后的边限验证用数据MA所实施的操作边限验证，验证电路300会判断出复制电路150、160的数据都可以被正确地感测。最后在判断结果维持电路330中维持由7种时序所测定的7位码判断结果“110_0000b”，该码中包含能够正确地感测数据的感测使能信号SAE的时序边界信息。接着在边限验证结束后，控制部会将判断结果维持电路330所维持的数据存储至暂存器340。
闪存在平常操作时，控制部会利用选择控制信号SEL，从选择器360中选择出维持在暂存器340的设定用数据SET，再将设定用数据SET提供至时序控制电路210。时序控制电路210根据设定用数据“110_0000b”，将感测使能信号SAE的时序设定成由存储器地址“2h”的边限验证用数据MA所界定的时间。由于复制电路150、160是体现最差特性的感测情况，所以利用复制电路150、160能够正确感测数据的话，便可以保证页缓冲器中主区域的全部数据都能正确进行感测。
接着说明本发明的第二实施例。在第一实施例中，是在事前验证差动感测放大器的操作边限，再根据此验证结果，调整或设定感测使能信号。在第二实施例中，并不需要这样的事前验证或测试，而是在平常读取操作时对于差动感测放大器的操作边限进行验证，再根据此验证结果，自动地(动态地)调整或设定差动感测放大器的时序。
图6表示本发明第二实施例中与闪存的读取动作有关结构的示意图。在本实施例中，准备多组复制电路150、160，其对应于差动感测放大器的操作边限的验证精密度。精密度对应于第一实施例的Q位，当以Q位分析操作边限时，则需要准备Q组复制电路150-1～150-Q、160-1～160-Q。在以下说明中，是以8位分析操作边限，需准备8组复制电路。
在第二实施例中，如图6所示，验证电路包含差动感测放大器400和差动感测放大器410，差动感测放大器400用来对于从页缓冲器110的主区域输出到数据总线上的差分数据进行感测，差动感测放大器410用来对于从维持数据“0”、“1”的8组复制电路输出到数据总线上的差分数据进行感测。差动感测放大器410包含8组差动感测放大器410-1～410-8，合计为16个差动感测放大器所构成。
8组差动感测放大器410-1～410-8分别具有用来感测从维持数据“0”的复制电路所输出数据的差动感测放大器SA_0，以及用来感测从维持数据“1”的复制电路所输出数据的差动感测放大器SA_1。差动感测放大器410-1～410-8分别响应于感测使能信号SAE_A、SAE_B、……、SAE_H而使能，以对于对应的复制电路所保持的差分数据进行感测。在较佳实施态样中，未图示的控制部在读取操作时，会控制时序控制电路210，让时序各不相同的感测使能信号SAE_A～SAE_H提供至差动感测放大器410-1～410-8。
本实施例的验证电路更包含判断电路420，用来判断是否正确地感测从维持数据“0”的复制电路所输出的数据。在图式中的范例，判断电路420包含一异或门(EXOR)电路，其一输入端接收差动感测放大器SA_0的输出，另一输入端则提供对应逻辑值“0”位准的接地电位。另外，验证电路更包含判断电路430，用来判断是否正确地感测从维持数据“1”的复制电路所输出的数据。在图式中的范例，判断电路430包含一与门(AND)电路，其一输入端接收差动感测放大器SA_1的输出，另一输入端则提供对应逻辑值“1”位准的某电压。
验证电路更包含判断电路440，其根据判断电路420的判断结果和判断电路430的判断结果，判断出能够正确进行感测的感测使能信号SAE_A～SAE_H。例如判断电路440包含一与非门(NAND)电路，其接收判断电路(异或门)420的输出和判断电路(与门)430的输出。验证电路更包含驱动电路450，其根据判断电路440的判断结果，使能差动感测放大器400。例如驱动电路450可以包含连接至判断电路(与非门)440的输出的反相器，反相器的输出则分别连接到各差动感测放大器400。另外，构成上述判断电路420、430、440的逻辑电路仅为例示，并无特别限定以何种逻辑电路来实现。举例来说，判断“0”的判断电路420也可以是或门(OR)电路，判断“1”的判断电路430也可以是异或门(EXOR)电路，也可以是上述以外的逻辑电路或者是多个逻辑电路的组合。
接着参考图7的时序图，说明本发明第二实施例的操作。在读取操作时，根据行地址来选择存储器单元阵列100的字线，将这些存储器单元的数据读出并维持在页缓冲器110。在时刻t1，让页缓冲器110所维持的数据可以输出到数据总线上的使能生效(asserted)，响应于列选择信号，从页缓冲器110将数据输出到数据总线。
在时刻t2，时序控制电路210将感测使能信号SAE_A输出到差动感测放大器410-1，差动感测放大器410-1则响应于感测使能信号SAE_A的上升边缘，感测数据总线上的数据。此感测结果则通过判断电路420、430进行判断。于本实施例中，差动感测放大器410-1无法正确地感测对应的复制电路所维持的数据，判断电路440的输出为“H”位准，驱动电路450的输出为“L”位准，主区域的差动感测放大器400则维持非使能状态。
在时刻t3，时序控制电路210将感测使能信号SAE_B输出到差动感测放大器410-2，差动感测放大器410-2响应于感测使能信号SAE_B的上升边缘，感测数据总线上的数据。感测使能信号SAE_B相较于感测使能信号SAE_A的时序延迟了一既定时间(例如，与列选择信号YS相距的时间)。于本实施例中，差动感测放大器410-2仍无法正确地感测对应的复制电路所维持的数据。
在时刻t4，时序控制电路210将相较于感测使能信号SAE_B延迟既定时间的感测使能信号SAE_C，输出到差动感测放大器410-3，差动感测放大器410-3响应于感测使能信号SAE_C的上升边缘，感测数据总线上的数据。在此，差动感测放大器410-3对于从维持数据“0”的复制电路和维持数据“1”的复制电路所输出到数据总线的数据，分别可以正确地进行感测。此时判断电路420的或门电路输出H位准；判断电路430的与门电路输出H位准；判断电路440的与非门电路则输出L位准；驱动电路450的反相器则将差动感测放大器400的使能信号驱动成H位准。藉此，差动感测放大器400对于数据总线上主区域的数据进行感测，并将所感测到的数据输出到外部。
如上所述，本实施例的验证电路在读取操作期间，利用不同时序所产生的感测使能信号SAE_A～SAE_H来分别使能差动感测放大器410，藉此感测多组复制电路所输出的数据，再根据其感测结果，便能够以其本身来判断和设定用来使能差动感测放大器400的时序。
虽然以上已详细说明本发明的较佳实施态样，然而并非用来限定本发明，在权利要求内所记载的本发明意旨范围内，仍可以包含各种变形和变更的情况。

Claims (13)

1.一种半导体存储装置，其特征在于，其包括：
列解码器，被配置为对于列地址进行解码以输出列选择信号；
时序控制电路，被配置为输出感测使能信号；
维持电路，被配置为维持从存储器单元阵列所读取的数据，并且响应于所述列选择信号，将所维持的所述数据输出至数据总线；
感测电路，被配置为响应于所述感测使能信号，感测所述数据总线上的所述数据；
输出电路，被配置为输出所述感测电路所感测的所述数据；以及
验证电路，被配置为验证所述感测电路的操作边限，并输出验证结果；
其中，所述验证电路包括：
复制电路，响应于所述列选择信号，将所维持的数据输出至所述数据总线上；
其中，所述验证电路根据对所述复制电路所输出的所述数据的感测结果，产生该验证结果；
其中，所述时序控制电路根据所述验证电路的所述验证结果，设定所述感测使能信号的时序。
2.如权利要求1所述的半导体存储装置，其特征在于，所述复制电路设置于距所述列选择信号的输出节点最远端的位置。
3.如权利要求1所述的半导体存储装置，其特征在于，所述验证电路更包括判断电路，用以判断所述感测结果是否等于所述复制电路所维持的所述数据，并输出判断结果；其中，所述验证电路根据所述判断电路的所述判断结果，产生该验证结果。
4.如权利要求1所述的半导体存储装置，其特征在于，所述验证电路更包括验证感测电路，被配置为响应于对应不同时序的多个所述感测使能信号，感测所述复制电路输出至所述数据总线上的所述数据，并产生多个所述感测结果；其中，所述验证电路根据所述多个感测结果，产生该验证结果。
5.如权利要求4所述的半导体存储装置，其特征在于，所述验证电路更包括存储元件，被配置为存储所述多个感测结果；
其中根据所述存储元件所存储的所述多个感测结果，设定所述感测使能信号的时序。
6.如权利要求1至5中任一权利要求所述的半导体存储装置，其特征在于，所述验证电路于测试执行时运作，所述验证电路更包括非挥发性暂存器，被配置为存储所述验证结果；所述半导体存储装置更包括控制电路，被配置为在平常操作时根据所述非挥发性暂存器中所存储的所述验证结果，设定所述感测使能信号的时序。
7.如权利要求6所述的半导体存储装置，其特征在于，更包括：
选择器，接收边限验证用数据与设定用数据，并响应于选择控制信号输出所述边限验证用数据或所述设定用数据；及
时序控制电路，接收所述选择器的输出，以产生所述感测使能信号；
其中，所述边限验证用数据存储于所述存储器单元阵列、测试电路或由外部提供，所述设定用数据存储于所述非挥发性暂存器。
8.如权利要求4所述的半导体存储装置，其特征在于，所述验证电路包括多个所述复制电路与多个所述验证感测电路，所述多个验证感测电路分别响应于所述多个感测使能信号，依序地感测所耦接的所述多个复制电路的所述数据，并依序地产生所述多个感测结果，其中，当所述多个感测结果的一个等于所耦接的所述复制电路所维持的所述数据时，所述验证电路所输出的所述验证结果使能所述感测电路。
9.如权利要求1所述的半导体存储装置，其特征在于，所述复制电路包括存储元件，其被配置为维持与所述存储器单元阵列无关的既定数据。
10.如权利要求1所述的半导体存储装置，其特征在于，所述复制电路包括存储元件，其被配置为维持从所述存储器单元阵列所读取的数据。
11.如权利要求1或9或10所述的半导体存储装置，其特征在于，所述复制电路包括维持数据“0”的第一锁存电路以及维持数据“1”的第二锁存电路。
12.如权利要求1所述的半导体存储装置，其特征在于，所述时序为所述感测使能信号相对于所述列选择信号的延迟时间。
13.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置为NAND型闪存。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111429957B (zh) * 2019-06-19 2022-03-22 合肥晶合集成电路股份有限公司 一种静态随机存取存储器
US11049551B2 (en) * 2019-11-13 2021-06-29 University Of Virginia Patent Foundation Memory devices providing in situ computing using sequential transfer of row buffered data and related methods and circuits
KR20220045458A (ko) * 2020-10-05 2022-04-12 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
US11545231B2 (en) * 2021-02-09 2023-01-03 Micron Technology, Inc. Reset read disturb mitigation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501407A (zh) * 2002-11-14 2004-06-02 ���µ�����ҵ��ʽ���� 半导体存储装置
CN101057300A (zh) * 2004-09-30 2007-10-17 斯班逊有限公司 半导体装置及其数据写入方法
CN101894585A (zh) * 2009-05-20 2010-11-24 海力士半导体有限公司 具有改进的电阻分布的非易失性半导体存储电路
CN102834868A (zh) * 2010-04-05 2012-12-19 莫塞德技术公司 具有三维结构的半导体存储装置
CN103093828A (zh) * 2011-11-04 2013-05-08 海力士半导体有限公司 半导体存储装置及其测试电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5193076A (en) 1988-12-22 1993-03-09 Texas Instruments Incorporated Control of sense amplifier latch timing
US5978280A (en) 1998-06-25 1999-11-02 Cypress Semiconductor Corp. Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity
JP2003151281A (ja) * 2001-11-07 2003-05-23 Mitsubishi Electric Corp 半導体記憶装置
JP2005092923A (ja) * 2003-09-12 2005-04-07 Renesas Technology Corp 半導体記憶装置
JP4322686B2 (ja) * 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
JP4381278B2 (ja) 2004-10-14 2009-12-09 株式会社東芝 不揮発性半導体記憶装置の制御方法
JP4253312B2 (ja) 2005-04-15 2009-04-08 株式会社東芝 半導体記憶装置
KR100810618B1 (ko) * 2007-01-03 2008-03-07 삼성전자주식회사 반도체 메모리 장치
JP4936914B2 (ja) * 2007-01-23 2012-05-23 株式会社東芝 半導体記憶装置
KR101038992B1 (ko) * 2009-04-14 2011-06-03 주식회사 하이닉스반도체 비휘발성 반도체 메모리 회로
KR101218284B1 (ko) * 2011-01-05 2013-01-03 에스케이하이닉스 주식회사 마진 제어 시스템
US9418730B2 (en) 2013-06-04 2016-08-16 Nvidia Corporation Handshaking sense amplifier
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9552882B2 (en) * 2014-02-06 2017-01-24 Sandisk Technologies Llc Sense amplifier with efficient use of data latches

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1501407A (zh) * 2002-11-14 2004-06-02 ���µ�����ҵ��ʽ���� 半导体存储装置
CN101057300A (zh) * 2004-09-30 2007-10-17 斯班逊有限公司 半导体装置及其数据写入方法
CN101894585A (zh) * 2009-05-20 2010-11-24 海力士半导体有限公司 具有改进的电阻分布的非易失性半导体存储电路
CN102834868A (zh) * 2010-04-05 2012-12-19 莫塞德技术公司 具有三维结构的半导体存储装置
CN103093828A (zh) * 2011-11-04 2013-05-08 海力士半导体有限公司 半导体存储装置及其测试电路

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