KR20120068071A - 패스/페일 체크 회로 - Google Patents

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KR20120068071A
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Abstract

패스/페일 체크 회로는, 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터를 포함하고, 상기 다수의 제1캐패시터 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스를 갖는 제1캐패시터부; 미리 설정된 캐패시턴스를 갖는 제2캐패시터부; 및 상기 제1캐패시터부의 캐패시턴스 값과 상기 제2캐패시터부의 캐패시턴스 값을 비교하여, 패스/페일 신호를 생성하는 패스/페일 신호 생성부를 포함한다.

Description

패스/페일 체크 회로{PASS/FAIL CHECK CIRCUIT}
본 발명은 비휘발성 메모리에서 주로 사용되는 패스/페일 체크 회로에 관한 것이다.
메모리 소자는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 휘발성 메모리 소자는 전원공급 차단시 데이터가 소멸되는 메모리 소자로서, 디램 및 에스디램이 이에 속한다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 플래쉬 메모리 소자가 이에 속한다.
도 1은 종래의 비휘발성 메모리의 페이지버퍼를 도시한 도면이다.
도 1을 참조하면, 페이지버퍼는, 래치(101), 프리차지부(102), 연결부(103), 및 트랜지스터들(104~108)을 포함하여 구성된다.
연결부(103)는 셀스트링(도면에 미도시)이 연결되는 비트라인(BL)과 페이지버퍼의 센싱노드(SO)를 연결시켜주기 위한 구성이다. 프리차지부(102)는 센싱노드(SO)를 전원전압(VDD)의 레벨로 프리차지하기 위한 구성이다. 래치(101)는 센싱노드(SO)로부터 센싱한 데이터 또는 센싱노드(SO)로 전달할 데이터를 저장하기 위한 구성이다. 트랜지스터들(104, 105)은 래치(101)의 데이터를 센싱노드(SO)로 전달하기 위한 구성이며, 트랜지스터들(106, 107, 108)은 센싱노드(SO)의 데이터를 래치(101)로 전달하기 위한 구성이다. 또한, 트랜지스터(109)는 래치(101)에 저장된 데이터를 초기화하기 위한 구성이다.
페이지버퍼의 주요 기능 중 하나는, 프로그램 동작 중 수행되는 프로그램 베리파이시 및 이레이즈 동작 중 수행되는 이레이즈 베리파이시에 센싱노드(SO)로 전달된 비트라인(BL)의 데이터를 감지하고 그 결과를 래치(101)에 저장하는 것이다. 즉, 프로그램 동작이 정상적으로 완료된 경우와 그렇지 않은 경우에 래치(101)에는 다른 값이 저장되며, 이레이즈 동작이 정상적으로 완료된 경우와 그렇지 않은 경우에 래치(101)에는 다른 값이 저장된다. 예를 들어, 프로그램 동작이 정상적으로 완료된 경우에 래치(101)의 MB노드는 '로우'레벨을 가지며, 프로그램이 정상적으로 완료되지 못한 경우에는 래치(101)의 MB노드가 '하이'레벨을 가진다.
비휘발성 메모리 내부에는 상술한 페이지버퍼가 비트라인의 개수만큼 구비되며, 이븐 비트라인과 오드 비트라인이 하나의 페이지버퍼를 공유하는 경우에는 2개의 비트라인당 하나의 페이지 버퍼가 구비된다.
도 2는 종래의 패스/페일 체크 회로의 구성도이다.
패스/페일 체크 회로는 프로그램 동작 또는 이레이즈 동작의 완료 이후에, 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되지 못한 데이터의 개수를 체크하여, 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되지 못한 데이터의 개수가 허용량보다 적으면 패스로 처리하고 허용량보다 많으면 페일로 처리하는 회로를 말한다. 여기서 허용량이란 비휘발성 메모리 또는 메모리 콘트롤러의 에러 보정 로직 등을 통하여 오류가 있는 데이터를 보정 가능한 양을 의미한다.
패스/페일 체크 회로는, 다수의 검증완료 데이터(MB0~MBN)에 응답하여 제1노드(VP)를 풀다운 구동하는 제1구동부(210), 설정값(BIT0~BIT4)에 응답하여 제2노드(VN)를 풀다운 구동하는 제2구동부(220), 및 제1노드(VP)와 제2노드(VN)의 전압 레벨을 비교하여 패스/페일 신호(PASS/FAIL)를 출력하는 비교부(230)를 포함한다.
제1구동부(210)는 다수의 페이지버퍼의 래치에 저장된 검증완료 데이터(MB0~MBN)를 입력으로 한다. MB0는 0번째 페이지버퍼의 래치에 저장된 데이터를 의미하며, MBN은 N번째 페이지버퍼의 래치에 저장된 데이터를 의미한다. 상술한 바와 같이, 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료된 경우에 검증완료 데이터(MB0~MBN)는 '로우'레벨을 가지며 그렇지 않은 경우에 검증완료 데이터(MB0~MBN)는 '하이'레벨을 가진다. 결국, 프로그램 또는 이레이즈 동작을 정상적으로 완료하지 못한 페이지버퍼의 개수가 많을수록 제1구동부(210)의 구동력은 강해진다.
제2구동부(220)는 설정값(BIT0~BIT4)에 응답하여 제2노드(VN)를 풀다운 구동한다. 설정값(BIT0~BIT4)은 오류의 허용량에 대응한다. 즉, N+1개의 데이터 중 2개의 데이터까지 오류를 허용한다면 설정값(BIT0~BIT4) 중 2개의 신호가 '하이'레벨로 활성화될 것이고, 4개의 데이터까지 오류를 허용한다면 설정값(BIT0~BIT4) 중 4개의 신호가 '하이'레벨로 활성화될 것이다. 결국, 오류의 허용량의 높아질수록 제2구동부(220)의 구동력은 강해진다.
비교부(230)는 활성화신호(CSCEN)가 '하이'로 활성화되면 제1노드(VP)와 제2노드(VN)의 전압레벨을 비교하고, 제1노드(VP)의 전압 레벨이 제2노드(VN)의 전압 레벨보다 높으면 패스/페일 신호(PASS/FAIL)를 '로우'레벨로 출력하고, 제2노드(VN)의 전압 레벨이 제1노드(VP)의 전압 레벨보다 높으면 패스/페일 신호(PASS/FAIL)를 '하이'레벨로 출력한다.
상기한 종래의 패스/페일 체크 회로 구성에 따르면, 페이지버퍼의 개수만큼 검증완료 데이터(MB0~MBN)를 입력받는 트랜지스터와, 기준전압(VREF)을 입력받는 트랜지스터가 구비되어야한다. 즉, (페이지버퍼의 개수)*2개의 트랜지스터가 제1구동부(210)에 구비되어야 한다. 비휘발성 메모리 내부에는 수천개의 페이지버퍼가 구비되므로, 이러한 종래의 구성을 따를 경우에 패스/페일 체크 회로의 면적이 매우 넓어지게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 패스/페일 체크 회로의 면적을 줄이고 패스/페일 체크의 정확성을 높이고자 하는데 그 목적이 있다.
상기한 종래기술의 문제점을 해결하기 위한 본 발명에 따른 패스/페일 체크 회로는, 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터를 포함하고, 상기 다수의 제1캐패시터 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스를 갖는 제1캐패시터부; 미리 설정된 캐패시턴스를 갖는 제2캐패시터부; 및 상기 제1캐패시터부의 캐패시턴스 값과 상기 제2캐패시터부의 캐패시턴스 값을 비교하여, 패스/페일 신호를 생성하는 패스/페일 신호 생성부를 포함할 수 있다.
상기 다수의 검증완료 데이터는 다수의 페이지 버퍼에 저장된 데이터이며, 해당 페이지 버퍼에 연결된 비트라인에 대응되는 메모리 셀의 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되었는지를 나타내는 것을 특징으로 할 수 있다.
상기 다수의 페이지 버퍼의 다수의 센싱 노드가 상기 다수의 제1캐패시터로 사용될 수 있다.
또한, 본 발명에 따른 패스/페일 체크 회로는, 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터를 포함하고, 상기 다수의 제1캐패시터 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스를 갖는 제1캐패시터부; 미리 설정된 캐패시턴스를 갖는 제2캐패시터부; 제1노드와 제2노드를 프리차지하고, 프리차지 이후에 상기 제1노드를 상기 제1캐패시터부로 연결하고 상기 제2노드를 상기 제2캐패시터부에 연결하는 프리차지부; 및 프리차지 이후에 상기 제1노드의 전압과 상기 제2노드의 전압을 입력으로 하여 차동증폭해 패스/페일 신호를 생성하는 증폭부를 포함할 수 있다.
상기 다수의 검증완료 데이터는 다수의 페이지 버퍼에 저장된 데이터이며, 해당 페이지 버퍼에 연결된 비트라인에 대응되는 메모리 셀의 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되었는지를 나타내는 것을 특징으로 할 수 있다.
상기 다수의 페이지 버퍼의 다수의 센싱 노드가 상기 다수의 제1캐패시터로 사용될 수 있다.
본 발명에 따르면, 다수의 검증완료 데이터에 의해 정해지는 캐패시턴스 값과 미리 설정된 캐패시턴스 값을 비교하고, 비교결과를 증폭하여 패스/페일 여부를 판정하기에 정확한 동작을 보장할 수 있다.
또한, 다수의 검증완료 데이터에 의해 캐패시턴스 값을 설정하기 위해 별도의 캐패시터 없이 센싱노드가 사용될 수 있기에 패스/페일 회로의 전체 면적을 줄일 수 있다.
도 1은 종래의 비휘발성 메모리의 페이지버퍼를 도시한 도면.
도 2는 종래의 패스/페일 체크 회로의 구성도.
도 3은 본 발명의 일실시예에 따른 패스/페일 체크 회로의 구성도.
도 4는 도 3의 증폭부(332)의 일실시예 구성도.
도 5는 본 발명에 따른 패스/페일 체크 회로의 동작 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 패스/페일 체크 회로의 구성도이다.
도 3에 도시된 바와 같이, 패스/페일 체크 회로는, 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터(C0~CN)를 포함하고, 다수의 제1캐패시터(C0~CN) 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스(capacitance)를 갖는 제1캐패시터부(310); 미리 설정된 캐패시턴스를 갖는 제2캐패시터부(320); 및 제1캐패시터부(310)의 캐패시턴스 값과 제2캐패시터부(320)의 캐패시턴스 값을 비교하여, 패스/페일 신호(PASS/FAIL)를 생성하는 패스/페일 신호 생성부(330)를 포함한다.
제1캐패시터부(310)는 다수의 검증완료 데이터(MB0~MBN) 각각에 응답하여 온/오프되는 트랜지스터들(T0~TN)과 트랜지스터들(T0~TN)에 연결된 제1캐패시터들(C0~CN)을 포함한다. 배경기술 부분에서 설명한 바와 같이, 다수의 검증완료 데이터는 다수의 페이지버퍼에 저장된 데이터이며, 해당 페이지버퍼에 연결된 비트라인에 대응되는 메모리 셀의 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되었는지를 나타낸다. 트랜지스터(T0~TN)가 턴온되면 해당 트랜지스터(T0~TN)에 연결된 제1캐패시터들(C0~CN)이 노드A에 병렬로 연결된다. 따라서 검증완료 데이터(MB0~MBN) 중 '하이'값을 갖는 데이터가 많을 수록(즉, 동작이 정상적으로 완료되지 않은 페이지버퍼가 많을수록) 제1캐패시터부(310)의 전체 캐패시턴스가 커진다.
제1캐패시터들(C0~CN)로는 별도의 캐패시터가 사용될 수도 있으나, 페이지버퍼의 센싱노드(SO0~SON)가 캐패시터(C0~CN)의 역할을 수행하도록 구성될 수도 있다. 페이지버퍼의 센싱노드(SO0~SON)에는 많은 소자들이 연결되므로, 센싱노드(SO0~SON)는 그 자체로 상당한 캐패시턴스 값을 갖기 때문이다. 이 경우에 다수의 트랜지스터들(T0~TN)의 소스단 각각이 다수의 페이지버퍼의 센싱노드(SO0~SON)에 연결되면 된다. SO0는 0번째 페이지버퍼의 센싱노드를 나타내며, SON은 N번째 페이지버퍼의 센싱노드를 의미한다. 다수의 검증완료 데이터(MB0~MBN)는 각각의 페이지버퍼에 저장되어 있는 것이기에, 페이지버퍼는 검증완료 데이터(MB0~MBN) 및 제1캐패시터(C0~CN)의 개수와 동일한 개수가 구비된다. 따라서 페이지버퍼의 센싱노드(SO0~SON)를 제1캐패시터(CO~CN)로 이용하는 데에는 아무런 문제가 없다.
제2캐패시터부(320) 설정값(BIT0~BIT4)에 의해 미리 설정된 캐패시턴스를 갖는다. 제2캐패시터부(320)는 설정값(BIT0~BIT4)에 의해 온/오프되는 트랜지스터들(321_0~321_4)과 트랜지스터들(321_0~321_4)에 연결된 캐패시터(322_0~322_4)를 포함하여 구성된다. 설정값(BIT0~BIT4)은 오류의 허용범위에 따라 달라진다. 오류 N+1개의 데이터 중 2개의 오류가 허용되는 경우에는 설정값을 구성하는 신호들(BIT0~BIT4) 중 2개의 신호가 활성화되고, 4개의 오류가 허용되는 경우에는 설정값을 구성하는 신호들(BIT0~BIT4) 중 4개의 신호가 활성화된다. 트랜지스터들(321_0~321_4) 중 턴온된 트랜지스터에 연결된 캐패시터(322_0~322_4)는 서로 병렬로 연결되어 제2캐패시터부(320)의 전체 캐패시턴스를 결정하게 된다.
패스/페일 신호 생성부(330)는 제1캐패시터부(310)의 캐패시턴스 값과 제2캐패시터부(320)의 캐패시턴스 값을 비교하여, 패스/페일 신호(PASS/FAIL)를 생성한다. 제1캐패시터부(310)의 캐패시턴스 값이 제2캐패시터부(320)의 캐패시턴스 값보다 크면, 오류 허용량 이상의 오류가 발생했다는 것이므로, 패스/페일 신호(PASS/FAIL)가 '하이'값을 가진다. 또한, 제2캐패시터부(320)의 캐패시턴스 값이 제1캐패시터부(310)의 캐패시턴스 값보다 작으면, 오류 허용량 이하의 오류가 발생했다는 것이므로, 패스/페일 신호가 '로우'값을 가진다.
패스/페일 신호 생성부(330)는 제1노드(VP))와 제2노드(VN)를 프리차지하고, 프리차지 이후에 제1노드(VP)를 제1캐패시터부(310)로 연결하고 제2노드(VN)를 제2캐패시터부(320)로 연결하는 프리차지부(331); 및 프리차지 이후에 제1노드(VP)의 전압과 제2노드(VN)의 전압을 입력으로 하여 차동증폭해 패스/페일 신호(PASS/FAIL)를 출력하는 증폭부(332)를 포함한다.
프리차지부(331)는 프리차지 신호(CSCEN, CSCEN_N은 CSCEN의 반전신호)에 응답하여 제1노드(VP)를 전원전압(VDD)으로 프리차지하기 위한 제1스위치(S1); 프리차지 신호(CSCEN)에 응답하여 제2노드(VN)를 전원전압(VDD)으로 프리차지하기 위한 제2스위치(S2); 프리차지 신호(CSCEN_N)에 응답하여 제1노드(VP)와 제2노드(VN)를 연결하기 위한 제3스위치(S3); 전하공유 신호(SHARE_EN)에 응답하여 제1노드(VP)를 제1캐패시터부(310)에 연결하기 위한 제4스위치(S4); 및 전하공유 신호(SHARE_EN)에 응답하여 제2노드(VN)를 제2캐패시터부(320)에 연결하기 위한 제5스위치(S5)를 포함한다.
프리차지부(331)의 동작을 보면, 먼저 프리차지 신호(CSCEN)가 '로우'레벨로 활성화되면 제1~제3스위치(S1~S3)가 턴온된다. 따라서 제1노드(VP)와 제2노드(VN)는 모두 전원전압(VDD)의 레벨로 프리차지된다. 이후에, 전하공유 신호(SHARE_EN)가 '하이'로 활성화되면, 제4스위치(S4)가 턴온되어 제1노드(VP)와 제1캐패시터부(310)가 연결되고 제1노드(VP)와 제1캐패시터부(310) 사이에 전하 공유가 일어난다. 또한, 제5스위치(S5)가 턴온되어 제2노드(VN)와 제2캐패시터부(320)가 연결되고 제2노드(VN)와 제2캐패시터부(320) 사이에 전하공유가 일어난다. 전하공유시 제1캐패시터부(310)의 캐패시턴스 값이 제2캐패시터부(320)의 캐패시턴스 값보다 큰 경우에는 제1노드(VP)의 전압 레벨이 제2노드(VN)의 전압 레벨보다 낮아지며, 제2캐패시터부(320)의 캐패시턴스 값이 제1캐패시터부(310)의 캐패시턴스 값보다 큰 경우에는 제2노드(VN)의 전압 레벨이 제1노드(VP)의 전압 레벨보다 낮아진다.
증폭부(332)는 전하공유에 의해 제1노드(VP)와 제2노드(VN)의 레벨이 서로 달라지면 이를 증폭해 패스/페일 신호(PASS/FAIL)를 출력한다. 증폭부(332)의 내부 구성 및 동작에 관한 자세한 설명은 도면과 함께 후술하기로 한다.
도 4는 도 3의 증폭부(332)의 일실시예 구성도이다.
도 4에 도시된 바와 같이, 증폭부(332)는 제1노드(VP)의 전압과 제2노드(VN)의 전압을 차동증폭해 정출력신호(IO)와 부출력신호(IOB)를 생성하는 차동증폭기(410); 및 정출력신호(IO)와 부출력신호(IOB)에 응답하여 패스/페일 신호(PASS/FAIL)를 생성하는 출력부(420)를 포함한다.
차동증폭기(410)는, 입력신호(SENSE_EN)에 응답하여 제1노드(VP)의 전압과 제2노드(VN)의 전압을 입력받기 위한 입력부(411), 입력부(411)를 통해 입력받은 전압을 증폭하기 위한 래치(412), 및 출력신호(OUT_EN)에 응답하여 정출력신호(IO)와 부출력신호(IOB)를 출력하기 위한 출력부(413)를 포함한다.
차동증폭기(410)의 동작을 살펴보면, 입력신호(SENSE_EN)가 '하이'로 활성화되면 제1노드(VP)의 전압과 제2노드(VN)의 전압이 래치(412)로 입력되고, 전하 공유신호(SHARE_EN, SHARE_EN_N은 SHARE_EN의 반전신호임)가 '하이'로 활성화되면 래치(412)가 입력된 신호를 증폭한다. 그리고 출력신호(OUT_EN)가 '하이'로 활성화되면, 래치(4120에 의해 증폭된 신호가 정출력신호(IO) 및 부출력신호(IOB)로 출력된다.
출력부(420)는 프리차지 신호(CSCEN)가 '하이'로 비활성화되면 정출력신호(IO)와 부출력신호(IOB)에 응답하여 패스/페일 신호(PASS/FAIL)를 생성한다. 출력부(420)의 동작을 간단히 살펴보면, 정출력신호(IO)가 부출력신호(IOB)보다 높은 레벨을 가지면, C노드가 '하이'레벨이 되고 결국 패스/페일 신호(PASS/FAIL)가 '로우'레벨로 출력된다. 반대로, 부출력신호(IOB)가 정출력신호(IO)보다 높은 레벨을 가지면, C노드가 '로우'레벨이 되고 결국 패스/페일 신호(PASS/FAIL)가 '하이'레벨로 출력된다.
도 5는 본 발명에 따른 패스/페일 체크 회로의 동작 타이밍도이다.
도 5를 참조하면, 먼저 프리차지 신호(CSCEN)가 '로우'로 활성화되어 있다. 이 상태에서는 제1노드(VP)와 제2노드(VN)가 모두 전원전압(VDD)으로 프리차지되어 동일한 레벨을 갖는다.
이후에, 프리차지 신호(CSCEN)가 '하이'로 비활성화되고, 전하 공유신호(SHARE_EN)가 '하이'로 활성화된다. 그러면 제1노드(VP)와 제1캐패시터부(310) 사이에 전하 공유가 일어나고, 제2노드(VN)와 제2캐패시터부(320) 사이에 전하 공유가 일어난다. 도면을 참조하면, 제1캐패시터부(310)의 캐패시턴스 값이 제2캐패시터부(320)의 캐패시턴스 값보다 더 큰 값을 가져, 제1노드(VP)의 전압 레벨이 제2노드(VN)의 전압 레벨보다 낮은 것을 확인할 수 있다.
전하공유 신호(SHARE_EN)의 활성화 이후에, 입력신호(SENSE_EN)가 '하이'로 활성화되어 제1노드(VP)의 전압과 제2노드(VN)의 전압이 차동증폭기(410)로 입력되고, 차동증폭기(410)에 의해 정출력신호(IO)는 '로우'레벨로 부출력신호(IOB)는 '하이'레벨로 증폭된다.
그리고, 정출력신호(IO)와 부출력신호(IOB)가 출력부(420)로 전달되고, 출력부(420)는 패스/페일 신호(PASS/FAIL)를 '하이'레벨로 출력한다. 패스/페일 신호(PASS/FAIL)가 '하이'레벨인 것은 패스/페일 체크 회로의 동작 결과, 페일이 확인되었음을 의미한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 제1캐패시터부 320: 제2캐패시터부
330: 패스/페일 신호 생성부 331: 프리차지부
332: 증폭부 410: 차동증폭기
420: 출력부

Claims (10)

  1. 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터를 포함하고, 상기 다수의 제1캐패시터 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스를 갖는 제1캐패시터부;
    미리 설정된 캐패시턴스를 갖는 제2캐패시터부; 및
    상기 제1캐패시터부의 캐패시턴스 값과 상기 제2캐패시터부의 캐패시턴스 값을 비교하여, 패스/페일 신호를 생성하는 패스/페일 신호 생성부
    를 포함하는 패스/페일 체크 회로.
  2. 제 1항에 있어서,
    상기 다수의 검증완료 데이터는
    다수의 페이지 버퍼에 저장된 데이터이며, 해당 페이지 버퍼에 연결된 비트라인에 대응되는 메모리 셀의 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되었는지를 나타내는
    패스/페일 체크 회로.
  3. 제 2항에 있어서,
    상기 다수의 페이지 버퍼의 다수의 센싱 노드가 상기 다수의 제1캐패시터인
    패스/페일 체크 회로.
  4. 제 1항에 있어서,
    상기 제2캐패시터부의 캐패시턴스는
    허용 가능한 패일 데이터의 개수를 반영하여 결정되는
    패스/페일 체크 회로.
  5. 다수의 검증완료 데이터에 응답하여 활성화/비활성화되는 다수의 제1캐패시터를 포함하고, 상기 다수의 제1캐패시터 중 활성화된 캐패시터들에 의해 결정되는 캐패시턴스를 갖는 제1캐패시터부;
    미리 설정된 캐패시턴스를 갖는 제2캐패시터부;
    제1노드와 제2노드를 프리차지하고, 프리차지 이후에 상기 제1노드를 상기 제1캐패시터부로 연결하고 상기 제2노드를 상기 제2캐패시터부에 연결하는 프리차지부; 및
    프리차지 이후에 상기 제1노드의 전압과 상기 제2노드의 전압을 입력으로 하여 차동증폭해 패스/페일 신호를 생성하는 증폭부
    를 포함하는 패스/페일 체크 회로.
  6. 제 5항에 있어서,
    상기 증폭부는
    상기 제1노드의 전압과 상기 제2노드의 전압을 차동증폭해 정출력신호와 부출력신호를 생성하는 차동증폭기; 및
    상기 정출력신호와 상기 부출력신호에 응답하여 상기 패스/페일 신호를 생성하는 출력부
    를 포함하는 패스/페일 체크 회로.
  7. 제 5항에 있어서,
    상기 다수의 제1캐패시터 중 활성화된 제1캐패시터들은 병렬로 연결되고,
    상기 제2캐패시터부는 다수의 설정 신호에 응답하여 활성화/비활성화되는 다수의 제2캐패시터를 포함하고, 상기 다수의 제2캐패시터 중 활성화된 제2캐패시터들은 병렬로 연결되는
    패스/페일 체크 회로.
  8. 제 5항에 있어서,
    상기 프리차지부는,
    프리차지 신호에 응답하여 상기 제1노드를 전원전압으로 프리차지하기 위한 제1스위치;
    상기 프리차지 신호에 응답하여 상기 제2노드를 전원전압으로 프리차지하기 위한 제2스위치;
    상기 프리차지 신호에 응답하여 상기 제1노드와 상기 제2노드를 연결하기 위한 제3스위치;
    전하공유 신호에 응답하여 상기 제1노드를 상기 제1캐패시터부에 연결하기 위한 제4스위치; 및
    상기 전하공유 신호에 응답하여 상기 제2노드를 상기 제2캐패시터부에 연결하기 위한 제5스위치
    를 포함하는 패스/페일 체크 회로.
  9. 제 5항에 있어서,
    상기 다수의 검증완료 데이터는
    다수의 페이지 버퍼에 저장된 데이터이며, 해당 페이지 버퍼에 연결된 비트라인에 대응되는 메모리 셀의 프로그램 동작 또는 이레이즈 동작이 정상적으로 완료되었는지를 나타내는
    패스/페일 체크 회로.
  10. 제 9항에 있어서,
    상기 다수의 페이지 버퍼의 다수의 센싱 노드가 상기 다수의 제1캐패시터인
    패스/페일 체크 회로.
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