CN106575518B - 非易失性半导体存储器件 - Google Patents

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Abstract

根据一个实施例，非易失性半导体存储器件包括：存储器垫，其包括具有可变电阻元件的存储单元；写入驱动器，其在写入中沿着第一方向和与所述第一方向相反的第二方向中的一者将写入电流施加到所述存储单元；以及读取驱动器，其在写入之后的验证读取中沿着所述第一方向和所述第二方向中的一者将验证读取电流施加到所述存储单元。

Description

非易失性半导体存储器件
相关申请的交叉引用
本申请基于并要求2014年8月13日提交的第62/036,761号美国临时申请和2014年11月17日提交的第14/543,236号美国专利申请的优先权，此临时申请和专利申请的全部内容在此引入作为参考。
技术领域
在此描述的实施例一般地涉及非易失性半导体存储器件。
背景技术
MRAM(磁随机存取存储器)是使用具有磁阻效应的存储元件作为用于存储信息的存储单元的存储器件。MRAM作为能够高速操作并具有大容量和非易失性的下一代存储器件而引人注目。
附图说明
图1是示出根据第一实施例的存储芯片与存储控制器之间的连接关系的示意图；
图2是示出根据第一实施例的存储芯片的布置的示意图；
图3是示出根据第一实施例的存储阵列区域的示意图；
图4A是示出磁阻元件的布置概况的截面图；
图4B是用于说明平行状态下的磁阻元件的写入操作的截面图；
图4C是用于说明反平行状态下的磁阻元件的写入操作的截面图；
图5是示出根据第一实施例的写入/读取驱动器的示意图；
图6是示出根据第一实施例的存储芯片的操作实例的流程图；
图7是示出根据第一实施例的存储芯片的正常读取操作的示意图；
图8是示出根据第一实施例的存储芯片的AP写入操作和AP验证读取操作的示意图；
图9是示出根据第一实施例的存储芯片的P写入操作和P验证读取操作的示意图；
图10是示出根据第一实施例的存储芯片的一个操作实例的计时图；
图11是示出根据第二实施例的存储芯片的一个操作实例的流程图；
图12是示出根据第二实施例的存储单元的电阻分布的图；
图13是示出根据第三实施例的存储芯片的布置的示意图；
图14是示出根据第三实施例的非易失性半导体存储器件中的破裂(break)检测和修复方法的流程图；
图15A是示意性地示出根据第三实施例的在产品装运中的时间T10处的修复方法的图；
图15B是示意性地示出根据第三实施例的在产品装运之后的时间T11处的破裂检测的图；
图15C是示意性地示出根据第三实施例的在产品装运之后的时间T12处的修复方法的图；
图15D是示意性地示出根据第三实施例的在产品装运之后的时间T12处的修复方法的修改例的图；以及
图16是示出根据第三实施例的主控制器的布置的示意图。
具体实施方式
在自旋转移力矩MRAM中，通过使用隧穿电流将数据写入存储单元中。因此，隧穿电流有时会使存储单元的绝缘膜(隧道绝缘膜)破裂，从而造成可靠性问题。这使得有必要执行验证读取，验证读取检测该绝缘膜破裂(破裂检测)，并且验证所需数据是否被写入存储单元中。
如同正常读取，验证读取施加读取电流并且检测存储单元(MTJ元件)的电阻值。但是，尽管在写入中写入电流双向流经存储单元，但在读取中读取电流单向流动。因此，读取电流需要具有小电流值以便不会导致读取干扰，并且通过缩减被进一步减小。当读取电流如此减小时，除了缩放之外还必须延长读取时间以便准确地读取信号(电流)。
在验证读取中同样出现读取电流和读取时间的这些问题。因此，当在写入之后执行包括破裂检测的验证读取时，写入操作(写入和验证读取)的时间被延长。
一般而言，根据一个实施例，一种非易失性半导体存储器件包括：存储器垫(memory mat)，其包括具有可变电阻元件的存储单元；写入驱动器，其在写入中沿着第一方向或与所述第一方向相反的第二方向将写入电流施加到所述存储单元；以及读取驱动器，其在写入之后的验证读取中沿着所述第一方向或所述第二方向将验证读取电流施加到所述存储单元。
下面将参考附图说明本实施例。在这些附图中，相同的参考标号表示相同的部件。此外，将根据需要进行相应说明。
<第一实施例>
下面将参考图1、2、3、4A、4B、4C、5、6、7、8、9和10说明根据第一实施例的非易失性半导体存储器件。在第一实施例中，在写入之后的验证读取中，沿着数据(AP数据或P数据)被写入存储单元MC中的方向将验证读取电流施加到存储单元MC。这使得能够增大验证读取电流，并且缩短验证读取时间。下面将说明第一实施例的细节。
[第一实施例的布置]
将参考图1、2、3、4A、4B、4C和5说明根据第一实施例的非易失性半导体存储器件的布置。将以通过使用磁阻元件(MTJ元件)存储数据的MRAM为例说明该布置，但本发明并不限于此。本实施例适用于包括以下可变电阻元件的所有存储器：该可变电阻元件当被供应电流时改变电阻值，并且根据电阻值存储数据。
图1是示出根据第一实施例的存储芯片与存储控制器之间的连接关系的示意图。
如图1中所示，存储芯片200电连接到存储控制器100。存储芯片200根据来自存储控制器100的命令操作。
图2是示出根据第一实施例的存储芯片的布置的示意图。
如图2中所示，存储芯片200包括接口电路210、主控制器230、电压控制器240、存储单元阵列区域250、以及输入/输出电路260。
接口电路210包括命令接口211和状态寄存器212。命令接口211从外部器件(存储控制器100)接收各种命令(例如，写入、读取、擦除、以及地址命令)，并且将命令传输到主控制器230。状态寄存器212临时存储从主控制器230传输的存储芯片200的状态信息，并且经由输入/输出电路260将该信息传输到存储控制器100。
主控制器230经由命令接口211从存储控制器100接收命令，并且根据该命令控制到存储单元阵列区域250的数据写入、读取或擦除操作。此外，当来自存储控制器100的命令是读取命令或写入命令时，主控制器230从电压控制器240接收控制信号，并且控制每个操作。
电压控制器240包括读取电压控制器241和写入电压控制器242。当主控制器230接收读取命令时，读取电压控制器241将与读取操作(正常读取操作)的电压相关的控制信号传输到主控制器230。当主控制器230接收写入命令时，写入电压控制器242将与写入操作的电压相关的控制信号和与写入之后的验证读取操作的电压相关的控制信号传输到主控制器230。
注意，在本说明书中，正常读取操作是对应于读取命令的读取操作，并且验证读取操作是对应于写入命令的写入后读取操作。
存储阵列区域250包括写入/读取电路251和存储阵列252。存储阵列252包括多个存储器垫252_1和252_2(将在后面描述)。存储阵列252(存储器垫252_1和252_2)包括以矩阵二维地布置的多个存储单元MC。写入/读取电路251包括多个写入/读取驱动器251_1到251_3(将在后面描述)。写入/读取电路251在主控制器230的控制下，针对存储阵列252执行写入操作和读取操作。
输入/输出电路260将存储阵列区域250的数据信息和存储在状态寄存器212中的存储芯片200的状态信息传输到存储控制器100。
图3是示出根据第一实施例的存储阵列区域的示意图。
如图3中所示，存储阵列252包括多个存储器垫252_1和252_2，并且写入/读取电路251包括多个写入/读取驱动器251_1到251_3。多个存储器垫252_1和252_2以及多个写入/读取驱动器251_1到251_3沿着第一方向(列方向)交替布置。
更具体地说，写入/读取驱动器251_1沿着第一方向被布置为与存储器垫252_1的一侧相邻，并且写入/读取驱动器251_2被布置为与另一侧相邻。此外，写入/读取驱动器251_2沿着第一方向被布置为与存储器垫252_2的一侧相邻，并且写入/读取驱动器251_3被布置为与另一侧相邻。
在存储器垫252_1中，布置位线BL1和BL2、源线SL1和SL2、字线WL1到WL3、以及存储单元MC1到MC6。当在以下说明中不是特别有必要区分单独元件时，它们将被简称为位线BL、源线SL、字线WL、以及存储单元MC。
位线BL1沿着第一方向延伸。源线SL1沿着垂直于第一方向的第二方向(行方向)与位线BL1相邻，并且沿着第一方向延伸。位线BL1电连接到写入/读取驱动器251_1和251_2中的一者或两者。源线SL1电连接到写入/读取驱动器251_1和251_2中的另一者或两者。
位线BL2沿着第二方向与源线SL2相邻，并且沿着第一方向延伸。源线SL2沿着第二方向与位线BL2相邻，并且沿着第一方向延伸。位线BL2电连接到写入/读取驱动器251_1和251_2中的一者或两者。源线SL1电连接到写入/读取驱动器251_1和251_2中的另一者或两者。
如上所述，位线BL1和BL2以及源线SL1和SL2沿着第一方向延伸，并且沿着第二方向彼此交替相邻。换言之，位线BL1、源线SL1、位线BL2、以及源线SL2沿着第二方向以该顺序布置。
字线WL1到WL3沿着第二方向延伸，并且垂直于位线BL1和BL2以及源线SL1和SL2。字线WL1到WL3沿着第一方向以该顺序彼此相邻。
存储单元MC1到MC6中的每一者包括可变电阻元件R和切换元件(选择晶体管)ST。在本实施例中，使用磁阻元件作为可变电阻元件。
存储单元MC1被布置在位线BL1与源线SL1之间。更具体地说，存储单元MC中的可变电阻元件R的一个端子电连接到位线BL1，并且另一个端子电连接到选择晶体管ST的电流路径的一端。存储单元MC1中的选择晶体管ST的电流路径的另一端电连接到源线SL。此外，存储单元MC1中的选择晶体管ST的栅极电连接到字线WL1。
同样，存储单元MC2被布置在位线BL1与源线SL1之间，并且存储单元MC2的选择晶体管ST的栅极电连接到字线WL2。存储单元MC3被布置在位线BL1与源线SL1之间，并且存储单元MC3的选择晶体管ST的栅极电连接到字线WL3。存储单元MC4被布置在位线BL2与源线SL2之间，并且存储单元MC4的选择晶体管ST的栅极电连接到字线WL1。存储单元MC5被布置在位线BL2与源线SL2之间，并且存储单元MC5的选择晶体管ST的栅极电连接到字线WL2。存储单元MC6被布置在位线BL2与源线SL2之间，并且存储单元MC6的选择晶体管ST的栅极电连接到字线WL3。
通过被布置为与存储器垫252_1的两侧相邻的写入/读取驱动器251_1和251_2，执行针对存储器垫252_1中的存储单元MC的读取操作和写入操作。
在存储器垫252_2中，布置位线BL3和BL4、源线SL3和SL4、字线WL4到WL6、以及存储单元MC7到MC12。存储器垫252_2的布置与存储器垫252_1的布置相同，因此将省略其说明。
通过被布置为与存储器垫252_2的两侧相邻的写入/读取驱动器251_2和251_3，执行针对存储器垫252_2中的存储单元MC的读取操作和写入操作。
图4A是示出可变电阻元件(磁阻元件)R的布置概况的截面图。图4A主要示出作为磁阻元件R的存储层42、隧道势垒层43、以及基准层44。
如图4A中所示，磁阻元件R具有包括以下层的叠层：作为铁磁层的存储层42、作为铁磁层的基准层44、以及作为在它们之间形成的非磁性层的隧道势垒层43。
存储层42是这样的铁磁层：其中磁化方向可变，并且具有垂直于或几乎垂直于膜表面(上表面/下表面)的垂直磁各向异性。在此提及的“磁化方向可变”指示磁化方向相对于预定写入电流改变。此外，“几乎垂直”意味着残余磁化的方向相对于膜表面落入45°<θ≤90°范围内。
隧道势垒层43在存储层42上形成。隧道势垒层43是非磁性层，并且例如由MgO组成。
基准层44在隧道势垒层43上形成。基准层44是这样的铁磁层：其中磁化方向不变，并且具有垂直于或几乎垂直于膜表面的垂直磁各向异性。在此提及的“磁化方向不变”指示磁化方向相对于预定写入电流不变。即，沿着磁化方向，基准层44的切换能量势垒大于存储层42的切换能量势垒。
图4B是用于说明平行状态(P状态)下的磁阻元件的写入操作的截面图。图4C是用于说明反平行状态(AP状态)下的磁阻元件的写入操作的截面图。
磁阻元件R例如是自旋转移力矩磁阻元件。因此，当将数据写入磁阻元件R或者从磁阻元件R读取数据时，沿着垂直于膜表面的方向将电流双向地供应给磁阻元件R。
更具体地说，按如下方式将数据写入磁阻元件R。
如图4B中所示，当电流从存储层42流向基准层44时，即，当供应从基准层44移向存储层42的电子时，沿着与基准层44中的磁化方向相同的方向自旋极化的电子被注入到存储层42中。在这种情况下，存储层42中的磁化方向与基准层44中的磁化方向相匹配。因此，基准层44和存储层42中的磁化方向被平行布置。在该平行状态下，磁阻元件R的电阻值最小。该状态例如被定义为数据“0”。
另一方面，如图4C中所示，当电流从基准层44流向存储层42时，即，当供应从存储层42移向基准层44的电子时，由基准层44折回(reflect)并且因此沿着与基准层44中的磁化方向相反的方向自旋极化的电子被注入到存储层42中。在这种情况下，存储层42中的磁化方向和与基准层44中的磁化方向相反的方向相匹配。因此，基准层44和存储层42中的磁化方向被反平行布置。在该反平行状态下，磁阻元件R的电阻值最大。该状态例如被定义为数据“1”。
此外，按如下方式从磁阻元件R读取数据。
将读取电流供应给磁阻元件R。将该读取电流设置在这样的值(小于写入电流的值)：在该值下，存储层42中的磁化方向不会反转。能够通过检测该状态下磁阻元件R的电阻值变化，读取上述数据“0”或“1”。
图5是示出根据第一实施例的写入/读取驱动器的示意图。图5示出写入/读取驱动器251_1和251_2以及布置在它们之间的存储器垫252_1。注意，在存储器垫252_1中，仅示出一个存储单元MC以及作为连接端子的多路复用器253和254。
如图5中所示，写入/读取驱动器251_1包括写入驱动器310和读取驱动器320。
写入驱动器310包括AP驱动器311和P接收器(P sink)312。AP驱动器311的一个端子电连接到电源端子，并且另一个端子电连接到P接收器312的一个端子。P接收器312的另一个端子电连接到接地端子。AP驱动器311与P接收器312之间的连接点经由多路复用器253电连接到存储单元MC的一个端子(电阻器R的一个端子)。
AP驱动器311例如由PMOS晶体管形成，该PMOS晶体管的一个端子连接到电源端子，并且另一个端子经由多路复用器253电连接到存储单元MC的一个端子。P接收器312例如由NMOS晶体管形成，该NMOS晶体管的一个端子经由多路复用器253电连接到存储单元MC的一个端子，并且另一个端子连接到接地端子。
AP驱动器311在AP写入(到AP状态的写入)中操作，并且生成要施加到存储单元MC的写入电流。P接收器312在P写入(到P状态的写入)和写入后的P验证读取中操作，并且用作写入电流和读取电流的终端部。
读取驱动器320包括读出放大器321、钳位电压控制电路322、REN(读取使能)控制电路323、计时控制电路324、读取使能晶体管325和327、以及钳位晶体管326和328。
读出放大器321的第一输入端子经由读取使能晶体管325和钳位晶体管326的电流路径以及多路复用器253电连接到存储单元MC的一个端子(电阻器R的一个端子)。读出放大器321的第二输入端子经由读取使能晶体管327和钳位晶体管328的电流路径电连接到基准电阻器350的一个端子。基准电阻器350的另一个端子经由晶体管360的电流路径电连接到接地端子。读出放大器321从计时控制电路324接收时间控制信号，并且根据该信号操作。
读出放大器321通过将输入到第一输入端子的单元电流(流经存储单元MC的电流)与输入到第二输入端子的基准电流相比较，读取存储在存储单元MC中的数据(正常读取和AP验证读取)。因此，根据来自计时控制电路324的计时控制信号，读出放大器321在正常读取和AP验证读取中操作，并且生成读取电流(正常读取电流和AP验证读取电流)。
读取使能晶体管325的电流路径的一端电连接到读出放大器321的第一输入端子，并且另一端电连接到钳位晶体管326的一个端子。钳位晶体管326的另一个端子经由多路复用器253电连接到存储单元MC的一个端子。
读取使能晶体管327的电流路径的一端电连接到读出放大器321的第二输入端子，并且另一端电连接到钳位晶体管328的一个端子。钳位晶体管328的另一个端子电连接到基准电阻器350的一个端子。基准电阻器350的另一个端子电连接到晶体管360的电流路径的一端。晶体管360的电流路径的另一端电连接到接地端子。
REN控制电路323将REN信号输入到读取使能晶体管325和327的栅极。钳位电压控制电路322将钳位信号VCL输入到钳位晶体管326和328的栅极。
钳位电压控制电路322生成钳位信号VCL，并且将钳位信号VCL供应给钳位晶体管326和328的栅极。钳位电压控制电路322在正常读取中生成VCLR作为钳位信号VCL，并且在写入后验证读取操作中生成大于VCLR的VCLW。
REN控制电路323生成REN信号，并且将REN信号供应给读取使能晶体管325和327的栅极。REN控制电路323从计时控制电路324接收计时控制信号，并且根据该信号操作。
计时控制电路324包括读取定时器324_1和写入定时器324_2。读取定时器324_1控制正常读取的计时，并且将计时信号输出到读出放大器321和REN控制电路323。写入定时器324_2控制验证读取的计时，并且将计时信号输出到读出放大器321和REN控制电路323。
写入/读取驱动器251_2包括写入驱动器330和读取驱动器340。
写入驱动器330包括P驱动器331和AP接收器(AP sink)332。P驱动器331的一个端子电连接到电源端子，并且另一个端子电连接到AP接收器332的一个端子。AP接收器332的另一个端子电连接到接地端子。P驱动器331与AP接收器332之间的连接点经由多路复用器254电连接到存储单元MC的另一个端子(选择晶体管ST的另一个端子)。
P驱动器331例如由PMOS晶体管形成，该PMOS晶体管的一个端子连接到电源端子，并且另一个端子经由多路复用器254电连接到存储单元MC的另一个端子。AP接收器332例如由NMOS晶体管形成，该NMOS晶体管的一个端子经由多路复用器254电连接到存储单元MC的另一个端子，并且另一个端子连接到接地端子。
P驱动器331在P写入(到P状态的写入)中操作，并且生成要施加到存储单元MC的写入电流。AP接收器332在AP写入(到AP状态的写入)和写入之后的AP验证读取中操作，并且用作写入电流和读取电流的终端部。
读取驱动器340包括读出放大器341、钳位电压控制电路342、REN(读取使能)控制电路343、计时控制电路344、读取使能晶体管345和347、以及钳位晶体管346和348。
读出放大器341的第一输入端子经由读取使能晶体管345和钳位晶体管346的电流路径以及多路复用器254电连接到存储单元MC的另一个端子(电阻器R的另一个端子)。读出放大器341的第二输入端子经由读取使能晶体管347和钳位晶体管348的电流路径电连接到基准电阻器370的一个端子。基准电阻器370的另一个端子经由晶体管380的电流路径电连接到接地端子。读出放大器341从计时控制电路344接收计时控制信号，并且根据该信号操作。
读出放大器341通过将输入到第一输入端子的单元电流(流经存储单元MC的电流)与输入到第二输入端子的基准电流相比较，读取存储在存储单元MC中的数据(正常读取和P验证读取)。因此，根据来自计时控制电路344的计时控制信号，读出放大器341在正常读取和P验证读取中操作，并且生成读取电流(正常读取电流和P验证读取电流)。
读取使能晶体管345的电流路径的一端电连接到读出放大器341的第一输入端子，并且另一端电连接到钳位晶体管346的一个端子。钳位晶体管346的另一个端子经由多路复用器254电连接到存储单元MC的另一个端子。
读取使能晶体管347的电流路径的一端电连接到读出放大器341的第二输入端子，并且另一端电连接到钳位晶体管348的一个端子。钳位晶体管348的另一个端子电连接到基准电阻器370的一个端子。基准电阻器370的另一个端子电连接到晶体管380的电流路径的一端。晶体管380的电流路径的另一端电连接到接地端子。
REN控制电路343将REN信号输出到读取使能晶体管345和347的栅极。钳位电压控制电路342将钳位信号VCL输出到钳位晶体管346和348的栅极。
钳位电压控制电路342生成钳位信号VCL，并且将钳位信号VCL供应给钳位晶体管346和348的栅极。钳位电压控制电路342在正常读取中生成VCLR作为钳位信号VCL，并且在写入后验证读取操作中生成大于VCLR的VCLW。
REN控制电路343生成REN信号，并且将REN信号供应给读取使能晶体管345和347。REN控制电路343从计时控制电路344接收计时控制信号，并且根据该信号操作。
计时控制电路344包括读取定时器344_1和写入定时器344_2。读取定时器344_1控制正常读取的计时，并且将计时信号输出到读出放大器341和REN控制电路343。写入定时器344_2控制验证读取的计时，并且将计时信号输出到读出放大器341和REN控制电路343。
注意，计时控制电路324和344、钳位电压控制电路322和342、以及REN控制电路323和343还可以由读取驱动器320和340共享为一个计时控制电路、一个钳位电压控制电路、以及一个REN控制电路。
[第一实施例中的操作]
将参考图6、7、8、9和10说明第一实施例中的存储芯片的操作。
图6是示出根据第一实施例的存储芯片的一个操作实例的流程图。图7是示出根据第一实施例的存储芯片的正常读取操作的示意图。图8是示出根据第一实施例的存储芯片的AP写入操作和AP验证读取操作的示意图。图9是示出根据第一实施例的存储芯片的P写入操作和P验证读取操作的示意图。
如图6中所示，在步骤S11，主控制器230首先经由命令接口211从存储控制器100接收写入命令或读取命令。
如果在步骤S11主控制器230已接收读取命令，则过程前进到步骤S12，并且钳位电压控制电路322在主控制器230的控制下，将VCLR作为钳位信号VCL施加于钳位晶体管326和328。
然后，在步骤S13，读出放大器321和REN控制电路323从读取定时器324_1接收计时信号，并且在主控制器230的控制下，以正常读取操作的计时操作。在该步骤，写入驱动器330的AP接收器332也操作。因此，执行正常读取操作。
如果在步骤S11主控制器230已接收写入命令(例如“1”或“0”写入命令)，则过程前进到步骤S14，并且钳位电压控制电路322在主控制器230的控制下，将VCLW作为钳位信号VCL施加于钳位晶体管326和328。VCLW大于VCLR。
随后，在步骤S15，主控制器230判定来自存储控制器100的写入命令是“1”(AP)写入还是“0”(P)写入。
如果在步骤S15写入命令是“1”写入，则过程前进到步骤S16，并且写入驱动器310的AP驱动器311在主控制器230的控制下操作。在该步骤，写入驱动器330的AP接收器332也操作。以这种方式，执行“1”写入操作。
之后，在步骤S17，读出放大器321和REN控制电路323从写入定时器324_2接收计时信号，并且在主控制器230的控制下，以验证读取操作的计时操作。来自写入定时器324_2的计时信号短于来自读取定时器324_1的计时信号。因此，在短于正常读取操作的时间内执行“1”写入的验证读取操作(AP验证读取操作)。此外，通过驱动读出放大器321和REN控制电路323，沿着与“1”写入操作相同的方向供应AP验证读取电流。
如果在步骤S15写入命令是“0”写入，则过程前进到步骤S18，并且写入驱动器330的P驱动器331在主控制器230的控制下操作。在该步骤，写入驱动器310的P接收器312也操作。以这种方式，执行“0”写入操作。
之后，在步骤S19，读出放大器341和REN控制电路343从写入定时器344_2接收计时信号，并且在主控制器230的控制下，以验证读取操作的计时操作。来自写入定时器344_2的计时信号短于来自读取定时器344_1的计时信号。因此，在短于正常读取操作的时间内执行“0”写入的验证读取操作(P验证读取操作)。此外，通过驱动读出放大器341和REN控制电路343，沿着与“0”写入操作相同的方向供应P验证读取电流。
下面将更详细地说明每个操作(正常读取、AP写入和AP验证读取、以及P写入和P验证读取)。
如图7中所示，读出放大器321和AP接收器332在正常读取操作中操作(步骤S13)。此外，REN控制电路323接通读取使能晶体管325，并且钳位电压控制电路322的VCLR(“ML(中低)”电平)接通钳位晶体管326。因此，正常读取电流沿着某个方向(AP写入方向)从读出放大器321流向AP接收器332。此外，当读取使能晶体管327和钳位晶体管328接通时，基准电流流动。读出放大器321通过将输入到第一输入端子的单元电流(正常读取电流)与输入到第二输入端子的基准电流相比较，读取存储在存储单元MC中的数据。
如图8中所示，AP驱动器311和AP接收器332在AP写入操作中操作(步骤S16)。因此，AP写入电流沿着某个方向(AP写入方向)从AP驱动器311流向AP接收器332。因此，将数据“1”写入存储单元MC。
此外，读出放大器321和AP接收器332在AP验证读取操作中操作(步骤S17)。此外，REN控制电路323接通读取使能晶体管325，并且钳位电压控制电路322的VCLW(“MH(中高)”电平)接通钳位晶体管326。因此，AP验证读取电流沿着某个方向(AP写入方向)从读出放大器321流向AP接收器332。此外，当读取使能晶体管327和钳位晶体管328接通时，基准电流流动。
在该状态下，AP验证读取电流大于正常读取电流，因为高于VCLR的VCLW接通钳位晶体管326。这是因为AP验证读取电流沿着AP写入方向流动，并且这使得没必要考虑读取干扰的影响。因此，能够使AP验证读取操作的时间变得短于正常读取操作的时间。
如图9中所示，P驱动器331和P接收器312在P写入操作中操作(步骤S18)。因此，P写入电流沿着某个方向(P写入方向)从P驱动器331流向P接收器312。因此，将数据“0”写入存储单元MC。
此外，读出放大器341和P接收器312在P验证读取操作中操作(步骤S19)。此外，REN控制电路343接通读取使能晶体管345，并且钳位电压控制电路342的VCLW(“MH(中高)”电平)接通钳位晶体管346。因此，P验证读取电流沿着某个方向(P写入方向)从读出放大器341流向P接收器312。此外，当读取使能晶体管347和钳位晶体管348接通时，基准电流流动。
在该状态下，P验证读取电流大于正常读取电流，因为高于VCLR的VCLW接通钳位晶体管346。这是因为P验证读取电流沿着P写入方向流动，并且这使得没必要考虑读取干扰的影响。因此，能够使P验证读取操作的时间变得短于正常读取操作的时间。
图10是示出根据第一实施例的存储芯片的操作的一个实例的计时图。
如图10中所示，在时间T0处，主控制器230通过从存储控制器100接收读取命令以及具有固定频率的时钟而进入读取状态。然后，主控制器230从电压控制器240接收与正常读取操作的电压相关的信号，并且控制钳位电压控制电路323(343)以便生成VCLR作为钳位信号VCL。
之后，在时间T1处，读出放大器321和REN控制电路323根据来自读取定时器324_1的计时信号(SDT：信号形成时间)，以正常读取操作的计时操作。以这种方式，执行正常读取操作。
随后，在时间T2处，读出放大器321和REN控制电路323的操作停止，并且主控制器230通过从存储控制器100接收写入命令而进入写入状态。然后，主控制器230从电压控制器240接收与验证读取操作的电压相关的信号，并且控制钳位电压控制电路323(343)以便生成VCLW作为钳位信号VCL。即，钳位电压控制电路323(343)将钳位信号VCL从VCLR升高到VCLW。
然后，在时间T3处，写入驱动器310的AP驱动器311在AP写入操作中操作。此时，写入驱动器330的AP接收器332操作。因此执行AP写入操作。另一方面，写入驱动器330的P驱动器331在P写入操作中操作。此时，写入驱动器310的P接收器312操作。因此执行P写入操作。
之后，在时间T4处，读出放大器321和REN控制电路323根据来自写入定时器324_2的计时信号，以验证读取操作的计时在AP写入操作中操作。因此，在短于正常读取操作时间(从时间T1到时间T2)的时间(从时间T4到时间T5)内持续执行AP写入的验证读取操作(AP验证读取操作)。另一方面，读出放大器341和REN控制电路343根据来自写入定时器344_2的计时信号，以验证读取操作的计时在P写入操作中操作。因此，在短于正常读取操作的时间内持续执行P写入的验证读取操作(P验证读取操作)。
[第一实施例的效果]
当在上述第一实施例中执行写入后验证读取时，沿着将数据(AP数据或P数据)写入存储单元MC的方向将验证读取电流施加到存储单元MC。这使得能够防止由读取电流使数据反转的读取干扰的发生。因此，能够增大验证读取电流而不考虑读取干扰的影响。因此，能够缩短验证读取时间。
<第二实施例>
下面将参考图11和12说明根据第二实施例的半导体存储器件。
当在MRAM中数据“1(AP)”是高电阻并且数据“0(P)”是低电阻时，通常在单元电压大的“1”写入中发生存储单元中的绝缘膜破裂。此外，即使在“0”写入中发生破裂，也能够相对于“1”写入将破裂单元作为低电阻处理，因此作为数据“0”的替换，单元不会造成特定问题。
在第二实施例中，针对存储单元MC执行破裂检测读取作为写入后验证读取，类似于在第一实施例中。由于上述原因，仅在AP写入之后执行该破裂检测读取。这使得能够省略P写入后破裂检测读取，从而缩短破裂检测读取时间。下面将详细说明第二实施例。
注意，在第二实施例中，将省略与上述第一实施例相同的特性的说明，并且将主要说明不同之处。
<第二实施例中的操作>
将参考图11和12说明第二实施例中的存储芯片的操作。
图11是示出根据第二实施例的存储芯片的一个操作实例的流程图。图12是示出根据第二实施例的存储单元的电阻分布的图。
第二实施例与上述第一实施例的不同之处在于执行破裂检测读取作为验证读取。此外，仅在AP写入操作之后执行该破裂检测读取。
如图11中所示，在步骤S21，主控制器230首先经由命令接口211从存储控制器100接收写入命令或读取命令。
如果在步骤S21主控制器230已接收读取命令，则在步骤S22和S23执行与第一实施例的S12和S13相同的过程。即，执行正常读取操作。
如果在步骤S21主控制器230已接收写入命令，则过程前进到步骤S24，并且钳位电压控制电路322在主控制器230的控制下，将VCLW作为钳位信号VCL施加于钳位晶体管326和328。VCLW大于VCLR。
然后，在步骤S25，主控制器230判定来自存储控制器100的写入命令是“1”(AP)写入还是“0”(P)写入。
如果在步骤S25写入命令是“1”写入，则过程前进到步骤S26，并且写入驱动器310的AP驱动器311在主控制器230的控制下操作。在该步骤，写入驱动器330的AP接收器332也操作。以这种方式，执行“1”写入操作。
之后，在步骤S27，读出放大器321和REN控制电路323从写入定时器324_2接收计时信号，并且在主控制器230的控制下，以验证读取操作的计时操作。在该步骤，执行用于确认存储单元的绝缘击穿的破裂检测读取作为验证读取。
此外，来自写入定时器324_2的计时信号短于来自读取定时器324_1的计时信号。因此，在短于正常读取操作的时间内持续执行破裂检测读取操作。此外，通过驱动读出放大器321和REN控制电路323，沿着与“1”写入操作相同的方向供应破裂检测读取电流。
如图12中所示，在低于正常读取中的基准电阻A的基准电阻A’下执行破裂检测读取。将基准电阻A’例如设置为等于P状态下的单元的电阻Rp。这是因为破裂单元的电阻Rblown低于P状态下的单元的电阻Rp。即，AP状态下的电阻Rap与破裂单元的电阻Rblown之间的差大于AP状态下的电阻Rap与P状态下的单元的电阻Rp之间的差。通过将基准电阻A’设置为等于P状态下的单元的电阻Rp，能够相对于电压或温度的影响增大基准值的裕度。
如果在步骤S25写入命令是“0”写入，则在步骤S28写入驱动器330的P驱动器331在主控制器230的控制下操作。在该步骤，写入驱动器310的P接收器312也操作。以这种方式，执行“0”写入操作。
在该“0”写入操作之后，不执行破裂检测读取。这是因为“0”数据写入中的单元电压相对小，并且因此很难导致破裂。此外，即使发生破裂，也能够将破裂单元作为数据“0”单元处理。
[第二实施例的效果]
在上述第二实施例中，执行用于确认存储单元MC的绝缘击穿的破裂检测读取作为写入后验证读取，类似于第一实施例。此外，仅在AP写入之后执行该破裂检测读取。因此，能够省略P写入后破裂检测读取，从而缩短破裂检测读取时间。
此外，破裂单元的电阻进一步低于数据“0”的电阻。即，破裂单元的电阻与数据“1”的电阻之间的差相对大。因此，能够将破裂检测读取中的基准电阻的裕度设置为宽于正常读取中的基准电阻的裕度。
<第三实施例>
下面将参考图13、14、15和16说明根据第三实施例的半导体存储器件。
在第三实施例中，如果在第二实施例的破裂检测读取中检测到破裂单元(在产品装运之后)，则修复破裂单元。在这种情况下，通过使用一维修复区域(冗余BISRRD)修复破裂单元。因为这使得修复方法容易，可以在存储芯片200内部计算修复解决方案(例如，冗余地址分配)。下面将详细说明第三实施例。
注意，在第三实施例中，将省略与上述实施例相同的特性的说明，并且将主要说明不同之处。
[第三实施例的布置和操作]
将参考图13、14、15和16说明根据第三实施例的非易失性半导体存储器件的布置和操作。
图13是示出根据第三实施例的存储芯片布置的示意图。
如图13中所示，存储芯片200包括接口电路210、主控制器230、电压控制器240、存储单元阵列区域250、以及输入/输出电路260。
第三实施例与上述实施例之间的不同之处在于主控制器230和状态寄存器212的操作。
主控制器230检测存储单元阵列区域250中的破裂单元，并且将包含破裂标志和破裂单元地址的破裂信息传输到状态寄存器212。状态寄存器212临时存储从主控制器230传输的存储阵列区域250的破裂信息，并且经由输入/输出电路260将该信息传输到存储控制器100。
图14是示出根据第三实施例的非易失性半导体存储器件中的破裂检测和修复方法的流程图。图15A是示意性地示出根据第三实施例的在产品装运中的时间T10处的修复方法的图。图15B是示意性地示出根据第三实施例的在产品装运之后的时间T11处的破裂检测的图。图15C是示意性地示出根据第三实施例的在产品装运之后的时间T12处的修复方法的图。
在该实施例中，如图15A中所示，存储阵列包括存储器垫，存储器垫包括列地址C0到C9和行地址R0到R9、以及冗余ColRD1到ColRD4、RowRD1、RowRD2、BISR(内置自我修复)RD1和BISRRD2。本实施例示出这样的实例：其中当产品装运时，分别通过冗余ColRD2和ColRD1修复列地址C1和C9的多个部分，分别通过冗余ColRD3和ColRD4修复列地址C3和C7的多个部分，并且分别通过冗余RowRD2和RowRD1修复行地址R7和R8。
如上所述，使用冗余ColRD和RowRD作为二维修复区域，执行产品装运中的修复方法。因此，需要复杂的计算来确定用于修复中的冗余。单独使用存储功能作为一个芯片的通用存储器(独立存储器)和其中存储功能被结合到芯片中作为系统功能一部分的存储器(嵌入式存储器)在修复计算电路的状态下有所不同。在独立存储器中，难以将复杂的修复计算电路结合到存储芯片200中。因此，在独立存储器中，用于二维修复的修复计算电路不存在于芯片中，而是被结合到存储测试器中，并且在制造测试中计算修复方法。在嵌入式存储器中，修复计算电路通常被结合到存储芯片200的外部器件(存储控制器100)中。
在产品装运之后(图15B中所示的时间T11和图15C中所示的时间T12)执行第三实施例的破裂检测和修复方法。下面将说明第三实施例的破裂检测和修复方法。
如图14中所示，在步骤S31存储芯片200首先检测破裂单元。通过在第二实施例中说明的破裂检测读取执行该破裂检测。在该实施例中，将以如图15B中所示的地址C0R2处的存储单元是破裂单元的情况为例说明破裂检测。
然后，在步骤S32，存储芯片200保存破裂信息。更具体地说，主控制器230将包含破裂单元地址(在该实例中，为图15B中所示的地址C0R2)和破裂标志的破裂信息传输到状态寄存器212，并且状态寄存器212临时保存该破裂信息。
随后，在步骤S33，存储芯片200将破裂标志传输到存储控制器100。更具体地说，存储在状态寄存器212中的破裂标志被传输到存储控制器100。
在步骤S34，存储控制器100将状态读取命令传输到存储芯片200。
然后，当所述器件是嵌入式存储器时，在步骤S35，已接收状态读取命令的存储芯片200将破裂单元地址传输到存储控制器100。更具体地说，存储在状态寄存器212中的破裂单元地址被传输到存储控制器100。
另一方面，当所述器件是简单存储器时，存储芯片200保存破裂单元地址，并且在步骤S35仅将已发生破裂的事实传输到存储控制器100。
随后，在步骤S36，存储控制器100将用于破裂单元的修复命令传输到存储芯片200。
在步骤S37，已接收修复命令的存储芯片200传输修复数据。更具体地说，如图15C中所示，包括破裂单元的行地址R2(地址C0R2到C9R2)中的数据被传输到冗余RISRRD1。在这种情况下，仅当写入数据“1”时才检测破裂单元的数据(地址C0R2处的数据)。因此，将数据“1”写入向其中传输破裂单元数据的冗余RISRRD1中的单元。破裂单元地址中的数据被用作“1”。
如上所述，使用冗余BISRRD作为一维修复区域，执行产品装运后修复方法。这使得计算比当使用二维修复区域时更容易。因此，修复计算电路只需具有简单布置，并且能够被结合到存储芯片200中。
在步骤S38，存储芯片200将修复地址数据存储为非易失性数据。更具体地说，将修复地址数据(行地址R2(地址C0R2到C9R2))存储在主控制器230的BISRRD数据单元237(要在后面描述)中。
注意，在该实例中冗余BISRRD是沿着行方向的一维，但本发明并不限于此。如图15D中所示，即使当冗余BISRRD是沿着列方向的一维时，也能够类似地执行修复过程。
图16是示出根据第三实施例的主控制器布置的示意图，并且示出其中可能以单独操作(写入和读取操作)存取上述修复区域的布置。注意，图16未示出用于沿着列方向的冗余的布置，并且仅示出用于沿着行方向的冗余的布置。
主控制器230包括地址解码器231、行解码器232、RD比较器233、RD数据单元234、行RD解码器235、BISRRD比较器236、BISRRD数据单元237、以及行BISRRD解码器238。
地址解码器231对从外部器件(存储控制器100)指定的行地址信号Address(地址)解码，并且将解码后的行地址信号输出到行解码器232。
RD比较器233将存储在RD数据单元234中的修复地址数据(例如，图15A中所示的行地址R7和R8，它们在产品装运中被修复)与外部输入的地址(行地址信号Address)相比较。如果两个地址匹配，则RD比较器233激活RD修复信号HITRD(将它设置在“H”电平)，并且将RD修复信号HITRD输出到行解码器232和行RD解码器235。
BISRRD比较器236将存储在BISRRD数据单元237中的修复地址数据(例如，图15C中所示的行地址R2，其在产品装运之后被修复)与外部输入的地址(行地址信号Address)相比较。如果两个地址匹配，则BISRRD比较器236激活BISRRD修复信号HITRDB，并且将BISRRD修复信号HITRDB输出到行解码器232、行RD解码器235、以及行BISRRD解码器238。
如果既未激活RD修复信号HITRD也未激活BISRRD修复信号HITRDB(如果两个信号都处于“L”电平)，则行解码器232激活正常单元(存储器垫的存储单元)的信号ROW(#)。即，行解码器232确定外部输入的地址不是修复地址，并且根据输入的地址存取存储器垫的存储单元。
另一方面，如果激活来自RD比较器233的RD修复信号HITRD和来自BISRRD比较器236的BISRRD修复信号HITRDB中的至少一者，则行解码器232不激活正常单元(存储器垫的存储单元)的信号ROW(#)。即，行解码器232确定外部输入的地址是修复地址，并且不存取存储器垫的任何存储单元。
如果RD修复信号HITRD处于“H”电平并且BISRRD修复信号HITRDB处于“L”电平，则行RD解码器235激活冗余RowRD的信号ROWRD(#)。即，行RD解码器235确定在产品装运时外部输入的地址是修复地址，并且存取存储在RD数据单元234中的冗余RowRD。
另一方面，如果RD修复信号HITRD处于“H”电平并且BISRRD修复信号HITRDB处于“H”电平，则行RD解码器235不激活冗余RowRD的信号ROWRD(#)。即，行RD解码器235确定在产品装运时外部输入的地址是修复地址，但还确定在产品装运之后外部输入的地址是修复地址，并且不存取存储在RD数据单元234中的冗余RowRD。
此外，如果RD修复信号HITRD处于“L”电平，则行RD解码器235不激活冗余RowRD的信号ROWRD(#)。即，行RD解码器235确定在产品装运时外部输入的地址不是修复地址，并且不存取存储在RD数据单元234中的冗余RowRD。
如果BISRRD修复信号HITRDB处于“H”电平，则行BISRRD解码器238激活冗余BISRRD的信号ROWRDB(#)。即，行BISRRD解码器238确定在产品装运之后外部输入的地址是修复地址，并且存取存储在BISRRD数据单元237中的冗余BISRRD。
另一方面，如果BISRRD修复信号HITRDB处于“L”电平，则行BISRRD解码器238不激活冗余BISRRD的信号ROWRDB(#)。即，行BISRRD解码器238确定在产品装运之后外部输入的地址不是修复地址，并且不存取存储在BISRRD数据单元237中的冗余BISRRD。
[第三实施例的效果]
在上述第三实施例中，在第二实施例的破裂检测读取(在产品装运之后)中，如果检测到破裂单元则修复该单元。在产品装运之后该破裂单元修复(修复过程)中，未如在产品装运中那样通过使用二维修复区域(冗余ColRD和RowRD)修复破裂单元，而是通过使用一维修复区域(冗余BISRRD)修复破裂单元。因为这便于修复方法，所以能够在存储芯片200内部计算修复解决方案或减缓解决方案(例如，冗余地址分配)。
尽管描述了某些实施例，但这些实施例仅通过实例的方式提供，并且它们并非旨在限制本发明的范围。实际上，可以以各种其它形式体现在此描述的新颖方法和系统；此外，可以对在此描述的方法和系统的形式进行各种省略、替换和更改而不偏离本发明的精神。所附权利要求及其等效物旨在覆盖落入本发明的精神和范围内的这些形式或修改。

Claims (16)

1.一种非易失性半导体存储器件，包括：
存储器垫，其包括具有可变电阻元件的存储单元；
写入驱动器，其将写入电流施加到所述存储单元，在写入中所述写入电流沿着第一电流方向和与所述第一电流方向相反的第二电流方向中的一者流动；以及
读取驱动器，其将验证读取电流施加到所述存储单元，在写入之后的验证读取中在所述写入电流沿着所述第一电流方向流动的情况下所述验证读取电流沿着所述第一电流方向流动，在所述验证读取中在所述写入电流沿着所述第二电流方向流动的情况下所述验证读取电流沿着所述第二电流方向流动。
2.根据权利要求1所述的器件，其中
所述写入驱动器将所述写入电流施加到所述存储单元，在将第一逻辑值写入所述存储单元时所述写入电流沿着所述第一电流方向流动，并且在将第二逻辑值写入所述存储单元时所述写入电流沿着所述第二电流方向流动，以及
在所述第一逻辑值被写入所述存储单元之后的验证读取中所述验证读取电流沿着所述第一电流方向流动，并且在所述第二逻辑值被写入所述存储单元之后的验证读取中所述验证读取电流沿着所述第二电流方向流动。
3.根据权利要求2所述的器件，其中所述读取驱动器将正常读取电流施加到所述存储单元，在正常读取中所述正常读取电流沿着所述第一电流方向流动。
4.根据权利要求3所述的器件，其中所述读取驱动器包括电压控制电路，所述电压控制电路执行控制以使得所述验证读取电流变得大于所述正常读取电流。
5.根据权利要求3所述的器件，其中所述读取驱动器包括计时控制电路，所述计时控制电路执行控制以使得验证读取时间变得短于正常读取时间。
6.根据权利要求1所述的器件，其中所述写入驱动器包括电连接到所述存储单元的电流路径的一端的第一写入驱动器，以及电连接到所述电流路径的另一端的第二写入驱动器。
7.根据权利要求1所述的器件，其中所述读取驱动器包括电连接到所述存储单元的电流路径的一端的第一读出放大器，以及电连接到所述电流路径的另一端的第二读出放大器。
8.根据权利要求1所述的器件，其中所述可变电阻元件包括根据磁化方向改变电阻的磁阻元件。
9.一种非易失性半导体存储器件，包括：
存储器垫，其包括具有可变电阻元件的存储单元，所述可变电阻元件包括第一铁磁层、第二铁磁层、以及位于所述第一铁磁层与所述第二铁磁层之间的非磁性层；
写入驱动器，其将写入电流施加到所述存储单元，在将第一逻辑值写入所述存储单元时，所述写入电流沿着第一电流方向流动，并且在所述写入中在将电阻低于所述第一逻辑值的电阻的第二逻辑值写入所述存储单元时，所述写入电流沿着与所述第一电流方向相反的第二电流方向流动到所述存储单元；以及
读取驱动器，其将破裂检测读取电流施加到所述存储单元，所述破裂检测读取电流在所述第一逻辑值被写入所述存储单元之后的破裂检测读取中沿着所述第一电流方向流动，并且，所述读取驱动器在将所述第二逻辑值写入所述存储单元之后不执行破裂检测读取，所述读取驱动器包括读出放大器和第一晶体管，所述读出放大器电连接到所述存储单元的电流路径的一端，所述读出放大器与所述存储单元之间的电流经由所述第一晶体管流动，其中
在正常读取中，第一电压被施加到所述第一晶体管的栅极，并且
在破裂检测读取中，高于所述第一电压的第二电压被施加到所述第一晶体管的栅极。
10.根据权利要求9所述的器件，其中所述读取驱动器将正常读取电流施加到所述存储单元，并且在正常读取中所述正常读取电流沿着所述第一电流方向流动。
11.根据权利要求10所述的器件，其中破裂检测读取中的基准电阻低于正常读取中的基准电阻。
12.根据权利要求10所述的器件，其中所述读取驱动器包括电压控制电路，所述电压控制电路执行控制以使得所述破裂检测读取电流变得大于所述正常读取电流。
13.根据权利要求10所述的器件，其中所述读取驱动器包括计时控制电路，所述计时控制电路执行控制以使得破裂检测读取时间变得短于正常读取时间。
14.根据权利要求9所述的器件，其中所述写入驱动器包括电连接到所述存储单元的电流路径的一端的第一写入驱动器，以及电连接到所述电流路径的另一端的第二写入驱动器。
15.根据权利要求9所述的器件，其中所述可变电阻元件包括根据磁化方向改变电阻的磁阻元件。
16.根据权利要求9所述的器件，还包括修复破裂的所述存储单元的一维修复区域。
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