CN101071631A - 用于后端测试的多个存储库读取和数据压缩 - Google Patents

Abstract

提供可被用于通过允许同时对多个存储库的存取来提高后端测试吞吐量的方祛和装置。这里描述的技术利用了压缩的优点，所述压缩可以在后端测试中、并尤其在仅需要指示器件是通过还是失败而不必要指示失败的具体位置时实现。

Description

用于后端测试的多个存储库读取和数据压缩

相关申请的交叉引用

本申请涉及在与本申请同一日所提交的序列号No._/_._、代理案号No.INFN/0242、题目为“PARALLEL READ FOR FRONT END COMPRESSIONMODE(前端压缩模式的并行读取)”的美国专利申请，在此引入其全文作为参考。

技术领域

本发明一般涉及半导体测试，更具体地，涉及测试动态随机存取存储器(DRAM)器件。

背景技术

亚微米CMOS技术的发展已经导致对高速半导体存储器件(例如动态随机存取存储器(DRAM)器件、伪静态随机存取存储器(PSRAM)器件诸如此类)需求的增长。这里，这些存储器件总起来说是DRAM器件。

在制造过程中，通常在单个硅晶片上制造多个DRAM器件，并在器件被分离及单独封装前经受某种形式的测试(一般称作晶片或“前端”测试)。这种测试通常需要将测试数据样式(data pattern)写入到特定的地址位置序列，从相同的地址位置(address location)读取回数据，为了验证器件操作，将读回的数据样式与写入的数据样式进行比较。在传统的晶片测试中，为了避免在DRAM存储单元的多个存储库之间共享的数据总线上的争用，每次对一个单个存储库进行存取。在标准测试模式中，可以使用共享总线的所有线路。在一个单个存储库读取期间，从该存储库读取数据脉冲串，例如，在每个时钟沿读取多位数据。

在某些情况中，为尽力减小在器件和测试器之间所必须传递的测试数据量，可以压缩从器件阵列所读取的数据。例如，对于一些DRAM结构，可以在每个时钟边沿对阵列的每次存取中读取16位数据。这些16位数据可以在内部被压缩成4位，例如，通过比较在形成于字线(WL)和列选线(CSL)交叉处的单元中所存储的四个数据位与写入到这些位的测试数据样式，产生单个的“通过/失败(pass/fail)”位。由于修复算法典型地用冗余字线和/或冗余列选线替换具有失败单元的全部位线和/或列选线(根据特定的修复算法)，所以不必知道哪个或哪几个具体的单元失败，因此，单一的数据位是足够的。

然而，在将器件从晶片分离开并且封装之后所执行的“后端”测试中通常不使用这些修复算法。因此，例如通过将多个测试数据样式比较的结果组合成一位可以实现甚至更大的压缩。如果该位表示失败，则整个器件则可能作为失败而报废。虽然这样的压缩减小了必须处理的测试数据量，但是每次只得存取一个单个存储库限制了前端测试的吞吐量。

因此，所需要的是用于提高后端测试吞吐量的机制。

发明内容

本发明的实施例通常提供用于测试存储器件的方法、装置和系统。

一实施例提供一种测试存储器件的方法。该方法通常包括从存储器件的多个存储库(例如，2个或更多)并行地读取多个位(例如，脉冲串)，从读取自每个存储库的多个位产生数量减小了的一个或多个压缩测试数据位，组合每个存储库的压缩测试数据位以形成数量减小了的一个或多个组合测试数据位，路由该组合测试数据位到在多个存储库之间共享的一个或多个数据线，并提供组合测试数据位作为存储器件的一个或多个数据管脚的输出。

附图说明

为了详细理解上面所述的本发明特征的方式，可以通过参考实施例得出以上简述的本发明的更具体说明，其中一些实施例在附图中示出。然而，应注意到附图仅说明本发明典型的实施例并因而不应认为是对其范围的限制，对本发明而言允许其它等效实施例。

图1显示根据本发明实施例的动态随机存取存储器(DRAM)器件；

图2显示根据本发明实施例的示例性压缩测试逻辑电路；

图3显示根据本发明实施例的示例性DRAM数据路径电路；

图4A和4B显示利用图3中的示例性数据路径电路的存储库的不同分组的数据流；

图5显示根据本发明实施例用于利用对多存储库的并行读取来测试DRAM器件的示例性操作的流程图；和

图6显示利用图3的示例性数据路径电路的压缩数据流。

优选实施例详述

本发明实施例通常提供可被用于通过允许同时存取多个存储库来增加后端测试吞吐量的方法和装置。尤其是当仅需要指示器件是通过还是失败并且不必要指示失败的具体位置时，这里所述的技术利用可在后端测试中实现的压缩。

这里本发明的实施例的描述将参考利用并行存取存储单元的两个存储库的DRAM器件的实施例，其中每个分组具有四个存储库。然而，本领域技术人员应理解的是，这里描述的构思通常可应用于存取具有不同数量的存储库分组并且另外在每个分组中不同数量的存储库的广泛不同的布置。

这里本发明的实施例的描述也将参考把从多个存储库读出的测试数据压缩成单数据位，并将与多个存储库对应的单数据位组合成一个单个的“通过/失败”位。然而，本领域技术人员应理解的是，与数据的多个存储库对应的测试数据可被压缩与组合，并且利用本发明的不同方面以不同方式压缩。此外，虽然在这里本发明实施例是针对后端测试(涉及封装的器件)来描述的，但是本领域技术人员应该知道这里描述的技术也可以应用在其它阶段的测试。

示例性存储器件

图1显示根据本发明的一个实施例利用数据路径逻辑电路设计的示例性存储器件100(例如，DRAM器件)，以存取在一个或多个存储器阵列(或存储库)110中所存储的数据。如所示，存储库110可以被分成共享公共数据线(YRWD线)组的分组，在每个分组中有四个存储库(例如，在分组A中的存储库0-3和在分组B中的存储库4-7)。如下面将进行的更为详细描述，后端测试的吞吐量可以通过利用并行读取每个分组中的存储库而增加。

如所示，器件100可包括控制逻辑电路130，以接收一组控制信号132用以存取(例如，读、写或刷新)存储在阵列110中的由一组地址信号126指定的位置的数据。地址信号126可响应于信号132被锁存，并被转化为行地址信号(RA)122和列地址信号(CA)124，通过寻址逻辑电路120用于存取阵列110中的各个单元。

作为读出并写入阵列110的数据信号(DQ0-DQ15)142所提供的数据可以经由I/O缓冲逻辑电路135在外部数据暂存器(data pad)和阵列110之间传递。该I/O缓冲逻辑电路135可被配置用以通过执行多个切换操作实现数据的传递，例如，包括集合多个连续接收的位，并基于一种存取模式(例如，交叉存取或顺序存取、偶/奇)重排这些位。

通常，在写操作期间，该I/O缓冲逻辑电路135负责接收在外部暂存器上串行提供的数据位，并且并行、以根据特定的存取模式可能重排的方式在数据线的内部总线上提供所述数据位，所述数据线这里也称为中心(spine)读/写数据(SRWD)线151。假设总计16个外部数据暂存器DQ<15:0>，对于DDR-II器件将有共64个SRWD线151(例如，I/O缓冲逻辑电路135为每个数据暂存器执行4:1取数)(对DDR-I器件为32个及对DDR-III器件为128个)。

如所示，SRWD线151可连接到开关逻辑电路170，它可允许在存储库110的不同分组之间共享SRWD线151。如所示，每个存储库分组都有另一组数据线，直观地示为垂直或“Y”方向运行的一细数据线(YRWDL)171。虽然每个分组都有一组YRWD线171，但用于分组的YRWD线171可在该分组的存储库110之间共享。该开关逻辑电路170一般被配置用以根据正在被存取的存储库或者如本情况可能的多个存储库将读/写数据线(RWDL’s)连接至适当的YRWD线。

在读存取期间，数据以相反反向通过开关逻辑电路170和I/O缓冲逻辑电路135传播到DQ线。换句话说，数据可以从存储阵列110被传送到YRWD线161，并经由开关逻辑电路170传送到SRWD线151，并从SRWD线151经由I/O缓冲逻辑电路135传送到DQ暂存器。

示例性测试逻辑电路

对于某些实施例，可以包括测试逻辑电路172用以在晶片测试期间减少从DRAM器件100传送出的测试数据量。如所示，可以将独立的测试逻辑电路172提供给存储库110的每个分组。虽然测试逻辑电路172被显示包括在开关逻辑电路170内，但对于一些实施例，测试逻辑电路172可位于其它地方，例如位于存储库110的分组内。

如图2中所示，对于一些实施例，测试逻辑电路172可被配置用以通过从读取自相应的存储库的多位数据产生单个的通过/失败信号来减少(压缩)测试数据量。在所示例子中，测试逻辑电路172可为从存储库读出的每4位数据(例如，在CSL-WL交叉处存储的4位)产生中间(intermediate)通过/失败信号。这些中间通过/失败信号可指示对应的4位是否匹配于存储在测试寄存器中的数据样式和写入到存储库中的对应位置的所述数据样式。假设在每次存取时从存储库读出64位数据，测试逻辑电路172可以将YRWD线上的数据与测试数据相比较，以产生中间通过/失败信号形式的16位压缩测试数据。

在前端晶片测试期间，由中间所代表的压缩测试数据可被输出到在晶片测试期间提供对测试数据存取的(测试)缓冲器。如上所述，在前端晶片测试期间，中间通过/失败信号可以允许识别失败的特定位置，允许通过冗余分段(例如，字线或列选线)代替来进行修复。然而，在后端测试期间(封装后)，代替典型地不是一种选择。因此，指示从相应的存储库所读取的(64)数据位与先前所定义的数据的比较结果的单个通过/失败位，对于先前所定义的数据可能是所有所必要的。换句话说，如果任何一个比较失败，则该单个通过/失败位可以指示失败(例如，0)。

如上所述，独立的测试逻辑电路172可被提供给每个独立的存储库分组110，其中每个测试逻辑电路172接收作为在相应的分组中的存储库之间共享的YRWD线上的输入数据。在后端测试期间，每个测试逻辑电路172都可以产生单个的通过/失败位，以指示失败是否是基于从相应的存储库读出的数据位而被检测的。因为在后端测试期间修复典型地是不可用的，所以通过在同时从不同分组的存储库存取数据时组合(在独立的线上)所产生的通过/失败位并将组合测试数据(例如，表示多个存储库的单个通过/失败位)经由正常的SRWD数据线写出，本发明的实施例可以提高晶片测试吞吐量。

图3显示了数据路径电路，所述数据路径电路允许由DRAM存储库的不同分组的测试逻辑电路所产生的通过/失败位的组合作为单个组合位在SRWD线151中的一条上被提供。如所示，数据路径电路包括一组缓冲器310，其允许在无争用的情况下在存储库110的分组之间共享SRWD线151。缓冲器310可被称作“中央部分(center part)”缓冲器，例如，由于它们可以位于中心，并被用于在正常(非测试)操作期间有效地隔离在物理上位于DRAM器件不同侧(例如，左和右)的存储库分组的YRWD线。

如所示，每16条SRWD线可被路由到对应的4个DQ暂存器的暂存器逻辑电路。每个DQ暂存器的暂存器逻辑电路又可以在时钟周期的连续的边沿驱动四位数据输出。举例来说，最初的16条SRWD线可运送16位数据，以在最初的四个数据暂存器DQo-DQ3上被驱动输出。在DQ0上，在SRWD线上运送的开头四位数据可以例如在两个连续时钟周期的上升和下降边沿作为Even1(E1)、Odd1(O1)、Even2(E2)和Odd2(O2)数据位被驱动输出。在其它DQ暂存器上可以以类似方式驱动输出剩余数据位。

在图4A和4B中显示了正常操作期间中央部分缓冲器310的功能，所述图分别示出在对第一存储库分组(存储库[3:0])和第二存储库分组(存储库[7:4])存取期间的数据流。如图4A中所示，为了对第一分组中的存储库的数据进行存取，可以禁用中央点(center point)缓冲器310，而启动第二组“数据路径”缓冲器320，由此提供从第一存储库分组的YRWD线到SRWD线的数据路径。

如图4B中所示，为了对第二存储库分组(存储库[7:4])的数据进行存取，中央点缓冲器310可以和第三组数据路径缓冲器330一起被启用，而禁用第二组“数据路径”缓冲器320，由此提供从第一存储库分组的YRWD线到SRWD线的数据路径。

可以禁用一组测试数据缓冲器340用以在对两者任一分组中的存储库110的正常存取期间使测试数据线与SRWD线隔离。测试数据缓冲器340也可用于在测试模式期间将测试数据线与SRWD线耦合。然而在不同的(前端)测试模式期间，可以启用测试数据缓冲器340以将测试数据(从测试逻辑电路)驱动到SRWD线上。在正常的前端测试模式(称为NORM_TEST)中，可以每次存取一个单个存储库，从对应存储库分组的测试逻辑电路可将压缩测试数据驱动到共同SRWD线组以被读出。在快速前端测试模式(称为FAST_TEST)中，可以并行地存取多存储库，并且每个对应的存储库分组的测试逻辑电路可以将压缩测试数据驱动到不同组的SRWD线上以被读出。

具有并行存储库存取的示例性后端测试

图5是根据本发明实施例的利用多存储库并行读取的DRAM器件的后端测试的示例性操作500的流程图。操作500可参考图6进行说明，图6显示了使用上面所述的示例性数据路径电路组合来自不同存储库分组中的存储库的压缩通过/失败位。

通过写测试数据样式而在步骤502处开始操作500。对某些实施例，相同的测试数据样式(可能存储在内部寄存器中)可被写入到所有存储库的多个位置。例如，如前面所述，相同的4位测试样式可被写入到在列选线(CSL)和字线(WL)之间的每个交叉处所形成的四个位置。

在步骤504，测试数据样式可并行地从多存储库读出。到现在为止描述的共同数据线的共享通常禁止在正常操作期间同时读取存储器的任何2个存储库，以避免数据争用。举例来说，从一分组中的多个存储库的读取会导致共享YRWD线上的数据竞用，而从不同分组中的存储库的读取导致SRWD线上的数据争用。

然而，通过绕开SRWD数据共享和组合从不同分组中的存储库所产生的压缩测试数据，同时从多存储库读取是可能的。在测试期间的每个读指令时，存取2个存储库(例如，在器件不同侧上的每个分组中的一个)。对于某些实施例，这可以通过修改存取逻辑电路来实现，以便在这种测试模式期间存储库地址位2(BA[2])作为“不关心(don’t care)”位。换句话说，当读指令被发出以存取存储库0时，存储库0和存储库4都可以被存取以传送一数据脉冲串(在它们各自的YRWD线上)。同样地，当读指令被发出以存储存储库1、2和3时，存储库1和5、2和6、3和7分别可以被存取。

在并行执行的步骤506A和506B，压缩多个存储库的第一个和第二个的测试数据。例如，如前所述，在每个存储库分组的YRWD线上的数据可以被压缩(例如，上面所述的64:1)以产生对应于每个存储库的单个的通过/失败位。如前所述，单个的通过/失败位可由中间(intermediate)通过/失败信号产生，该中间通过/失败信号指示从在字线和列选线交叉处所形成的4位位置读出的测试数据的比较结果。对于某些实施例，对每个存储库不是单个通过/失败位，而是对每个存储库可以产生多个压缩测试数据。

在步骤508，来自第一和第二存储库的压缩测试数据被组合成一个或多个组合测试数据位。在步骤510，所述一个或多个组合测试数据位被路由到一个或多个数据管脚以被读出。

如图6中所示，对于某些实施例，来自独立的存储库分组的单个通过/失败位可被组合成单个位，其被路由到数据管脚中的一个(例如，DQ0)。例如，来自不同的存储库分组的测试逻辑电路的单个通过/失败位可(例如，经由简单的与(AND)门350)被组合成单个位，该单个位在启用特定的后端测试模式(称为COMB_TEST)时被被驱动到SRWD线上。在这种测试模式中，可禁用测试数据缓冲器340和标准数据路径缓冲器320，由此允许组合的通过/失败位在无争用的情况下被驱动输出。以这种方式，假设64位数据从每个存储库被读出，由比较读取自2个存储库的128位数据得出的测试结果可以被合并，并且作为读出的单个位被路由到单个数据暂存器上。

通过并行地从多个存储库读取和测试数据，后端测试读取序列执行时间为当同传统的后端测试模式比铰时的一半时间，由此大大减少了总的后端测试时间。对于某些实施例，并行读取多个存储库可作为特定的后端测试模式被启用，并且也可以包括电路以允许将来自所有存储库的单个通这/失败压缩数据驱动到不同的SRWD线上的“标准”后端测试模式。对于包括这种电路的实施例，当启用特定的(双倍速率)后端测试模式时，可以禁用(三态化(tristated))与标准后端测试模式对应的缓冲器以避免数据争用。同样，当启用标准后端测试模式时，可以禁用与双倍速率后端测试模式对应的缓冲器。对于某些实施例，可以设置两种的任一种或两种测试模式，例如，通过模式寄存器设置指令在模式寄存器中设定一个或多个位。

虽然以上的说明涉及具有DRAM单元的8个存储库的特殊实施例，其中八个存储器被分成各四个的两个分组，但是本领域技术人员应理解该实施例仅是代表性的，并且这里描述的技术可应用到广泛的各种体系。举例来说，分别产生单个通过/失败位的四个存储库分组，可在4条SRWD线上被读出，外加更多控制数据路径的缓冲器。此外，本领域技术人员应理解，对于某些实施例，允许压缩测试数据被传送，测试压缩逻辑电路在物理上可以向存储库移近，以在YRWD线上具有类似效果。

结论

同传统的压缩测试模式比较，本发明的实施例可以通过利用对多个存储库的并行存取而提供改善的吞吐量。

虽然前面目的在于本发明的实施例，但本发明的其它的和进一步的实施例可以在不脱离本发明的基本范围情况下被设计，并且本发明的范围由所附的权利要求书确定。

Claims (24)

1、测试存储器件的方法，包括：

从存储器件的多个存储库并行地读取多个位；

从读取自每个存储库的多个位产生数量减小的一个或多个压缩测试数据位；

组合每个存储库的压缩测试数据位，以形成数量减小的一个或多个组合测试数据位；

路由组合测试数据位到在多个存储库之间共享的一个或多个数据线；及

提供组合测试数据位作为在存储器件的一个或多个数据管脚上的输出。

2、权利要求1的方法，其中产生数量减小的一个或多个压缩测试数据位包括：

从读取自每个存储库的多个位对于每个存储库产生单个的通过/失败位，该单个的通过/失败位指示对应的多个位与预设的测试数据是否匹配。

3、权利要求2的方法，其中组合每个存储库的压缩测试数据位以形成数量减小的一个或多个组合测试数据位包括：

从每个存储库的单个通过/失败位产生单个的组合位。

4、权利要求1的方法，其中产生数量减小的压缩测试数据位包括基于从存储器存储库读取的数据位脉冲串产生单个的位。

5、权利要求1的方法，其中产生数量减小的压缩数据位包括将多个数据位组同一个或多个预先写入存储器存储库的已知测试数据样式进行比较。

6、权利要求1的方法，其中第一存储库选择于四个或更多存储库的第一分组和第二存储库选择于四个或更多存储库的第二分组。

7、存储器件，包括：

存储单元的多个存储库；

一个或多个测试逻辑电路，每个被配置用以从读取自存储库的多个位产生数量减小的一个或多个压缩测试数据位；和

逻辑电路，其被配置用以从存储器件的多个存储库并行地读取多个位，组合从测试逻辑电路接收的多个压缩测试数据位以形成数量减小的一个或多个组合测试数据位，路由组合测试数据位到在多个存储库之间共享的一个或多个数据线，并提供组合测试数据位作为在存储器件的一个或多个数据管脚上的输出。

8、权利要求7的存储器件，其中：

多个存储库包括至少两个存储器存储库分组，每个分组中的存储库共享第一组公共数据线，所述分组共享第二组公共数据线；和

一个或多个测试逻辑电路包括用于每个存储器存储库分组的测试逻辑电路。

9、权利要求8的存储器件，其中每个存储器存储库分组的测试逻辑电路从在第一组公共数据线上所接收的数据产生数量减小的测试数据位，并路由数量减小的压缩数据位到第二组公共数据线。

10、权利要求7的存储器件，其中多个存储库包括四个以上的存储库。

11、权利要求7的存储器件，其中每个测试逻辑电路被配置用以产生单个的通过/失败位，其指示从对应的存储库读取的多个位与预设的测试数据寄存器中的数据是否匹配。

12、动态随机存取存储器(DRAM)器件，包括：

至少两个存储单元存储库分组，其中第一组公共数据线在每个分组中的存储库之间共享，第二组公共数据线在所述分组之间共享；

一个或多个测试逻辑电路，每个被配置用以从读取自存储库的多个位产生单个的通过/失败位，其指示对应的多个位与预设的测试数据是否匹配；和

逻辑电路，其被配置用以从存储器件的多个存储库并行地读取多个位，组合从测试逻辑电路所接收的多个通过/失败位以形成组合的通过/失败位，路由组合测试数据位到在多个存储库之间共享的一个或多个数据线，并提供组合测试数据位作为在存储器件的一个或多个数据管脚上的输出。

13、权利要求12的存储器件，其中：

多个存储库包括至少两个存储器存储库分组，每个分组中的存储库共享第一组公共数据线，所述分组共享第二组公共数据线；和

一个或多个测试逻辑电路包括用于每个存储器存储库分组的测试逻辑电路。

14、权利要求13的存储器件，其中每个存储器存储库分组的测试逻辑电路从在第一组公共数据线所接收的数据产生数量减小的测试数据位，并路由数量减小的压缩数据位到第二组公共数据线。

15、权利要求12的存储器件，其中多个存储库包括四个以上的存储库。

16、一种系统，包括：

测试器；和

一个或多个存储器件，每个都包括存储器单元的多个存储库和逻辑电路，所述逻辑电路被配置用以当存储器件已经通过该测试器被设置在测试模式时，从存储器件的多个存储库并行地读取多个位，从读取自每个存储库的多个位产生数量减小的一个或多个压缩测试数据位，组合每个存储库的压缩测试数据位以形成数量减小的一个或多个组合测试数据位，路由组合测试数据位到在多个存储库之间共享的一个或多个数据线，并提供组合测试数据位到该测试器作为存储器件的一个或多个数据管脚上的输出。

17、权利要求16的系统，其中该逻辑电路被配置用以通过从读取自每个存储库的多个位产生用于每个存储库的单个通过/失败位来产生数量减小的一个或多个压缩数据位，所述单个通过/失败位指示对应的多个位与预设的测试数据是否匹配。

18、权利要求17的系统，其中多个存储库包括从四个或更多存储库的第一分组中所选择的第一存储库和从四个或更多存储库的第二分组中所选择的第二存储库。

19、权利要求17的系统，其中该测试器被配置用以经由模式寄存器设置(MRS)指令来将一个或多个存储器件置于测试模式。

20、存储器件，包括：

存储单元的多个存储库；

从读取自存储库的多个位产生数量减小的一个或多个压缩测试数据位的测试装置；和

控制装置，其被配置用以当该器件处于测试模式时从该存储器件的多个存储库并行地读取多个位，组合由测试装置所产生的多个压缩测试数据位以形成数量减小的一个或多个组合测试数据位，路由组合测试数据位到在多个存储库之间共享的一个或多个数据线，并提供组合测试数据位作为在存储器件的一个或多个数据管脚上的输出。

21.权利要求20的存储器件，其中：

多个存储库包括至少两个存储器存储库分组，每个分组中的存储库共享第一组公共数据线，所述分组共享第二组公共数据线；和

为每个存储器存储库分组提供独立的测试装置。

22.权利要求21的存储器件，其中每个存储库分组的测试装置从在第一组公共数据线上所接收的数据产生数量减小的测试数据位，并路由数量减小的压缩数据位到第二组公共数据线。

23.权利要求21的存储器件，其中每个存储库分组的测试装置被配置用以产生指示出从对应的存储库读取的多个位与预设的测试数据是否匹配的单个通过/失败位。

24.权利要求20的存储器件，其中多个存储库包括四个以上的存储库。

Images