CN104517636A - 半导体芯片及包括该半导体芯片的半导体集成电路 - Google Patents

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CN104517636A CN201410525755.3A CN201410525755A CN104517636A CN 104517636 A CN104517636 A CN 104517636A CN 201410525755 A CN201410525755 A CN 201410525755A CN 104517636 A CN104517636 A CN 104517636A
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Abstract

本发明涉及一种半导体芯片，其包括适于产生具有预定电平的内电压的内电压产生电路，适于采用所述内电压执行预定操作的目标内部电路，以及控制电路，所述控制电路适于基于由所述目标内部电路产生的操作结果信号检测所述目标内部电路的操作速度，并基于检测到的操作速度产生控制信号，其中用于目标内部电路的内电压的电压电平基于所述控制信号进行控制。

Description

半导体芯片及包括该半导体芯片的半导体集成电路
相关申请的交叉引用
本申请要求于2013年10月8日提交的申请号为10-2012-0119837的韩国专利申请的优先权，该韩国专利申请以参阅方式全文并入本申请。
技术领域
本发明的示例实施方案涉及半导体设计技术，并更具体地涉及采用内电压的半导体芯片和包括该半导体芯片的半导体集成电路(IC)。
背景技术
通常，被封装以包括一个半导体芯片的二维(2D)结构的半导体IC在提高集成度方面显示出限制。为了提高集成度，提出了被封装以包括多个半导体芯片的三维(3D)结构的半导体IC。3D结构的半导体IC可以通过垂直堆叠多个半导体芯片在相同的空间内实现最大的集成度。这种3D结构的半导体IC包括多个区域，并且每个区域独立操作。一种存储器，例如动态随机存取存储器(DRAM)，将在下文中作为一个示例进行描述。
图1是概念性说明包括在传统3D结构中的存储器装置的多个区域的图示。
参考图1，存储器装置10、20和30每个可包括存储器区域和控制电路，该控制电路用于控制存储器区域的操作。存储器区域可以包括较高概念的存储器区域，并且较高概念的存储器区域可包括较低概念的存储器区域。
如图1中(A)所示，存储器装置10可以包括多个通道CH0至CHy，以及用于控制通道CH0至CHy的操作的通道控制电路CH_CTRL。每个通道CH0至CHy可以包括多个存储列(rank)RK0至RKx，以及用于控制存储列RK0至RKx的存储列控制电路RK_CTRL。每个存储列RK0至RKx可包括多个内存库组(bankgroup)BG0至BGm以及用于控制内存库组BG0至BGm的内存库组控制电路BG_CTRL。每个内存库组BG0至BGm可包括多个内存库(bank)BK0至BKn，以及用于控制内存库BK0至BKn的内存库控制电路BK_CTRL。在此，每个标号m、n、x和y可为整数。
如图1中(B)所示，存储器装置20可以包括多个存储列RK0至RKx，以及用于控制存储列RK0至RKx的操作的存储列控制电路RK_CTRL。每个存储列RK0至RKx可包括多个内存库组BG0至BGm以及用于控制内存库组BG0至BGm的操作的内存库组控制电路BG_CTRL。每个内存库组BG0至BGm可包括多个内存库BK0至BKn以及用于控制内存库BK0至BKn的内存库控制电路BK_CTRL。
如图1中(C)所示，存储器装置30可以包括多个内存库组BG0至BGm以及用于控制内存库组BG0至BGm的内存库组控制电路BG_CTRL。每个内存库组BG0至BGm可包括多个内存库BK0至BKn以及用于控制内存库BK0至BKn的内存库控制电路BK_CTRL。
如上文所述，存储器装置10、20和30可以选择性地包括作为具有较高概念的存储器区域的通道、存储列、内存库组，并可选择性地包括作为具有较低概念的存储器区域的存储列、内存库组和内存库。
然而，这种传统3D结构的存储器装置的一个问题是当存储器区域具有不同的进程、电压和温度(PVT)特性时，存储器区域之间的异步操作速度可能不同。此外，由于当每个存储器区域的操作速度被同步时操作速度被调至最低操作速度，存储器装置的总体操作速度可会被降低。
发明内容
多个实施方案针对半导体芯片，其中操作速度可被控制并且可对每个区域执行同步；多个实施方案也针对包括该半导体芯片的半导体IC。
在一个实施方案中，半导体芯片包括内电压产生电路、目标内部电路以及控制电路；该内电压产生电路适于产生具有预定电平的内电压；该目标内部电路适于采用内电压执行预定操作；而该控制电路适于基于由目标内部电路产生的操作结果信号检测目标内部电路的操作速度，并基于检测结果产生控制信号；其中基于控制信号控制用于目标内部电路的内电压的电压电平。控制电路可以包括操作速度检测单元和控制信号产生单元，该操作速度检测单元适于在测试模式下基于目标内部电路的操作开始信号和操作结果信号检测操作速度，并且产生对应于所检测到的操作速度的操作速度检测信号；该控制信号生成单元适于在测试模式下基于操作速度检测信号生成控制信号。操作开始信号可以在测试模式中从外部接收或者从控制电路产生。半导体芯片还包括适合用于存储控制信号的存储电路。该存储电路包括寄存器电路或熔丝电路。内电压产生电路可以包括参考电压产生单元和内电压产生单元，该参考电压产生单元适于产生参考电压，其具有基于控制信号进行控制的电压电平；该内电压产生单元适于产生对应于参考电压的内电压。
在一个实施方案中，半导体芯片包括多个内电压产生电路、多个存储器区域以及控制电路；该多个内电压产生电路适于产生多个内电压并基于多个控制信号分别控制内电压的电压电平；该多个存储器区域适于采用各自的内电压执行数据读取操作；而该控制电路适于基于从存储器区域读取的多个数据检测各自的存储器区域的操作速度，并基于各自的检测到的操作速度产生控制信号。控制电路可以包括操作速度检测单元和控制信号产生单元，该操作速度检测单元适于在测试模式下基于读取命令和各自的读取数据检测操作速度，并产生对应于各自的读取数据的多个操作速度检测信号；该控制信号产生单元适于基于各自的操作速度检测信号产生控制信号。其中读取命令在测试模式下由外部接收或者由控制电路产生。每个内电压产生电路可以包括参考电压产生单元和内电压产生单元，该参考电压产生单元适于产生相应的参考电压，该相应的参考电压具有基于相应的控制信号进行控制的电压电平；该内电压产生单元适于根据相应的参考电压产生相应的内电压。该半导体芯片可进一步包括适于分别存储控制信号的多个存储电路。每个存储电路包括寄存器电路或熔丝电路。每个存储器区域可包括内存库、内存库组、存储列和通道中的任何一个。
在一个实施方案中，具有多个堆叠的半导体芯片的半导体IC包括第一半导体芯片、第二半导体芯片和第三半导体芯片；该第一半导体芯片包括多个第一内电压产生电路和多个第一存储器区域，该多个第一内电压产生电路适于产生分别提供给各自的第一存储器区域的多个第一内电压，并基于多个第一控制信号控制第一内电压的电压电平，该多个第一存储器区域适于采用第一内电压执行数据读取操作；该第二半导体芯片包括多个第二内电压产生电路和多个第二存储器区域，该多个第二内电压产生电路适于产生分别提供给各自的第二存储器区域的多个第二内电压，并基于多个第二控制信号控制第二内电压的电压电平，该多个第二存储器区域适于采用第二内电压执行数据读取操作；而该第三半导体芯片包括控制电路，其适于基于从第一半导体芯片读取的多个第一数据和从第二半导体芯片读取的多个第二数据检测各自的第一存储器区域和第二存储器区域的操作速度，并基于各自的检测到的操作速度产生第一控制信号和第二控制信号。该控制电路可以包括：操作速度检测单元，其适于在测试模式下采用基于读取命令、各自读取的第一数据和各自读取的第二数据来检测各自的操作速度，并产生对应于各自读取的第一数据和各自读取的第二数据的多个操作速度检测信号；和控制信号产生单元，其基于各自的操作速度检测信号产生第一控制信号和第二控制信号。读取命令可以在测试模式下由外部接收或者由控制电路产生。每个第一内电压产生电路可以包括：第一参考电压产生单元，其适于产生相应的第一参考电压，该相应的第一参考电压具有基于相应的第一控制信号进行控制的电压电平；和第一内电压产生单元，其适于根据相应的第一参考电压产生相应的第一内电压。每个第二内电压产生电路可以包括：第二参考电压产生单元，其适于产生相应的第二参考电压，该相应的第二参考电压具有基于相应的第二控制信号进行控制的电压电平；和第二内电压产生单元，其适于根据相应的第二参考电压产生相应的第二内电压。
附图说明
图1是概念性说明包括在3D结构的半导体集成电路(IC)内的多个区域的图示。
图2是说明根据本发明第一实施方案的3D结构的半导体IC的图示。
图3是图2所示的第一存储器芯片的示例的详细图示。
图4是图3所示的控制电路的详细图示。
图5是图2所示的第一存储器芯片的另一个示例的详细图示。
图6是说明根据本发明第二实施方案的3D结构的半导体IC的图示。
图7是图6所示的控制芯片以及第一和第二存储器芯片的详细图示。
图8和9是说明包括在图7所示的3D结构的半导体IC内的多个存储器区域的控制的图示。
具体实施方式
在下文将参照附图更详细地描述多个实施方案。然而，本发明可以以不同的形式实施，并且不应被理解为限于本文所述的实施方案。更确切地说，这些实施方案的提供是为了使本发明全面和完整，同时向本领域技术人员完整完全地表达本发明的范围。在本发明公开的内容中，附图标记直接对应于本发明多个附图和实施方案中的类似部件。
附图不必按比例绘制，并且在一些情况下，可以放大比例以清楚地说明实施方案的特征。在说明书中采用了特定的术语。这些术语用于描述本发明，而不是用于限定概念或限制本发明的范围。
同样应注意，在说明书中，“和/或”表示在“和/或”之前和之后的一个或更多组件都包括在内。此外，“连接/联接”表示一个组件不仅直接联接到另一个组件，也表示其通过中间组件间接地联接到另一个组件。另外，只要没有在句中明确说明，单数形式可以包括复数形式。此外，在说明书中采用的“包括/包含”表示存在或增加一个或更多组件、步骤、操作和元件。
根据本发明的实施方案的半导体IC通过以如SRAM的存储器装置为例进行描述。
图2是说明根据本发明的实施方案的3D结构的半导体IC的图示。
参考图2，3D结构的半导体IC可包括垂直堆叠的第一至第四存储器芯片100至400。第一至第四存储器芯片100至400可以是同类或不同类的芯片。在此假设第一至第四存储器芯片是同类芯片以便于说明，并且仅第一存储器芯片100作为代表示例被描述。
图3是图2中第一存储器芯片100的示例的详细图示。
参考附图3，第一存储器芯片100可包括内电压产生电路110、目标内部电路120、控制电路130以及存储电路140，其中该内电压产生电路110用于响应控制信号CTRL′产生具有预定电平的内电压Vint；该目标内部电路120用于采用内电压Vint执行预定操作；该控制电路130用于在测试模式下基于由目标内部电路120产生的操作结果CTRL_FD检测目标内部电路120的操作速度，并基于检测结果产生控制信号CTRL；以及该存储电路140用于存储控制信号CTRL。
内电压产生电路110可以包括参考电压产生单元111，其产生参考电压Vref，参考电压Vref的电压电平响应于控制信号CTRL′被控制；以及内电压产生单元113，其用于产生对应于参考电压Vref的内电压Vint。
目标内部电路120可以包括多个存储器区域并可在测试模式下在控制电路130的控制下执行预定操作或在外部控制器(未示出)的控制下执行预定操作。
控制电路130可以响应于测试模式信号TM_EN控制内电压产生电路110、目标内部电路120和存储电路140的总体操作。可以响应于与测试模式相关的地址信号产生测试模式信号TM_EN。
此外，存储电路140可以包括寄存器电路或熔丝电路。
图4是图3所示的控制电路130的详细图示。
参考图4，控制电路130可包括操作速度检测单元131以及控制信号产生单元133，其中该操作速度检测单元131用于响应于测试模式信号TM_EN、时钟CLK以及由目标内部电路120产生的操作开始信号RD和操作结果信号CTRL_FD检测目标内部电路120的操作速度；该控制信号产生单元133用于响应于由操作速度检测单元131产生的操作速度检测信号A_SPD产生控制信号CTRL。例如，操作速度检测单元131可以测量从接收到操作开始信号RD的时间点到输出操作结果信号CTRL_FD的时间点的操作时间，并基于测量的操作时间检测目标内部电路120的操作速度。此外，控制信号产生单元133可将由操作速度检测单元131检测到的操作速度与预定参考速度比较，并产生对应于比较结果的控制信号CTRL。此处，在测试模式下，操作开始信号RD可以从外部控制器或控制电路130接收。
图5是图2所示的第一存储器芯片100的另一示例的详细图示。在图5中，相同或相似的附图标记指代与图3中的元件对应的元件。
参考附图5，第一存储器芯片100可包括第一和第二内电压产生电路110A和110B、第一和第二存储器区域120A和120B、控制电路130以及第一和第二存储电路140A和140B，其中该第一和第二内电压产生电路110A和110B用于产生提供给第一和第二存储器区域120A和120B的第一和第二内电压V1_Int和V2_Int，并响应于第一和第二控制信号CTRL_A′和CTRL_B′控制第一和第二内电压V1_Int和V2_Int的电压电平；该第一和第二存储器区域120A和120B用于采用第一和第二内电压V1_Int和V2_Int执行数据读取操作；该控制电路130用于基于从第一和第二存储器区域120A和120B读取的第一和第二数据读取数据CTRL_FD_A和CTRL_FD_B检测第一和第二存储器区域120A和120B的每一个的操作速度，并基于检测结果产生第一和第二控制信号CTRL_A和CTRL_B；该第一和第二存储电路140A和140B用于存储第一和第二控制信号CTRL_A和CTRL_B。
第一内电压产生电路110A可包括第一参考电压产生单元111A，其用于产生第一参考电压V1_ref，第一参考电压V1_ref的电压电平响应于第一控制信号CTRL_A′被控制；以及第一内电压产生单元113A，其用于产生对应于第一参考电压V1_ref的第一内电压V1_Int。此外，第二内电压产生电路110B可包括第二参考电压产生单元111B，其用于产生第二参考电压V2_ref，第二参考电压V2_ref的电压电平响应于第二控制信号CTRL_B′被控制；以及第二内电压产生单元113B，其用于产生对应于第二参考电压V2_ref的第二内电压V2_Int。在本实施方案中，两个内电压产生电路110A和110B被说明为包括在第一存储器芯片100内，但本发明不仅限于此。第一存储器芯片100可以包括三个或更多内电压产生电路。在这种情况下，内电压产生电路的数量可对应于存储器区域的数量。
此外，第一和第二存储器区域120A和120B可分别包括通道、存储列和内存库组(参见图1)。
在此，控制电路130以及第一和第二存储电路140A和140B的结构可与图3和4中的电路的结构相同，因此省略其描述。但是，控制电路130的操作速度检测单元131可测量操作时间，例如，从接收到操作开始信号RD，例如读取命令，的时间点到通过数据焊盘(未显示)输出第一读取数据CTRL_FD_A或第二读取数据CTRL_FD_B的时间点的数据存取时间(称为tAA)，并基于测量的操作时间检测存储器区域的操作速度。
下文描述依照本发明第一实施方案的半导体IC的操作。
当测试模式信号TM_EN被激活并进入测试模式时，第一和第二存储器区域120A和120B可响应于读取命令RD(参见图4)采用第一和第二内电压V1_Int和V2_Int执行数据读取操作，并产生对应于数据读取操作的第一和第二读取数据CTRL_FD_A和CTRL_FD_B。
控制电路130可基于第一和第二读取数据CTRL_FD_A和CTRL_FD_B检测第一和第二存储器区域120A和120B的操作速度。例如，控制电路130可以测量从接收到读取命令RD的时间点到通过数据焊盘(未显示)输出第一和第二读取数据CTRL_FD_A和CTRL_FD_B的时间点的操作时间tAA，并基于测量的操作时间检测第一和第二存储器区域120A和120B的操作速度。
此外，控制电路130可基于检测到的操作速度产生第一和第二控制信号CTRL_A和CTRL_B。例如，如果第一存储器区域120A的检测到的操作速度比预定参考速度慢，则控制电路130可以产生对应于高速操作的第一控制信号CTRL_A；如果第二储器区域120B的检测到的操作速度比预定参考速度快，则控制电路130可以产生对应于低速操作的第二控制信号CTRL_B。
第一内电压产生电路110A可产生对应于控制信号CTRL_A′的第一内电压V1_Int并提供第一内电压V1_Int给第一存储器区域120A。更具体地，第一参考电压产生单元111A响应于第一控制信号CTRL_A′控制第一参考电压V1_ref。第一内电压产生单元113A可产生对应于第一参考电压V1_ref的第一内电压V1_Int，并将第一内电压V1_Int提供给第一存储器区域120A。例如，如果第一参考电压产生单元111A响应于第一控制信号CTRL_A′控制第一参考电压V1_ref，从而第一参考电压V1_ref具有高于之前电压电平的电压电平，第一内电压产生单元113A依照具有更高电压电平的第一参考电压V1_ref产生第一内电压V1_Int，其电压电平高于之前的电压电平。
此外，第二内电压产生电路110B可响应于控制信号CTRL_B′产生第二内电压V2_Int并提供第二内电压V2_Int给第二存储器区域120B。更具体地，第二参考电压产生单元111B响应于第二控制信号CTRL_B′控制第二参考电压V2_ref。第二内电压产生单元113B可产生对应于第二参考电压V2_ref的第二内电压V2_Int，并提供第二内电压V2_Int给第二存储器区域120B。例如，如果第二参考电压产生单元111B响应于第二控制信号CTRL_B′控制第二参考电压V2_ref，从而第二参考电压V2_ref具有的电压电平低于之前的电压电平，第二内电压产生单元113B根据具有更低电压电平的第二参考电压V2_ref产生第二内电压V2_Int，其具有的电压电平低于之前的电压电平。
第一和第二存储器区域120A和120B可响应于读取命令RD，采用第一和第二内电压V1_Int和V2_Int执行数据读取操作，并为控制电路130提供对应于数据读取操作的第一和第二读取数据CTRL_FD_A和CTRL_FD_B。
响应于上述操作，控制电路130可基于第一和第二读取数据CTRL_FD_A和CTRL_FD_B检测第一和第二存储器区域120A和120B的操作速度，并产生对应于检测结果的第一和第二控制信号CTRL_A和CTRL_B。
通过在控制电路130的控制下重复执行一系列处理，第一和第二存储器区域120A和120B的操作速度相对于彼此被同步。
同时，当检测到第一和第二存储电路140A和140B的优化操作速度时，第一和第二存储电路140A和140B可在第一和第二存储电路140A和140B中存储对应于优化操作速度的关于第一和第二控制信号CTRL_A和CTRL_B的信息。
图6是说明根据本发明另一实施方案的3D结构的半导体IC的图示。
根据本发明第二实施方案的3D结构的半导体IC不同于包括在另外芯片内的第一实施方案的3D结构的半导体IC。
参考图6，3D结构的半导体IC可包括一个控制芯片500以及第一至第四存储器芯片600至900，并具有第一至第四存储器芯片600至900垂直堆叠在控制芯片500上的结构。但芯片500至900的堆叠不限于图6中的方式，其可根据设计者的需要改变。
图7是图6所示的控制芯片500以及第一和第二存储器芯片600和700的详细图示。应注意，为了便于描述，图7中仅说明了第一至第四存储器芯片600至900中的第一和第二存储器芯片600和700。
参考图7，第一存储器芯片600可包括第一和第二内电压产生电路610A和610B，其用于产生将被提供给第一和第二存储器区域620A和620B的第一和第二内电压V1_Int和V2_Int，并响应于第一和第二控制信号CTRL_A′和CTRL_B′控制第一和第二内电压V1_Int和V2_Int的电压电平；以及第一和第二存储器区域620A和620B，其用于采用第一和第二内电压V1_Int和V2_Int执行数据读取操作。
第二存储器芯片700可包括第一和第二内电压产生电路710A和710B，其用于产生将被提供给第一和第二存储器区域720A和720B的第一和第二内电压V1_Int和V2_Int，并响应于第一和第二控制信号CTRL_A′和CTRL_B′控制第一和第二内电压V1_Int和V2_Int的电压电平；以及第一和第二存储器区域720A和720B，其用于采用第一和第二内电压V1_Int和V2_Int执行数据读取操作。
控制芯片500可包括控制电路510，其用于基于由第一和第二半导体芯片600和700产生的多个第一和第二读取数据CTRL_FD_A和CTRL_FD_B检测第一和第二存储器区域(620A，620B)和(720A，720B)的操作速度，并基于检测结果产生第一和第二控制信号CTRL_A′和CTRL_B′。
控制芯片500的控制电路510与本发明第一实施方案的控制电路130相同，第一存储器芯片600的第一和第二内电压产生电路610A和610B、第一和第二存储器区域620A和620B以及第一和第二存储电路640A和640B与本发明第一实施方案的第一和第二内电压产生电路(110A，110B)、第一和第二存储器区域(120A，120B)以及第一和第二存储电路(140A，140B)相同，并且第二存储器芯片700的第一和第二内电压产生电路710A和710B、第一和第二存储器区域720A和720B以及第一和第二存储电路740A和740B与本发明第一实施方案的第一和第二内电压产生电路(110A，110B)、第一和第二存储器区域(120A，120B)以及第一和第二存储电路(140A，140B)相同。因此，为了简洁，省略相同元件的构造和操作的描述。在本发明的第二实施方案中，可对每个存储器芯片执行同步，即存储器区域的操作速度，例如在第一实施方案中水平方向(参见图8)的内存库BK，并且可对存储器区域的操作速度执行同步，例如在垂直方向(参见图9)的内存库BK。
根据本发明实施方案，存储器区域的操作速度可在彼此之间同步，并且存储器区域可被同步到期望的操作速度。
根据本发明的实施方案，考虑实际路径检测操作速度，但本发明不限于此。例如，可以考虑由实际路径模拟的复制路径来检测操作速度。
如上文描述，通过控制提供给每个存储器区域的内电压，可以在不考虑进程、电压和温度(PVT)特性的情况下同步存储器区域彼此之间的存储器区域的操作速度。相应地，一个优势在于半导体IC的性能可得以改善。
虽然实施方案的公开是为示例的目的，但是，对本领域技术人员显而易见的是，在不背离本发明权利要求所限定的本发明的精神和范围的情况下，可对本发明做出多种改变和修改。

Claims (8)

1.一种半导体芯片，其包括：
内电压产生电路，其适于产生具有预定电平的内电压；
目标内部电路，其适于采用所述内电压执行预定操作；以及
控制电路，其适于基于由所述目标内部电路产生的操作结果信号检测所述目标内部电路的操作速度，并基于所检测到的操作速度产生控制信号；
其中用于所述目标内部电路的内电压的电压电平基于所述控制信号进行控制。
2.如权利要求1所述的半导体芯片，其中所述控制电路包括：
操作速度检测单元，其适于在测试模式下基于所述目标内部电路的操作开始信号和所述操作结果信号检测所述操作速度，并产生对应于所检测到的操作速度的操作速度检测信号；以及
控制信号产生单元，其适于在所述测试模式下基于所述操作速度检测信号产生所述控制信号。
3.如权利要求2所述的半导体芯片，其中所述操作开始信号在所述测试模式下从外部接收，或者所述操作开始信号由所述控制电路产生。
4.如权利要求1所述的半导体芯片，进一步包括适于存储所述控制信号的存储电路。
5.如权利要求4所述的半导体芯片，其中所述存储电路包括寄存器电路或熔丝电路。
6.如权利要求1所述的半导体芯片，其中所述内电压产生电路包括：
参考电压产生单元，其适于产生参考电压，所述参考电压具有基于所述控制信号进行控制的电压电平；以及
内电压产生单元，其适于产生对应于所述参考电压的所述内电压。
7.一种半导体芯片，其包括：
多个内电压产生电路，其适于产生多个内电压并基于多个控制信号分别控制所述内电压的电压电平；
多个存储器区域，其适于采用各自的所述内电压执行数据读取操作；以及
控制电路，其适于基于从所述存储器区域读取的多个数据检测各自的所述存储器区域的操作速度，并基于各自的检测到的操作速度产生所述控制信号。
8.一种具有多个堆叠的半导体芯片的半导体集成电路，其包括：
第一半导体芯片，包括多个第一内电压产生电路和多个第一存储器区域，所述多个第一内电压产生电路适于产生分别提供给各自的第一存储器区域的多个第一内电压，并基于多个第一控制信号控制所述第一内电压的电压电平，并且所述多个第一存储器区域适于采用所述第一内电压执行数据读取操作；
第二半导体芯片，包括多个第二内电压产生电路和多个第二存储器区域，所述多个第二内电压产生电路适于产生分别提供给各自的第二存储器区域的多个第二内电压，并基于多个第二控制信号控制所述第二内电压的电压电平，并且所述多个第二存储器区域适于采用所述第二内电压执行数据读取操作；以及
第三半导体芯片，其包括控制电路，所述控制电路适于基于从所述第一半导体芯片读取的多个第一数据和从所述第二半导体芯片读取的多个第二数据检测各自的所述第一存储器区域和所述第二存储器区域的操作速度，并基于各自的检测到的操作速度产生所述第一控制信号和所述第二控制信号。
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