CN102623068B - 半导体集成电路及其控制方法 - Google Patents
半导体集成电路及其控制方法 Download PDFInfo
- Publication number
- CN102623068B CN102623068B CN201110265437.4A CN201110265437A CN102623068B CN 102623068 B CN102623068 B CN 102623068B CN 201110265437 A CN201110265437 A CN 201110265437A CN 102623068 B CN102623068 B CN 102623068B
- Authority
- CN
- China
- Prior art keywords
- signal
- row
- storage
- chip
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title abstract description 12
- 230000008439 repair process Effects 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims description 130
- 230000004913 activation Effects 0.000 claims description 19
- 230000014759 maintenance of location Effects 0.000 claims description 8
- 230000033228 biological regulation Effects 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 230000000052 comparative effect Effects 0.000 claims 1
- 102100026115 S-adenosylmethionine synthase isoform type-1 Human genes 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 101001132674 Homo sapiens Retina and anterior neural fold homeobox protein 2 Proteins 0.000 description 9
- 102100033908 Retina and anterior neural fold homeobox protein 2 Human genes 0.000 description 9
- MVSBXGNECVFSOD-AWEZNQCLSA-N (2r)-2-[3-(4-azido-3-iodophenyl)propanoylamino]-3-(pyridin-2-yldisulfanyl)propanoic acid Chemical compound C([C@@H](C(=O)O)NC(=O)CCC=1C=C(I)C(N=[N+]=[N-])=CC=1)SSC1=CC=CC=N1 MVSBXGNECVFSOD-AWEZNQCLSA-N 0.000 description 6
- 101150015939 Parva gene Proteins 0.000 description 6
- 230000001235 sensitizing effect Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 101710186159 S-adenosylmethionine synthase 4 Proteins 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 101710186153 S-adenosylmethionine synthase 2 Proteins 0.000 description 1
- 101710186160 S-adenosylmethionine synthase 3 Proteins 0.000 description 1
- 101710186156 S-adenosylmethionine synthase 5 Proteins 0.000 description 1
- 102100035947 S-adenosylmethionine synthase isoform type-2 Human genes 0.000 description 1
- 101710167557 S-adenosylmethionine synthase isoform type-2 Proteins 0.000 description 1
- 210000001367 artery Anatomy 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
- G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体集成电路及其控制方法。该半导体集成电路包括第一芯片和与第一芯片层叠在一起的第二芯片。第一存储区形成在第二芯片上，而用于修复第一存储区的失效的第二存储区形成在第一芯片上。
Description
相关申请的交叉引用
本申请要求2011年1月28日向韩国知识产权局提交的韩国专利申请No.10-2011-0009076的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的各个实施例涉及半导体集成电路和相关方法。更具体而言，一些实施例涉及一种半导体集成电路及其控制方法。
背景技术
半导体集成电路经常使用包括两个或更多个芯片的多芯片封装，以提高半导体集成电路的集成度。
如图1所示，典型的半导体集成电路1借助于一个或更多个穿通硅通孔(TSV)而具有主芯片(下文，称之为主芯片)和从芯片(下文称之为从芯片)的层叠结构。
主芯片包括外围区、用于信号传输的TSV区A、以及用于物理支撑和供电的TSV区B。主芯片没有存储区。
从芯片包括外围区、用于信号传输的TSV区A’、用于物理支撑和供电的TSV区B’、以及存储区。从芯片的存储区可以使用例如动态随机存取存储器(DRAM)，并且从芯片的存储区可以被划分成8个存储体(bank)BK0至BK7。
从芯片的每个存储体包括用于修复操作的冗余单元，所述冗余单元用来替换失效的正常单元。
另外，与修复操作相关的熔丝组、控制逻辑电路和其它电路位于存储体之间、存储体与外围区之间、存储体与TSV区之间等。
如图2所示，主芯片包括用于产生行激活信号RACT的电路，其中所述电路可以包括多个与非门ND1和ND2、多个晶体管M1和M2以及多个反相器IV1至IV4。
必须提供与存储体的数量相对应的行激活信号RACT。因此，图2所示的电路的数量被提供为与存储体的数量相对应。
图2所示的电路响应于激活脉冲ACTP、片(slice)地址信号SLICE、行激活信号RACT和预充电脉冲PREP来产生行激活信号RACT。
如图3所示，从芯片包括用于驱动字线的字线驱动电路10，其中字线驱动电路10包括多个熔丝块11、确定单元13、驱动器块(RMWL DRV)14、驱动器块(BAX DRV)16、驱动器块(FX DRV)18、垫(mat)选择单元15和译码器17。
熔丝块11将行地址信号RA与修复地址信号进行比较以产生信号HITB<0:N>。
修复地址信号是通过选择性地切断熔丝块的熔丝来储存的。
确定单元13将行激活信号RACT与信号HITB<0:N>进行组合，以产生各个信号XHITB<0:M>、NXEB和RAX2<0:1>。
信号XHITB<0:M>用来规定冗余主字线RMWL<0:M>的激活。信号NXEB用来防止修复地址信号的激活，即熔丝数据所规定的正常字线的激活。信号RAX2<0:1>是用于指定子字线的地址信号，并且与主字线和子字线以1∶4的比例被编码的例子相对应。
垫选择单元15产生使能信号EN，所述使能信号EN用于响应于信号XHITB<0:M>和NXEB来防止正常字线的激活，并选择与单元垫20的冗余单元阵列相对应的子字线。
译码器17对行地址信号RA进行译码并产生地址信号LAX。
驱动器块14驱动与信号XHITB<0:M>相对应的冗余主字线RMWL<0:M>。
驱动器块16驱动地址信号RAX2<0:1>以产生地址信号BAX。
驱动块18驱动地址信号BAX以产生子字线驱动信号FX。
如图4所示，确定单元13包括逻辑电路13-1至13-3。
逻辑电路13-1将熔丝块11的输出信号HITB<0:N>与行激活信号RACT组合，以产生信号XHITB<0:M>。
图4仅示出了逻辑电路13-1产生信号XHITB<0>的配置，而提供(M+1)个逻辑电路13-1以便产生信号XHITB<0:M>。
逻辑电路13-2将熔丝块11的输出信号HITB<0:N>之中的具有偶数序列的信号与具有奇数序列的信号进行组合，以产生信号HITSUM_EVEN和HITSUM_ODD。
逻辑电路13-3将信号HITSUM_EVEN、HITSUM_ODD和RACT进行组合，以产生地址信号RAX2<0:1>和信号NXEB。
由于在典型的半导体集成电路1中从芯片包括存储区而主芯片不包括存储区，所以主芯片和从芯片的芯片尺寸互不相同。
因此，为了易于使主芯片与从芯片经由TSV彼此连接，需要增大主芯片的芯片尺寸。
如上所示，在典型的半导体集成电路中，低效率地增加主芯片的芯片尺寸会导致有效管芯的减少。
另外，典型的半导体集成电路的从芯片具有正常单元和冗余单元，且依靠自身执行修复操作，即，用于确定是否对要访问的存储器单元进行修复的相关操作。
因此，由于需要额外的时间来执行用于将熔丝数据和用于修复操作的外部地址信号进行比较的操作，因此可能增加异步参数。
发明内容
因此，需要一种可以克服上述问题或不足中的一个或更多个的改进的半导体集成电路及其控制方法。尤其需要一种能够有效地利用层叠芯片的面积的改进的半导体集成电路及其控制方法。
在以下的描述中，某些方面和实施例将变得清楚。应当理解的是，这些方面和实施例仅仅是示例性的，且从其广义上，可以在不具备这些方面和实施例的一个或更多个特征的情况下来实施本发明。
在本发明的一个示例性方面中，一种半导体集成电路可以包括：第一芯片；和与第一芯片层叠在一起的第二芯片，其中，第一存储区形成在第二芯片中，而用于修复第一存储区的失效的第二存储区形成在第一芯片中。
在本发明的另一个示例性方面中，一种半导体集成电路可以包括：包括第一存储区的从芯片；以及包括第二存储区的主芯片，所述主芯片被配置为确定第一存储区中是否已经发生失效，且根据确定结果用第二存储区的存储器单元替换第一存储区的失效存储器单元。
在又一个示例性方面中，从芯片可以被配置为响应于修复标志信号来防止第一存储区的失效存储器单元的激活。
在另一个示例性方面中，主芯片可以被配置为防止第一存储区在刷新操作中的激活。
在另一个示例性方面中，第一存储区可以包括与第二存储区的存储器不同的存储器。
在另一个示例性方面中，第二存储区可以包括静态随机存取存储器(SRAM)。
在本发明的另一个示例性方面中，一种半导体集成电路可以包括：包括第一存储区的从芯片，所述第一存储区具有正常单元，从芯片被配置为激活正常单元之中的与行地址信号相对应的正常单元；以及包括第二存储区的主芯片，所述第二存储区具有替换正常单元的冗余单元，主芯片被配置为激活冗余单元之中的与行地址信号和修复地址信号的比较结果相对应的冗余单元。
本发明的一些示例性方面可以提供一种用于控制包括具有第一存储区的从芯片和具有第二存储区的主芯片的半导体集成电路的方法。所述方法可以包括以下步骤：主芯片确定是否修复外部地址信号；主芯片将通过确定是否修复外部地址信号而获得的确定结果告知从芯片，且响应于确定结果来激活第二存储区的存储器单元；以及从芯片响应于确定结果来防止第一存储区的存储器单元的激活。
本发明的其它的目的和优点一部分将在以下的描述中阐述，一部分将从描述中显然地得出，或者可以通过实践本发明来习得。借助于所附权利要求所特别指出的要素和组合可以了解和达成本发明的目的和优点。
要理解的是，前面的概述和之后的详述仅仅是是示例性的和说明性的，而并非是对权利要求所限定的本发明的限制。
附图说明
合并在本说明书中并且构成本发明的一部分的附图图示了根据本发明的多个实施例，附图与说明书一起用来解释本发明的构思。
图1是典型的半导体集成电路的布局图；
图2是图1所示的主芯片的行激活信号发生电路的电路图；
图3是图1所示的从芯片的字线驱动电路的框图；
图4是图3所示的确定单元的电路图；
图5是根据一个示例性实施例的半导体集成电路的立体图；
图6是根据一个示例性实施例的半导体集成电路的布局图；
图7是根据另一个示例性实施例的半导体集成电路的布局图；
图8是根据一个示例性实施例的主芯片和从芯片的框图；
图9是图8所示的冗余块的框图；
图10是图9所示的确定单元的电路图；
图11是图8所示的脉冲发生单元的电路图；
图12是图8所示的行激活信号发生单元的电路图；
图13是说明图8所示的存储列切换单元的操作的框图；以及
图14至17是说明根据存储列方案来配置示例性实施例的冗余单元的例子的图示。
具体实施方式
现在将详细参考根据本发明的示例性实施例以及附图中所图示的实例。只要有可能，在附图中将使用相同的附图标记表示相同或相似的部件
本发明的各个实施例提供一种半导体集成电路，所述半导体集成电路具有利用穿通硅通孔(TSV)来层叠主芯片(下文，称之为主芯片)和一个或更多个从芯片(下文，称之为从芯片)的结构。
主芯片被配置为经由TSV向从芯片提供外部信号、功率等，并且针对从芯片执行信号传输/接收。
图5示出了半导体集成电路100，半导体集成电路100具有利用TSV来层叠主芯片以及从芯片0和1的结构。
根据一个示例性实施例，从芯片0和1可以分别包括使用动态随机存取存储器(DRAM)的存储区，主芯片包括使用静态随机存取存储器(SRAM)的存储区。
从芯片0和1中的每个DRAM仅包括正常单元，主芯片中的每个SRAM包括用于修复正常单元的冗余单元。
当从层叠结构观察时，主芯片的存储区被形成在与从芯片的存储区相对应(即，相向)的位置。
如上所述在主芯片中形成存储区，以允许主芯片和从芯片的芯片尺寸基本上彼此相等。
如图6所示，在一个示例性实施例中，从芯片0和1可以具有相同的配置。
从芯片0可以包括外围区、用于信号传输的TSV区A’、用于物理支撑和供电的TSV区B’以及存储区。
从芯片0的存储区可以分别划分成使用DRAM的存储体BK0至BK7。
相比于图1所示的典型的半导体集成电路1，从芯片0可以包括仅具有正常单元的存储体BK0至BK7。不形成与修复操作相关的熔丝组、控制逻辑电路等。虽然未示出，但存储体BK0至BK7包括正常主字线和正常子字线。
同时，主芯片可以包括外围区、用于信号传输的TSV区A、用于物理支撑和供电的TSV区B以及存储区。
冗余区可以包括冗余块，冗余块具有与修复操作相关的熔丝组、控制逻辑电路等。主芯片的存储区可以分别划分成使用SRAM的存储体BK0 SRAM至BK7 SRAM。
虽然未示出，但存储体BK0 SRAM至BK7 SRAM包括冗余主字线和冗余子字线。
如图7所示，在一个示例性实施例中，可以提供其中主芯片的存储区被划分成存储列(rank)RK0 SRAM至RK7S RAM的半导体集成电路101，以便支持存储列方案(rankscheme)。
存储列方案分为8存储列、4存储列、2存储列和1存储列。
详细地，将所有从芯片的存储体识别成8个的存储列方案称为8存储列，将所有从芯片的存储体识别成4个的存储列方案称为4存储列，将所有从芯片的存储体识别成2个的存储列方案称为2存储列，将所有从芯片的存储体识别成同一个存储列的存储列方案称为1存储列。
图8图示与主芯片和从芯片0的字线的驱动相关的电路。
如图8所示，主芯片与从芯片0经由多个TSV彼此连接。
如图8所示，主芯片可以包括地址信号切换单元110、传输单元(TX)120、冗余块150、存储区160和存储列切换单元170。
地址信号切换单元110被配置为响应于激活信号ACT和刷新信号REF来输出外部地址信号ADD_EXT或计数地址信号ADD_CNT作为行地址信号RA。
激活信号ACT根据激活命令而产生，而与存储体/存储列无关。
刷新信号REF根据刷新命令而产生，而与存储体/存储列无关。
产生计数地址信号ADD_CNT用于半导体集成电路100的刷新计数器(未示出)中的刷新操作。
当输入激活信号ACT时，地址信号切换单元110输出外部地址信号ADD_EXT作为行地址信号RA。
当输入刷新信号REF时，地址信号切换单元110输出计数地址信号ADD_CNT作为行地址信号RA。
传输单元120被配置为将行地址信号RA、激活脉冲ACTP、预充电脉冲PREP、片地址信号SLICE和修复标志HITSUMB传送至从芯片0。
片地址信号SLICE用于将多个从芯片相互区分开。在一个示例性实施例中，基于图5，片地址信号SLICE用于区分芯片0与从芯片1。
激活脉冲ACTP是根据存储体而提供的，以指定相应的存储体的激活。
存储区160可以使用SRAM，并且可以划分成如图6所示的存储体BK0 SRAM至BK7SRAM，或者如图7所示的存储列RK0 SRAM至RK7 SRAM。
由于存储区160使用SRAM，因此不需要刷新操作。
存储列切换单元170被配置为根据存储列方案(例如，8存储列、4存储列、2存储列和1存储列)来产生用于允许冗余块150选择冗余主字线的信号。
存储列切换单元170被配置为根据存储列信号RK2和RK4所规定的存储列方案来对存储列行激活信号RK_RACT进行译码，并且产生译码信号RK_RACT_DEC。
列切换单元170可以被制备成根据设置的分配方案来执行译码操作的译码器形式，这将参照图13进行描述。
冗余块150被配置为响应于行地址信号RA、存储列刷新信号REF_RK和译码信号RK_RACT_DEC来激活冗余主字线RMWL<0:M>和子字线FX，且产生修复标志HITSUMB。
修复标志HITSUMB是用于告知从芯片行地址信号RA与修复地址信号相一致并且执行修复操作的信号。
如图8所示，从芯片0可以包括接收单元(RX)210、字线驱动单元220、行激活信号发生单元240和脉冲发生单元260。
接收单元210被配置为接收从主芯片传送来的行地址信号RA、激活脉冲ACTP、预充电脉冲PREP、片地址信号SLICE和修复标志HITSUMB。
字线驱动单元220被配置为将存储区BK0至BK7(参见图6)的正常主字线之中的与行地址信号RA和行激活信号RACT<0:7>相对应的正常主字线激活。
脉冲发生单元260被配置为响应于修复标志HITSUMB而产生修复标志脉冲HITSUMP。
行激活信号发生单元240被配置为响应于激活脉冲ACTP、预充电脉冲PREP、片地址信号SLICE和修复标志脉冲HITSUMP来产生行激活信号RACT<0:7>。
如图9所示，冗余块150可以包括多个熔丝块151、确定单元153、第一预驱动器块(RMWL DRV)154、第二驱动器块(BAX DRV)155、第三驱动器块156(FX DRV)和译码器157。
多个熔丝块151被配置为分别将行地址信号RA与储存在其内的修复地址信号进行比较，并产生比较信号HITB<0:N>。
修复地址信号是通过选择性地切断熔丝块的熔丝来储存的。
确定单元153被配置为响应于比较信号HITB<0:N>、译码信号RK_RACT_DEC和存储列刷新信号REF_RK而产生修复确定信号XHITB<0:M>和地址信号RAX2<0:1>。
修复确定信号XHITB<0:M>用于规定冗余主字线RMWL<0:M>之中要被激活的冗余主字线。地址信号RAX2<0:1>用于选择子字线，且与主字线和子字线以1∶8的比率被编码的实例相对应。
译码器157被配置为对行地址信号RA进行译码并产生地址信号LAX。
地址信号LAX用于以冗余主字线来替换与失效字线相邻的字线。
在有一个字线失效且冗余主字线只替换所述失效字线的情况下，不需要地址信号LAX，因而也不需要译码器157。
第一驱动器块154被配置为驱动与修复确定信号XHITB<0:M>相对应的冗余主字线RMWL<0:M>。
第二驱动器块155被配置为驱动地址信号RAX2<0:1>、或地址信号RAX2<0:1>以及LAX，且产生地址信号BAX。
第三驱动器块156被配置为驱动地址信号BAX并产生子字线驱动信号FX。
存储区160包括冗余单元阵列RK0_BK0、RK1_BK0、...。存储区160与根据存储体和存储列来分配冗余单元阵列的实例相对应。
如图10所示，确定单元153包括逻辑电路153-1至153-3。
逻辑电路153-1被配置为将熔丝块151的输出信号HITB<0:N>、译码信号RK_RACT_DEC和存储列刷新信号REF_RK进行组合，并产生修复确定信号XHITB<0:M>。
图10仅图示了逻辑电路153-1产生信号XHITB<0>的配置。提供M+1个逻辑电路153-1以便产生修复确定信号XHITB<0:M>。
当输出信号HITB<0:N>中的任何一个被激活且译码信号RK_RACT_DEC也被激活时，逻辑电路153-1将信号XHITB<0>激活。
当存储列刷新信号REF_RK被激活时，逻辑电路153-1将信号XHITB<0>去激活，而与其它输入信号的激活无关。
逻辑电路153-2被配置为将熔丝块151的输出信号HITB<0:N>之中的为偶数序列的信号与奇数序列的信号进行组合，并产生信号HITSUM_EVEN和HITSUM_ODD。
当信号HITSUM_EVEN和HITSUM_ODD中的任何一个被激活且译码信号RK_RACT_DEC也被激活时，逻辑电路153-2将修复标志HITSUMB激活。
逻辑电路153-3将信号HITSUM_EVEN、HITSUM_ODD和RK_RACT_DEC进行组合以产生地址信号RAX2<0:1>。
如图11所示，脉冲发生单元260可以包括多个反相器IV11和IV12、延迟器DLY和与非门ND11。
脉冲发生单元260被配置为检测修复标志HITSUMB的激活时刻(下降沿)，并且产生具有与延迟器DLY的延迟时间相对应的宽度的修复标志脉冲HITSUMP。
如图12所示，行激活信号发生单元240可以包括多个与非门ND21至ND24、多个晶体管M21和M22以及多个反相器IV21至IV23。
图12仅示出行激活信号发生单元240产生行激活信号RACT<0>的配置。提供8个如图12所示的电路以便产生行激活信号RACT<0:7>。
行激活信号发生单元240被配置为响应于被激活的激活脉冲ACTP和片地址信号SLICE来激活行激活信号RACT<0>。
在行激活信号RACT<0>已被激活的状态下，行激活信号发生单元240在预充电脉冲PREP产生时将行激活信号RACT<0>去激活。
在行激活信号RACT<0>已被激活的状态下，行激活信号发生单元240在修复标志脉冲HITSUMP产生时将行激活信号RACT<0>去激活。
图13图示了一种将存储列行激活信号RK<0:7>_RACT<0>分配给主芯片的存储区160的单元垫(mat)以便支持所有的存储列方案(8存储列、4存储列、2存储列和1存储列)的方法。
存储列行激活信号RK<0:7>_RACT<0>支持8存储列，并且指示存储列行激活信号与存储体0相关。
存储列信号RK2/RK4用于规定存储列方案。如图13所示，存储列信号RK2/RK4的逻辑电平被组合，从而可以规定8存储列、4存储列、2存储列和1存储列。
可以通过利用熔丝组、测试模式等而改变存储列信号RK2/RK4的逻辑电平来设置存储列方案。
根据存储列方案(8存储列、4存储列、2存储列和1存储列)将存储列行激活信号RK<0:7>_RACT<0>分配给单元垫(SRAM MAT 0 to SRAM MAT 7)。
此时，建立了用于根据存储列方案(8存储列、4存储列、2存储列和1存储列)来分配存储列行激活信号RK<0:7>_RACT<0>的规则。
根据此规则，‘0000’被指定给SRAM MAT 0，‘1000’被指定给SRAM MAT 1，‘2100’被指定给SRAM MAT 2，‘3100’被指定给SRAM MAT 3，‘4210’被指定给SRAM MAT 4，‘5210’被指定给SRAM MAT 5，‘6310’被指定给SRAM MAT 6，且‘7310’被指定给SRAM MAT 7。
例如，在8存储列的情况下，RK<6>_RACT<0>被分配给具有指定的‘6310’的SRAMMAT6；在4存储列的情况下，RK<3>_RACT<0>被分配给具有指定的‘6310’的SRAMMAT 6；在2存储列的情况下，RK<1>_RACT<0>被分配给具有指定的‘6310’的SRAMMAT 6；在1存储列的情况下，RK<0>_RACT<0>被分配给具有指定的‘6310’的SRAMMAT 6。
因此，存储列切换单元170响应于存储列信号RK2/RK4而向单元垫(SRAM MAT 0至SRAM MAT 7)提供存储列行激活信号RK<0:7>_RACT<0>。
例如，当存储列信号RK2/RK4规定8存储列且存储列行激活信号RK<7>_RACT<0>已被激活时，存储列切换单元170向SRAM MAT 7提供存储列行激活信号RK<7>_RACT<0>。
当存储列信号RK2/RK4规定4存储列且存储列行激活信号RK<3>_RACT<0>已被激活时，存储列切换单元170向单元垫SRAM MAT 6和SRAM MAT 7提供存储列行激活信号RK<3>_RACT<0>。
当存储列信号RK2/RK4规定2存储列且存储列行激活信号RK<1>_RACT<0>已被激活时，存储列切换单元170向单元垫SRAM MAT 4至SRAM MAT 7提供存储列行激活信号RK<1>_RACT<0>。
当存储列信号RK2/RK4规定1存储列且存储列行激活信号RK<0>_RACT<0>已被激活时，存储列切换单元170向所有的单元垫SRAM MAT 0至SRAM MAT 7提供存储列行激活信号RK<0>_RACT<0>。
可以采用译码器的形式来提供存储列切换单元170，所述译码器根据如参照图13所述的存储列行激活信号的分配方案来执行译码操作。
图14至17图示了根据参照图13所述的存储列行激活信号RK<0:7>_RACT<0:7的分配方案来配置存储区160的冗余单元的一个实例。
在一个实施例中，存储区160被划分成存储体，且每个存储体被划分成存储列。
在8存储列和8存储体的情况下，如图14所示，存储列行激活信号RK<0:7>_RACT<0:7>被分配给单元垫。也就是说，8位存储列行激活信号RK<0:7>_RACT<0:7>分别被分配给单元垫。
在4存储列和8存储体的情况下，如图15所示，存储列行激活信号RK<0:3>_RACT<0:7>被分配给单元垫。也就是说，四组存储列行激活信号RK<0:3>_RACT<0:7>分别被分配给单元垫。因此，在4存储列的情况下分配了数量为8存储列的情况的两倍的冗余主字线。
在2存储列和8存储体的情况下，如图16所示，存储列行激活信号RK<0:1>_RACT<0:7>被分配给单元垫。也就是说，两组存储列行激活信号RK<0:1>_RACT<0:7>分别被分配给单元垫。因此，在2存储列的情况下分配了数量为4存储列的情况的两倍的冗余主字线。
在1存储列和8存储体的情况下，如图17所示，存储列行激活信号RK<0>_RACT<0:7>被分配给单元垫。也就是说，一组8位的存储列行激活信号RK<0>_RACT<0:7>分别被分配给单元垫。因此，在1存储列的情况下分配了数量为2存储列的情况的两倍的冗余主字线。
根据一个示例性实施例，在主芯片中形成包括与修复操作相关的熔丝组、控制逻辑电路等的冗余区，以及包括冗余单元在内的存储区，从而可以解决主芯片与从芯片之间的电路面积不平衡的问题。因此，可以通过同时地增加主芯片和从芯片的电路面积效率来增加有效管芯。
另外，使用SRAM用于主芯片的存储区，从而不需要刷新操作且可以最少化用于冗余操作的操作时间。因此，减少了异步参数，从而可以提高半导体集成电路的操作速度。
虽然已经描述了某些实施例，但是本领域技术人员将会理解的是，描述的实施例仅是示例性的。因此，本文描述的半导体集成电路及其控制方法不应当基于所描述的实施例来限定。确切地说，本文描述的半导体集成电路及其控制方法应当仅根据所附权利要求并结合上述说明书和附图来限定。
Claims (8)
1.一种半导体集成电路，包括：
从芯片，所述从芯片被划分成多个存储体，并且被配置为激活所述多个存储体的正常单元之中的与行地址信号相对应的正常单元；以及
主芯片，所述主芯片被划分成具有替换所述正常单元的冗余单元的存储列，并且被配置为激活所述冗余单元之中的与所述行地址信号和修复地址信号的比较结果相对应的冗余单元，
其中，所述主芯片被配置为向所述从芯片提供修复标志信号，所述修复标志信号规定所述行地址信号与所述修复地址信号相一致，
其中，所述主芯片包括：
地址信号切换单元，所述地址信号切换单元被配置为响应于激活信号和刷新信号来输出外部地址信号或计数地址信号之一作为所述行地址信号；
冗余块，所述冗余块被配置为响应于所述行地址信号、存储列刷新信号和译码信号来选择性地驱动所述存储列的冗余主字线，并生成所述修复标志信号；以及
存储列切换单元，所述存储列切换单元被配置为通过根据用于划分存储列的存储列方案将存储列行地址信号译码来产生译码信号，
其中，所述存储列方案由存储列信号来规定。
2.如权利要求1所述的半导体集成电路，其中，所述从芯片被配置为响应于所述修复标志信号来防止与所述行地址信号相对应的正常单元的激活。
3.如权利要求1所述的半导体集成电路，其中，所述主芯片被配置为防止所述存储列在刷新操作中的激活。
4.如权利要求1所述的半导体集成电路，其中，所述多个存储体包括DRAM，以及所述存储列包括SRAM。
5.如权利要求1所述的半导体集成电路，还包括：
连接在所述主芯片与所述从芯片之间的穿通硅通孔。
6.如权利要求1所述的半导体集成电路，其中，所述冗余块包括：
多个熔丝块，所述多个熔丝块被配置为将所述行地址信号与储存在其内的所述修复地址信号进行比较并产生比较信号；
确定单元，所述确定单元被配置为响应于所述比较信号和所述存储列刷新信号来产生修复确定信号；以及
驱动器块，所述驱动器块被配置为驱动所述冗余主字线之中的与所述存储列刷新信号相对应的冗余主字线。
7.如权利要求6所述的半导体集成电路，其中，所述确定单元被配置为当所述存储列刷新信号被激活时将所述修复确定信号去激活。
8.如权利要求1所述的半导体集成电路，其中，所述存储列方案包括8存储列、4存储列、2存储列和1存储列。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110009076A KR101180408B1 (ko) | 2011-01-28 | 2011-01-28 | 반도체 집적회로 및 그 제어 방법 |
| KR10-2011-0009076 | 2011-01-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102623068A CN102623068A (zh) | 2012-08-01 |
| CN102623068B true CN102623068B (zh) | 2018-01-05 |
Family
ID=46562930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110265437.4A Active CN102623068B (zh) | 2011-01-28 | 2011-09-08 | 半导体集成电路及其控制方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8553478B2 (zh) |
| JP (1) | JP5723737B2 (zh) |
| KR (1) | KR101180408B1 (zh) |
| CN (1) | CN102623068B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201327567A (zh) * | 2011-09-16 | 2013-07-01 | Mosaid Technologies Inc | 具有包含專用的冗餘區域之層之記憶體系統 |
| JP2014071932A (ja) * | 2012-10-01 | 2014-04-21 | Toppan Printing Co Ltd | マルチチップメモリモジュール |
| CN103021468A (zh) * | 2012-12-21 | 2013-04-03 | 上海宏力半导体制造有限公司 | 存储器的出错信息记录方法及冗余替代方法 |
| US8890607B2 (en) | 2013-03-15 | 2014-11-18 | IPEnval Consultant Inc. | Stacked chip system |
| US9111624B2 (en) * | 2013-03-22 | 2015-08-18 | Katsuyuki Fujita | Semiconductor memory device |
| KR20140137668A (ko) * | 2013-05-23 | 2014-12-03 | 삼성전자주식회사 | 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법 |
| KR101543702B1 (ko) * | 2014-02-19 | 2015-08-11 | 연세대학교 산학협력단 | 반도체 장치 및 이의 테스트 방법 |
| US9405468B2 (en) | 2014-05-13 | 2016-08-02 | Globalfoundries Inc. | Stacked memory device control |
| US9389972B2 (en) | 2014-05-13 | 2016-07-12 | International Business Machines Corporation | Data retrieval from stacked computer memory |
| KR101533081B1 (ko) * | 2014-09-26 | 2015-07-03 | 성균관대학교산학협력단 | 저전력과 신뢰성을 동시에 확보하기 위한 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법 |
| KR102424702B1 (ko) | 2015-11-19 | 2022-07-25 | 삼성전자주식회사 | 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치 |
| WO2017126014A1 (ja) * | 2016-01-18 | 2017-07-27 | ウルトラメモリ株式会社 | 積層型半導体装置及びその製造方法 |
| JP7118785B2 (ja) * | 2018-07-12 | 2022-08-16 | キオクシア株式会社 | 半導体装置 |
| CN112234026A (zh) * | 2020-10-14 | 2021-01-15 | 天津津航计算技术研究所 | 一种3d芯片封装 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499320A (zh) * | 2008-01-15 | 2009-08-05 | 三星电子株式会社 | 三维阵列半导体存储设备及其修复方法 |
| WO2010135572A2 (en) * | 2009-05-20 | 2010-11-25 | Qualcomm Incorporated | Method and apparatus for providing through silicon via (tsv) redundancy |
| CN102163465A (zh) * | 2010-02-19 | 2011-08-24 | 三星电子株式会社 | 非易失性存储器件以及对损坏的存储单元执行修复操作的系统 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114799A (ja) * | 1993-10-18 | 1995-05-02 | Hitachi Ltd | 半導体記憶装置 |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JPH10289595A (ja) * | 1997-04-14 | 1998-10-27 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置およびその製造方法 |
| JPH1196081A (ja) * | 1997-09-22 | 1999-04-09 | Chishiki Joho Kenkyusho:Kk | 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法 |
| US6324103B2 (en) * | 1998-11-11 | 2001-11-27 | Hitachi, Ltd. | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device |
| JP4413406B2 (ja) * | 2000-10-03 | 2010-02-10 | 株式会社東芝 | 不揮発性半導体メモリ及びそのテスト方法 |
| JP3892678B2 (ja) * | 2001-03-30 | 2007-03-14 | 富士通株式会社 | 半導体記憶装置 |
| JP2003030044A (ja) * | 2001-07-19 | 2003-01-31 | Mitsubishi Electric Corp | メモリコントロール装置 |
| JP4187084B2 (ja) * | 2001-07-31 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体メモリ |
| JP4444770B2 (ja) * | 2004-09-14 | 2010-03-31 | シャープ株式会社 | メモリ装置 |
| US7142471B2 (en) * | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| US7359279B2 (en) * | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
| US8031505B2 (en) * | 2008-07-25 | 2011-10-04 | Samsung Electronics Co., Ltd. | Stacked memory module and system |
| US7835207B2 (en) * | 2008-10-07 | 2010-11-16 | Micron Technology, Inc. | Stacked device remapping and repair |
| JP2010198694A (ja) * | 2009-02-26 | 2010-09-09 | Elpida Memory Inc | 半導体記憶装置及び半導体記憶装置における置換アドレスの判定方法 |
| KR101048795B1 (ko) * | 2009-07-10 | 2011-07-15 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR101086875B1 (ko) | 2009-09-30 | 2011-11-25 | 주식회사 하이닉스반도체 | 데이터 전송회로 및 이를 포함하는 반도체 장치 |
| KR20110105256A (ko) | 2010-03-18 | 2011-09-26 | 삼성전자주식회사 | 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법 |
-
2011
- 2011-01-28 KR KR1020110009076A patent/KR101180408B1/ko active IP Right Grant
- 2011-07-25 US US13/190,169 patent/US8553478B2/en active Active
- 2011-09-08 CN CN201110265437.4A patent/CN102623068B/zh active Active
- 2011-09-28 JP JP2011212604A patent/JP5723737B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499320A (zh) * | 2008-01-15 | 2009-08-05 | 三星电子株式会社 | 三维阵列半导体存储设备及其修复方法 |
| WO2010135572A2 (en) * | 2009-05-20 | 2010-11-25 | Qualcomm Incorporated | Method and apparatus for providing through silicon via (tsv) redundancy |
| CN102163465A (zh) * | 2010-02-19 | 2011-08-24 | 三星电子株式会社 | 非易失性存储器件以及对损坏的存储单元执行修复操作的系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012160248A (ja) | 2012-08-23 |
| KR20120087711A (ko) | 2012-08-07 |
| US8553478B2 (en) | 2013-10-08 |
| KR101180408B1 (ko) | 2012-09-10 |
| JP5723737B2 (ja) | 2015-05-27 |
| CN102623068A (zh) | 2012-08-01 |
| US20120195137A1 (en) | 2012-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102623068B (zh) | 半导体集成电路及其控制方法 | |
| US6307804B1 (en) | Semiconductor memory device capable of efficient memory cell select operation with reduced element count | |
| KR101163037B1 (ko) | 3차원 적층 반도체 집적회로 및 그 제어 방법 | |
| CN110751966B (zh) | 对地址进行加扰的存储器装置 | |
| TWI534826B (zh) | 半導體裝置 | |
| CN1700356A (zh) | 半导体存储器 | |
| CN111739875A (zh) | 叠层半导体器件及其测试方法 | |
| US7733734B2 (en) | Semiconductor memory device with control block sharing row decoders | |
| US7274584B2 (en) | Semiconductor memory device having wordline enable signal line and method of arranging the same | |
| US9202532B2 (en) | Burst sequence control and multi-valued fuse scheme in memory device | |
| TWI514376B (zh) | 三維堆疊式半導體積體電路 | |
| KR101190694B1 (ko) | 반도체 메모리 장치 | |
| US6765845B2 (en) | Hierarchical word line scheme with decoded block selecting signals and layout method of the same | |
| CN109119122A (zh) | 地址控制电路以及包括其的半导体器件 | |
| US20210311627A1 (en) | Apparatuses and methods for different burst lengths for stacked die | |
| US20120131258A1 (en) | Semiconductor memory apparatus and method for operating the same | |
| JP2008077635A (ja) | メモリシステム | |
| KR101040244B1 (ko) | 메인 디코딩 회로 및 이를 포함하는 반도체 메모리 장치 | |
| US9711242B2 (en) | Repair device | |
| KR102498208B1 (ko) | 여분의 용량을 포함하는 메모리 장치 및 이를 포함하는 적층 메모리 장치 | |
| US10672444B1 (en) | Decoder unit | |
| Chou et al. | Memory repair by die stacking with through silicon vias | |
| US11216596B2 (en) | Semiconductor system capable of scrambling addresses | |
| Rab et al. | Using asymmetric layer repair capability to reduce the cost of yield enhancement in 3D stacked memories | |
| JP2004259338A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |