JPH10289595A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルアレイにかなりの欠陥セルが発生したと
しても、その欠陥セルを完全に置き換えれるようにし
て、半導体メモリ装置の歩止まりを向上させる。 【解決手段】 内部のセルアレイ４に対してデータを読
み書きする主メモリチップ２と、この主メモリチップ２
のセルアレイ４の各欠陥セル１１に対応する冗長セルか
らなる冗長セルアレイ５を備えた冗長メモリチップ３と
を具備し、主メモリチップ２の欠陥セル１１にアクセス
が行われた場合に、冗長メモリチップ３がアクセス対象
の欠陥セル１１に対応する冗長セルに対してデータの読
み書きを行うことによって、欠陥セル１１を冗長セルに
置き換えるようにして、半導体メモリ装置１を構成し
た。主メモリチップ２と別体の冗長メモリチップ３に冗
長セルアレイ５が形成されているため、冗長セルを欠陥
セル１１にぴったりあうようにあとから構成できるの
で、欠陥セル１１を無駄無く確実に救済できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、セルアレイの欠
陥セルを救済するための冗長セルを備えた半導体メモリ
装置およびその製造方法に関する。

【０００２】

【従来の技術】従来より、このような半導体メモリ装置
は、セルアレイに、その欠陥セルを置き換えるための冗
長セルが設けられている。そして、ウェファーでのメモ
リテストによりセルアレイの欠陥セルのアドレスが特定
されると、そのアドレスを、メモリ装置内のヒューズを
レーザーで切断することによりプログラムし、このプロ
グラムされた欠陥セルのアドレスを冗長制御回路で外部
アドレスと比較して、一致した場合に、ワード線やビッ
ト線の駆動回路を冗長セル側に切り換えて、欠陥セルを
冗長セルに置き換えている。

【０００３】ところで、近年では半導体プロセスの微細
化が進み、半導体メモリ装置のセル容量が飛躍的に増大
しており、例えば１メガビットＤＲＡＭにおける欠陥セ
ルの救済率を１ギガビットＤＲＡＭで確保しようとする
と、１メガビットＤＲＡＭの１０００倍の冗長ワード線
及びビット線を１ギガビットＤＲＡＭに組み込まなけれ
ばならない。しかし、半導体の微細化が進んだといって
も、レーザーで切断できるヒューズの大きさはあまりか
わらないため、１０００倍の本数の冗長ワード線及びビ
ット線をプログラムするためのヒューズ群の形成に、非
常に広大なエリアを必要とするので、最近ではセルアレ
イに冗長セルを設けずに冗長ワード線とビット線を所定
のエリアに適当な本数で集中させ冗長セルだけの冗長セ
ルアレイを別途形成して、ヒューズが適切な本数にする
という方式がある。

【０００４】このようにすると、セルアレイにおけるワ
ード線及びビット線と冗長ワード線及びビット線との本
数の比率がかなり減るものの、どこのセルアレイのワー
ド線又はビット線でも置き換えることができるため、欠
陥がどこかのセルアレイに集中して従来の冗長セルの構
成では完全に置き換えられない場合でも救済できるよう
になるので、本体のワード線及びビット線に対する冗長
ワード線及びビット線の比率の減少を多少なりともカバ
ーできる。

【０００５】

【発明が解決しようとする課題】ところが、このような
方式を採用したとしても、冗長ワード線及びビット線の
本数をヒューズが適切な本数になるように設定しなけれ
ばならないので、冗長ワード線及びビット線の本数にお
のずと制限がある。このため、セルアレイで欠陥セルが
多数発生した場合には完全な置き換えが行えないので、
その半導体メモリを良品とすることはできない。とく
に、先端の半導体プロセスを立ち上げて間もないときに
は欠陥セルが多数発生するので、歩止まりが非常に悪く
所望の数量の半導体メモリ装置を得られない。

【０００６】そこで、この発明は、セルアレイにかなり
の欠陥セルが発生したとしても、その欠陥セルを完全に
置き換えれるようにして、歩止まりを向上させた半導体
メモリ装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、この発明は、内部のセルアレイに対してデータを
読み書きする主メモリチップと、この主メモリチップの
セルアレイの各欠陥セルに対応する冗長セルからなるセ
ルアレイを備えた冗長メモリチップとからなり、上記主
メモリチップの欠陥セルにアクセスが行われた場合に、
上記冗長メモリチップがアクセス対象の欠陥セルに対応
する冗長セルに対してデータの読み書きを行うことによ
って、欠陥セルを冗長セルに置き換えるようにして、半
導体メモリ装置を構成した。

【０００８】この発明に係る半導体メモリ装置は、主メ
モリチップと冗長メモリチップで構成して、冗長セルを
主メモリチップのセルアレイ、即ち本体のセルアレイと
別のチップに形成したので、主メモリチップのテスト後
に欠陥セルの数にぴったり合わせて冗長セルをＳＲＡＭ
等で無駄なく形成できるし、プログラム用のヒューズに
代えてマスクＲＯＭ等を使用できる。

【０００９】また、欠陥セルと冗長セルの置き換えを、
ワード線又はビット線単位で行うようにし、上記冗長メ
モリチップのセルアレイを、主メモリチップの欠陥セル
のワード線又はビット線に一致させたＤＲＡＭセル構成
にすると、主メモリチップの欠陥セルがワード線又はビ
ット線に沿って多数発生した場合に、冗長セルとの置き
換えが容易になるとともに、冗長セルをＳＲＡＭで構成
するより冗長メモリチップのセルアレイのエリアを小さ
くできる。

【００１０】さらに、セルアレイが複数のバンクに区切
られてバンク毎に個別に活性化される主メモリチップ
と、この主メモリチップの欠陥セルに対応する外部アド
レスが与えられた場合に活性化されて外部との間でデー
タを読み書きするセルアレイを備えた冗長メモリチップ
とからなり、この冗長メモリチップのメモリセルが、主
メモリチップにおける欠陥セルを含むバンクに対応した
１又は複数のバンクに区切られてバンク毎に個別に活性
化されるようにして、半導体メモリ装置を構成した。

【００１１】このようにすると、主メモリチップがシン
クロナスＤＲＡＭやランバスＤＲＡＭのように複数のメ
モリバンクを有しバンク毎に活性化されてバンクインタ
ーリーブを可能にする場合に、冗長メモリチップも主メ
モリチップの欠陥セルに対応したバンク構成になって個
別に活性化されるため、主メモリチップの欠陥セルがア
クセスされたときでも、その欠陥セルのバンクに対応し
た冗長メモリチップのバンクが活性化されるので、主メ
モリチップにおけるバンクインターリーブの機能が損な
われない。

【００１２】また、主メモリチップに、冗長メモリチッ
プを裏返した状態で互いに接続する、即ち所謂フリップ
実装するようにすると、半導体メモリ装置を通常のメモ
リパッケージに封入することができるので、封入後に形
成されるメモリモジュールは外見的及び電気的にも通常
のメモリモジュールと変わらない。

【００１３】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００１４】（実施の形態１）図１に示す半導体メモリ
装置１は、内部のセルアレイ４に対してデータを読み書
きする主メモリチップ２と、この主メモリチップ２のセ
ルアレイ４の各欠陥セルに対応する冗長セルからなる冗
長セルアレイ５を備えた冗長メモリチップ３とからな
る。

【００１５】主メモリチップ２は、アドレスバッファ６
で受けた外部アドレスで特定されるセルアレイ４のセル
に対してデータの読み書きを行う。この読み書きされる
データは、データセレクタ７及びドライバ／レシーバ８
を介して、セルアレイ６と外部との間でやりとりされ
る。

【００１６】冗長メモリチップ３は、主メモリチップ２
と同一の外部アドレスを受けるアドレスバッファ９と、
主メモリチップ２のセルアレイ４における欠陥セル１１
のアドレスがプログラムされた欠陥アドレスＲＯＭ１０
とを備えている。この欠陥アドレスＲＯＭ１０は、いわ
ゆるマスクＲＯＭであり、主メモリチップ２のテストに
より得られたセルアレイ４の欠陥セル１１のアドレスが
マスクでプログラムされている。したがって、従来のヒ
ューズによるプログラムにくらべて必要なエリアがかな
り小さいし、切断されたヒューズがむきだしのままで残
らないので、コスト及び信頼性の観点から都合がよい。
そして、この欠陥アドレスＲＯＭ１０にプログラムされ
た各アドレスと上記アドレスバッファ９からのアドレス
とが、コンパレータ１２で比較される。

【００１７】コンパレータ１２は、アドレスバッファ９
からのアドレス、即ち外部アドレスが欠陥アドレスＲＯ
Ｍ１０の各アドレスのいずれかと一致した場合に、上記
主メモリチップ２のデータセレクタ７のセレクト端子Ｓ
を制御して一方のデータ端子Ｄ０をオフにし他方のデー
タ端子Ｄ１をオンにする。これと並行して、コンパレー
タ１２は、当該アドレスに対応する冗長セルアレイ５の
メモリセル（冗長セル）を活性化し、読みだしの場合
は、この冗長セルからデータを読みだしてドライバ／レ
シーバ１３からデータセレクタ７のデータ端子Ｄ１へ出
力し、書き込みの場合は、この冗長セルにデータセレク
タ７のデータ端子Ｄ１のデータを、ドライバ／レシーバ
１３を介して書き込む。このため、読みだしデータにつ
いては、冗長セルからのデータが選択されて主メモリチ
ップ２のドライバ／レシーバ８から外部へ出力される
し、書き込みデータについては、主メモリチップ２のド
ライバ／レシーバ８で受けたデータがデータセレクタ７
のデータ端子Ｄ１から冗長セルへ出力される。つまり、
主メモリチップ２の欠陥セル１１にアクセスが行われた
場合は、冗長セルに対してデータの読み書きが行われる
ので、欠陥セル１１が冗長セルに置き換わることとな
る。

【００１８】この半導体メモリ装置１は、まず主メモリ
チップ２をテストして、欠陥セル１１の個数とアドレス
を特定し、このテスト情報に基づいてあとから冗長メモ
リチップ３を形成するので、その冗長セルアレイ５が欠
陥セル１１にぴったりあう構成にすることが出来る。す
なわち、従来のようにメモリチップ（主メモリチップ）
に冗長セルを設けると、欠陥セル１１が冗長セルより少
ない場合は救済できないし、少ない場合は冗長セルが余
って無駄になるが、冗長セルをセルアレイ４と別体にす
ることによって、欠陥セル１１を無駄無く確実に救済で
きるのである。

【００１９】冗長セルアレイ５は、セルアレイ４の欠陥
セル１１の個数にぴったりあわせたメモリセル数のＳＲ
ＡＭで構成されており、ＤＲＡＭで構成する場合に比べ
て大きなエリアが必要になるものの、アクセスが高速で
欠陥セルの発生率も非常に低い。したがって、主メモリ
チップ２のセルアレイ４における欠陥セルが比較的少数
で点在している場合の救済に都合がよい。

【００２０】（実施の形態２）図２に示す半導体メモリ
装置１０１は、主メモリチップ１０２のセルアレイ１０
４と冗長メモリチップ１０３の冗長セルアレイ１０５
が、いずれもＤＲＡＭで構成されており、欠陥セル１１
１がワード線１１４、１１６又はビット線１１５、１１
７単位で置き換えられるようになっている。したがっ
て、欠陥アドレスＲＯＭ１１２にプログラムされている
上記欠陥セル１１１のアドレスは、ワードアドレス又は
カラムアドレスで指定されている。また図２の中で図１
と同一構成のものには同一符号を付すことによりその詳
細な説明を省略する。

【００２１】コンパレータ１２は、アドレスバッファ９
からの外部アドレスと欠陥アドレスＲＯＭ１０との間
で、ワードアドレスが一致すると、そのワードアドレス
で指定されるワード線１１６を、カラムアドレスが一致
すると、いずれかのワード線１１６を選択して、冗長セ
ルアレイ１０５を活性化する。そして、外部アドレスに
おけるカラムアドレスで特定されるカラムスイッチをオ
ンにして、冗長セルに対して、ドライバ／レシーバ８、
１３及びデータセレクタ７を介してデータの読み書きを
行う。

【００２２】この半導体メモリ装置１０１においては、
冗長セルアレイ１０５がＤＲＡＭで構成されているの
で、ＳＲＡＭで構成する場合に比べて必要なエリアを小
さくできる。また、欠陥セル１１１をワード線又はビッ
ト線単位で冗長セルに置き換えるので、図２のように欠
陥セル１１１がワード線１１５、ビット線１１６に沿っ
て多数発生した場合に、効率よく冗長セルに置き換える
ことができる。

【００２３】（実施の形態３）図３に示す半導体メモリ
装置２０１は、主メモリチップ２０２のセルアレイ２０
４と冗長メモリチップ２０３の冗長セルアレイ２０５
が、いずれもＤＲＡＭで構成されており、上記実施の形
態２と同様に欠陥セル２１１がワード線又はビット線単
位で置き換えられるようになっている。また図３の中で
図１と同一構成のものには同一符号を付すことによりそ
の詳細な説明を省略する。

【００２４】セルアレイ２０４は、４つのバンクＡ〜Ｄ
に区分されてワードアドレスに応じて個別に活性化され
る。このため、バンクＡ〜Ｄからのデータを主メモリチ
ップ２０２内でインターリーブすることができるので、
ＤＲＡＭながらも高速なアクセスタイムが実現される。

【００２５】冗長セルアレイ２０５も、複数のバンク
ａ，ｃに区切られてワードアドレスに応じて個別に活性
化される。ここで、冗長セルアレイ２０５においては、
セルアレイ２０４の欠陥セル２１１が同じバンクＡ〜Ｄ
にあれば、その欠陥セル２１１に対応する冗長セルは同
一のバンクａ，ｃに存在する。したがって、図３の実施
の形態では、例えば主メモリチップ２０２のバンクＡの
欠陥セル２１１がアクセスされた場合は、冗長メモリチ
ップ２０３の冗長セルアレイ２０５のバンクａが活性化
され、主メモリチップ２０２のバンクＣの欠陥セル２１
１’がアクセスされた場合は、冗長メモリチップ２０３
の冗長セルアレイ２０５のバンクｃが活性化されて、活
性化されたバンクａ，ｃ内の冗長ワード線又はビット線
上のセルに対してデータの読み書きが行われる。

【００２６】主メモリチップ２０２のデータセレクタ２
０７は、各バンクＡ〜Ｃに対応するように複数ブロック
に分割されて、各ブロックが別個に冗長メモリチップ２
０３のコンパレータ２１２により制御される。このた
め、バンク毎に完全に独立した動作が可能になる。

【００２７】このように、主メモリチップ２０２の欠陥
セル２１１、２１１’がアクセスされた場合でも、その
欠陥セルに対応する冗長メモリチップ２０３のバンク
ａ，ｃが個別に活性化されるので、バンクインターリー
ブが可能となって高速なアクセスタイムが実現される。

【００２８】上記の実施の形態１〜３で主メモリチップ
２、１０２、２０２と冗長メモリチップ３、１０３、２
０３とを互いに接続して、半導体メモリ装置１、１０
１、２０１を構成するには、図４（ａ）（ｂ）に示すよ
うに、冗長メモリチップ３、１０３、２０３を、裏返し
にした状態で主メモリチップ２、１０２、２０２と重な
るようにしてはんだボールｓｂを介して互いに接続す
る、即ちいわゆるフリップ実装するようにするとよい。
このようにすると、半導体メモリ装置１、１０１、２０
１を標準のメモリパッケージに封入することができるた
め、通常のメモリデバイスとして販売することができ、
プリント基板に直接実装する場合でも実装面積を節約で
きるので商品価値が高まって都合がよい。

【００２９】

【発明の効果】この発明に係る半導体メモリ装置は、欠
陥セルの個数や分布特性にぴったり応じた冗長セルを後
から無駄無く形成することができるため、かなりの欠陥
セルが発生した場合でも救済できて製品として出荷でき
るので、特に新しいプロセステクノロジーでメモリを生
産する場合に歩止まりを飛躍的に増大させて製品の生産
目標数を無理無く達成できる。

【図面の簡単な説明】

【図１】この半導体メモリ装置の実施の第一形態を示す
ブロック図

【図２】この半導体メモリ装置の実施の第二形態を示す
ブロック図

【図３】この半導体メモリ装置の実施の第三形態を示す
ブロック図

【図４】（ａ）主メモリチップと冗長メモリチップとを
接続した状態の側面図 （ｂ）同上の平面図

【符号の説明】

１，１０１，２０１ 半導体メモリ装置 ２，１０２，２０２ 主メモリチップ ３，１０３，２０３ 冗長メモリチップ ４，１０４，２０４ セルアレイ ５，１０５，２０５ 冗長セルアレイ ６，９ アドレスバッファ ７，２０７ データセレクタ ８，１３ ドライバ／レシーバ １０ 欠陥アドレスＲＯＭ １１，１１１，２１１，２１１’ 欠陥セル １２ コンパレータ １１４ 欠陥ワード線 １１５ 欠陥ビット線 １１６ 冗長ワード線 １１７ 冗長ビット線 Ａ〜Ｃ，ａ，ｃ バンク ｓｂ はんだボール

Claims (5)

【特許請求の範囲】
1. 【請求項１】 内部のセルアレイに対してデータを読み
   書きする主メモリチップと、 この主メモリチップのセルアレイの各欠陥セルに対応す
   る冗長セルからなるセルアレイを備えた冗長メモリチッ
   プとを具備し、 上記主メモリチップの欠陥セルにアクセスが行われた場
   合に、上記冗長メモリチップがアクセス対象の欠陥セル
   に対応する冗長セルに対してデータの読み書きを行うこ
   とによって、欠陥セルを冗長セルに置き換えるようにし
   た半導体メモリ装置。
2. 【請求項２】 上記欠陥セルと冗長セルの置き換えを、
   ワード線又はビット線単位で行うようにし、上記冗長メ
   モリチップのセルアレイを、主メモリチップの欠陥セル
   のワード線又はビット線に一致させたＤＲＡＭセル構成
   にしたことを特徴とする請求項１に記載の半導体メモリ
   装置。
3. 【請求項３】 セルアレイが複数のバンクに区切られて
   バンク毎に個別に活性化される主メモリチップと、 この主メモリチップの欠陥セルに対応する外部アドレス
   が与えられた場合に活性化されて外部との間でデータを
   読み書きするセルアレイを備えた冗長メモリチップとを
   具備し、 この冗長メモリチップのメモリセルが、主メモリチップ
   における欠陥セルを含むバンクに対応した１又は複数の
   バンクに区切られてバンク毎に個別に活性化されるよう
   にした半導体メモリ装置。
4. 【請求項４】 上記主メモリチップに、冗長メモリチッ
   プを裏返した状態で互いに接続したことを特徴とする請
   求項１乃至３に記載の半導体メモリ装置。
5. 【請求項５】 主メモリチップをテストして、欠陥セル
   の個数とアドレスを特定するステップと、 このテスト情報に基づいて冗長メモリチップを形成する
   ステップとを具備した半導体メモリ装置の製造方法。