CN107480077B - 用于执行内部处理的存储器设备及其操作方法 - Google Patents

用于执行内部处理的存储器设备及其操作方法 Download PDF

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Abstract

一种存储器设备包括存储器单元阵列，所述存储器单元阵列具有带有对应的多个独立通道的多个存储器单元组，并且所述设备及其操作方法对存储器单元组执行内部数据处理操作。所述存储器设备包括内部命令发生器和用于公共内部处理通道的内部公共总线，其中所述内部命令发生器被配置为响应于命令的接收生成一个或多个内部命令来执行内部数据处理操作，所述内部公共总线被布置为由所述多个存储器单元组共享，并被配置为当执行所述内部数据处理操作时，在所述多个存储器单元组之间形成数据的传输路径。

Description

用于执行内部处理的存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2016年6月8日提交到韩国知识产权局的第10-2016-0071074号韩国专利申请的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种存储器设备，更具体地，涉及一种用于执行内部处理的存储器设备及其操作方法。
背景技术
广泛用于高性能电子系统中的半导体存储器设备的容量和速度正在增加。作为半导体存储器设备的示例，作为易失性存储器的动态随机存取存储器(DRAM)，是其中数据由存储在电容器中的电荷确定的存储器。
半导体存储器设备可以通过一个或多个通道与外部存储器控制器交换数据。例如，根据从存储器控制器提供的命令的类型，可以执行对从存储器控制器提供的数据的处理操作，或者可以读取存储在其中的数据，执行针对所读取的数据的处理操作，然后可以将经处理的数据提供给存储器控制器。在这种情况下，由于在半导体存储器设备和存储器控制器之间的带宽被占用，可能出现降低信道的使用效率以及增加功耗的问题。
发明内容
本发明的概念涉及存储器设备，以及操作存储器设备的方法，其使用在至少两个存储器单元组之间共享的内部处理通道对存储器设备的至少两个存储器单元组的存储器单元执行内部处理操作。
根据本发明构思的一个方面，提供了一种存储器设备，包括：缓冲器裸片(bufferdie)，其具有内部命令发生器，被配置为从外部存储器控制器接收用于由存储器设备执行至少一个内部数据处理操作的第一外部命令，并且响应于此，生成用于使该存储器设备运行对应的内部存储器操作以执行至少一个内部数据处理操作的至少两个内部命令；与缓冲器裸片堆叠在一起的第一核心裸片(core die)和第二核心裸片，该第一和第二核心裸片中的每一个具有多个动态随机存取存储器(DRAM)单元，该DRAM单元被布置成至少第一核心裸片的第一存储器单元组以及第二核心裸片的第二存储器单元组；多个硅通孔(throughsilicon vias，TSV)，其延伸穿过该第一核心裸片及该第二核心裸片以便连接到所述缓冲器裸片；至少两个独立通道，每个独立通道与第一存储器单元组和第二存储器单元组中的对应一个相关联，该至少两个独立通道各自包括TSV的对应集合；以及在第一核心裸片和第二核心裸片的第一存储器单元组和第二存储器单元组之间共享的公共内部处理通道。
根据本发明构思的另一方面，提供了一种存储器设备，包括：缓冲器裸片，其具有内部命令发生器，其被配置为从外部存储器控制器接收用于由存储器设备执行的至少一个内部数据处理操作的第一外部命令，并且响应于此，生成用于使存储器设备运行(execute)对应的内部存储器操作以执行至少一个内部数据处理操作的至少两个内部命令；与缓冲器裸片堆叠在一起的至少一个核心裸片，该至少一个核心裸片具有被布置成多个存储器单元组的多个动态随机存取存储器(DRAM)单元；多个硅通孔(TSV)，其延伸穿过至少一个核心裸片以便连接到该缓冲器裸片；以及至少两个独立通道，每个独立通道与存储器单元组中的对应一个相关联，该至少两个独立通道各自包括TSV的对应集合，其中当存储器设备执行至少一个内部数据处理操作时，TSV中的至少一些由多个存储器单元组中的至少两个共享。
根据本发明构思的另一方面，提供了一种存储器设备，包括：布置成多个存储器单元组的多个动态随机存取存储器(DRAM)单元；多个独立通道，每个独立通道与多个存储器单元组中的对应一个相关联；内部命令发生器，被配置为从外部存储器控制器接收用于由存储器设备执行至少一个内部数据处理操作的至少第一外部命令，并且响应于此生成用于运行对应的存储器操作被以执行至少一个内部数据处理操作的至少两个内部命令；以及在多个存储器单元组之间共享的公共内部处理通道。
根据本发明构思的另一方面，提供了一种操作存储器设备的方法，包括：在存储器设备处接收外部命令，所述存储器设备包括被布置成至少两个存储器单元组的多个动态随机存取存储器(DRAM)单元，至少两个独立通道，每个独立通道与至少两个存储器单元组中的对应一个相关联，以及在至少两个存储器单元组之间共享的公共内部处理信道；响应于外部命令，确定是否由存储器设备执行至少一个内部数据处理操作；以及当确定由所述存储器设备执行至少一个内部数据处理操作时：生成用于运行对应的存储器操作以执行至少一个内部数据处理操作的至少两个内部命令，以及选择多个存储器单元组中的一个或多个以执行存储器操作。
根据本发明构思的另一方面，提供了一种操作存储器设备的方法，包括：在存储器设备处接收外部命令，所述存储器设备包括被布置成至少两个存储器单元组的多个动态随机存取存储器(DRAM)单元，至少两个独立的通道，每个与至少两个存储器单元组中的对应一个相关联，以及在至少两个存储器单元组之间共享的公共内部处理通道；响应于外部命令，确定外部命令是正常命令还是用于由存储器设备执行至少一个内部数据处理操作的命令；当确定由存储器设备执行至少一个内部数据处理操作时，通过由至少两个存储器单元组共享的公共内部处理通道执行至少一个内部数据处理操作；以及当确定外部命令是正常命令时，通过多个独立通道中的每一个运行正常命令，每个独立通道与至少两个存储器单元组中的对应一个相关联。
附图说明
从下面结合附图的详细描述中将更清楚地理解本发明构思的实施例。
图1是示出了存储器系统的示例实施例的框图。
图2是示出了存储器系统的另一示例实施例的框图。
图3是示出了图2的应用处理器的示例实现的框图。
图4是示出了存储器系统的另一示例实施例的框图。
图5和图6是示出了存储器设备的示例实施例的配置的框图。
图7、图8A和图8B是示出了存储器设备的示例实施例的操作方法的流程图。
图9是示出了具有堆叠结构的存储器设备的框图。
图10是示出了图9的存储器设备中的内部数据处理操作的示例的图。
图11是示出了其中在存储器设备的示例实施例中执行数据复制的示例的框图。
图12A和图12B是示出了在存储器设备的示例实施例中执行数据交换的示例的框图。
图13A、图13B和图13C是示出了在存储器设备的示例实施例中执行读-修改-写(RMW)的示例的框图。
图14A和图14B是示出了在存储器设备的示例实施例中在两个或更多个核心裸片上同时执行RMW操作的示例的框图。
图15A和图15B是示出了其中在存储器设备的示例实施例中执行掩模写入的示例的框图。
图16是示出了存储器设备的可修改示例实施例的框图。
图17和图18是示出了包括在存储器设备的实施例中的缓冲器裸片的实例实现的框图。
图19和图20是示出了在图17和图18中详细所示的上述缓冲器裸片的示例实现的图。
图21和图22是示出了缓冲器裸片的可修改示例实现的框图。
图23和图24是示出了在图21和图22中所示的上述缓冲器裸片中的信号传输路径的示例的框图。
图25是示出了包括存储器设备的示例实施例的半导体封装件(package)的示例的配置图。
具体实施方式
在下文中，将参照附图详细描述示出了本发明构思的实施例。
图1是示出了存储器系统的示例实施例的框图。
参照图1，存储器系统10A可以包括存储器控制器100A和存储器设备200A。存储器控制器100A包括存储器接口110A，并且通过存储器接口110A向存储器设备200A提供各种类型的信号来控制诸如写入、读取等的存储器操作。例如，存储器控制器100A通过向存储器设备200A提供命令CMD和地址ADD来访问存储器单元阵列210A的数据DATA。命令CMD可以包括用于诸如数据写入、数据读取等的正常存储器操作的命令。此外，命令CMD可以包括请求存储器设备200A执行可以包括一系列存储器操作的内部数据处理操作的命令。
存储器控制器100A可以根据来自主机HOST的请求来访问存储器设备200A。存储器控制器100A可以使用各种协议与主机通信。例如，存储器控制器100A可以使用诸如外围组件互连高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接的小型计算机系统接口(SCSI)(SAS)的接口协议与主机通信。此外，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小盘接口(ESDI)、集成驱动电子设备(IDE)等的各种其他接口协议可以应用于主机和存储器控制器100A的协议。
存储器设备200A可包括存储器单元阵列210A、内部公共总线220A和内部命令发生器230A。此外，存储器设备200A可以包括n个独立通道，并且在这种情况下，存储器设备200A可以包括与n个独立通道对应的n个独立接口。也就是说，独立通道可以包括独立的接口，并且因此独立通道中的每一个可以以与单个存储器设备相同的方式操作。
根据一个实施例，存储器设备200A可以包括用于独立通道中的每一个的独立信号传输路径，并且因此可以为每个独立通道实现传送命令/地址的独立信号传输路径，并且也可以为每个独立通道实现传送数据的独立信号传输路径。
存储器单元阵列210A可以包括对应于多个独立通道的多个存储器单元组。例如，当存储器设备200A包括n个独立通道时，存储器单元阵列210A可以包括n个存储器单元组Cell_CH1至Cell_CHn。
同时，当存储器设备200A具有其中堆叠多个层的结构时，存储器设备200A可以包括每个包括存储器单元的一个或多个层。包括存储器单元的层可以被称为核心裸片，并且每个核心裸片可以包括单独的独立通道或存储器单元组。此外，单个核心裸片可以包括两个或更多个独立的通道或存储器单元组，并且在这种情况下，核心裸片可以包括与多个独立通道或存储器单元组对应的多个独立的接口。
同时，存储器设备200A可以是诸如双数据速率同步DRAM(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等。然而，实施例不限于此，例如，存储器设备200A可以被实现为非易失性存储器，例如闪存、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(例如，PRAM)、电阻RAM(ReRAM)等。
同时，内部公共总线220A可以包括由多个存储器单元组共享的总线，用于实现由多个存储器单元组共享的公共内部处理通道。例如，可以通过由内部公共总线220A提供的公共内部处理通道将一种或多种类型的信号共同提供给多个存储器单元组。内部公共总线220A可以包括向多个存储器单元组公共地提供数据的公共数据总线。此外，内部公共总线220A可以包括公共命令总线，其公共地向多个存储器单元组提供内部命令。根据一个实施例，可以通过由内部公共总线220A提供的公共内部处理通道将任何一个存储器单元组的数据提供给一个或多个其他存储器单元组。
根据一个实施例，当由多个存储器单元组共享的总线尚不存在于存储器设备200A中时，除了任何现有总线之外，还可以进一步添加内部公共总线220A，用于在存储器中传送命令/数据设备200A。另一方面，由于可以在存储器设备200A中提供具有直接存取(DA)方式的测试块，所以当由多个存储器单元组共享的总线已经存在于测试块中时，内部公共总线220A可以对应于由多个存储器单元组共享的一些现有总线。
内部命令发生器230A可以生成与存储器操作相关的各种类型的内部命令，且经由共同内部处理通道将所生成的内部命令提供到存储器设备200A的存储器单元组。例如，可以在存储器控制器100A和存储器设备200A之间定义各种类型的命令，并且可以定义请求执行诸如写、读等的正常存储器操作的命令。根据一个实施例，在正常存储器操作中，可以经由独立通道中的对应的一个为存储器设备200A中的每个存储器单元组独立地传送命令和地址。
同时，在特定命令CMD的情况下，存储器设备200A可以执行内部数据处理操作，其中可以响应于特定命令串行地执行多个存储器操作。内部命令发生器230A可以生成多个内部命令，以便响应于来自存储器控制器100A的特定命令CMD的接收而串行地执行多个存储器操作。此外，在执行内部数据处理操作的同时，可以通过由内部公共总线220A提供的公共内部处理通道将命令和数据中的至少一个传送到存储器单元组，因此，在执行内部数据处理操作的同时，内部公共总线220A可以形成多个存储器单元组之间的内部命令/数据的传输路径。
为了提高存储器设备200A的性能，可以执行各种类型的内部数据处理操作。例如，由于在存储器设备200A的单元区域中发生碎片化(fragmentation)，可能存在存储器单元区域的一部分变得小于用于写入数据的最小单位的问题，因此可能不使用存储器单元区域的该部分。在这种情况下，当执行数据复制操作时，可以在存储器设备200A的存储器单元区域中确保连续的空闲存储空间，从而可以获得存储器的更有效的使用。
为了执行上述内部数据处理操作，可以定义用于将存储在存储器设备200A的一个位置中的数据复制到其另一位置的复制命令CMD。当存储器设备200A从存储器控制器100A接收到复制命令CMD时，内部命令发生器230A可以生成用于数据复制的一系列内部命令。当第一存储器单元组Cell_CH1的数据被复制到第二存储器单元组Cell_CH2中时，存储器设备200A可以生成用于读取第一存储器单元组Cell_CH1的数据的内部命令和用于将读取的数据写入第二存储器单元组Cell_CH2的内部命令。此外，从第一存储器单元组Cell_CH1读取的数据可以通过内部公共总线220A被传送到第二存储器单元组Cell_CH2。
传统方式中，由于存储器设备200A具有其中对每个存储器单元组的每个独立通道的接口是独立的一般结构，所以为了执行数据复制操作，从第一存储器单元组Cell_CH1读取的数据必须通过与用于存储器单元组Cell_CH1的第一通道CH1对应的通信路径提供给存储器控制器100A，并且存储器控制器100A必须通过与存储器单元组Cell_CH2的第二通道CH2对应的通信路径将接收的数据提供给存储器设备200A组。另一方面，根据实施例，可以通过存储器设备200A的内部数据处理操作来执行用于数据复制的一系列存储器操作，而无需存储器控制器100A的介入。
因此，在存储器系统10A中，可以提高数据处理带宽和能量效率，并且可以提高内部功耗和操作速度以及系统性能。
同时，在上述实施例中示出了数据复制操作，但是实施例不限于此。例如，在诸如数据移动、数据交换、读取-修改-写入(RMW)、掩码写入等的各种类型的存储器操作中，可以在存储器单元组之间发送和接收数据，并且如上所述的存储器操作可以通过使用内部命令生成的内部数据处理操作和由存储器设备200A的内部公共总线220A提供的公共内部处理通道来执行。
图2是示出了存储器系统的另一示例实施例的框图。在图2中，示出了包括应用处理器100B和存储器设备200B的数据处理系统10B，并且包括在应用处理器100B和存储器设备200B中的存储器控制模块110B可以构成存储器系统。此外，存储器设备200B可以包括存储器单元阵列210B、内部公共总线220B和内部命令发生器230B。
应用处理器100B可以执行图1中的主机的功能。此外，应用处理器100B可以被实现为片上系统(SoC)。SoC可以包括施加了具有预定标准总线规范的协议的系统总线(未示出)，并且可以包括连接到系统总线的各种类型的知识产权(IP)核。作为系统总线的标准规范，可以应用高级RISC机器(ARM)控制的高级微控制器总线架构(AMBA)协议。可以包括高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4、AXI一致性扩展(ACE)等作为AMBA的总线类型协议。此外，可以应用诸如uNetwork of Sonics公司、IBM公司的CoreConnect、开放核心协议国际合作协会公司(OCP-IP)的开放核心协议等等之类的其他类型的协议。
存储器控制模块110B可以执行上述实施例中的存储器控制器的功能。此外，存储器设备200B可以通过内部处理操作执行各种类型的存储器操作，而无需存储器控制模块110B的介入。例如，存储器设备200B可以通过生成内部命令来执行数据的读取和写入操作，并且数据可以通过由内部公共总线220B提供的公共内部处理通道在多个存储器单元组之间发送和接收。
图3是示出了图2的应用处理器100B的示例实现的框图。
参考图2和图3，应用处理器100B可以包括通过系统总线150B连接的多个IP核。应用处理器100B可以包括例如存储器控制模块110B、调制解调器处理器120B、中央处理单元(CPU)130B和嵌入式存储器140B。CPU130B可以控制应用处理器100B内部的IP核的各种类型的操作，并且调制解调器处理器120B是用于执行与基站或其他通信设备的无线通信的处理器。
同时，存储器控制模块110B可通过与存储器设备200B的多个存储器单元组Cell_CH1至Cell_CHn相对应的多个独立通道与设置(disposed)在应用处理器100B外部的存储器设备200B通信。此外，存储器控制模块110B可以通过系统总线150B与嵌入式存储器140B通信。嵌入式存储器140B还可以以与根据上述实施例的存储器设备200B相同或类似的方式实现，因此嵌入式存储器140B可以包括由内部公共总线(未示出)提供的公共内部处理通道和内部命令发生器(未示出)。
图4是示出了存储器系统的另一示例实施例的框图。
参考图4，存储器系统10C可以包括存储器控制器100C和一个或多个存储器模块201C。存储器模块201C中的每一个包括其上有一个或多个存储器设备200C的模块板。此外，存储器模块201C可以以单列直插存储器模块(SIMM)形式或双列直插存储器模块(DIMM)形式来实现。
可以以各种方式定义上述独立通道。根据一个实施例，一个或多个存储器模块201C可以包括上述独立通道中的一个或多个。例如，存储器模块201C中的每一个可以包括单独一个独立通道。或者，多个存储器设备200C可以安装在存储器模块201C中的每一个上，并且存储器设备200C中的每一个可以包括单独一个独立通道。或者，存储器设备200C中的每一个可以包括多个存储器单元组，并且存储器设备200C中的每一个可以包括与多个存储器单元组对应的多个独立通道。
根据一个实施例，存储器系统10C可以包括用于实现公共内部处理通道的内部公共总线(未示出)。当存储器模块201C中的每一个包括用于单个存储器单元组的独立通道中的单独一个通道时，可以实现由多个存储器模块201C共享的总线。或者，当存储器设备200C中的每一个包括用于单个存储器单元组的独立通道中的单独一个通道时，可以在存储器模块201C中的每一个实现由多个存储器设备200C共享的总线。或者，当存储器设备200C中的每一个包括用于对应的多个存储器单元组的多个独立通道时，可以在存储器设备200C中的每一个内部实现由多个存储器单元组共享的总线。
图5和图6是示出了存储器设备的示例实施例的配置的框图。
参考图5，存储器设备300A可以包括用于对应的多个存储器单元组C ell_CH1311A至Cell_CH4 314A的多个独立通道。存储器单元组Cell_CH1311A至Cell_CH4 314A中的每一个可以以各种方式定义。例如，存储器单元组Cell_CH1 311A至Cell_CH4 314A中的每一个可以包括单元区域，并且可以被定义为还包括与存储器操作相关的一个或多个组件。例如，存储器单元组Cell_CH1 311A至Cell_CH4 314A中的每一个可以包括行解码器、列解码器、读出放大器、命令解码器等。
此外，存储器设备300A还可以包括用于实现公共内部处理通道的内部公共总线320A、内部命令发生器330A和数据处理器340A。内部公共总线320A可以具有由多个存储器单元组Cell_CH1 311A至Cell_CH4 314A共享的信号传输路径，并且可以传送例如用于多个存储器单元组Cell_CH1 311A至Cell_CH4 314A的数据。例如，第一存储器单元组Cell_CH1311A可以将第一数据Data_1输出到内部公共总线320A，并且可以通过由内部公共总线320A提供的公共内部处理通道将第一数据Data_1提供给另一个存储器单元组。类似地，第四存储器单元组Cell_CH4 314A可以将第四数据Data_4输出到内部公共总线320A，并且可以通过由内部公共总线320A提供的公共内部处理通道将第四数据Data_4提供给另一个存储器单元组。
内部命令发生器330A可根据来自存储器控制器的命令CMD生成多个内部命令ICMD_1至ICMD_4。例如，可以为多个存储器单元组Cell_CH1311A至Cell_CH4 314A实现用于内部命令的独立的信号传输路径，因此内部命令发生器330A可以通过独立路径向存储器单元组Cell_CH1 311A至Cell_CH4 314A提供内部命令ICMD_1至ICMD_4。
同时，数据处理器340A可以连接到内部公共总线320A，接收通过内部公共总线320A传送的数据，并对接收到的数据执行内部数据处理操作。例如，数据处理器340A可以对数据执行锁存操作、计算操作等，并将处理后的数据输出到内部公共总线320A。
内部命令发生器330A可以生成各种类型的内部命令ICMD_1至ICMD_4。例如，内部命令发生器330A可以生成内部命令ICMD_1至ICMD_4，用于执行内部数据的位置改变、内部数据的修改、比较操作等。此外，内部命令发生器330A可以生成内部命令ICMD_1至ICMD_4，用于执行RMW、存储器单元组之间的数据交换、掩码写入等。
数据处理器340A可以执行与如上所述的内部数据处理操作相关的各种类型的功能。例如，当执行数据复制操作或数据交换操作时，可以执行临时存储从任何一个存储器单元组读取的数据的功能。或者，当执行RMW操作或掩码写入操作时，可以执行数据的位比较操作，并且可以在数据处理器340A中执行位比较操作。
当存储器设备300A具有其中堆叠了缓冲器裸片及核心裸片的结构时，可在缓冲器裸片中提供内部公共总线320A，且可在多个存储器单元组之间发送和接收数据。或者，可以布置用于将缓冲器裸片电连接到核心裸片的多个硅通孔(TSV)，并且内部公共总线320A可以对应于传送数据的一个或多个TSV。具体地，核心裸片上的每个存储器单元组可以具有用于与其通信的独立通道，并且独立通道可以各自包括相对应的一组TSV。
此外，内部命令发生器330A和数据处理器340A可以以各种方式实现。例如，内部命令发生器330A可以包括在缓冲器裸片中。此外，数据处理器340A可以包括在缓冲器裸片中或核心裸片中的每一个中。
同时，参考图6，存储器设备300B可以包括多个存储器单元组Cell_CH1311B至Cell_CH4 314B、第一内部公共总线320B和第二内部公共总线350B、内部命令发生器330B和数据处理器340B。作为由多个存储器单元组C ell_CH1 311B至Cell_CH4 314B共享的总线的第一内部公共总线320B可以对应于公共数据总线，并且也作为由多个存储器单元组Cell_CH1 311B到Cell_CH4 314B共享的总线的第二内部公共总线350B可以对应于公共命令总线。在内部命令发生器330B中生成的用于多个存储器单元组Cell_CH1311B至Cell_CH4314B的内部命令ICMD<1:4>可以通过第二内部公共总线350B传送，并且用于存储器单元组Cell_CH1311B至Cell_CH4 314B的数据Data<1:4>可以通过第一内部公共总线320B传送。第一内部公共总线320B和第二内部公共总线350B一起可以为存储器设备300B提供公共的内部处理通道。
在图6中所示的实施例中，第二内部公共总线350B可以以各种方式实现。例如，第二内部公共总线350B可以在缓冲器裸片中被提供，并且可以在多个存储器单元组之间发送和接收内部命令。或者，可以布置用于电连接缓冲器裸片和核心裸片的多个TSV，并且第二内部公共总线350B可以对应于传送命令的一个或多个TSV。
图7、图8A和图8B是示出了存储器设备的操作方法的示例实施例的流程图。存储器设备可以包括与多个存储器单元组对应的多个独立通道，以及由多个存储器单元组共享的公共内部处理通道。
参考图7，存储器设备从外部存储器控制器接收命令(S11)。可以在存储器控制器和存储器设备之间设置各种类型的命令，并且一些命令可以对应于使存储器设备执行内部数据处理操作的命令，其可以包括两个或多个内部存储器操作。
存储器设备可以通过对接收到的命令的解码操作来确定是否需要执行预定的内部数据处理操作(S12)。当确定不需要其中串行执行多个存储器操作的内部数据处理操作时，存储器设备可以通过执行正常存储器操作来完成外部存储器控制器的命令的操作(S13)。
另一方面，根据从存储器控制器接收的特定命令，存储器设备可以顺序地生成两个或多个内部命令(S14)。此外，多个存储器单元组可以根据内部命令执行彼此不同的存储器操作，因此存储器设备可以生成与各自的内部命令相对应的存储器单元组选择信号(S15)。
可以将在存储器设备中生成的内部命令和存储器单元组选择信号中的每一个提供给对应的存储器单元组。所选择的存储器单元组可以根据接收到的内部命令执行存储操作，并且根据存储器操作(例如，根据读操作的数据)输出结果(S16)。此外，可以通过由内部公共总线提供的公共内部处理通道在存储器单元组之间发送和接收根据存储器操作的数据(S17)，例如，可以通过由内部公共总线提供的公共内部处理通道将在任何一个存储器单元组中提供的数据提供给另一存储器单元组。接收数据的存储器单元组可以根据内部命令使用所接收的数据执行存储器操作。
图8A和图8B示出了当存储器设备包括多个层时的数据传送的示例。
存储器设备可包含多个层，且每一层可为对应于不同存储器单元组的裸片。例如，存储器设备可以包括单个缓冲器裸片和多个核心裸片。
根据从存储器控制器接收的命令生成多个内部命令，并且存储器设备根据内部命令执行内部数据处理操作。可以根据任何一个内部命令来执行其中从第一核心裸片读取数据的操作(S21)。
为了执行诸如数据复制、数据交换、RMW、掩码写入等的各种类型的内部处理，可以执行对所读取数据的内部数据处理操作(S22)。例如，可以执行对所读取数据的临时锁存操作作为内部数据处理操作。或者，可以执行针对所读取数据和诸如写入数据、掩码数据等的各种类型的数据的比较操作作为内部数据处理操作。用于处理数据的电路可以以各种方式实现，例如，用于处理数据的电路(例如，数据处理器)可以在核心裸片中单独实现，或者可以通过在缓冲裸片中实现而由多个核心裸片共享。
根据一个实施例，可以通过由内部公共总线提供的公共内部处理通道来传送处理过的数据，并且可以将处理过的数据传送到另一核心裸片(例如，第二核心裸片)(S23)。也就是说，可以通过由内部公共总线提供的公共内部处理通道在不同核心裸片之间发送和接收数据。
同时，参考图8B，当根据来自存储器控制器的命令执行内部数据处理操作时，可以执行其中从第一核心裸片读取数据的操作(S31)。此外，可以从存储器控制器接收用于RMW、掩码写入等的写入数据(S32)，并且存储器设备可以使用从第一核心裸片读取的数据和所接收的写入数据来执行计算处理(S33)。类似于上述实施例，使用读取数据和所接收的写入数据的计算处理可以在第一核心裸片、另一核心裸片或缓冲器裸片中执行。
可以通过由内部公共总线提供的公共内部处理通道向第一核心裸片，或者向具有与第一核心裸片不同的存储器单元组的第二核心裸片提供计算处理的结果(S34)。根据上述的操作，可以在多个裸片中执行用于内部数据处理操作的一系列操作，并且可以通过由存储器单元组共享的由内部公共总线提供的公共内部处理通道来发送和接收计算处理的结果。
在下文中，将详细描述其中存储器设备中的每一个包括具有堆叠结构的多个层(或多个裸片)的实施例，以及在具有堆叠结构的存储器设备中的各种类型的内部数据处理操作的示例。
图9是示出了具有堆叠结构的存储器设备的示例实施例的框图。在图9中，示出了通过包括具有用于对应的多个存储器单元组的独立接口的多个独立通道而具有增加的带宽的高带宽存储器(HBM)形式下的存储器设备。
参考图9，存储器设备400可以包括多个层。例如，存储器设备400可以包括缓冲器裸片410和堆叠在缓冲器裸片410上的一个或多个核心裸片420。在图9的示例中，虽然示出了所提供的第一核心裸片421至第四核心裸片424，但是核心裸片的数量可以进行各种改变。
此外，核心裸片420中的每一个可包括一个或多个存储器单元组。单核心裸片420包括图9中的示例中的两个存储器单元组，因此示出了其中存储器设备400具有八个存储器单元组Cell_CH1至Cell_CH8的示例。例如，第一核心裸片421可以包括第一存储器单元组Cell_CH1和第三存储器单元组Cell_CH3，第二核心裸片422可以包括第二存储器单元组Cell_CH2和第四存储器单元组Cell_CH4，第三核心裸片423可以包括第五存储器单元组Cell_CH5和第七存储器单元组Cell_CH7，第四核心裸片424可以包括第六存储器单元组Cell_CH6和第八存储器单元组Cell_CH8。
缓冲器裸片410可与存储器控制器通信，从存储器控制器接收命令、地址和数据，并将所接收的命令、地址和数据提供给核心裸片420。缓冲器裸片410可以通过形成在其外表面上的诸如凸起等的导电装置(未示出)与存储器控制器通信。缓冲器裸片410可缓冲命令、地址和数据，并且因此存储器控制器可通过仅驱动缓冲器裸片410的负载来与核心裸片420介接(interface)。
此外，存储器设备400可以包括穿过这些层的多个TSV 430。TSV 430可以对应于多个存储器单元组Cell_CH1至存储器单元组Cell_CH8布置，并且当用于对应的存储器单元组的独立通道的每一个具有128位带宽，TSV430可以包括用于输入和输出1024位数据的组件。
根据一个实施例，如在上述实施例中所描述的，至少一些TSV 430可以用作用于公共内部处理通道的内部公共总线。例如，TSV 430可以布置为通过(pass through)第一核心裸片421至第四核心裸片424，并且第一核心裸片421至第四核心裸片424中的每一个可以包括连接到TSV 430的发送器/接收器。当执行其中对于每个存储器单元组独立地执行数据的输入和输出的正常操作时，相对于TSV 430中的每一个，仅可以启用任何一个核心裸片的发送器/接收器，因此TSV 430的每一个可以作为用于该一个核心裸片或存储器单元组的独立通道，独立地仅传送任何一个核心裸片或任何一个存储器单元组的数据。
同时，根据实施例，当TSV 430被用作如上述的用于公共内部处理通道的内部公共总线以执行诸如数据复制、数据交换等的内部数据处理操作时，两个或更多核心裸片的发送器/接收器可相对于TSV 430中的每一个顺序地或同时地启用，并且因此可在至少两个存储器单元组之间发送和接收数据。
缓冲器裸片410可以包括内部命令发生器411、TSV区域412、物理(PHY)区域413和DA区域414。内部命令发生器411可以根据上述实施例生成内部命令，并且通过TSV 430将所生成的内部命令提供到核心裸片420。TSV区域412是其中形成用于与核心裸片420通信的TSV 430的区域。此外，物理区域413是包括用于与外部存储器控制器通信的多个输入和输出(IO)电路的区域，并且来自存储器控制器的各种类型的信号可以通过物理区域413提供到TSV区域412，通过TSV 430提供到核心裸片420。
同时，DA区域414可以通过设置在存储器设备400的外表面上的导电装置在存储器设备400的测试模式下与外部测试器直接通信。可以通过DA区414和TSV区412将从测试器提供的各种类型的信号提供到核心裸片420。或者，作为可修改的实施例，可以通过DA区414、物理区413和TSV区412将从测试器提供的各种类型的信号提供到核心裸片420。
图10是示出了图9的存储器设备中的内部处理操作的示例的图。
参照图9和图10，缓冲裸片410包括内部命令发生器411，并且来自内部命令发生器411的内部命令通过为每个存储器单元组独立地形成的命令TSV TSV_cmd提供给核心裸片420。缓冲器裸片410可通过输出内部命令来控制核心裸片420的存储器操作。
同时，核心裸片420可以分别包括通过解码内部命令来输出内部控制信号的命令解码器421_1至424_1，以及对读取数据和/或将要写入的数据执行处理操作的数据处理器421_2至424_2。
参考任一核心裸片(例如，第一核心裸片421)，第一核心裸片421可根据命令解码器421_1的解码结果来执行存储器操作，并且例如，可以读取存储在第一核心裸片421内部的存储器单元区域中的多个位的数据并将其提供给数据处理器421_2。数据处理器421_2可以并行处理多个位的数据，并且并行地输出并行处理的数据到多个数据TSV TSV_data。
根据存储器操作的类型，数据处理器421_2可以临时存储读取数据，并将存储的数据输出到数据TSV TSV_data。此外，根据命令解码器421_1的控制，来自数据处理器421_2的数据可以通过数据TSV TSV_data提供给其他核心裸片中的至少一个。当执行其中第一核心裸片421的数据被复制到第二核心裸片422中的内部数据处理操作时，来自数据处理器421_2的数据可通过数据TSV TSV_data提供给第二核心裸片422。
图11是示出了其中在存储器设备的示例实施例中执行数据复制操作的示例的框图。在下文中，为了便于描述，示出了单个缓冲器裸片和两个核心裸片的操作。此外，在以下实施例中所示的存储器内处理器(in-memory processor)可以执行上述实施例中的命令解码(command decoding)的功能。此外，存储器内处理器还可以执行其中根据内部数据处理操作提供用于选择存储器单元组或芯片的芯片选择信号chip_select的功能。根据可修改实施例，在以下附图中示出的芯片选择信号chip_select可以被实现为通过核心裸片中的每一个的命令解码器生成。
参照图11，存储器设备500可以包括缓冲器裸片510以及第一核心裸片520和第二核心裸片530。第一核心裸片520可以包括用于第A存储器单元核心或组521的第A通道CHA，并且第二核心裸片530可以包括用于第B存储器单元核心或组531的第B通道CH B。
缓冲器裸片510可与存储器控制器通信，生成用于响应于来自存储器控制器的特定命令而执行一系列内部数据处理操作的内部命令，且将内部命令提供到第一核心裸片520和第二核心裸片530，同时改变用于选择核心裸片的芯片选择信号chip_select。此外，可以在缓冲器裸片510与第一核心裸片520和第二核心裸片30之间发送和接收数据，并且用于发送和接收数据的数据TSV通常可以布置在缓冲器裸片510和第一核心裸片520和第二核心裸片530中。
缓冲器裸片510可以包括多个输入/输出(I/O)电路，以便独立地执行与用于第一核心裸片520和第二核心裸片530的第A通道和第B通道的介接(interfacing)。例如，缓冲器裸片510可以包括用于第A存储器单元核心或组521的第A通道CH A的I/O电路(该I/O电路与第一核心裸片520介接)，以及用于第B存储器单元核心或组531的第B通道CH B的I/O电路(该I/O电路与第二核心裸片530介接)。每个I/O电路中提供的各种组件可以布置在缓冲裸片510的至少一个区域中，例如，I/O电路中的每一个的组件可以布置在物理区域。
缓冲器裸片510可以包括用于根据上述实施例生成内部命令的存储器内处理器511。根据一个实施例，存储器内处理器511可以是由多个存储器单元组共享的组件。此外，与用于每一个存储器单元组的每一个通道相对应的I/O电路可以包括接口512，所述接口512与存储器控制器、路径控制器513、读数据路径514、写数据路径515以及一个或多个锁存器516介接。
存储器内处理器511可以串行输出多个内部命令，以使得根据来自存储器控制器的命令的内部数据处理操作得到执行。此外，核心裸片中的每一个可以根据内部命令执行预定功能，并且内存处理器511可以通过输出芯片选择信号chip_select来选择其中将执行根据内部命令的功能的核心裸片。第一核心裸片520和第二核心裸片530可以分别包括通过数据TSV输入和输出数据的收发器525和535，并且核心裸片中的每一个的收发器可以被控制为由芯片选择信号chip_select使能。
同时，第一核心裸片520可包括包含单元区域的第A存储器单元核心或组521、解码内部命令的命令解码器522、写入数据路径523、读取数据路径524和收发器525。此外，第一核心裸片520还可以包括用于对要写入的数据和/或读取数据执行预定处理的电路。例如，在图11中示出了数据处理器526，其执行控制数据的传送或临时存储数据的处理操作。数据处理器526可以包括锁存器和用于控制与数据TSV的电连接的开关。
第二核心裸片530可以以与第一核心裸片520相同或类似的方式实现，且因此第二核心裸片530可包括第B存储器单元核心或组531、命令解码器532、写入数据路径533、读数据路径534、收发器535和数据处理器536。数据处理器536还可以包括锁存器和开关。
根据来自外部存储器控制器的命令，可以执行用于将第二核心裸片530的数据复制到第一核心裸片520中的内部数据处理操作，并且可以通过在存储器设备内部生成内部命令来执行内部处理500，而无需存储器控制器的干预。例如，缓冲器裸片510可以向第二核心裸片530提供内部命令，并且第二核心裸片530可以响应于接收到的内部命令读取数据，并且通过用作内部公共总线的数据TSV将读取数据提供给第一核心裸片520。此外，缓冲器裸片510可以向第一核心裸片520提供内部命令，并且第一核心裸片520可以将响应于内部命令通过数据TSV接收的数据写入到第A存储器单元核心或组521。第二核心裸片530的数据可被复制到第一核心裸片520的第A存储器单元核心或组521中。
根据可修改实施例，从第二核心裸片530读取的数据可存储在数据处理器536的锁存器中，且存储在数据处理器536的锁存器中的数据可通过数据TSV提供给第一核心裸片520。
根据上述实施例，即使当执行其中数据在不同核心裸片或存储器单元组之间移动的存储操作时，也可以通过存储器设备500的内部数据处理来执行存储器单元组之间的数据的复制操作，而不需要存储器控制器的介入。
图12A和图12B是示出了其中在存储器设备的示例实施例中执行数据交换操作的示例的框图。由于图12A中所示的存储器设备500的组件与图11的上述实施例中的存储器设备500的组件相同或类似，所以将省略图12A中的所示组件的重复说明。
参考图12A和图12B，根据来自外部存储器控制器的命令，可执行用于将第一核心裸片520的数据与第二核心裸片530的数据交换的内部数据处理操作，且缓冲器裸片510可生成一系列用于数据交换的内部命令并且向第一核心裸片520和第二核心裸片530提供一系列内部命令。此外，存储器内处理器511可以通过输出芯片选择信号chip_select来选择将根据内部命令执行功能的核心裸片。
作为用于交换数据的内部数据处理操作的示例，参考图12B，首先，根据内部命令(CH A RD)读取对应于第一通道CH A的第一核心裸片520的数据，即，第A存储器单元核心或组521的数据，并且将读取的数据存储在第一核心裸片520的数据处理器526的锁存器中。在第一核心裸片520的数据存储在数据处理器526的锁存器中之后，可以关闭数据处理器526的开关以便阻断锁存器和传送数据的数据TSV的电连接(CH A lat_off)。
此外，根据内部命令(CH B RD)读取对应于第二通道CH B的第二核心裸片530的数据，也即，第B存储器单元核心或组531的数据，并且从第二核心裸片530读取的数据通过用作内部公共总线的数据TSV将提供给第一核心裸片520。此外，根据内部命令(CH A WR)，提供给第一核心裸片520的数据被写入第一核心裸片520的第A存储器单元核心521中。然后，当第一核心裸片520的数据处理器526的开关导通(CH A lat_on)时，从第一核心裸片520读取的数据通过用作内部公共总线的数据TSV提供给第二核心裸片530，并且根据内部命令(CH B WR)将提供给第二核心裸片530的数据被写入第二核心裸片530的第B存储器单元核心或组531中。
如上所述，即使当不同存储器单元组的数据被交换时，也可以通过由内部公共总线提供的公共内部处理通道将从任何一个存储器单元组读取的数据提供给另一个存储器单元组，而不需要存储器控制器的干预，因此可以通过存储器设备的内部数据处理操作来执行存储器单元组之间的数据交换，而不增加系统对存储器设备的访问频率。
图13A至图13C是示出了其中在存储器设备的示例实施例中执行RMW操作的示例的框图。由于图13中所示的存储器设备600的组件与图11、图12A和图12B的上述实施例中的存储器设备500的组件相同或类似，所以将省略对图13A中示出的组件的每一个的重复描述。
参考图13A至13C，存储器设备600可以包括缓冲器裸片610以及用作一个或多个核心裸片的第一核心裸片620和第二核心裸片630，第一核心裸片620和第二核心裸片630可以分别包括不同的通道，通道A和通道B，以及对应的存储器单元核心或组621和组631，并且缓冲器裸片610可以包括与各自的通道相对应的I/O电路。缓冲器裸片610可以包括存储器内处理器611，并且I/O电路中的每一个可以包括接口612、路径控制器613、读取数据路径614、写入数据路径615和一个或多个锁存器616。存储器内处理器611可以执行与内部数据处理操作相关的各种控制功能，并且例如存储器内处理器611可以执行生成内部命令的操作。此外，存储器内处理器611还可以生成用于选择将根据内部命令执行存储器操作的核心裸片的芯片选择信号chip_select。
此外，第一核心裸片620可以包括包含单元区域的存储器单元核心或组621、解码内部命令的命令解码器622、写入数据路径623、读取数据路径624和收发器625。此外，第一核心裸片620可以包括存储器内处理器(PIM)功能块626，其对要写入的数据和/或读取数据执行计算处理。诸如数据写入、数据读取等对存储器单元核心或组621的访问可以相对于多个位并行执行，因此多个收发器625和对应于多个收发器625的多个PIM功能块626可以包括在第一核心裸片620中。
在一个实施例中，可以根据各种方式来控制PIM功能块626的操作，并且例如，PIM功能块626可以根据内部命令的解码结果由PIM控制信号PIM_ctrl控制。
此外，第二核心裸片630可以以与第一核心裸片620相同或类似的方式实现，并且因此第二核心裸片630可包括存储器单元核心或组631、命令解码器632、写入数据路径633、读取数据路径634、收发器635和PIM功能块636。根据提供给核心裸片的内部命令的类型，第一核心裸片620的PIM功能块626和第二核心裸片630的PIM功能块636可执行彼此不同的功能。
PIM功能块626和636可以通过以各种方式实现来执行数据的计算处理。根据一个实施例，PIM功能块626和636中的每一个可以包括执行布尔函数的功能单元，并且可以相对于数据执行诸如AND、OR、XOR、NOT等的功能。在示例实现中，如图13B所示，PIM功能块626和636中的每一个可以包括一个或多个开关A0和A1、一个或多个锁存器Lat1和Lat2、功能单元和缓冲器A2。功能单元可以执行上述布尔函数。
作为RMW操作的示例，当数据写入存储器单元核心的一个区域中时，则读取存储在该区域中的数据，然后将读取数据的位值与将要写入的数据的位值进行比较。然后，可以根据比较结果将读取数据的位值与将要写入的数据的位值不同的数据选择性地写入存储器单元核心的区域中。
参考图13C，当在第二核心裸片630的存储器单元核心或组631的一个区域中执行RMW操作时，读取存储器单元核心或组631的区域中的数据(CH_BRD)，并且经由通过(passing through)PIM功能块636的第一开关A0，将读取的数据存储在锁存器Lat 1。在数据存储在锁存器Lat 1中之后，第一开关A0被关断(A0断开)，第二开关A1被导通(A1导通)。
此外，将要写入存储器单元核心或组631的区域中的写入数据通过用作内部公共总线(Data_WR)的数据TSV提供给第二核心裸片630。由于在写入数据被写入单元核心631之前执行写入数据的比较操作，所以接收器(或写入缓冲器)可以处于关闭状态(WR BufOff)。写入数据经由通过PIM功能块636的第二开关A1被提供给功能单元。功能单元相对于从存储器单元核心或组631的区域读取的数据和写入数据执行比较操作。此外，比较结果暂时存储在锁存器Lat 2中。
根据比较结果，可以仅将写入数据的一些位选择性地写入存储器单元核心或组631的区域中。第二开关A1可以被断开(A1断开)，缓冲器A2可以被激活(A2导通)，并且可以通过缓冲器A2提供其中读取数据的位值与要写入的数据的位值不同的数据到存储器单元核心或组631。因此，可以选择性地执行对写入数据的一些位的写操作(CH BWR)。
图14A和图14B是示出了在存储器设备的示例实施例中在两个或更多个存储器核心裸片上同时执行RMW操作的示例的框图。由于图14A中所示的存储器设备600的组件与图13A的上述实施例中的存储器设备600的组件相同或类似，将省略对图14A中所示的组件的每一个的重复描述。
参考图14A和图14B，可以根据RMW操作将写入数据同时写入第一核心裸片620和第二核心裸片630中，首先，可以读取第二核心裸片630的存储器单元核心或组631的区域中的数据(CH B RD)。从存储器单元核心或组631读取的数据经由通过PIM功能块636的第一开关A0(见图13B)存储在锁存器Lat1中。在数据存储在锁存器Lat1中之后，断开第一开关A0(CHB A0Off)。此外，可读取(CH A RD)第一核心裸片620的存储器单元核心或组621的区域中的数据。从存储器单元核心或组621读取的数据经由通过PIM功能块626的第一开关A0被存储在锁存器Lat 1中，并且在数据被存储在锁存器Lat 1中之后，断开第一开关A0(CHAA0Off)。
然后，可以导通所有通道的第二开关A1(全部CH A1导通)，并且可以断开所有通道的接收器(或写缓冲器)(WR Buf Off)。此外，写入数据通过用作内部公共总线(Data_WR)的数据TSV被提供给第一核心裸片620和第二核心裸片630。当写入数据被提供给功能单元时，可以类似于上述实施例执行关于读数据和写数据的比较操作，并且所有通道的第二开关A1可以改变为断开状态(所有CH A1Off)。
然后，根据比较结果，可以在第一核心裸片620和第二核心裸片630中的每一个中写入写入数据的至少一些位。例如，第一核心裸片620的缓冲器A2被启用(CH A A2On)，且写入数据的至少一些位被写入第一核心裸片620(CH A WR)的存储器单元核心或组621中。此外，第二核心裸片630的缓冲器A2(CH B A2On)被启用，且写入数据的至少一些位被写入第二核心裸片630(CH B WR)的存储器单元核心或组631中。
根据实施例，当相对于至少两个核心裸片执行RMW操作时，写入数据可通过内部公共总线同时被提供给至少两个核心裸片而无需存储器控制器的介入，并因此可以相对于两个核心裸片同时执行RMW操作。
图15A和图15B是示出了其中在存储器设备的示例实施例中执行掩码写入的示例的框图。在图15A和图15B中，为了便于描述，仅示出了包括在存储器设备的核心裸片中的PIM功能块。
当执行掩码写入时，存储器控制器可以提供写入数据和对应于写入数据的掩码数据。例如，与写入数据中包括的多个位中的每一个相对应的掩码数据的值可以被设置为逻辑高或逻辑低，并且可以仅对其掩码数据的值是逻辑低的数据选择性地执行写入操作。此外，当执行掩码写入时，由于根据掩码数据的值一些数据段保持在先前的写入状态，可以在执行写入操作之前预先执行内部读取操作。
参考图15A和图15B，存储器设备700可以包括缓冲器裸片和一个或多个核心裸片(未在上述示出)，第一核心裸片可以包括第一PIM功能块720，第二核心裸片可以包括第二PIM功能块730。第一PIM功能块720可以包括一个或多个开关A0和A1、一个或多个锁存器LatA1和Lat A2、缓冲器A2和多路复用器MUX A。此外，第二PIM功能块730可以包括一个或多个开关B0和B1、一个或多个锁存器Lat B1和Lat B2、缓冲器B2和多路复用器MUX B.
示出了在对应于信道B的第二核心裸片中执行掩码写入的情况。首先，当从存储器控制器接收到掩模写入命令时，可以根据存储器设备700(CH B RD)的内部数据处理操作从第二核心裸片的单元核心读取数据，并且可以将读取数据存储在第二PIM功能块730的锁存器Lat B1中。在将读取数据存储在锁存器Lat B1中之后，可以关断第一开关B0(CH BB0Off)。
此外，关断所有通道的接收器(或写缓冲器)(WR Buf Off)，并向存储器设备提供写数据(Data_WR)。写入数据可以通过对应于内部公共总线的数据TSV被提供给第一核心裸片，并且可以被存储在第一PIM功能块720的锁存器Lat A1中。在将写入数据存储在锁存器Lat A1中之后，可以关断第一PIM功能块720的第一开关A0(CHA A0Off)。
此外，可以导通所有通道的第二开关A1和B1(全部CH A1、B1On)，并且可以将来自存储器控制器的掩码数据提供给存储器设备(Data_mask)。掩码数据可以通过第一PIM功能块720的复用器MUX A被存储在锁存器Lat A2中，并且可以通过第二PIM功能块730的复用器MUX B被存储在锁存器Lat B2中。根据一个实施例，可以通过在第一PIM功能块720中反转掩码数据的位的值来将掩码数据的每一位存储在锁存器Lat A2中，并且可将掩码数据的每一位存储在锁存器Lat B2中，而无需在第二PIM功能块730中反转掩码数据的位的值。
然后，根据掩码数据的位的值，可以将存储在第一PIM功能块720中的写入数据提供给写入目标的第二核心裸片的存储器单元核或组，或者可以将存储在第二PIM功能块730中的读取数据提供给写入目标的第二核心裸片的存储器单元核心或组。例如，可以根据掩码数据的位的反转值来使能第一PIM功能块720的缓冲器A2，并且可以根据掩码数据的位的值来使能第二PIM功能块730的缓冲器B2。
当掩码数据的位具有逻辑高并且写入数据被阻止写入存储器单元核心或组中时，可响应于具有逻辑高的掩码数据来使能第二PIM功能块730的缓冲器B2，因此存储在第二PIM功能块730中的读取数据被提供给写入目标的第二核心裸片的存储器单元核心或组。也就是说，可以阻止与具有逻辑高的掩码数据相对应的写数据被提供给存储器单元核或第二核心裸片的组。
另一方面，当掩码数据的位具有逻辑低时，第一PIM功能块720的缓冲器A2被激活，因此从存储器控制器提供的写入数据被提供给写入目标的第二核心裸片的存储器单元核心或组。另一方面，由于第二PIM功能块730的缓冲器B2被禁用，可以阻止将读取数据提供给写入目标的第二核心裸片的存储器单元核心或组。
在上述实施例中，已经描述了其中从掩码写入目标的第二核心裸片读取的数据被存储在第二PIM功能块730中并且写入数据被存储在第一PIM功能块720中的示例，但是实施例不限于此。例如，在从第二核心裸片读取的数据被存储在第一PIM功能块720中并且写入数据被存储在第二PIM功能块730中之后，写入数据或读取数据可以根据掩码数据的位的值被选择性地写入第二核心裸片的存储器单元核心或组。
根据上述实施例，可以通过存储器设备700中的内部数据处理操作来执行掩码写入，而不需要存储器控制器的介入。此外，可以通过由内部公共总线提供的公共内部处理通道在核心裸片之间发送和接收用于在掩模写入的内部数据处理操作中使用的读数据和写数据，因此可以根据系统对存储器设备的访问频率的降低来提高数据带宽效率。
图16是示出了存储器设备的可修改实施例的框图。在图16中，示出了其中包括多个层的存储器设备的示例，多个层中的至少一个构成主裸片，并且其中至少另一个构成从裸片。
例如，主裸片和从裸片可以堆叠在衬底(substrate)上，并且堆叠的主裸片和从裸片可以通过TSV发送和接收信号。此外，主裸片和从裸片可以通过相同的存储器处理来实现，并且主裸片和从裸片中的每一个可以包括存储数据的存储器单元核或组。此外，主裸片可以包括用于与外部存储器控制器通信的I/O电路。
根据实施例，主裸片可以包括根据来自存储器控制器的命令串行地生成用于执行内部处理的内部命令的存储器内处理器。此外，从属裸片中的每一个包括PIM功能块，并且可以由根据上述实施例的存储器设备内部的PIM功能块执行用于数据的各种类型的操作。此外，在TSV区域中形成的多个TSV中的至少一些可以被用作为在存储器设备内部提供公共内部处理通道的内部公共总线，并且可以通过使用内部公共总线的公共内部处理通道在主芯片和从芯片之间发送和接收数据。
在下文中，将描述其中内部公共总线布置在缓冲器裸片(或者主裸片)中的存储器设备的示例实施例。
图17和图18是示出了包括在存储器设备的示例实施例中的缓冲器裸片的示例实现的框图。
与上述实施例类似，存储器设备包括多个层，并且多个层中的任何一个可以是与外部存储器控制器通信的缓冲器裸片(或者主裸片)。例如，存储器设备可以具有HBM形式，并且堆叠在缓冲器裸片上的一个或多个核心裸片可以包括彼此独立的多个通道。此外，例如，核心裸片中的每一个可以包括用于两个或更多个存储器单元组的两个或更多个独立的通道。
缓冲器裸片可以包括与存储器控制器和TSV区域介接的物理区域，其中形成多个TSV以与一个或多个核心裸片通信。此外，根据一个实施例，缓冲器裸片还可以包括由包括在核心裸片中的多个存储器单元组共享的内部公共总线。可以通过内部公共总线向多个存储器单元组提供各种类型的信号，支持通过其可以执行一个或多个内部数据处理操作的公共内部处理通道。
在一个实施例中，缓冲器裸片还可以包括内部命令发生器和数据处理器。例如，在上述实施例中，内部命令发生器可以以存储器内处理器来实现，并且数据处理器可以以上述实施例中的PIM功能块来实现。
缓冲器裸片可响应于来自存储器控制器的命令而生成用于内部数据处理操作的内部命令，并通过使用内部公共总线的公共内部处理通道将所生成的内部命令提供给存储器单元组。此外，数据处理器可以执行来自外部的写入数据的处理操作和用于从一个或多个核心裸片读取的数据的处理操作。可以通过使用内部公共总线的公共内部处理通道将处理之前的数据和/或处理过的数据提供给存储器单元组。
内部公共总线可以通过具有与多个存储器单元组对应的I/O电路的物理区域连接到TSV区域。与上述实施例相同或类似，存储器设备可以在没有存储器控制器的介入的情况下执行数据复制、数据交换、RMW、掩码写入等作为内部数据处理操作。此外，可以通过使用内部公共总线的公共内部处理通道在多个存储器单元组之间发送和接收数据。
同时，在图18的实施例中，示出了其中缓冲器裸片的信号传输路径具有物理区域、TSV区域和内部公共总线的顺序的示例。在这种情况下，可以经由内部公共总线和TSV区域的TSV而不通过(passing through)物理区域将来自内部命令发生器的内部命令或来自数据处理器的数据提供给核心裸片。
图19和图20是详细示出了图17和图18中所示的上述缓冲器裸片的示例实现的图。
参考图19，存储器设备的缓冲器裸片800A可以包括TSV区域810、物理区域820和内部公共总线830。TSV区域810可以包括具有用于多个存储器核心组的独立信号传输路径的TSV，并且可以通过用于每个存储器单元组的不同命令TSV向例如核心裸片提供命令，并且通过用于每个存储器单元组的不同数据TSV向核心裸片提供数据。根据一个实施例，如图19中所示，TSV区域810可以包括传送与存储器单元组的存储器操作相关的信号的TSV，并且还可以包括在单独测试(例如，功率测试)中使用的附加TSV。
物理区域820还可以通过用于每个存储器单元组的不同I/O电路与外部存储器控制器通信，并且可以将来自用于每个存储器单元组的不同I/O电路的信号提供给存储器的对应TSV单元组。此外，内部公共总线830可以共同连接到与物理区域820的多个存储器单元组相对应的I/O电路。
内部命令发生器840可以生成一系列用于存储器设备中的内部数据处理操作的内部命令，并且可以将该一系列内部命令提供给内部公共总线830。内部命令通过物理区域820和TSV区域810被提供给核心裸片。此外，根据上述实施例，数据处理器850可以执行与各种类型的存储器操作相关的数据处理操作，诸如数据复制、数据交换、RMW、掩码写入等。根据一个实施例，来自数据处理器850的数据被提供给内部公共总线830，并且提供给内部公共总线830的数据通过物理区域820和TSV区域810被提供给核心裸片。此外，可以将从任何一个核心裸片读取的数据通过内部公共总线830提供给数据处理器850，并且可以将来自数据处理器850的处理过的数据通过内部公共总线830提供给另一个核心裸片。
同时，图20中所示出的存储器设备的缓冲器裸片800B可以具有与图19中所示的上述缓冲器裸片800A相似的部件，并且可以具有其中内部公共总线830被连接到TSV区域810的结构。在这种情况下，来自内部命令发生器840的内部命令或来自数据处理器850的数据可以被直接提供给TSV区域810并被传送给核心裸片。
图21和图22是根据一些实施例的示出了缓冲器裸片的可修改示例实现的框图。在图21和图22中，示出了其中在缓冲器裸片的DA区域中传送测试信号的总线被用作用于公共内部处理通道的内部公共总线的示例。
参考图21，缓冲器裸片可以包括与存储器控制器介接的物理区域以及其中形成多个TSV以与一个或多个核心裸片通信的TSV区域。此外，缓冲裸片还可以包括其中布置有可以与外部测试器直接通信的总线的DA区域，而不管存储器控制器。与提供给DA区域的测试相关的信号可以通过DA区域中的总线被传送到TSV，并且测试结果可以通过TSV区域和DA区域被提供给外部测试器。
可以相对于多个存储器单元组执行使用DA区域的测试操作，并且在这种情况下，与测试相关的DA区域中的总线可以被实现为由多个存储器单元组共享。根据一个实施例，DA区域中的总线可以被用作用于存储器设备的内部数据处理操作的内部公共总线。此外，用于内部数据处理操作的内部命令发生器可以生成内部命令并通过DA区域中的总线将所生成的内部命令提供给核心裸片。此外，可以通过DA区域中的总线将从核心裸片读取的数据提供给数据处理器，并且可以通过DA区域中的总线将来自数据处理器的数据提供给核心裸片。
同时，参考图22，缓冲器裸片可以包括物理区域和TSV区域，并且包括由多个存储器单元组共享的总线的DA区域可以被布置为与物理区域相邻。DA区中的总线可以被用作为内部数据处理操作提供公共内部处理通道的内部公共总线。在上述图21的示例中，通过DA区域中的内部公共总线的信号传输可以通过TSV区域提供给核心裸片，而不通过(passingthrough)物理区域。另一方面，在图22的本示例中，通过内部公共总线传送的内部命令和数据可以通过物理区域和TSV区域被提供给核心裸片。
同时，在图21和22所示的示例中，内部命令发生器和数据处理器被示出为包括在DA区域中，但是实施例不限于此。例如，内部命令发生器和数据处理器可以被布置在缓冲裸片中的DA区域的外部。
图23和图24是示出了在图21和图22中所示的上述缓冲器裸片中的信号传输路径的示例的框图。
参考图23，来自DA区域中的内部公共总线DA BUS的内部命令和数据可以被提供给TSV区域，而不通过(passing through)物理区域。例如，物理区域包括用于每个存储器单元组的独立I/O电路，因此相对于存储器单元组A的信号通过与TSV区域中的存储器单元组A相对应的TSV被传送到核心裸片。类似地，相对于存储器单元组B的信号通过与TSV区域中的存储器单元组B对应的TSV被传送到核心裸片，并且相对于存储器单元组C的信号通过与TSV区域中的存储器单元组C相对应的TSV被传送到核心裸片。
DA区域中的内部公共总线DA BUS可以被布置为由多个存储器单元组共享，并且用于选择来自物理区域的信号和通过内部公共总线DA BUS传送的信号的选择器(例如，多路复用器)可以被包括在缓冲器裸片中。例如，当为每个存储器单元组独立地传送内部命令/数据时，来自物理区域的内部命令和数据被选定并通过TSV被传送到核心裸片。另一方面，当在内部数据处理操作中将内部命令或数据提供给核心裸片时，内部命令或数据被选定并通过TSV被传送到核心裸片。
同时，在图24中，示出了通过物理区域和TSV区域将内部命令或处理后的数据提供给核心裸片的示例。
参考图24，DA区域中的内部公共总线DA BUS可以被布置在物理区域的前端，并且用于选择针对每个存储器单元组独立提供的信号和通过内部公共总线DA BUS传送的信号的选择器(例如，多路复用器)可以被布置在物理区域的前端。例如，可以通过在存储器设备的外表面上形成的凸块来接收针对每个存储器单元组独立传送的命令/数据。可以在其中通过对应的独立通道为每个存储器单元组独立地传送信号的正常操作中选择通过凸块传送的信号，并且可以选择通过内部公共总线DA BUS传送的信号用于上述实施例中的内部数据处理操作。
图25是示出了包括存储器设备的实施例的半导体封装件的示例的配置图。
参考图25，半导体封装件900可以包括一个或多个存储器设备910和存储器控制器920。存储器设备910和存储器控制器920可以被安装在插入器930上，并且其上安装有存储器设备910和存储器控制器920的插入器可以被安装在封装件衬底940上。存储器控制器920可以对应于可以执行存储器控制功能的半导体器件，并且例如存储器控制器920可以以应用处理器(AP)来实现。
可以以各种形式实现存储器设备910，且根据一个实施例的存储器设备910可以是其中堆叠多个层的HBM形式的存储器设备。因此，根据一个实施例的存储器设备910可以包括可由对应的独立通道可访问的多个存储器单元组以及提供被布置为由多个存储器单元组共享的公共内部处理通道的内部公共总线。此外，在存储装置910中可以包括生成用于内部数据处理操作的内部命令的内部命令发生器和执行写入数据和/或读取数据的处理的数据处理器。
多个存储器设备910可以被安装在插入器上，并且存储器控制器920可以与多个存储器设备910通信。例如，存储器设备910和存储器控制器920中的每一个可以包括物理区域，并且可以通过物理区域在存储器设备910和存储器控制器920之间执行通信。同时，当存储器设备910包括DA区域时，可以通过安装在封装衬底940和DA区域下面的导电装置(例如，焊球950)将测试信号提供到存储器设备910中。
这里，插入器可以包括具有TSV形式或印刷电路板(PCB)形式的有机或非TSV方式的嵌入式多裸片互连桥(EMIB)。
在用于执行内部数据处理操作的存储器设备中，由于可以通过存储器设备的内部数据处理操作来执行根据来自存储器控制器的命令的一系列存储器操作而无需存储器控制器的介入，所以可以降低系统对存储器设备的访问频率，因此有可以提高数据带宽效率的效果。
虽然已经参照附图中所示的示例实施例描述了本发明构思以便进一步透彻地理解本发明构思，但是应当理解为不限制本发明构思。此外，本领域技术人员将清楚，在不脱离本发明构思的精神和范围的情况下，可以在其中进行各种改变和修改。

Claims (20)

1.一种存储器设备，包括：
具有内部命令发生器的缓冲器裸片，所述内部命令发生器被配置为从外部存储器控制器接收用于由所述存储器设备执行至少一个内部数据处理操作的第一外部命令，并响应于此，生成用于使所述存储器设备运行对应的内部存储器操作以执行所述至少一个内部数据处理操作的至少两个内部命令；
与缓冲器裸片堆叠在一起的第一核心裸片和第二核心裸片，所述第一核心裸片和所述第二核心裸片中的每一个具有多个动态随机存取存储器DRAM单元，所述DRAM单元被安排成至少第一核心裸片的第一存储器单元组以及第二核心裸片的第二存储器单元组；
多个硅通孔TSV，其延伸穿过所述第一核心裸片及所述第二核心裸片以便连接到所述缓冲器裸片；
至少两个独立通道，每个与所述第一存储器单元组和所述第二存储器单元组中的对应一个相关联，所述至少两个独立通道各自包括所述TSV的对应组；以及
公共内部处理通道，其在所述第一核心裸片和所述第二核心裸片的所述第一存储器单元组和所述第二存储器单元组之间共享。
2.如权利要求1所述的存储器设备，其中，所述至少两个独立通道中的每一个包括用于对应存储器单元组的对应独立数据总线，并且其中，所述公共内部处理通道包括在至少两个存储器单元组之间共享的公共内部数据总线。
3.如权利要求1所述的存储器设备，其中，所述至少两个独立通道中的每一个包括用于相关联的存储器单元组的对应独立命令/地址总线，并且其中，所述公共内部处理通道包括在至少两个存储器单元组之间共享的公共内部命令/地址总线。
4.如权利要求1所述的存储器设备，其中，所述至少两个独立通道中的每一个包括用于相关联的存储器单元组的对应独立命令/地址总线，并且所述存储器设备还包括与至少两个存储器单元组中的一个相关联的至少两个独立内部命令/地址信号总线。
5.如权利要求1所述的存储器设备，其中，所述公共内部处理通道包括所述TSV中的至少一些，当存储器设备执行至少一个内部数据处理操作时，所述公共内部处理通道的所述TSV由存储器单元组中的至少两者共享。
6.如权利要求1所述的存储器设备，其中，所述第一核心裸片包括与所述第一存储器单元组相关联的至少第一数据处理器，其中，所述第二核心裸片包括与所述第二存储器单元组相关联的至少第二数据处理器，其中，所述数据处理器被配置为响应于由内部命令发生器提供的至少一个控制信号来执行所述至少一个内部数据处理操作。
7.如权利要求6所述的存储器设备，其中，所述至少一个内部数据处理操作包括数据加法运算、异或运算、数据减法运算和数据乘法运算中的至少一个。
8.如权利要求1所述的存储器设备，其中，当所述存储器设备从所述存储器控制器接收到作为正常命令的第二外部命令时，所述正常命令通过其相关联的独立通道被提供到存储器单元组之一。
9.一种存储器设备，包括：
具有内部命令发生器的缓冲器裸片，所述内部命令发生器被配置为从外部存储器控制器接收用于由所述存储器设备执行至少一个内部数据处理操作的第一外部命令，且响应于此生成用于使所述存储器设备运行对应的内部存储器操作以执行所述至少一个内部数据处理操作的至少两个内部命令；
与所述缓冲器裸片堆叠在一起的至少一个核心裸片，所述至少一个核心裸片具有被布置成多个存储器单元组的多个动态随机存取存储器DRAM单元；
多个硅通孔TSV，其延伸穿过所述至少一个核心裸片以便连接到所述缓冲器裸片；以及
至少两个独立通道，每个独立通道与所述存储器单元组中的对应一个相关联，所述至少两个独立通道各自包括所述TSV的对应集合，
其中，当所述存储器设备执行所述至少一个内部数据处理操作时，所述TSV中的至少一些由所述多个存储器单元组中的至少两个共享。
10.如权利要求9所述的存储器设备，其中，由所述多个存储器单元组中的至少两个共享的所述TSV中的至少一些包含在所述多个存储器单元组之间共享的公共内部处理通道。
11.如权利要求9所述的存储器设备，其中，所述第一外部命令包括数据复制命令、数据交换命令、读取-修改-写入命令和掩码写入命令中的至少一个。
12.如权利要求9所述的存储器设备，还包括多个数据处理器，每个数据处理器与所述存储器单元组中的一个相关联，并被提供在与相关联的存储器单元组相同的核心裸片上，其中，所述数据处理器被配置为响应于由所述内部命令发生器提供的至少一个控制信号来执行所述至少一个内部数据处理操作。
13.如权利要求9所述的存储器设备，其中，所述至少一个内部数据处理操作包括数据加法运算、异或运算，数据减法运算和数据乘法运算中的至少一个。
14.如权利要求9所述的存储器设备，其中，当所述存储器设备从所述存储器控制器接收到作为正常命令的第二命令时，所述正常命令通过其相关联的独立通道被提供给所述多个存储器单元组之一。
15.一种存储器设备，包括：
多个动态随机存取存储器DRAM单元，被布置成多个存储器单元组；
多个独立通道，每个独立通道与所述多个存储器单元组中的对应一个相关联；
内部命令发生器，其被配置为从外部存储器控制器接收用于由所述存储器设备执行至少一个内部数据处理操作的至少第一外部命令，并且响应于此生成用于使对应的存储器操作被运行以执行所述至少一个内部数据处理操作的至少两个内部命令；
公共内部处理通道，在所述多个存储器单元组之间共享；以及
与所述存储器单元组中的一个相关联的多个数据处理器，其中，所述数据处理器被配置为响应于由内部命令发生器提供的至少一个控制信号，为相关联的存储器单元组的数据执行所述至少一个内部数据处理操作。
16.如权利要求15所述的存储器设备，其中，各自与至少两个存储器单元组中对应的一个相关联的所述多个独立通道被配置为为所述多个存储器单元组的DRAM单元执行正常操作，并且在用于为至少两个存储器单元组的DRAM单元执行内部数据处理操作的至少两个存储器单元组之间共享公共内部处理通道。
17.如权利要求15所述的存储器设备，其中，所述第一外部命令包括数据复制命令、数据交换命令、读取-修改-写入命令和掩码写入命令中的至少一个。
18.如权利要求15所述的存储器设备，其中，所述至少一个内部数据处理操作包括数据加法运算、异或运算、数据减法运算和数据乘法运算中的至少一个。
19.如权利要求15所述的存储器设备，其中，当所述存储器设备从存储器控制器接收到作为正常命令的第二外部命令时，所述正常命令通过其相关联的独立通道被提供给所述多个存储器单元组之一。
20.如权利要求15所述的存储器设备，其中，所述存储器操作被串行地执行。
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