JP7317478B2 - 積層型メモリ装置及びメモリシステム - Google Patents
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Description
メモリ容量を増やすためにメモリチップのパッケージの内部に積層された半導体ダイ(semiconductor dies)はシリコン貫通ビア(via)又は基板貫通ビア(through-silicon via:TSV、又はthrough-substrate via)を通じて電気的に接続される。
外部装置の積層型メモリ装置に対する各々のアクセス(access)は、積層された半導体ダイの間でのデータ交信を要求し、外部装置と積層型メモリ装置との間のデバイス間(inter-device)帯域幅と遅延時間のペナルティが各アクセス当たり2回発生する。
したがって、外部装置が遂行するデータプロセスが積層型メモリ装置への多重アクセスを要求する時、このような帯域幅と遅延時間はシステムのプロセス効率と電力消費量に顕著な影響を及ぼす、という問題がある。
また、上記目的を達成するためになされた本発明による積層型メモリ装置は、垂直に積層された複数のメモリ半導体ダイを有し、前記複数のメモリ半導体ダイの内の少なくとも1つは、それぞれが複数のメモリセルと、第1データ及び第2データに基づいて演算を実行するように構成された1つ以上の演算ユニットと、を含む複数のメモリバンクを含み、前記第1データは、前記演算ユニットを含む前記メモリ半導体ダイの外部から提供され、前記第2データは、前記複数のメモリバンクの内の対応するメモリバンクの前記メモリセルから読み取られ、少なくとも2つの異なる前記メモリバンクに含まれる前記演算ユニットは、演算を並行して実行し、それぞれの前記演算ユニットは、前記第1データを受信するための第1入力端子と、前記第2データを受信するための第2入力端子と、を含み、前記第1入力端子は、前記複数のメモリセルに格納されたデータを外部に転送し、外部から提供されるデータを前記複数のメモリセルに格納するグローバル入出力ライン上の信号を増幅する入出力センスアンプの出力端子に接続され、前記第2入力端子は、前記グローバル入出力ラインを駆動する入出力ドライバの入力端子に接続されることを特徴とする。
図1を参照すると、積層された複数のメモリ半導体ダイのうちの1つ以上の演算半導体ダイに複数の演算ユニットを形成する(ステップS100)。
つまり、メモリ半導体ダイ各々には、データを格納するメモリ集積回路が形成され、メモリ半導体ダイの内の1つ以上は、演算ユニットをさらに形成した演算半導体ダイと称する。
一方、演算半導体ダイのメモリ集積回路から各々読み出される内部データを演算ユニットに各々提供する(ステップS300)。
演算ユニットを用いて共通のブロードキャストデータ及び各々の内部データに対する複数の演算を同時に実行する(ステップS400)。
図2を参照すると、メモリシステム10は、積層型メモリ装置1000及びホスト装置2000を含む。
図2には1つのロジック半導体ダイ及び2つのメモリ半導体ダイを示したが、2つ以上のロジック半導体ダイ及び1つ又は3個以上のメモリ半導体ダイが積層構造に含まれることもできる。
また、図2にはロジック半導体ダイ1010がメモリ半導体ダイ(1070、1080)と共に垂直に積層される実施形態を示したが、図29を参照して後述するように、ロジック半導体ダイ1010を除外したメモリ半導体ダイ(1070、1080)のみが共に垂直に積層され、ロジック半導体ダイ1010はインターポーザ又はベース基板を介して積層されたメモリ半導体ダイ(1070、1080)と電気的に接続することもできる。
このようなロジックは、メモリ制御部(CTRL)1030、グローバルバッファ(GBF)1040、及びデータトランスフォームロジック(DTL)1050を含み得る。
メモリ制御部1030は、積層型メモリ装置1000の全般的な動作を制御する。
データトランスフォームロジック1050は、メモリ半導体ダイ(1070、1080)と交信するデータ又はメモリインターフェース1020を通じて交信するデータに対する演算を実行することができる。
例えば、データトランスフォームロジック1050は、マックスプーリング(max pooling)、ReLU(rectified linear unit)、チャンネル単位加算(channel-wise addition)などの演算を実行することができる。
メモリ半導体ダイ(1070、1080)の内の少なくとも1つのメモリ半導体ダイ1080は、演算回路100をさらに含む演算半導体ダイに該当する。
後述するように、演算回路100は1つ以上の演算ブロックを含むことができ、演算ブロックの各々は、1つ以上の演算ユニットを含むことができる。
演算ユニットにはシリコン貫通ビア(TSV)を通じてブロードキャストデータが共通に提供され、演算半導体ダイ1080のメモリ集積回路1081から各々読み出される内部データが提供される。
演算ユニットは、共通のブロードキャストデータ及び各々の内部データに基づいて演算を実行して各々の演算結果データを提供する。
ホストインターフェース2110は、インターコネクタ装置12を介して積層型メモリ装置1000のような外部装置との交信を実行する。
図3を参照すると、高帯域幅メモリ(high bandwidth memory:HBM)1001は、複数のDRAM半導体ダイ、例えば、第1~第4メモリ半導体ダイ(1100、1200、1300、1400)が積層された構造を含む。
高帯域幅メモリは、チャンネルと称する複数の独立したインターフェースを介して積層された構造の高帯域幅動作に最適化できる。
図3には4個のDRAM半導体ダイが積層され、各々のDRAM半導体ダイが2つのチャンネル(CHANNEL(0)、CHANNEL(1))を支援する例を示す。
例えば、図3に示すように、第4メモリ半導体ダイ1400は2つのチャンネル(CHANNEL(0)、CHANNEL(1))に対応する2つのメモリ集積回路(1401、1402)を含む。
各々のメモリ半導体ダイは、積層構造に追加的なキャパシティ(capacity)及び追加的なチャンネルを提供することができる。
各チャンネルに対応するメモリ集積回路(1401、1402)の各々は、複数のメモリバンク(MB)を含み、各メモリバンク(MB)は演算ブロック(CB)を含むことができる。
図4を参照して後述するように、各演算ブロック(CB)は、複数の演算ユニット(CU)を含み得る。
このように、演算ユニットは、演算半導体ダイ1400に含まれるメモリバンク(MB)の内部に分散して配置できる。
一般的に、高帯域幅メモリは、1つのチャンネルからのリクエストは他のチャンネルに付着されたデータにアクセスできない。
チャンネルは独立的にクロッキングされ、互いに同期化される必要がない。
しかしながら、本発明の実施形態に係る高帯域幅メモリ1001は、前述したブロードキャストデータの転送及び/又は演算結果データの転送のために互いに異なるメモリ半導体ダイのデータにアクセスすることができる。
メモリ半導体ダイ(1100、1200、1300、1400)に通常的に具現される機能がこのようなインターフェースダイ又はロジック半導体ダイに具現できる。
図4を参照すると、メモリバンク200は、複数のデータブロック(DBK1~DBKn)及び演算ブロック300を含む。
データブロック(DBK1~DBKn)は同一の構造を有し、図4には例示的に第1データブロックDBK1の構造を示す。
読み出し動作時、ビットラインセンスアンプ(BLSA)は、メモリセルに格納されたデータをセンシング及び増幅してローカル入出力ライン(LIO)とグローバル入出力ライン(GIO)を順次に経て外部に転送する。
また、書き込み動作時、外部から提供されるデータは、グローバル入出力ライン(GIO)及びローカル入出力ライン(LIO)を順次に経てメモリセルに格納される。
このようなデータブロックの階層的構造は多様に変更できる。
図4にはデータブロック1つ毎に演算ユニットを1つずつ配置する例を示したが、複数のデータブロック毎に1つの演算ユニットを配置することもできる。
前述したように、演算ユニット(CU1~CUn)の各々は、シリコン貫通ビアを介して演算半導体ダイに共通に提供されるブロードキャストデータ(DA)及び内部データ(DW1~DWn)の各々を受信し、これらに基づいた演算を実行して演算結果データ(DR1~DRn)の各々を提供する。
全ての演算ユニットは、同一のブロードキャストデータを受信し、対応するデータブロックから各々の内部データを受信することができる。
このように積層型メモリ装置に分散して形成される複数の演算ユニットを用いて演算を並列的に実行することによって、積層型メモリ装置、ロジック半導体ダイ、及び外部装置の間で交信するデータの量を減少させてデータプロセシング時間及び電力消費を減少させることができる。
図5を参照し、メモリ集積回路の一例としてDRAMに対する説明をするが、本発明の実施形態に係る積層型メモリ装置は、DRAM、TRAM(Topological switching RAM)、及びSRAMのような揮発性メモリアーキテクチャ、またはROM、フラッシュメモリ、FRAM(登録商標)、MRAM、PRAMなどの不揮発性メモリアーキテクチャを含む多様なメモリアーキテクチャで具現できる。
ロウデコーダ460は、複数のバンクアレイ(480a~480h)に各々接続された複数のバンクロウデコーダ(460a~460h)を含み、コラムデコーダ470は複数のバンクアレイ(480a~480h)に各々結合された複数のバンクコラムデコーダ(470a~470h)を含む。
演算回路100は、複数のバンクアレイ(480a~480h)に各々接続された複数の演算ブロック(CB)(100a~100h)を含む。
前述したように、演算ブロック(100a~100h)の各々は、ブロードキャストデータを共通に受信し、バンクアレイ(480a~480h)から各内部データを受信する複数の演算ユニット(図示せず)を含む。
アドレスレジスタ420は、受信したバンクアドレス(BANK_ADDR)をバンク制御ロジック430に提供し、受信したロウアドレス(ROW_ADDR)をロウアドレスマルチプレクサ440に提供し、受信したコラムアドレス(COL_ADDR)をコラムアドレスラッチ450に提供する。
バンク制御信号に応答して、複数のバンクロウデコーダ(460a~460h)のうち、バンクアドレス(BANK_ADDR)に対応するバンクロウデコーダが活性化され、複数のバンクコラムデコーダ(470a~470h)のうち、バンクアドレス(BANK_ADDR)に対応するバンクコラムデコーダが活性化する。
ロウアドレスマルチプレクサ440は、ロウアドレス(ROW_ADDR)又はリフラッシュロウアドレス(REF_ADDR)をロウアドレス(RA)として選択的に出力する。
ロウアドレスマルチプレクサ440から出力されたロウアドレス(RA)は、バンクロウデコーダ(460a~460h)に各々印加される。
また、コラムアドレスラッチ450は、バーストモード(burst mode)で、受信したコラムアドレス(COL_ADDR)を徐々に増加させることができる。
コラムアドレスラッチ450は、一時的に格納された、または徐々に増加したコラムアドレス(COL_ADDR)をバンクコラムデコーダ(470a~470h)に各々印加する。
入出力ゲーティング回路490は、入出力データをゲーティングする回路と共に、入力データマスクロジック、バンクアレイ(480a~480h)から出力されたデータを格納するための読出データラッチ、及びバンクアレイ(480a~480h)にデータを書き込むための書込ドライバを含むことができる。
読出データラッチに格納されたデータ(DQ)は、データ入出力バッファ495を介してメモリコントローラに提供される。
バンクアレイ(480a~480h)の内の1つのバンクアレイに書き込まれるデータ(DQ)は、メモリコントローラからデータ入出力バッファ495に提供される。
データ入出力バッファ495に提供されたデータ(DQ)は、書込ドライバを介して1つのバンクアレイに書き込まれる。
制御ロジック410は、半導体メモリ領域400に書き込み動作又は読み出し動作が実行されるように制御信号を生成する。
制御ロジック410は、メモリコントローラから受信されるコマンド(CMD)をデコーディングするコマンドデコーダ411及び半導体メモリ領域400の動作モードを設定するためのモードレジスタセット(mode register set:MRS)412を含むことができる。
図6を参照すると、演算ユニット(CU)の内部データ(DW[N-1:0])を受信する第1入力端子は第1ノードN1に接続され、演算ユニット(CU)のブロードキャストデータ(DA[N-1:0])を受信する第2入力端子は第2ノードN2に接続される。
第1ノードN1は、グローバル入出力ライン(GIO、GIOB)の信号を増幅して出力する入出力センスアンプ(IOSA)の出力端子に該当する。
第2ノードN2は、グローバル入出力ライン(GIO、GIOB)を駆動する入出力ドライバ(IODRV)の入力端子に該当する。
一方、演算動作時には演算ユニット(CU)がイネーブルされてブロードキャストデータ(DA[N-1:0])及び内部データ(DW[N-1:0])を受信する。
この際、入出力センスアンプ(IOSA)はイネーブルされて内部データ(DW[N-1:0])を出力し、入出力ドライバ(IODRV)はディスエーブルされてブロードキャストデータ(DA[N-1:0])が内部のメモリセルに提供されることを遮断する。
演算ユニット(CU)が演算結果データ(DR)を提供する間、入出力センスアンプ(IOSA)はディスエーブルされる。
他の実施形態において、演算ユニット(CU)の出力端子は、第1ノードN1に接続されず、通常の読み出し経路と区別される別個の経路を介して提供することもできる。
更に他の実施形態において、演算ユニット(CU)の出力端子は、第2ノードN2に接続され、通常の書き込み経路を介して内部のメモリセルに格納することもできる。
例えば、積層型メモリ装置の動作モードによって、Nは、8、16、又は32であり得る。
図7から図24には説明及び図の便宜のために、1つのロジック半導体ダイ1010と第1~第4メモリ半導体ダイ(1100、1200、1300、1400)を示すが、ロジック半導体ダイの個数及びメモリ半導体ダイの個数は多様に決定できる。
図7の積層メモリ装置を参照すると、第1~第4メモリ半導体ダイ(1100、1200、1300、1400)に各々対応する第1~第4データバス(DBUS1~DBUS4)を介してロジック半導体ダイ1010と第1~第4メモリ半導体ダイ(1100、1200、1300、1400)との間にデータ交信が実行できる。
通常の読み出し及び書き込み動作時には、第1~第4メモリ半導体ダイ(1100、1200、1300、1400)の間のデータ転送は実行できない。
データバス(DBUS1~DBUS4)の各々は、複数のデータ経路を含み、各データ経路は積層された半導体ダイに形成されたシリコン貫通ビアを接続して垂直に長く延長できる。
製造工程の統一のために、第1~第4メモリ半導体ダイ(1100、1200、1300、1400)の各々に、第1~第4データバス(DBUS1~DBUS4)の対応する送信回路(TX1~TX4、TX11~TX14、TX21~TX24、TX31~TX34、TX41~TX44)及び受信回路(RX1~RX4、RX11~RX14、RX21~RX24、RX31~RX34、RX41~RX44)を全て備えて、これらを選択的にイネーブルすることができる。
図8aを参照すると、通常の書き込み動作時にはロジック半導体ダイ1010の送信回路(TX1~TX4)、とメモリ半導体ダイ(1100、1200、1300、1400)の各受信回路(RX11、RX22、RX33、RX44)がイネーブルされてデータバス(DBUS1~DBUS4)の各々を介してロジック半導体ダイ1010からメモリ半導体ダイ(1100、1200、1300、1400)に書込データが転送される。
ロジック半導体ダイ1010の第2送信回路TX2と第2メモリ半導体ダイ1200の第2受信回路RX22がイネーブルされて対応する第2データバスDBUS2を介して書込データWR2が転送される。
ロジック半導体ダイ1010の第3送信回路TX3と第3メモリ半導体ダイ1300の第3受信回路RX33がイネーブルされて対応する第3データバスDBUS3を介して書込データWR3が転送される。
ロジック半導体ダイ1010の第4送信回路TX4と第4メモリ半導体ダイ1400の第4受信回路RX44がイネーブルされて対応する第4データバスDBUS4を介して書込データWR4が転送される。
第2メモリ半導体ダイ1200の第2送信回路TX22とロジック半導体ダイ1010の第2受信回路RX2がイネーブルされて対応する第2データバスDBUS2を介して読出データRD2が転送される。
第3メモリ半導体ダイ1300の第3送信回路TX33とロジック半導体ダイ1010の第3受信回路RX3がイネーブルされて対応する第3データバスDBUS3を介して読出データRD3が転送される。
第4メモリ半導体ダイ1400の第4送信回路TX44とロジック半導体ダイ1010の第4受信回路RX4がイネーブルされて対応する第4データバスDBUS4を介して読出データRD4が転送される。
図9から図24は、本発明の実施形態に係る演算動作のためのデータ転送経路の実施形態を示す図である。
基本的な構成及び動作は図7、図8a、及び図8bと同一であるので重複説明は省略する。
積層されたメモリ半導体ダイ(1100、1200、1300、1400)の一部は、演算回路(CAL)が形成された演算半導体ダイに該当し、残りの一部は演算回路(CAL)が形成されない入出力半導体ダイに該当する。
図9には、第1、第2、及び第3メモリ半導体ダイ(1100、1200、1300)が演算半導体ダイに該当し、第4メモリ半導体ダイ1400が入出力半導体ダイに該当する例を示す。
入出力半導体ダイ1400は、演算半導体ダイ(1100、1200、1300)に各々対応するデータバス(DBUS1、DBUS2、DBUS3)をブロードキャストデータ(DA)で同時に駆動する。
演算半導体ダイ(1100、1200、1300)の各々は、演算半導体ダイ(1100、1200、1300)に各々対応するデータバス(DBUS1、DBUS2、DBUS3)を介してブロードキャストデータ(DA)を受信する。
入出力半導体ダイ1400の第2送信回路TX42と第2演算半導体ダイ1200の第2受信回路RX22がイネーブルされて対応する第2データバスDBUS2を介してブロードキャストデータ(DA)が転送される。
入出力半導体ダイ1400の第3送信回路TX43と第3演算半導体ダイ1300の第3受信回路RX33がイネーブルされて対応する第3データバスDBUS3を介してブロードキャストデータ(DA)が転送される。
このようなブロードキャストデータ(DA)の転送は、全ての演算半導体ダイ(1100、1200、1300)に対して同時に実行できる。
図11aを参照すると、隣接するデータバス(DBUS1~DBUS4)の間にはスイッチ制御信号(SCON1、SCON2、SCON3)に応答してターンオンされるスイッチ回路(SW1、SW2、SW3)が各々結合される。
スイッチ回路(SW1、SW2、SW3)が全てターンオンされれば、データバス(DBUS1~DBUS4)が全て電気的に接続される。
この場合、入出力半導体ダイ1400は対応する第4データバスDBUS4のみをブロードキャストデータ(DA)として駆動しても第1、第2、及び第3データバス(DBUS1、DBUS2、DBUS3)を介して演算半導体ダイ(1100、1200、1300)に各々ブロードキャストデータ(DA)が転送される。
スイッチ回路(SW1、SW2、SW3)が全てターンオンされれば、データバス(DBUS1~DBUS4)が全て電気的に接続される。
この場合、入出力半導体ダイ1400は対応する第4データバスDBUS4をブロードキャストデータ(DA)として駆動しても第1、第2、及び第3データバス(DBUS1、DBUS2、DBUS3)を介して演算半導体ダイ(1100、1200、1300)に各々ブロードキャストデータ(DA)が転送される。
図12を参照すると、ブロードキャストデータ(DA)は、ロジック半導体ダイ1010を経由せず、入出力半導体ダイ1400から演算半導体ダイ(1100、1200、1300)に直接伝達される。
入出力半導体ダイ1400は、入出力半導体ダイ1400に対応する第4データバスDBUS4をブロードキャストデータ(DA)として駆動する。
演算半導体ダイ(1100、1200、1300)の各々は、入出力半導体ダイ1400に対応する第4データバスDBUS4を介してブロードキャストデータ(DA)を受信する。
図14a、14b、14cは、図12のブロードキャストデータの転送経路を具現する他の実施形態を示す回路図である。
スイッチ回路(SW1、SW2、SW3)が全てターンオンされれば、データバス(DBUS1~DBUS4)が全て電気的に接続される。
この場合、入出力半導体ダイ1400は対応する第4データバスDBUS4のみをブロードキャストデータ(DA)として駆動しても演算半導体ダイ(1100、1200、1300)では第1、第2、及び第3データバス(DBUS1、DBUS2、DBUS3)に対応する受信回路(RX11、RX22、RX33)を各々イネーブルすることによってブロードキャストデータ(DA)を受信することができる。
他の実施形態において、図19から図22を参照して後述するように、演算結果データ(DR1、DR2、DR3)は、ロジック半導体ダイ1010を経由せず、演算半導体ダイ(1100、1200、1300)から入出力半導体ダイ1400に直接伝達される。
図15を参照すると、演算結果データ(DR1、DR2、DR3)は、演算半導体ダイ(1100、1200、1300)に各々対応するデータバス(DBUS1、DBUS2、DBUS3)を介して演算半導体ダイ(1100、1200、1300)からロジック半導体ダイ1010に同時に伝達される。
図2を参照して前述したように、ロジック半導体ダイ1010はグローバルバッファ1040を含むことができ、演算半導体ダイ(1100、1200、1300)から伝達される演算結果データ(DR1、DR2、DR3)は、グローバルバッファ1040に格納できる。
第2演算半導体ダイ1200の第2送信回路TX22とロジック半導体ダイ1010の第2受信回路RX2がイネーブルされて対応する第2データバスDBUS2を介して演算結果データDR2が転送される。
第3演算半導体ダイ1300の第3送信回路TX33とロジック半導体ダイ1010の第3受信回路RX3がイネーブルされて対応する第3データバスDBUS3を介して演算結果データDR3が転送される。
このような演算結果データ(DR1、DR2、DR3)の転送は、全ての演算半導体ダイ(1100、1200、1300)に対して同時に遂行できる。
図17を参照すると、演算結果データ(DR)は入出力半導体ダイ1400に対応する第4データバスDBUS4を通じてロジック半導体ダイ1010から入出力半導体ダイ1400に時分割方式により順次に伝達される。
ロジック半導体ダイ1010から入出力半導体ダイ1400に伝達される演算結果データ(DR)は、演算半導体ダイ(1100、1200、1300)からロジック半導体ダイ1010に伝達される演算結果データ(DR1、DR2、DR3)と同一であることもあり得、図2のデータトランスフォームロジック1050により処理されたデータであり得る。
この場合、演算結果データ(DR)は、通常の書き込み動作を通じて入出力半導体ダイ1400のメモリ集積回路に格納される。
演算結果データ(DR)の量が多い場合には時分割方式により順次に伝達される。
図19を参照すると、演算結果データ(DR1、DR2、DR3)は、ロジック半導体ダイ1010を経由せず、演算半導体ダイ(1100、1200、1300)から入出力半導体ダイ1400に直接伝達される。
演算半導体ダイ(1100、1200、1300)は、演算半導体ダイ(1100、1200、1300)に各々対応するデータバス(DBUS1、DBUS2、DBUS3)を各々の演算結果データ(DR1、DR2、DR3)として順次に駆動する。
入出力半導体ダイ1400は、演算半導体ダイ(1100、1200、1300)に対応するデータバス(DBUS1、DBUS2、DBUS3)を介して演算結果データ(DR1、DR2、DR3)を順次に受信する。
第2演算半導体ダイ1200の第2送信回路TX22と入出力半導体ダイ1400の第2受信回路RX42がイネーブルされて対応する第2データバスDBUS2を介して演算結果データDR2が転送される。
第3演算半導体ダイ1300の第3送信回路TX33と入出力半導体ダイ1400の第3受信回路RX43がイネーブルされて対応する第3データバスDBUS3を介して演算結果データDR3が転送される。
このような演算結果データ(DR1、DR2、DR3)の転送は、演算半導体ダイ(1100、1200、1300)に対して1つずつ順次に実行できる。
図21を参照すると、演算結果データ(DR1、DR2、DR3)は、ロジック半導体ダイ1010を経由せず、演算半導体ダイ(1100、1200、1300)から入出力半導体ダイ1400に直接伝達される。
演算半導体ダイ(1100、1200、1300)は、入出力半導体ダイ1400に対応する第4データバスDBUS4を各々の演算結果データ(DR1、DR2、DR3)として順次に駆動する。
入出力半導体ダイ1400は、入出力半導体ダイ1400に対応する第4データバスDBUS4を介して各々の演算結果データ(DR1、DR2、DR3)を順次に受信する。
入出力半導体ダイ1400の第4受信回路RX44は、続けてイネーブルされた状態を維持して演算結果データ(DR1、DR2、DR3)を順次に受信する。
図23に示すように、積層されたメモリ半導体ダイ(1100、1200、1300、1400)の全部は、演算回路(CAL)が形成された演算半導体ダイに該当することができる。
この場合、第1~第4演算半導体ダイ(1100、1200、1300、1400)のうちの1つから残りの演算半導体ダイにブロードキャストデータ(DA)を伝達することができる。
ブロードキャストデータ(DA)を提供する演算半導体ダイは、ロジック半導体ダイ1010から提供されるコマンドに基づいて決定できる。
図23には第3演算半導体ダイ1300がブロードキャストデータ(DA)を提供する例を示す。
第3演算半導体ダイ1300は、第1、第2、及び第4演算半導体ダイ(1100、1200、1400)に各々対応するデータバス(DBUS1、DBUS2、DBUS4)をブロードキャストデータ(DA)で同時に駆動する。
第1、第2、及び第4演算半導体ダイ(1100、1200、1400)の各々は、対応するデータバス(DBUS1、DBUS2、DBUS4)を介してブロードキャストデータ(DA)を受信する。
第3演算半導体ダイ1300の第2送信回路TX32と第2演算半導体ダイ1200の第2受信回路RX22がイネーブルされて対応する第2データバスDBUS2を介してブロードキャストデータ(DA)が転送される。
第3演算半導体ダイ1300の第4送信回路TX34と第4演算半導体ダイ1400の第4受信回路RX44がイネーブルされて対応する第4データバスDBUS4を介してブロードキャストデータ(DA)が転送される。
一方、図24に示してはいないが、第3演算半導体ダイ1300の第3送信回路TX33と第3受信回路RX33がイネーブルされてブロードキャストデータ(DA)が第3演算半導体ダイ1300の演算ユニットの対応する入力端子に提供できる。
この場合、第3演算半導体ダイ1300はブロードキャストデータ(DA)を提供する役割だけでなく、他の演算半導体ダイと同様に演算動作を実行することができる。
図25を参照すると、各演算ユニット500は、乗算部520及び累積部540を含む。
乗算部520は、バッファ(521、522)と乗算器523を含み、ブロードキャストデータ(DA[N-1:0])及び内部データ(DW[N-1:0])を乗算して出力する。
累積部540は、加算器541とバッファ542を含み、乗算部520の出力を累積して演算結果データ(DR)を提供する。
累積部540は、リセット信号(RST)に応答して初期化され、出力制御信号(OUTEN)に応答して演算結果データ(DR)を出力する。
このような演算ユニット500を用いて図27を参照して後述するマトリックス演算を効率良く実行することができる。
図26には1つのチャンネル(CHANNEL-0)に対応する演算結果データの出力方法の一実施形態を示す。
1つのチャンネル(CHANNEL-0)は、複数のメモリバンク(BANK0~BANK15)を含み、メモリバンク(BANK0~BANK15)の各々は、複数の演算ユニット(CU0~CU15)を含む。
メモリバンク(BANK0~BANK15)は、HBM標準に規定された通り、2つのシュードチャンネル(PSE-0、PSE-1)に区分できる。
バンク合算器(610a~610p)は、メモリバンク(BANK0~BANK15)の各々に該当する演算ユニットの出力を合算して各々のバンク結果信号(BR0~BR15)を発生する。
各々の演算半導体ダイで発生するバンク結果信号(BR0~BR15)は、各々の演算半導体ダイに対応するデータバスDBUSを介して同時に出力できる。
即ち、第1バンク合算器610aのバンク結果信号BR0は、データバスDBUSの第1バイト(BY0)に対応するデータ経路を介して出力され、第2バンク合算器610bのバンク結果信号BR1は、データバスDBUSの第2バイト(BY1)に対応するデータ経路を介して出力され、このような方式により、第16バンク合算器610pのバンク結果信号BR15はデータバスDBUSの第16バイト(BY15)に対応するデータ経路を介して出力される。
図27は、本発明の実施形態に係る積層型メモリ装置が複数の演算ユニット(CU0-0~CU95-15)を用いてマトリックス-ベクトル(matrix-vector:MV)乗算(multiplication)を実行する方法を示す。
例えば、MV乗算は32ビットモードであり、各メモリバンクは16個の演算ユニットCUを含むことができる。
例えば、4個のメモリ半導体ダイの各々が2つのチャンネルを含み、各チャンネルが16個のメモリバンクを含むことができる。
この場合、1つの半導体ダイは前述した入出力半導体ダイに用いられ、3個のメモリ半導体ダイが演算半導体ダイに用いられる場合、演算半導体ダイに含まれるメモリバンクの個数は96個(6チャンネル×16メモリバンク)でありうる。
このような方式によりアクティベーションが順次にブロードキャストできる。
一方、第1動作周期(T1)で第1セットの内部データ(DW0~DW95)が、第2動作周期(T2)で第2セットの内部データ(DW96~DW191)がウェイト(weights)として順次に演算ユニットに各々提供される。
このように、順次に提供されるアクティベーション及びウェイトに基づいて演算ユニットは内積演算(dot product operations)を実行する。
同一のメモリバンクの演算ユニットは同一の出力アクティベーションの部分和を提供する。
したがって、内積演算が完了した後に部分和は、図26のバンク合算器により合算されて、最終結果、即ちバンク結果信号(BR0~BR95)が提供される。
MLP及びRNNの場合にブロードキャストデータ、即ちブロードキャスティングされたアクティベーションは1次元入力アクティベーションのサブ-アレイに該当する。
CNNの場合に入力アクティベーションは、入力アクティベーションテンソルで1×1サブ-コラムに該当する。
図9を参照して前述したように、本発明の実施形態に係る積層型メモリ装置で、第1、第2、及び第3メモリ半導体ダイ(1100、1200、1300)は、演算回路CAL、即ち演算ユニットCUが形成される第1、第2、及び第3演算半導体ダイに該当し、第4メモリ半導体ダイ1400は、演算回路CALが形成されていない入出力半導体ダイでありうる。
HBM標準に規定された通り、第1演算半導体ダイ1100は第1チャンネルCH0及び第2チャンネルCH1を含み、第2演算半導体ダイ1200は第3チャンネルCH2及び第4チャンネルCH3を含み、第3演算半導体ダイ1300は第5チャンネルCH4及び第6チャンネルCH5を含み、入出力半導体ダイ1400は第7チャンネルCH6及び第8チャンネルCH7を含む。
各チャンネルは、シュードチャンネル(PSE)「0」及び「1」として動作することができる。
図28で、時点(T0~TN+1)は、コマンドの相対的なタイミングを示す。
例えば、MRSTに基づいて図25のリセット信号(RST)が活性化され、バッファ542が初期化される。
また、MRSTは、ブロードキャストデータの転送のためにロジック半導体ダイ1010のメモリ制御部1030のチャンネル選択器をセッティングする。
ABROは、読出コマンドと類似しているが、読出データが外部に転送されず、演算半導体ダイの演算ユニットに伝達されるようにする。
ABROは、シュードチャンネル単位で発行される。
MACは、演算半導体ダイで演算動作を開始する。
MACは、読出コマンドと類似しているが、読出された内部データは演算ユニットのみまで伝達され、TSVを通じての外部または他の半導体ダイへの転送は防止される。
MACは、全ての演算半導体ダイにブロードキャスティングされ、シュードチャンネル単位で発行される。
例えば、SUMに基づいて図25の出力制御信号(OUTEN)が活性化され、演算結果データ(DR)は図26のバンク合算器(610a~610p)により合算されてバンク結果信号(BR)としてロジック半導体ダイ1010に提供される。
MWRTは、演算結果データをロジック半導体ダイ1010から入出力半導体ダイに転送するようにロジック半導体ダイ1010のメモリ制御部1030のチャンネル選択器をセッティングする。
図28に示したように、ABRO、MAC、MWRTは、シュードチャンネル単位で、即ち第1シュードチャンネル(PSE-0)と第2シュードチャンネル(PSE-1)に対して交互に(alternatively)発行され、これによって、演算ユニットの動作が効率良く実行できる。
例えば、T2時点では第2シュードチャンネル(PSE-1)に対するブロードキャストデータの転送と第1シュードチャンネル(PSE-0)に対する内部データの転送及び演算が同時に実行できる。
図29を参照すると、メモリチップ801は、インターポーザ(interposer:ITP)、及びインターポーザITPの上に実装される積層型メモリ装置を含む。
積層型メモリ装置は、ロジック半導体ダイLSD及び複数のメモリ半導体ダイ(MSD1~MSD4)を含む。
積層型メモリ装置は、ロジック半導体ダイLSD及び複数のメモリ半導体ダイ(MSD1~MSD4)を含む。
一方、図30では、ロジック半導体ダイLSDは、メモリ半導体ダイ(MSD1~MSD4)と共に垂直に積層される構造を示す。
演算回路(CAL)は、共通のブロードキャストデータと各内部データに基づいた演算を遂行する複数の演算ユニットを含む。
ベース基板BSUBは、印刷回路基板(printed circuit board:PCB)でありうる。
ベース基板BSUBの下面には外部接続部材、例えば導電性バンプBMPが形成することができ、ベース基板BSUBの上面にも内部接続部材、例えば導電性バンプBMPを形成する。
図29の実施形態ではロジック半導体ダイLSDとメモリ半導体ダイ(MSD1~MSD4)はインターポーザITPに形成された導電ラインパターンを介して互いに電気的に接続される。
このように積層された半導体ダイ(LSD、MSD1~MSD4)は、封入部材RSNを用いてパッケージングされる。
図31を参照すると、モバイルシステム3000は、アプリケーションプロセッサ3100、通信部3200、メモリ装置3300、不揮発性メモリ装置3400、ユーザインターフェース3500、及びパワーサプライ3600を含む。
通信部3200は、外部装置と無線通信または有線通信を実行する。
メモリ装置3300は、アプリケーションプロセッサ3100により処理されるデータを格納するか、又は動作メモリ(Working Memory)として動作する。
例えば、メモリ装置3300は、DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAMなどの動的ランダムアクセスメモリでありうる。
ユーザインターフェース3500は、キーパッド、タッチスクリーンのような1つ以上の入力装置、及び/又はスピーカー、ディスプレイ装置のような1つ以上の出力装置を含む。
パワーサプライ3600は、モバイルシステム3000の電源電圧を供給する。
また、実施形態に従って、モバイルシステム3000は、カメライメージプロセッサ(Camera Image Processor:CIS)をさらに含むことができ、メモリカード(Memory Card)、ソリッドステートドライブ(Solid State Drive:SSD)、ハードディスクドライブ(Hard Disk Drive:HDD)、CD-ROMなどの格納装置をさらに含むことができる。
積層型構造は、TSVを通じて接続される積層された複数のメモリ半導体ダイを含み、メモリ半導体ダイの1つ以上には前述したような演算ユニットが形成される。
特に、本発明の実施形態は、メモリカード、ソリッドステートドライブ(Solid State Drive:SSD)、コンピュータ、ノートブックコンピュータ、携帯電話、スマートフォン、MP3プレーヤ、PDA(Personal Digital Assistants)、PMP(Portable Multimedia Player)、デジタルTV、デジタルカメラ、ポータブルゲームコンソールなどの電子機器にさらに有用に適用できる。
12 インターコネクタ装置
100 演算回路
100a~100h 演算ブロック
200 メモリバンク
300 演算ブロック
400 メモリ領域
410 制御ロジック
411 コマンドデコーダ
412 モードレジスタセット
420 アドレスレジスタ
430 バンク制御ロジック
440 ロウアドレスマルチプレクサ
445 リフラッシュカウンター
450 コラムアドレスラッチ
460 ロウデコーダ
460a~460h バンクロウデコーダ
470 コラムデコーダ
470a~470h バンクコラムデコーダ
480 メモリセルアレイ
480a~480h バンクアレイ
490 入出力ゲーティング回路
495 データ入出力バッファ
1000 積層型メモリ装置
1001 高帯域幅メモリ
1010 ロジック半導体ダイ
1020 メモリインターフェース
1030 メモリ制御部
1040 グローバルバッファ
1050 データトランスフォームロジック
1070、1080 メモリ半導体ダイ(演算半導体ダイを含む)
1071、1081 メモリ集積回路(MEM)
1100~1400 第1~第4メモリ半導体ダイ(入出力半導体ダイ、演算半導体ダイを含む)
1401、1402 メモリ集積回路
2000 ホスト装置
2110 ホストインターフェース
2120、2130 プロセッサコア
Claims (18)
- 垂直に積層された複数のメモリ半導体ダイを有し、
前記複数のメモリ半導体ダイの内の少なくとも1つは、ブロードキャストデータ及び第1内部データに基づいて演算を実行するように構成された第1演算ユニットと第1メモリセルとを含む第1メモリバンクと、
前記ブロードキャストデータ及び第2内部データに基づいて演算を実行するように構成された第2演算ユニットと第2メモリセルとを含む第2メモリバンクと、を含み、
前記ブロードキャストデータは、共通して、前記第1メモリバンクの前記第1演算ユニット及び前記第2メモリバンクの前記第2演算ユニットに提供され、
前記第1内部データは、前記第1メモリセルから読み取られ、前記第2内部データは、前記第2メモリセルから読み取られ、
前記第1メモリバンク及び前記第2メモリバンクのそれぞれは、複数の演算ユニットを含み、
前記第1メモリバンク及び前記第2メモリバンクのそれぞれの演算ユニットは、前記ブロードキャストデータに基づいて並列に演算を実行することを特徴とする積層型メモリ装置。 - 前記第1演算ユニット及び前記第2演算ユニットは、前記ブロードキャストデータに基づいて並行して演算を実行することを特徴とする請求項1に記載の積層型メモリ装置。
- 前記第1メモリバンク及び前記第2メモリバンクのそれぞれは、複数のデータブロックを含み、
前記演算ユニットのそれぞれは、所定の数のデータブロックに関して割り当てられることを特徴とする請求項1に記載の積層型メモリ装置。 - 前記第1メモリバンク及び前記第2メモリバンクのそれぞれは、前記第1、第2メモリセルに格納されたデータを外部に転送し、外部から提供されるデータを前記第1、第2メモリセルに格納するグローバル入出力ライン上の信号を増幅する入出力センス増幅器と、前記グローバル入出力ラインを駆動する入出力ドライバと、を含み、
前記第1演算ユニット及び前記第2演算ユニットのそれぞれは、入出力センスアンプ及び入出力ドライバに接続されていることを特徴とする請求項1に記載の積層型メモリ装置。 - 前記第1演算ユニット及び前記第2演算ユニットのそれぞれは、前記第1又は第2内部データを受信するための第1入力端子と、前記ブロードキャストデータを受信するための第2入力端子と、を含み、
前記第1入力端子は、前記入出力センスアンプの出力端子に接続されていることを特徴とする請求項4に記載の積層型メモリ装置。 - 前記第2入力端子は、前記入出力ドライバの入力端子に接続されることを特徴とする請求項5に記載の積層型メモリ装置。
- 前記複数のメモリ半導体ダイを電気的に接続するシリコン貫通ビアをさらに有し、
前記ブロードキャストデータは、前記シリコン貫通ビアを介して提供されることを特徴とする請求項1に記載の積層型メモリ装置。 - 垂直に積層された複数のメモリ半導体ダイを有し、
前記複数のメモリ半導体ダイの内の少なくとも1つは、それぞれが複数のメモリセルと、第1データ及び第2データに基づいて演算を実行するように構成された1つ以上の演算ユニットと、を含む複数のメモリバンクを含み、
前記第1データは、前記演算ユニットを含む前記メモリ半導体ダイの外部から提供され、前記第2データは、前記複数のメモリバンクの内の対応するメモリバンクの前記メモリセルから読み取られ、
少なくとも2つの異なる前記メモリバンクに含まれる前記演算ユニットは、演算を並行して実行し、
それぞれの前記演算ユニットは、前記第1データを受信するための第1入力端子と、前記第2データを受信するための第2入力端子と、を含み、
前記第1入力端子は、前記複数のメモリセルに格納されたデータを外部に転送し、外部から提供されるデータを前記複数のメモリセルに格納するグローバル入出力ライン上の信号を増幅する入出力センスアンプの出力端子に接続され、
前記第2入力端子は、前記グローバル入出力ラインを駆動する入出力ドライバの入力端子に接続されることを特徴とする積層型メモリ装置。 - 同じメモリバンクに含まれる前記演算ユニットは、前記第1データに基づいて並列に演算を実行することを特徴とする請求項8に記載の積層型メモリ装置。
- 少なくとも2つの異なるメモリバンクに含まれる前記演算ユニットは、少なくとも2つの異なる前記メモリバンクに共通して提供される前記第1データに基づいて、並列に演算を実行することを特徴とする請求項8に記載の積層型メモリ装置。
- 前記演算ユニットは、前記第1データ及び前記第2データに基づいて行列演算(matrix calculation)を実行することを特徴とする請求項8に記載の積層型メモリ装置。
- 前記メモリ半導体ダイの少なくとも1つは、前記演算ユニットを含まない入出力半導体ダイであることを特徴とする請求項8に記載の積層型メモリ装置。
- 前記第1データは、前記入出力半導体ダイから、前記演算ユニットを含む前記メモリ半導体ダイに直接転送されることを特徴とする請求項12に記載の積層型メモリ装置。
- それぞれの前記演算ユニットは、前記第1データ及び前記第2データに基づいて演算結果データを生成し、
前記演算結果データは、前記演算ユニットを含む前記メモリ半導体ダイから前記入出力半導体ダイに直接転送されることを特徴とする請求項12に記載の積層型メモリ装置。 - メモリシステムであって、
ホスト装置と、
相互接続装置を介して前記ホスト装置と通信するスタックメモリ装置と、
垂直に積層された複数のメモリ半導体ダイと、を有し、
前記複数のメモリ半導体ダイの内の少なくとも1つは、ブロードキャストデータ及び第1データに基づいて演算を実行するように構成された第1演算ユニットと第1メモリセルとを含む第1メモリバンクと、
前記ブロードキャストデータ及び第2データに基づいて演算を実行するように構成された第2演算ユニットと第2メモリセルとを含む第2メモリバンクと、を含み、
前記ブロードキャストデータは、共通して、前記第1メモリバンクの前記第1演算ユニット及び前記第2メモリバンクの前記第2演算ユニットに提供され、
前記第1データは、前記ホスト装置から提供され、前記第2データは、前記第2メモリセルから読み取られ、
前記ホスト装置は、前記第1、第2演算ユニットがコマンドに基づいて演算を実行するように、前記第1データの転送を指示する(indicating)コマンドを前記スタックメモリ装置に転送し、
前記第1メモリバンク及び前記第2メモリバンクのそれぞれは、複数の演算ユニットを含み、
前記第1メモリバンク及び前記第2メモリバンクのそれぞれの演算ユニットは、前記ブロードキャストデータに基づいて並列に演算を実行することを特徴とするメモリシステム。 - 前記第1データは、共通して前記第1、第2メモリバンクに提供されることを特徴とする請求項15に記載のメモリシステム。
- 同じメモリバンクに含まれる前記演算ユニットは、前記第1データに基づいて並列に演算を実行することを特徴とする請求項15に記載のメモリシステム。
- 前記第1、第2メモリバンクに含まれる前記演算ユニットは、前記第1データに基づいて並列に演算を実行することを特徴とする請求項15に記載のメモリシステム。
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