KR20240006569A - 반도체 장치 - Google Patents

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KR20240006569A
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memory
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KR1020237039870A
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타카노리 마츠자키
유키 오카모토
타츠야 오누키
히토시 쿠니타케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 구성의 반도체 장치를 제공한다. 제 1 메모리 셀을 구동하는 기능을 가지는 제 1 주변 회로가 제공된 제 1 기판과, 제 1 메모리 셀을 가지는 제 1 소자층과 제 2 기판을 가지는 제 1 메모리 셀층을 가진다. 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 가진다. 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가진다. 제 1 메모리 셀층은 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제 1 기판 위에 적층하여 제공된다. 제 2 기판은 제 1 메모리 셀에 대한 데이터 기록 또는 판독을 수행하기 위한 회로를 가진다. 제 1 주변 회로와 제 1 메모리 셀은 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 통하여 전기적으로 접속된다.

Description

반도체 장치
본 명세서에서는 반도체 장치 등에 대하여 설명한다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 구비한 칩, 또는 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우나, 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체로서, 금속 산화물이 주목을 받고 있다. 채널 형성 영역에 금속 산화물 반도체를 포함하는 트랜지스터(이하, "산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고 부르는 경우가 있음)는 오프 전류가 매우 작다는 것이 보고되어 있다(예를 들어 비특허문헌 1, 비특허문헌 2). OS 트랜지스터가 사용된 다양한 반도체 장치가 제작되어 있다(예를 들어, 비특허문헌 3, 비특허문헌 4).
OS 트랜지스터의 제조 공정은 종래의 Si 트랜지스터와의 CMOS 공정에 포함시킬 수 있다. 예를 들어 특허문헌 1에서는 OS 트랜지스터를 가진 메모리 셀 어레이의 층을 Si 트랜지스터가 제공된 기판 위에 복수로 적층한 구성에 대하여 개시(開示)되어 있다.
미국 특허출원공개공보 US2012/0063208호
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn. J. Appl. Phys., vol. 53, 04ED18(2014). K. Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn. J. Appl. Phys., vol. 51, 021201(2012). S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010). T. Ishizu et al., "Embedded Oxide Semiconductor Memories: A Key Enabler for Low-Power ULSI," ECS Tran., vol. 79, pp.149-156(2017).
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 제조 비용을 절감할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력화에 뛰어난 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 장치를 소형화할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 예시한 과제를 모두 해결할 필요는 없다. 또한 열거한 것 외의 과제가 본 명세서의 기재에서 저절로 명백해지고, 이러한 과제들도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 제 1 메모리 셀을 구동하는 기능을 가지는 제 1 주변 회로가 제공된 제 1 기판과, 제 1 메모리 셀을 가지는 제 1 소자층과 제 2 기판을 가지는 제 1 메모리 셀층을 가지고, 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고, 제 1 메모리 셀층은 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제 1 기판 위에 적층하여 제공되고, 제 1 주변 회로와 제 1 메모리 셀은 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 통하여 전기적으로 접속되는 반도체 장치이다.
본 발명의 일 형태는 제 1 메모리 셀을 구동하는 기능을 가지는 제 1 주변 회로가 제공된 제 1 기판과, 제 1 메모리 셀을 가지는 제 1 소자층과 제 2 기판을 가지는 제 1 메모리 셀층을 가지고, 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고, 제 1 메모리 셀층은 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제 1 기판 위에 적층하여 제공되고, 제 2 기판은 제 1 메모리 셀에 대한 데이터의 기록 또는 판독을 수행하기 위한 증폭 회로를 가지고, 제 1 주변 회로와 제 1 메모리 셀은 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 통하여 전기적으로 접속되는 반도체 장치이다.
본 발명의 일 형태에 있어서, 제 1 메모리 셀층은 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된 복수의 제 1 소자층을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 제 2 메모리 셀을 구동하는 기능을 가지는 제 2 주변 회로가 제공된 제 1 기판과, 제 2 메모리 셀을 가지는 제 2 소자층을 가지는 제 2 메모리 셀층이 제공된 제 3 기판을 가지고, 제 1 메모리 셀층은 제 1 기판과 제 2 메모리 셀층 사이에 제공되고, 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 가지고, 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함하는 반도체층을 가지고, 제 2 주변 회로와 제 2 메모리 셀은 제 2 기판, 제 3 기판, 제 1 소자층, 및 제 2 소자층에 제공된 제 2 관통 전극을 통하여 전기적으로 접속되는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 제 1 기판은 CPU를 가지고, 제 2 메모리 셀은 CPU에 유지된 데이터를 유지하는 기능을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 제 2 메모리 셀을 구동하는 기능을 가지는 제 2 주변 회로가 제공된 제 1 기판과, 제 2 메모리 셀을 가지는 제 2 소자층과 제 3 기판을 가지는 제 2 메모리 셀층을 가지고, 제 1 메모리 셀층은 제 1 기판과 제 2 메모리 셀층 사이에 제공되고, 제 2 메모리 셀은 제 3 트랜지스터 내지 제 5 트랜지스터 및 제 3 용량 소자를 가지고, 제 3 트랜지스터 내지 제 5 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고, 제 2 주변 회로와 제 2 메모리 셀은 제 2 기판, 제 3 기판, 제 1 소자층, 및 제 2 소자층에 제공된 제 2 관통 전극을 통하여 전기적으로 접속되는 반도체 장치가 바람직하다.
본 발명의 일 형태의 반도체 장치에서, 금속 산화물은 In과, Ga과, Zn을 포함하는 반도체 장치가 바람직하다.
또한 상술한 것 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 제조 비용을 절감할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력화에 뛰어난 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 장치를 소형화할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 극소한 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공할 수 있다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에서, 상기 이외의 과제, 효과, 및 신규 특징은 본 명세서의 기재 및 도면에서 저절로 명백해진다.
도 1의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 2의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 3의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 4의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 5의 (A) 내지 (D)는 반도체 장치의 구성예를 나타낸 도면이다.
도 6의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 7의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 8의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 9의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 10의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 11은 반도체 장치의 구성예를 나타낸 도면이다.
도 12는 반도체 장치의 구성예를 나타낸 도면이다.
도 13의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 14는 반도체 장치의 구성예를 나타낸 도면이다.
도 15는 반도체 장치의 구성예를 나타낸 도면이다.
도 16의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 17의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 18은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 19는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 20은 반도체 장치의 구성예를 설명하는 블록도이다.
도 21은 반도체 장치의 구성예를 나타낸 개념도이다.
도 22의 (A) 및 (B)는 전자 부품의 일례를 설명하는 모식도이다.
도 23은 전자 기기의 예를 나타낸 도면이다.
이하에서 본 발명의 실시형태에 대하여 설명한다. 다만 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명의 일 형태는 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 생략될 수도 있다.
도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 혹은 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
본 명세서에서 예를 들어 전원 전위 VDD를 전위 VDD, VDD 등이라고 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한 복수의 요소에 같은 부호를 사용하고, 이들을 특별히 구별할 필요가 있는 경우에는, 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 두 번째 배선(GL)은 배선(GL[2])이라고 기재한다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치의 구성예에 대하여, 도 1의 (A) 내지 (C)를 참조하여 설명한다. 또한 반도체 장치는 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치이다. 본 실시형태에서 설명하는 반도체 장치는 오프 전류가 극소한 트랜지스터를 이용한 기억 장치로서의 기능을 가진다.
도 1의 (A)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다.
도 1의 (A)에 나타낸 반도체 장치(10A)는 기판(25)에 제공된 주변 회로(20)와, 메모리 셀 어레이를 구성하는 복수의 메모리 셀(40_1 내지 40_N)(N는 정수(整數))이 제공된 메모리 셀층(31_1 내지 31_N)을 가진다. 메모리 셀층(31_1 내지 31_N)을 통틀어 메모리 셀층(30)이라고 부르는 경우가 있다.
또한 주변 회로(20)가 제공되는 기판(25)을 실리콘 기판인 것으로 설명하지만, 본 실시형태는 이에 한정되지 않는다. 또한 실리콘 기판이란 실리콘을 반도체 재료로 하는 기판, 예를 들어 단결정 실리콘의 기판을 가리킨다. 또한 실리콘에 한정되지 않고, Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료를 기판에 사용하여도 좋다.
주변 회로(20)는 행 드라이버 및 열 드라이버 등 메모리 셀(40_1 내지 40_N)을 구동하기 위한 신호를 출력하기 위한 회로를 포함한다. 주변 회로(20)는 제어 회로, 구동 회로, 또는 회로라고 하는 경우가 있다.
행 드라이버는 메모리 셀을 구동하기 위한 신호를 워드선에 출력하는 기능을 가지는 회로이다. 워드선은 메모리 셀에 워드 신호를 전달하는 기능을 가진다. 행 드라이버는 워드선 측 구동 회로라고 하는 경우가 있다. 또한 행 드라이버는 지정된 어드레스에 대응하는 워드선을 선택하기 위한 디코더 회로 및 버퍼 회로 등을 포함한다. 열 드라이버는 메모리 셀을 구동하기 위한 신호를 비트선으로 출력하는 기능 및 메모리 셀에 기록하는 데이터를 출력하는 기능, 및 메모리 셀로부터 비트선으로 판독되는 데이터를 증폭시키는 기능을 가지는 회로이다. 비트선은 메모리 셀에 데이터를 전달하는 기능을 가진다. 열 드라이버는 비트선 측 구동 회로라고 하는 경우가 있다. 또한 열 드라이버는 감지 증폭기, 프리차지 회로, 지정된 어드레스에 대응하는 비트선을 선택하기 위한 디코더 회로 등을 포함한다.
주변 회로(20)는 메모리 셀(40_1 내지 40_N)을 고속으로 구동하는 것이 바람직하다. 그러므로 주변 회로(20)는 고속으로 동작하는 트랜지스터를 가지는 것이 바람직하다. 주변 회로(20)가 가지는 트랜지스터는 전계 효과 이동도가 우수하고 채널 형성 영역이 실리콘을 포함하는 트랜지스터(Si 트랜지스터)로 하는 것이 바람직하다.
메모리 셀층(31_1 내지 31_N)은 각각 소자층(51) 및 기판(52)을 가진다. 소자층(51)은 트랜지스터 및 용량 소자 등의 소자를 가지는 층이다. 각 메모리 셀층(31_1 내지 31_N)에서의 소자층(51)에는 각각 메모리 셀(40_1 내지 40_N)이 제공된다. 또한 소자층(51)에서 메모리 셀(40_1 내지 40_N)을 2개씩 나타내었지만, 실제로는 3개 이상 제공될 수 있다.
메모리 셀층(31_1 내지 31_N)은 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 바꿔 말하면, 소자층(51) 및 기판(52)은 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 상기 구성으로 함으로써, 단위 면적당 배치되는 메모리 셀(40_1 내지 40_N)의 개수를 늘릴 수 있다. 그러므로 메모리 밀도를 높일 수 있다. 도 1의 (A)에 나타낸 단면 모식도에서는 각 구성의 배치를 설명하기 위하여, 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향을 z축 방향으로 규정하였다. 또한 이해를 쉽게 하기 위하여, 명세서에서 z축 방향을 기판(25)의 표면에 대하여 수직인 방향이라고 부르는 경우가 있다. 또한 "실질적으로 수직"이란, 85° 이상 95° 이하의 각도로 배치되어 있는 상태를 말한다.
메모리 셀층(31_1 내지 31_N)에 제공되는 관통 전극(54), 그리고 관통 전극(54)들 사이에 제공되는 금속 범프(53)는 주변 회로(20)와 메모리 셀(40_1 내지 40_N)을 전기적으로 접속하기 위한 배선으로서 기능한다. 배선으로서 기능하는 관통 전극(54) 및 금속 범프(53)는 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제공할 수 있기 때문에 주변 회로(20)와 메모리 셀(40_1 내지 40_N) 사이의 거리를 짧게 할 수 있다. 관통 전극(54) 및 금속 범프(53)는 메모리 셀(40_1 내지 40_N)의 데이터의 기록 또는 판독을 수행하기 위한 비트선 또는 메모리 셀(40_1 내지 40_N)을 선택 상태로 하기 위한 워드선으로서 기능할 수 있다.
도 1의 (B)에는 주변 회로(20)와 메모리 셀(40_1 내지 40_N) 사이의 데이터 신호(Data)를 모식적으로 나타내었다. 도 1의 (A)의 반도체 장치(10A)는 소자층(51) 및 기판(52)에 제공된 관통 전극(54), 관통 전극(54)들 사이에 제공된 금속 범프(53)를 통하여 주변 회로(20)와 메모리 셀(40_1 내지 40_N) 간에서 데이터 신호(Data)의 입출력을 수행하는 구성으로 할 수 있다. 상술한 바와 같이 배선으로서 기능하는 관통 전극(54) 및 금속 범프(53)에 의하여, 주변 회로(20)와 메모리 셀(40_1 내지 40_N) 사이의 거리를 짧게 할 수 있다. 그러므로 주변 회로(20)와 아래층에 있는 메모리 셀층(31_1) 간뿐만 아니라 주변 회로(20)와 위층에 있는 메모리 셀층(31_N) 간에서도 데이터 신호(Data)의 입출력을 수행할 수 있다.
메모리 셀층(31_1 내지 31_N)의 기판(52) 및 소자층(51)을 관통하여 제공되는 관통 전극(54)은 TSV(Through Silicon Via) 등의 관통 전극 기술을 사용하여 형성할 수 있다. 또한 메모리 셀층(31_1 내지 31_N)의 각 층을 관통하여 제공된 관통 전극(54)은 메모리 셀층(31_1 내지 31_N)의 각 층 사이에 제공된 금속 범프(53)(마이크로 범프라고도 함)을 통하여 접속할 수 있다. 또한 메모리 셀층(31_1 내지 31_N)의 각 층의 관통 전극(54)은 금속 범프(53)를 사용하지 않고, Cu-Cu 접합을 사용하여 접속하는 구성을 가져도 좋다. Cu-Cu 접합은 Cu(구리) 패드들을 접속함으로써 전기적 도통을 실현하는 기술이다. 또한 Cu(구리) 패드를 개재(介在)하지 않고 관통 전극(54)끼리를 직접 접속하는 구성으로 하여도 좋다.
메모리 셀(40_1 내지 40_N)에 적용 가능한 메모리 셀의 회로 구성에 대하여 도 1의 (C)에 나타내었다. 도 1의 (C)에 나타낸 메모리 회로(40p)는 트랜지스터(41) 및 용량 소자(42)를 가진다. 트랜지스터(41)의 소스 및 드레인 중 한쪽은 배선(BL)에 접속되어 있다. 트랜지스터(41)의 게이트는 배선(WL)에 접속되어 있다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 용량 소자(42)에 접속되어 있다.
트랜지스터(41)는 OS 트랜지스터로 하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 작다. 따라서, 메모리 셀(40_1 내지 40_N)에 기록된 데이터에 대응하는 전하가 용량 소자(42)에 장시간 유지될 수 있다. 즉 메모리 셀(40_1 내지 40_N)에 일단 기록된 데이터가 장시간 유지될 수 있다. 그러므로 데이터 리프레시의 빈도를 낮추고, 본 발명의 일 형태의 반도체 장치의 소비 전력을 저감할 수 있다.
트랜지스터(41)를 가지는 메모리 회로(40p)는 OS 트랜지스터를 메모리에 사용한 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부를 수 있다. 하나의 트랜지스터 및 하나의 용량 소자로 구성할 수 있으므로 메모리의 고밀도화를 실현할 수 있다. 또한 OS 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있다.
트랜지스터(41)를 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 나타내었지만, 트랜지스터(41)의 구조는 이에 한정되지 않는다. 트랜지스터(41)는 백 게이트 전극을 가지는 것이 바람직하다. 백 게이트 전극에 인가하는 전위를 제어함으로써, 트랜지스터(41)의 문턱 전압을 제어할 수 있다. 이에 의하여, 예를 들어 트랜지스터(41)의 온 전류를 크게 하고, 오프 전류를 작게 할 수 있다.
OS 트랜지스터를 사용한 메모리 셀(40_1 내지 40_N)은 OS 트랜지스터를 가지는 소자층 등에 자유롭게 배치할 수 있기 때문에 용이하게 집적화할 수 있다. 그러므로 단위 면적당 배치되는 메모리 셀의 개수를 늘릴 수 있어 메모리 밀도를 높일 수 있다.
또한 OS 트랜지스터는 고온 환경하에 있어서, Si 트랜지스터보다 우수한 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하와 같은 높은 온도에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다. 또한 OS 트랜지스터는 -40℃ 이상 190℃ 이하의 범위 내에서 양호하게 동작한다. 바꿔 말하면, OS 트랜지스터는 내열성이 매우 좋다. 이것은 상변화 메모리(PCM: Phase Change Memory)의 내열성(-40℃ 이상 150℃ 이하), 저항 변화형 메모리(ReRAM: Resistance Random Access Memory)의 내열성(-40℃ 이상 125℃ 이하), 자기 저항 메모리(MRAM: Magnetoresistive Random Access Memory)의 내열성(-40℃ 이상 105℃ 이하) 등과 비교하여도 양호한 내열성이다.
도 1의 (A)에서는 금속 범프(53) 및 관통 전극(54)으로 기판(25)에 메모리 셀층(30)을 조합하는 구성에 대하여 설명하였지만, 다른 구성으로 하여도 좋다.
도 2의 (A) 및 (B)에서는 기판(25)이 가지는 주변 회로(21)의 전극과 메모리 셀층(30)이 가지는 소자층(51)의 전극을 관통 전극(54)을 통하여 접속하는 구성에 대하여 설명한다.
도 2의 (A)는 도 1의 (A)의 메모리 셀층(31_1 내지 31_N)에 적용할 수 있는 메모리 셀층(31)의 단면 모식도이다. 도 2의 (A)에서는 기판(52)과 접하여 제공된 소자층(51)을 나타내었다. 또한 도 2의 (A)에서는 소자층(51) 위에 접합층(57)을 나타내었다.
소자층(51)은 메모리 셀(40)이 가지는 OS 트랜지스터(MOS) 및 전극(MCu)을 가진다. 전극(MCu)은 관통 전극(54)을 형성할 때 접속되는 전극이다. 전극(MCu)으로서 구리(Cu)를 사용하는 경우에는 관통 전극(54)을 형성할 때 표면이 산화되는 것을 억제하기 위하여 전극 표면을 금(Au)으로 덮는 것이 유효하다. 또한 전극(MCu)을 구리 이외의 도전체를 가지는 구성으로 할 수도 있다.
접합층(57)으로서는 기판(25)과의 접합면을 평탄화하면서 접합층(57)과 기판(25) 표면의 수산기끼리가 결합을 형성할 수 있는, 산화 실리콘(SiOX) 등이 적합하다. 산화 실리콘(SiOX)은 질화 실리콘(SiN) 등보다 표면의 평탄성을 향상시킬 수 있기 때문에 바람직하다. 또한 기판(25)의 표면에 형성되는 층과 접합층(57)을 각각 산화 실리콘(SiOX)을 포함하는 층으로 형성하고 상기 산화 실리콘의 평탄성을 높인 경우, 기판(25)의 표면에 형성되는 산화 실리콘 표면의 수산기(OH기)와 접합층(57)의 산화 실리콘 표면의 수산기(OH기)가 판데르발스력으로 접합되고, 그 후의 열처리에 의하여 Si-O-Si 결합과 H2O 분자가 생성될 가능성이 있다.
도 2의 (B)는 도 2의 (A)의 메모리 셀층(31)을 페이스 다운으로 기판(25)에 접합하는(페이스 다운 본딩) 경우의 단면 모식도이다. 기판(25)은 주변 회로(21)가 가지는 Si 트랜지스터(MSi) 및 전극(MCu)을 가진다. 소자층(51) 및 기판(52)에 제공된 관통 전극(54)은 메모리 셀(40)이 가지는 전극(MCu)과 주변 회로(21)가 가지는 전극(MCu)을 접속하도록 제공된다.
기판(25)과 메모리 셀층(31)의 접합은, 예를 들어 접합층(57)의 평탄성을 높임으로써 1000℃ 이상 등의 고온에 노출시키지 않고, 350℃ 내지 450℃를 상한으로 하는 범위에서 수행할 수 있다. 즉, 기판(25)과 메모리 셀층(31)의 접합은 고온에 노출시키지 않고 수행할 수 있다. 그러므로 소자층(51)이 고온에 노출되는 것에 기인한 OS 트랜지스터(MOS)의 전기 특성의 변동을 억제할 수 있다. 이에 더하여, 기판(25)과 메모리 셀층(31)의 접합에서는 Si 트랜지스터가 고온에 노출되지 않기 때문에, 구리 배선을 사용할 수 있다.
상술한 기판(25)과 메모리 셀층(31)의 접합은 OS 트랜지스터를 가지는 메모리 셀층(31)을 접합하는 경우뿐만 아니라 Si 트랜지스터를 가지는 메모리 셀층을 접합하는 경우에도 유효하다. 접합 시의 온도를 350℃ 내지 450℃를 상한으로 하는 범위로 할 수 있기 때문에, Si 트랜지스터를 가지는 메모리 셀층과 OS 트랜지스터를 가지는 메모리 셀층을 교대로 접합하는 구성으로 하는 것도 가능하다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1과는 다른 구성을 설명한다. 또한 실시형태 1과 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 3의 (A)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 3의 (A)에 나타낸 반도체 장치(10B)는 실시형태 1에서 설명한 메모리 셀층(30)의 위층에 다른 메모리 셀층(60)을 가진다. 다른 메모리 셀층(60)은 일례로서 메모리 셀(70_1 및 70_N)(메모리 셀(70_1 및 70_2)을 도시하였음)이 제공된 메모리 셀층(61_1 및 61_N)((메모리 셀층(61_1 및 61_2)을 도시하였음)을 가진다. 또한 도 3의 (A)에 있어서, 기판(25)은 주변 회로(20) 외에 주변 회로(21)를 가진다.
또한 주변 회로(21)는 행 드라이버 및 열 드라이버 등 메모리 셀(70_1 내지 70_N)을 구동하기 위한 신호를 출력하기 위한 회로를 포함한다. 주변 회로(21)는 메모리 셀(70_1 내지 70_N)을 고속으로 구동하는 것이 바람직하다. 그러므로 주변 회로(21)는 고속으로 동작하는 트랜지스터를 가지는 것이 바람직하다. 주변 회로(21)가 가지는 트랜지스터는 전계 효과 이동도가 우수하고 채널 형성 영역이 실리콘을 포함하는 트랜지스터(Si 트랜지스터)로 하는 것이 바람직하다. 또한 주변 회로(21)는 제어 회로, 구동 회로, 또는 회로라고 하는 경우가 있다.
메모리 셀층(61_1 내지 61_N)은 각각 소자층(62) 및 기판(63)을 가진다. 메모리 셀층(61_1 내지 61_N)은 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 상기 구성으로 함으로써, 단위 면적당 배치되는 메모리 셀(70_1 내지 70_N)의 개수를 늘릴 수 있기 때문에, 메모리 밀도를 높일 수 있다. 도 3의 (A)에 나타낸 단면 모식도에서는 각 구성의 배치를 설명하기 위하여, 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향에 상당하는 z축 방향을 규정하였다.
메모리 셀층(31_1 내지 31_N)에 제공되는 관통 전극(54)의 일부, 메모리 셀층(61_1 내지 61_N)에 제공되는 관통 전극(54A), 그리고 관통 전극(54A)과 관통 전극(54) 사이에 제공되는 금속 범프(53)의 일부는 주변 회로(21)와 메모리 셀(70_1 내지 70_N)을 전기적으로 접속하기 위한 배선으로서 기능한다. 배선으로서 기능하는 관통 전극(54), 관통 전극(54A), 및 금속 범프(53)는 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제공할 수 있기 때문에 주변 회로(21)와 메모리 셀(70_1 내지 70_N) 사이의 거리를 짧게 할 수 있다. 관통 전극(54), 관통 전극(54A), 및 금속 범프(53)는 메모리 셀(70_1 내지 70_N)의 데이터의 기록 또는 판독을 수행하기 위한 비트선, 또는 메모리 셀(70_1 내지 70_N)을 선택 상태로 하기 위한 워드선으로서 기능시킬 수 있다.
메모리 셀(70_1 내지 70_N)에 적용 가능한 메모리 셀의 회로 구성에 대하여 도 3의 (B)에 나타내었다. 도 3의 (B)에 나타낸 메모리 회로(70p)는 트랜지스터(71 내지 73) 및 용량 소자(74)를 가진다. 트랜지스터(71)의 소스 및 드레인 중 한쪽은 배선(BL)에 접속되어 있다. 트랜지스터(71)의 게이트는 배선(WL)에 접속되어 있다. 트랜지스터(71)의 소스 및 드레인 중 다른 쪽은 트랜지스터(72)의 게이트 및 용량 소자(74)에 접속되어 있다. 트랜지스터(72)의 소스 및 드레인 중 한쪽은 배선(BL)에 접속되어 있다. 트랜지스터(72)의 소스 및 드레인 중 다른 쪽은 트랜지스터(73)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(73)의 게이트는 판독 신호를 공급하는 배선(RL)에 접속되어 있다.
또한 도 3의 (B)에서는 데이터의 기록과 판독에서 공유되는 배선(BL)을 나타내었지만, 배선(BL)으로서 다른 배선을 사용하여도 좋다. 예를 들어 트랜지스터(71)와 트랜지스터(72)에서 각각 다른 배선(BL(판독용 배선(RBL), 기록용 배선(WBL))에 접속하는 구성으로 하여도 좋다. 또한 도 3의 (B)에서는 3개의 트랜지스터를 가지는 메모리 회로를 나타내었지만, 트랜지스터(73)를 생략한 구성인 2개의 트랜지스터를 가지는 메모리 회로로 할 수도 있다.
트랜지스터(71)는 OS 트랜지스터로 하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 작다. 따라서, 메모리 셀(70_1 내지 70_N)에 기록된 데이터에 대응하는 전하가 트랜지스터(72)의 게이트 및 용량 소자(74)에 장시간 유지될 수 있다. 즉 메모리 셀(70_1 내지 70_N)에 일단 기록된 데이터가 장시간 유지될 수 있다. 즉 메모리 회로(70p)는 비휘발성 특성을 가진다. OS 트랜지스터를 가지는 메모리 회로(70p)로 구성되는 메모리 셀을 본 명세서 등에서는 "NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)"이라고 부른다. NOSRAM은 용량 소자의 충방전으로 데이터의 재기록을 수행하기 때문에 원리적으로는 재기록 횟수에 제약이 없으며, 낮은 에너지로 데이터의 기록 및 판독이 가능하다. 또한 메모리 셀의 회로 구성이 단순하기 때문에, 용량을 크게 하는 것이 용이하다. 따라서, NOSRAM은 용량이 크고, 소비 전력이 낮고, 또한 재기록 내성이 높은 메모리이다.
NOSRAM은 데이터를 3레벨 이상의 다치로 함으로써, DOSRAM에 비하여 메모리 셀 하나당 데이터의 용량을 크게 할 수 있다. 또한 NOSRAM은 기록된 데이터를 비파괴 판독할 수 있기 때문에 장시간의 데이터 유지에 적합하다. 한편, DOSRAM은 기록된 데이터를 파괴 판독하기 때문에 기록 및 판독의 빈도가 많은 메모리 계층에서 사용하는 데 적합하다. 그러므로 DOSRAM의 메모리 셀을 가지는 메모리 셀층(30)은 NOSRAM의 메모리 셀을 가지는 메모리 셀층(60)보다 기판(25)에 가까운 위치에 배치하는 구성을 가지는 것이 바람직하다. 즉 메모리 셀층(30)은 기판(25)과 메모리 셀층(60) 사이에 제공되는 것이 바람직하다.
메모리 셀에 유지된 데이터는 사용 상태에 따라 적절히 NOSRAM으로 전송(轉送)될 수 있다. 예를 들어, 도 3의 (C)에 나타낸 바와 같이, 메모리 셀(40_1 내지 40_N)에 유지된 데이터 신호(Data)는 주변 회로(20) 및 주변 회로(21)를 통하여 메모리 셀(70_1 및 70_2)로 전송될 수 있다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 및 실시형태 2와는 다른 구성을 설명한다. 또한 실시형태 1 및 실시형태 2와 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 4의 (A)는 본 발명의 일 형태의 반도체 장치에 적용 가능한 메모리 셀층(31A)의 단면 모식도이다. 도 4의 (A)에 나타낸 메모리 셀층(31A)은 실시형태 1 또는 실시형태 2에서 설명한 메모리 셀층(31_1)에 있어서, 소자층(51)에서의 메모리 셀(40_1)이 z축 방향으로 적층하여 복수로 제공되는 구성을 가진다. 또한 도 4의 (A)에는 메모리 셀층(31_1)을 나타내었지만, 메모리 셀층(31_2) 내지 메모리 셀층(31_N)에서도 마찬가지이다. 또한 소자층(51)에 있어서 메모리 셀(40_1)끼리를 접속하는 배선은 배선(LBL(로컬 비트선))이라고 하는 경우가 있다. 배선(LBL)은 상기 실시형태에서 설명한 관통 전극(54)과는 달리 소자층(51)의 층 사이에 제공되는 도전체로 구성되는 배선이다.
도 4의 (B)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 4의 (B)에 나타낸 반도체 장치(10C)는 도 4의 (A)에서 설명하는 메모리 셀층(31A)의 구성을 각 층의 메모리 셀층(31_1 내지 31_N)에 적용한 구성을 가진다. 상기 구성으로 함으로써, 단위 면적당 메모리 셀을 늘리면서 금속 범프(53) 및 관통 전극(54)을 줄일 수 있기 때문에 제조 비용을 절감할 수 있고 메모리 밀도를 높일 수 있다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 내지 실시형태 3과는 다른 구성을 설명한다. 또한 실시형태 1 내지 실시형태 3과 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 5의 (A)는 본 발명의 일 형태의 반도체 장치에 적용할 수 있는 메모리 셀층(31B)의 단면 모식도이다. 도 5의 (A)에 나타낸 메모리 셀층(31B)은 실시형태 1 내지 실시형태 3에서 설명한 메모리 셀층(31_1)(메모리 셀층(31_1 내지 31_N))에 있어서, 주변 회로(20)의 기능의 일부를 실행할 수 있는 주변 회로(20_1)(주변 회로(20_1 내지 20_N))가 기판(52)에 제공된 구성을 가진다. 또한 도 5의 (A)에는 메모리 셀층(31_1)에 적용하는 예를 나타내었지만, 메모리 셀층(31_2) 내지 메모리 셀층(31_N)에서도 마찬가지이다. 또한 기판(52)에 제공되는 주변 회로(20_1)와 소자층(51)의 메모리 셀(40_1)을 접속하는 배선은 배선(LBL(로컬 비트선))이라고 하는 경우가 있다. 배선(LBL)은 상기 실시형태 3에서 설명한 배선(LBL)과 마찬가지로, 기판(52) 및 소자층(51)의 층 사이에 제공되는 도전체로 구성되는 배선이다. 주변 회로(20_1)(주변 회로(20_1 내지 20_N))는 주변 회로(20)의 일부의 기능, 예를 들어 데이터의 기록 또는 판독을 수행하기 위하여 신호를 증폭시키는 기능을 가지는 감지 증폭기 등의 회로로 할 수 있다.
도 5의 (B)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 5의 (B)에 나타낸 반도체 장치(10D)는 도 5의 (A)에서 설명하는 메모리 셀층(31B)의 구성을 각 층의 메모리 셀층(31_1 내지 31_N)에 적용한 구성을 가진다.
메모리 셀층(31_1 내지 31_N)을 예를 들어 100층 이상으로 하는 경우, 최상층의 메모리 셀층에서는 주변 회로(20)와의 사이의 거리가 짧아지는 경우가 있다. 이 경우, 주변 회로(20_1 내지 20_N)에서 데이터를 증폭시키는 기능을 가짐으로써, 최상층의 메모리 셀층과 주변 회로(20) 간에서 데이터를 입출력할 수 있다. 예를 들어, 도 5의 (C)에 나타낸 바와 같이, 메모리 셀(40_1 내지 40_N)에 유지된 데이터 신호(Data)를 주변 회로(20_1 내지 20_N)에서 증폭시키는 구성으로 함으로써, 데이터의 기록 속도 및 판독 속도에 큰 차이 없이 메모리 셀(40_1 내지 40_N)과 주변 회로(20) 간에서 데이터를 입출력할 수 있다.
또한 도 5의 (A)에서 설명한 메모리 셀층(31B)의 구성에서 소자층(51)의 메모리 셀(40_1)이 z축 방향으로 적층하여 복수로 제공되어도 좋다. 도 5의 (D)에는 메모리 셀층(31C)에서 기판(52)에 주변 회로(20_1)가 제공되고, 소자층(51)에 메모리 셀(40_1)이 z축 방향으로 적층하여 복수로 제공되는 구성을 나타내었다.
도 5의 (B)에서는 금속 범프(53) 및 관통 전극(54)으로 기판(25)에 메모리 셀층(31B)을 조합하는 구성에 대하여 설명하였지만, 다른 구성으로 하여도 좋다.
도 6의 (A) 및 (B)에서는 관통 전극(54)으로 기판(25)이 가지는 주변 회로(21)의 전극과, 메모리 셀층(31B)이 가지는 기판(52)의 전극을 접속하는 구성에 대하여 설명한다.
도 6의 (A)는 도 5의 (A)의 메모리 셀층(31_1 내지 31_N)에 적용할 수 있는 메모리 셀층(31B)의 단면 모식도이다. 도 6의 (A)에서는 기판(52)과 접하여 제공된 소자층(51)을 나타내었다. 또한 도 6의 (A)에서는 소자층(51) 위에 접합층(57)을 나타내었다.
소자층(51)은 메모리 셀(40)이 가지는 OS 트랜지스터(MOS)를 가진다.
주변 회로(20_1 내지 20_N)에 적용할 수 있는 주변 회로(20)는 Si 트랜지스터(MSi) 및 전극(MCu)을 가진다. 전극(MCu)은 관통 전극(54)을 형성할 때 접속되는 전극이다. 전극(MCu)으로서 구리(Cu)를 사용하는 경우에는 관통 전극(54)을 형성할 때 표면이 산화되는 것을 억제하기 위하여 전극 표면을 금(Au)으로 덮는 것이 유효하다. 또한 전극(MCu)을 구리 이외의 도전체를 가지는 구성으로 할 수도 있다.
접합층(57)으로서는 기판(25)과의 접합면을 평탄화하면서 접합층(57)과 기판(25) 표면의 수산기끼리가 결합을 형성할 수 있는, 산화 실리콘(SiOX) 등이 적합하다.
도 6의 (B)는 도 6의 (A)의 메모리 셀층(31B)을 페이스 다운으로 기판(25)에 접합하는(페이스 다운 본딩) 경우의 단면 모식도이다. 기판(25)은 주변 회로(21)가 가지는 Si 트랜지스터(MSi) 및 전극(MCu)을 가진다. 소자층(51) 및 기판(52)에 제공된 관통 전극(54)은 주변 회로(20)가 가지는 전극(MCu)과, 주변 회로(21)가 가지는 전극(MCu)을 접속하도록 제공된다.
기판(25)과 메모리 셀층(31B)의 접합은 예를 들어 접합층(57)의 평탄성을 높임으로써, 1000℃ 이상 등의 고온에 노출시키지 않고, 350℃ 내지 450℃를 상한으로 하는 범위에서 수행할 수 있다. 즉, 기판(25)과 메모리 셀층(31B)의 접합은 고온에 노출시키지 않고 수행할 수 있다. 그러므로 소자층(51)이 고온에 노출되는 것에 기인한 OS 트랜지스터(MOS)의 전기 특성의 변동을 억제할 수 있다. 이에 더하여, 기판(25)과 메모리 셀층(31B)의 접합에서는 Si 트랜지스터가 고온에 노출되지 않기 때문에, 구리 배선을 사용할 수 있다.
상술한 기판(25)과 메모리 셀층(31B)의 접합은 OS 트랜지스터 및 Si 트랜지스터를 가지는 메모리 셀층(31B)을 접합하는 경우뿐만 아니라 Si 트랜지스터만을 가지는 메모리 셀층, 예를 들어 DRAM 등의 메모리 셀을 가지는 메모리 셀층을 접합하는 경우에도 유효하다. 접합 시의 온도를 350℃ 내지 450℃를 상한으로 하는 범위로 할 수 있기 때문에, Si 트랜지스터를 가지는 메모리 셀층과 OS 트랜지스터 및 Si 트랜지스터를 가지는 메모리 셀층을 교대로 접합하는 구성으로 하는 것도 가능하다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 내지 실시형태 4와는 다른 구성을 설명한다. 또한 실시형태 1 내지 실시형태 4와 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 7의 (A)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 7의 (A)에 나타낸 메모리 셀층(80)은 기판(84)에 제공되는 Si 트랜지스터를 가지는 DRAM(Dynamic Random Access Memory)이 제공되는 구성을 가진다. 도 7의 (A)에 있어서, 기판(84)은 주변 회로(81), 트랜지스터(82), 및 용량 소자(83)를 가진다. 또한 주변 회로(81)는 제어 회로, 구동 회로, 또는 회로라고 하는 경우가 있다. 트랜지스터(82) 및 용량 소자(83)는 DRAM의 메모리 셀을 구성하는 소자에 상당한다.
도 7의 (B)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 7의 (B)에 나타낸 반도체 장치(10E)는 실시형태 1에서 설명한 메모리 셀층(30)의 위층에 도 7의 (A)에서 설명한 메모리 셀층(80)을 가진다. 메모리 셀층(80)은 단층으로 나타내었지만, 다층이어도 좋다. 또한 도 7의 (B)에 있어서, 기판(25)은 주변 회로(20) 외에 주변 회로(22)를 가진다.
또한 주변 회로(22)는 행 드라이버 및 열 드라이버 등 메모리 셀층(80)이 가지는 트랜지스터(82) 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀을 구동하기 위한 신호를 출력하기 위한 회로를 포함한다. 주변 회로(22)는 고속으로 동작하는 트랜지스터를 가지는 것이 바람직하다. 주변 회로(22)가 가지는 트랜지스터는 전계 효과 이동도가 우수하고 채널 형성 영역에 실리콘을 포함하는 트랜지스터(Si 트랜지스터)로 하는 것이 바람직하다. 또한 주변 회로(22)는 제어 회로, 구동 회로, 또는 회로라고 하는 경우가 있다.
메모리 셀층(31_1 내지 31_N)에 제공되는 관통 전극(54), 메모리 셀층(80)에 제공되는 관통 전극(54B)의 일부, 그리고 관통 전극(54B)과 관통 전극(54) 사이에 제공되는 금속 범프(53)의 일부는 주변 회로(22)와 트랜지스터(82) 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀을 전기적으로 접속하기 위한 배선으로서 기능한다. 배선으로서 기능하는 관통 전극(54), 관통 전극(54B), 및 금속 범프(53)는 기판(25)의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 제공할 수 있기 때문에 주변 회로(22)와 트랜지스터(82) 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀 사이의 거리를 짧게 할 수 있다. 관통 전극(54), 관통 전극(54B), 및 금속 범프(53)는 트랜지스터(82) 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀의 데이터의 기록 또는 판독을 수행하기 위한 비트선 또는 트랜지스터(82) 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀을 선택 상태로 하기 위한 워드선으로서 기능할 수 있다.
또한 도 7의 (B)에는 기판(25)에 접합된 DOSRAM의 메모리 셀을 가지는 메모리 셀층(30)에 DRAM의 메모리 셀을 가지는 메모리 셀층(80)을 접합하는 구성에 대하여 나타내었지만 다른 구성을 가져도 좋다. 도 7의 (C)에 있어서, 기판(25)에서, 복수 층이 접합된 DRAM의 메모리 셀을 가지는 메모리 셀층(80) 위에 DOSRAM의 메모리 셀을 가지는 메모리 셀층(30)이 접합된 구성으로 할 수도 있다. 또한 메모리 셀층(80) 위에 제공되는 메모리 셀층으로서는 DOSRAM의 메모리 셀을 가지는 메모리 셀층 대신 NOSRAM의 메모리 셀을 가지는 메모리 셀층으로 하여도 좋고, NOSRAM의 메모리 셀을 가지는 메모리 셀층 및 DOSRAM의 메모리 셀을 가지는 메모리 셀층을 적층한 메모리 셀층을 메모리 셀층(30) 위에 제공하는 구성으로 하여도 좋다.
Si 트랜지스터를 가지는 DRAM은 OS 트랜지스터를 가지는 DOSRAM에 비하여 데이터 전송 속도가 우수하다. 한편, OS 트랜지스터를 가지는 DOSRAM은 Si 트랜지스터를 가지는 DRAM과 비교하여 데이터 리프레시의 빈도를 낮출 수 있기 때문에 소비 전력의 저감에 유효하다. 데이터 전송 속도와 저소비 전력화를 양립하기 위해서는, 본 실시형태에서 설명하는 DRAM을 가지는 반도체 장치(10E)가 데이터의 액세스 상태에 따라 데이터를 유지하는 메모리 셀의 상태를 복수의 상태로 전환하는 구성을 가지는 것이 유효하다.
예를 들어 도 8의 (A)는 DRAM으로 데이터를 유지하는 모드 D1, DOSRAM으로 데이터를 유지하는 모드 DOS1, 모드 DOS2를 나타낸 것이다. 모드 DOS1과 모드 DOS2는 데이터 리프레시의 빈도가 다르고, 모드 DOS2는 모드 DOS1보다 데이터 리프레시의 빈도를 더 줄임으로써 소비 전력을 더 저감할 수 있다. 도 8의 (A)에 나타낸 각 모드가 데이터의 액세스 상태에 따라 전환됨으로써 데이터 전송 속도와 저소비 전력화를 양립할 수 있다.
또한 도 8의 (B)에는 도 8의 (A)에 나타낸 DRAM으로 데이터를 유지하는 모드 D1, DOSRAM으로 데이터를 유지하는 모드 DOS1, 모드 DOS2에 더하여, NOSRAM으로 데이터를 유지하는 모드 NOS1을 나타내었다. NOSRAM을 가지는 메모리 셀층은 메모리 셀층(30)의 위층에 제공하면 좋다. NOSRAM은 DOSRAM과 달리 비파괴 판독이 가능하기 때문에 데이터의 액세스가 적은 경우, NOSRAM으로 데이터를 유지하는 모드 NOS1로 전환하는 구성으로 하는 것이 유효하다. 도 8의 (B)에 나타낸 각 모드가 데이터의 액세스 상태에 따라 전환됨으로써 데이터 전송 속도와 저소비 전력화를 양립할 수 있다.
여기서, 도 9의 (A)에는 도 8의 (A)에서 설명한 DRAM의 메모리 셀이 가지는 Si 트랜지스터를 나타내었다. 도 9의 (A)는 트랜지스터(82) 및 용량 소자(83)의 단면 모식도이다. 도 9의 (A)의 트랜지스터(82)에서는 실리콘 기판에 매립된 게이트 전극(GE), 트랜지스터(82)의 소스 측에 제공된 소스 전극(SE), 트랜지스터(82)의 드레인 측에 제공된 드레인 전극(DE)을 나타내었다. 또한 트랜지스터(82)의 위층에 제공되는 용량 소자(83)는 깊은 공공을 형성하여 제공된 소위 3차원 구조의 용량 소자를 나타낸 것이다.
또한 도 9의 (B)에는 실시형태 1의 도 1의 (C)에서 설명한 DOSRAM의 메모리 셀이 가지는 OS 트랜지스터에 대하여 나타내었다. 도 9의 (B)에는 트랜지스터(41) 및 용량 소자(42)의 단면 모식도를 나타내었다. 도 9의 (B)의 트랜지스터(41)에서는 기판 위의 반도체층(SEM)과 중첩되는 영역에 제공된 게이트 전극(GE), 트랜지스터(41)의 소스 측에 제공된 소스 전극(SE), 트랜지스터(41)의 드레인 측에 제공된 드레인 전극(DE)을 나타내었다. 또한 트랜지스터(41)의 위층에 제공되는 용량 소자(42)는 깊은 공공을 형성하여 제공된 소위 3차원 구조의 용량 소자를 나타낸 것이다.
또한 DOSRAM이 가지는 OS 트랜지스터에 있어서, 용량 소자(42)는 3차원 구조의 용량 소자로 하였지만, 다른 구성을 가져도 좋다. OS 트랜지스터는 오프 전류가 매우 낮기 때문에 용량 소자의 용량을 작게 추정할 수 있다. 그러므로 도 10의 (A)에 나타낸 바와 같이, 2차원 용량으로 하는 것도 가능하다.
DRAM이 가지는 Si 트랜지스터는 OS 트랜지스터보다 오프 전류가 높다. 그러므로 Si 트랜지스터에서 오프 전류를 저감하기 위해서는, 채널 길이(도 9의 (A)의 LCH)를 길게 할 필요가 있다. 그러므로 트랜지스터(82)는 z축 방향으로 연장되어 제공될 필요가 있고, 기판을 얇게 하는 것이 어렵다. 이에 더하여 전하를 유지하기 위하여 용량 소자(83)의 용량을 크게 할 필요가 있다. 그러므로 용량 소자(83)의 높이(도 9의 (A)의 HCAP83)를 크게 할 필요가 있다. 그러므로 Si 트랜지스터를 가지는 DRAM을 가지는 메모리 셀층에서는 트랜지스터(82)와 용량 소자(83)가 제공되는 부분에서 z축 방향으로 막 두께 TD가 커진다(도 10의 (B)의 메모리 셀층(80)).
한편, 실시형태 1에서 설명한 바와 같이 DOSRAM이 가지는 OS 트랜지스터는 오프 전류가 매우 낮다. 그러므로 오프 전류를 저감하기 위하여, z축 방향으로의 연장 등을 하여 채널 길이(도 9의 (B)의 LCH)를 길게 할 필요가 없다. 그러므로 트랜지스터(41)는 z축 방향에 있는 기판(52)을 얇게 할 수 있다. 이에 더하여, 용량 소자(42)의 용량을 크게 하기 위하여 용량 소자(42)의 높이(도 9의 (B)의 HCAP42)를 크게 할 필요가 없다. 그러므로 OS 트랜지스터를 가지는 DOSRAM을 가지는 메모리 셀층에서는 트랜지스터(41)와 용량 소자(42)가 제공되는 소자층에서 z축 방향으로 막 두께 TDOS를 작게 할 수 있다(도 10의 (C)의 메모리 셀층). 그러므로 DOSRAM을 가지는 메모리 셀층은 메모리 셀층을 적층하여 접합하는 구성에 있어서, 각 층의 두께를 DRAM을 가지는 메모리 셀층에 비하여 작게 할 수 있다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 내지 실시형태 5와는 다른 구성을 설명한다. 또한 실시형태 1 내지 실시형태 5와 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 11은 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 11에 나타낸 반도체 장치(10E_PU)는 실시형태 5에서 설명한 기판(25)에 있어서, 주변 회로(22)를 CPU(110)로 변경한 구성을 가진다.
또한 CPU(110)에 유지되는 데이터는 메모리 셀(40_1 내지 40_N), 트랜지스터(82), 및 용량 소자(83)로 구성되는 DRAM의 메모리 셀에 유지될 수 있다. 또한 CPU(110)에 유지되는 데이터는 메모리 셀(40_1 내지 40_N)과는 다른 회로 구성의 OS 트랜지스터를 가지는 메모리 셀에 유지되는 구성으로 할 수 있다.
CPU(110)는 고속으로 신호를 입출력하는 동작을 수행하기 때문에 전류가 흐르는 것에 따른 발열이 크다. 상기 CPU에 DRAM을 접합하는 구성으로 하는 경우, 이 발열의 영향으로 데이터의 유지가 어려워지는 경우가 있다.
도 11에 나타낸 바와 같이 본 실시형태의 구성은 OS 트랜지스터를 가지는 메모리 셀(40_1 내지 40_N)을 가지는 메모리 셀층(30)을 개재하여 DRAM을 가지는 메모리 셀층(80)을 제공하는 구성으로 할 수 있다. OS 트랜지스터는, 고온 환경하에서도 온 전류와 오프 전류의 비가 크기 때문에, 양호한 스위칭 동작을 수행할 수 있다. 이에 더하여, DRAM을 가지는 메모리 셀층(80)은 OS 트랜지스터를 가지는 메모리 셀(40_1 내지 40_N)을 가지는 메모리 셀층(30)을 개재하여 CPU(110)로부터 이격되어 제공되는 구성으로 할 수 있다. 그러므로 매우 작은 오프 전류를 이용한 기억 장치와 고속으로 동작 가능한 기억 장치의 양쪽의 특성을 가지고, 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 반도체 장치로 할 수 있다.
다음으로 CPU(110)의 구성예에 대하여 설명한다. 본 실시형태에서는, 파워 게이팅을 할 수 있는 CPU 코어를 가지는 CPU(110)의 일례를 설명한다.
도 12에 CPU(110)의 구성예를 나타내었다. CPU(110)는 CPU 코어(CPU Core)(200), L1(레벨 1) 캐시 메모리 장치(L1 Cache)(202), L2 캐시 메모리 장치(L2 Cache)(203), 버스 인터페이스부(Bus I/F)(205), 파워 스위치(210 내지 212), 레벨 시프터(LS)(214)를 가진다. CPU 코어(200)는 플립플롭(220)을 가진다.
버스 인터페이스부(205)를 통하여, CPU 코어(200), L1 캐시 메모리 장치(202), L2 캐시 메모리 장치(203)가 서로 접속된다.
외부로부터 입력되는 인터럽트 신호(Interrupts), CPU(110)가 발행하는 신호(SLEEP1) 등의 신호에 따라, PMU(193)는 클록 신호(GCLK1), 각종 PG(파워 게이팅) 제어 신호(PG control signals)를 생성한다. 클록 신호(GCLK1), PG 제어 신호는 CPU(110)에 입력된다. PG 제어 신호는 파워 스위치(210 내지 212), 플립플롭(220)을 제어한다.
파워 스위치(210, 211)는 가상 전원선(V_VDD)(이하, V_VDD선이라고 부름)에 대한 전압(VDDD, VDD1)의 공급을 각각 제어한다. 파워 스위치(212)는 레벨 시프터(LS)(214)에 대한 전압(VDDH)의 공급을 제어한다. CPU(110) 및 PMU(193)에는 파워 스위치를 통하지 않고 전압(VSSS)이 입력된다. PMU(193)에는 파워 스위치를 통하지 않고 전압(VDDD)이 입력된다.
전압(VDDD, VDD1)은 CMOS 회로용 구동 전압이다. 전압(VDD1)은 전압(VDDD)보다 낮고, 슬리프 상태에서의 구동 전압이다. 전압(VDDH)은 OS 트랜지스터용 구동 전압이고, 전압(VDDD)보다 높다.
L1 캐시 메모리 장치(202), L2 캐시 메모리 장치(203), 버스 인터페이스부(205)의 각각은 파워 게이팅을 할 수 있는 파워 도메인을 적어도 하나 포함한다. 파워 게이팅을 할 수 있는 파워 도메인에는 하나 또는 복수의 파워 스위치가 제공된다. 이들 파워 스위치는 PG 제어 신호에 의하여 제어된다.
플립플롭(220)은 레지스터에 사용된다. 플립플롭(220)에는 백업 회로가 제공되어 있다. 이하에서, 플립플롭(220)에 대하여 설명한다.
도 13의 (A)에 플립플롭(Flip-flop)(220)의 회로 구성예를 나타내었다. 플립플롭(220)은 스캔 플립플롭(Scan Flip-flop)(221), 백업 회로(Backup Circuit)(222)를 가진다. 스캔 플립플롭(221)은 도 11의 기판(25)에 제공되고, 백업 회로(222)는 메모리 셀층(30)과 같은 층에 제공할 수 있다.
스캔 플립플롭(221)은 노드(D1, Q1, SD, SE, RT, CK), 클록 버퍼 회로(221A)를 가진다.
노드(D1)는 데이터(data) 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트용 데이터의 입력 노드이다. 노드(SC)는 신호(SCE)의 입력 노드이다. 노드(CK)는 클록 신호(GCLK1)의 입력 노드이다. 클록 신호(GCLK1)는 클록 버퍼 회로(221A)에 입력된다. 스캔 플립플롭(221)의 아날로그 스위치는 클록 버퍼 회로(221A)의 노드(CK1, CKB1)에 접속된다. 노드(RT)는 리셋 신호(reset signal)의 입력 노드이다.
신호(SCE)는 스캔 인에이블 신호이고, PMU(193)에서 생성된다. PMU(193)는 신호(BK, RC)를 생성한다. 레벨 시프터(214)는 신호(BK, RC)를 레벨 시프트하여 신호(BKH, RCH)를 생성한다. 신호(BK)는 백업 신호이고, 신호(RC)는 리커버리 신호이다.
스캔 플립플롭(221)의 회로 구성은 도 13의 (A)에 한정되지 않는다. 표준적인 회로 라이브러리에 준비되어 있는 플립플롭을 적용할 수 있다.
백업 회로(222)는 노드(SD_IN, SN11), 트랜지스터(M11 내지 M13), 용량 소자(C11)를 포함한다.
노드(SD_IN)는 스캔 테스트 데이터의 입력 노드이고, 스캔 플립플롭(221)의 노드(Q1)에 접속된다. 노드(SN11)는 백업 회로(222)의 유지 노드이다. 용량 소자(C11)는 노드(SN11)의 전압을 유지하기 위한 유지 용량이다.
트랜지스터(M11)는 노드(Q1)와 노드(SN11) 사이의 도통 상태를 제어한다. 트랜지스터(M12)는 노드(SN11)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M13)는 노드(SD_IN)와 노드(SD) 사이의 도통 상태를 제어한다. 트랜지스터(M11, M13)의 온/오프는 신호(BKH)에 의하여 제어되고, 트랜지스터(M12)의 온/오프는 신호(RCH)에 의하여 제어된다.
트랜지스터(M11 내지 M13)는 상술한 메모리 셀층(31)이 가지는 트랜지스터와 마찬가지로 OS 트랜지스터이다. 트랜지스터(M11 내지 M13)가 백 게이트를 가지는 구성을 나타내었다. 트랜지스터(M11 내지 M13)의 백 게이트는 전압(VBG1)을 공급하는 전원선에 접속되어 있다.
적어도 트랜지스터(M11, M12)가 OS 트랜지스터인 것이 바람직하다. 오프 전류가 매우 낮다는 OS 트랜지스터의 장점에 의하여 노드(SN11)의 전압의 저하를 억제할 수 있고, 데이터의 유지에 전력이 거의 소비되지 않기 때문에, 백업 회로(222)는 비휘발성의 특성을 가진다. 용량 소자(C11)의 충방전에 의하여 데이터를 재기록하기 때문에, 백업 회로(222)는 원리적으로 재기록 횟수에 제약이 없고, 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다.
백업 회로(222)의 트랜지스터는 모두 OS 트랜지스터인 것이 매우 바람직하다. 도 13의 (B)에 나타낸 바와 같이, 실리콘 CMOS 회로로 구성되는 스캔 플립플롭(221) 위에 백업 회로(222)를 적층할 수 있다.
백업 회로(222)는 스캔 플립플롭(221)보다 소자 수가 매우 적기 때문에, 백업 회로(222)를 적층하는 데 있어 스캔 플립플롭(221)의 회로 구성 및 레이아웃을 변경할 필요가 없다. 즉 백업 회로(222)는 범용성이 매우 높은 백업 회로이다. 또한 스캔 플립플롭(221)이 형성되어 있는 영역 내에 백업 회로(222)를 제공할 수 있기 때문에, 백업 회로(222)를 제공하여도 플립플롭(220)의 면적 오버헤드를 0으로 할 수 있다. 따라서 백업 회로(222)를 플립플롭(220)에 제공함으로써, CPU 코어(200)의 파워 게이팅이 가능하다. 파워 게이팅에 필요한 에너지가 적기 때문에, CPU 코어(200)의 파워 게이팅을 고효율로 수행할 수 있다.
백업 회로(222)를 제공하면 트랜지스터(M11)의 기생 용량이 노드(Q1)에 부가되지만, 노드(Q1)에 접속되는 논리 회로의 기생 용량보다 작기 때문에, 스캔 플립플롭(221)의 동작에 대한 영향은 없다. 즉 백업 회로(222)를 제공하여도 플립플롭(220)의 성능은 실질적으로 저하되지 않는다.
CPU 코어(200)는 저소비 전력 상태로서, 예를 들어 클록 게이팅 상태, 파워 게이팅 상태, 휴지 상태로 설정될 수 있다. PMU(193)는 인터럽트 신호, 신호(SLEEP1) 등에 기초하여, CPU 코어(200)의 저소비 전력 모드를 선택한다. 예를 들어 통상 동작 상태로부터 클록 게이팅 상태로 이행하는 경우, PMU(193)는 클록 신호(GCLK1)의 생성을 정지한다.
예를 들어 통상 동작 상태로부터 휴지 상태로 이행하는 경우에는, PMU(193)는 전압 및/또는 주파수 스케일링을 수행한다. 예를 들어 전압 스케일링을 수행하는 경우, PMU(193)는 전압(VDD1)을 CPU 코어(200)에 입력하기 위하여, 파워 스위치(210)를 오프로 하고, 파워 스위치(211)를 온으로 한다. 전압(VDD1)은 스캔 플립플롭(221)의 데이터가 소실되지 않는 전압이다. 주파수 스케일링을 수행하는 경우, PMU(193)는 클록 신호(GCLK1)의 주파수를 저하시킨다.
CPU 코어(200)를 통상 동작 상태로부터 파워 게이팅 상태로 이행하는 경우에는, 스캔 플립플롭(221)의 데이터를 백업 회로(222)에 백업하는 동작이 수행된다. CPU 코어(200)를 파워 게이팅 상태로부터 통상 동작 상태로 복귀시키는 경우에는, 백업 회로(222)의 데이터를 스캔 플립플롭(221)에 리커버리하는 동작이 수행된다.
도 14에 CPU 코어(200)의 파워 게이팅 시퀀스의 일례를 나타내었다. 또한 도 14에 있어서, t1 내지 t7은 시각을 나타낸 것이다. 신호(PSE0 내지 PSE2)는 파워 스위치(210 내지 212)의 제어 신호이고, PMU(193)에서 생성된다. 신호(PSE0)가 "H"/"L"일 때, 파워 스위치(210)는 온/오프이다. 신호(PSE1, PSE2)에 대해서도 마찬가지이다.
시각 t1보다 전은 통상 동작 상태(Normal Operation)이다. 파워 스위치(210)는 온이고, CPU 코어(200)에는 전압(VDDD)이 입력된다. 스캔 플립플롭(221)은 통상 동작을 수행한다. 이때, 레벨 시프터(214)를 동작시킬 필요가 없기 때문에, 파워 스위치(212)는 오프이고, 신호(SCE, BK, RC)는 "L"이다. 노드(SC)가 "L"이기 때문에, 스캔 플립플롭(221)은 노드(D1)의 데이터를 저장한다. 또한 도 14의 예에서는, 시각 t1에 있어서 백업 회로(222)의 노드(SN11)는 "L"이다.
백업(Backup) 시의 동작에 대하여 설명한다. 동작 시각 t1에 PMU(193)는 클록 신호(GCLK1)를 정지하고, 신호(PSE2, BK)를 "H"로 한다. 레벨 시프터(214)는 액티브가 되고, "H"의 신호(BKH)를 백업 회로(222)에 출력한다.
백업 회로(222)의 트랜지스터(M11)가 온이 되고, 스캔 플립플롭(221)의 노드(Q1)의 데이터가 백업 회로(222)의 노드(SN11)에 기록된다. 스캔 플립플롭(221)의 노드(Q1)가 "L"이면 노드(SN11)는 그대로 "L"이고, 노드(Q1)가 "H"이면 노드(SN11)는 "H"가 된다.
PMU(193)는 시각 t2에 신호(PSE2, BK)를 "L"로 하고, 시각 t3에 신호(PSE0)를 "L"로 한다. 시각 t3에 CPU 코어(200)의 상태는 파워 게이팅 상태로 이행한다. 또한 신호(BK)를 하강시키는 타이밍에 신호(PSE0)를 하강시켜도 좋다.
파워 게이팅(Power-gating) 시의 동작에 대하여 설명한다. 신호(PSE0)가 "L"이 되면 V_VDD선의 전압이 저하되기 때문에 노드(Q1)의 데이터는 소실된다. 노드(SN11)는 시각 t3의 노드(Q1)의 데이터를 계속 유지한다.
리커버리(Recovery) 시의 동작에 대하여 설명한다. 시각 t4에 PMU(193)가 신호(PSE0)를 "H"로 함으로써, 파워 게이팅 상태로부터 리커버리 상태로 이행한다. V_VDD선의 충전이 시작되고, V_VDD선의 전압이 VDDD가 된 상태(시각 t5)에서 PMU(193)는 신호(PSE2, RC, SCE)를 "H"로 한다.
트랜지스터(M12)는 온이 되고, 용량 소자(C11)의 전하가 노드(SN11)와 노드(SD)에 분배된다. 노드(SN11)가 "H"이면 노드(SD)의 전압은 상승된다. 노드(SC)는 "H"이기 때문에, 스캔 플립플롭(221)의 입력 측 래치 회로에 노드(SC)의 데이터가 기록된다. 시각 t6에 노드(CK)에 클록 신호(GCLK1)가 입력되면 입력 측 래치 회로의 데이터가 노드(Q1)에 기록된다. 즉 노드(SN11)의 데이터가 노드(Q1)에 기록된다.
시각 t7에 PMU(193)는 신호(PSE2, SCE, RC)를 "L"로 하여, 리커버리 동작이 종료된다.
OS 트랜지스터를 사용한 백업 회로(222)는 동적 및 정적 소비 전력이 모두 낮기 때문에, 노멀리 오프 컴퓨팅에 매우 적합하다. 또한 OS 트랜지스터를 사용한 백업 회로(222)가 포함된 CPU 코어(200)를 포함하는 CPU(110)는 NoffCPU(등록 상표)라고 부를 수 있다. NoffCPU는 비휘발성 메모리를 포함하고, 동작이 불필요한 경우에는 전력 공급을 정지할 수 있다. 플립플롭(220)을 탑재하여도 CPU 코어(200)의 성능 저하, 동적 전력의 증가가 거의 일어나지 않도록 할 수 있다.
또한 CPU 코어(200)는 파워 게이팅을 할 수 있는 복수의 파워 도메인을 포함하여도 좋다. 복수의 파워 도메인에는 전압의 입력을 제어하기 위한 하나 또는 복수의 파워 스위치가 제공된다. 또한 CPU 코어(200)는 파워 게이팅을 수행하지 않는 하나 또는 복수의 파워 도메인을 포함하여도 좋다. 예를 들어 파워 게이팅을 수행하지 않는 파워 도메인에 플립플롭(220), 파워 스위치(210 내지 212)의 제어를 수행하기 위한 파워 게이팅 제어 회로를 제공하여도 좋다.
또한 플립플롭(220)의 적용은 CPU(110)에 한정되지 않는다. CPU(110)에서, 파워 게이팅을 할 수 있는 파워 도메인에 제공되는 레지스터에 플립플롭(220)을 적용할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 내지 실시형태 5와는 다른 구성을 설명한다. 또한 실시형태 1 내지 실시형태 5와 중복되는 부분에 대해서는 앞의 설명을 원용하는 것으로 하여 자세한 설명은 생략한다.
도 15는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 15에 나타낸 반도체 장치(10F)는 도 1의 (A)에서 설명하는 각 층의 메모리 셀층(31_1 내지 31_N) 중 복수를 중첩시킨 상태에서 관통 전극(54)을 제공하는 구성을 가진다. 즉, 도 15에 나타낸 반도체 장치(10F)에서는 메모리 셀층(31_1)과 메모리 셀층(31_2)이 가지는 메모리 셀(40_1)과 메모리 셀(40_2)을, 금속 범프(53)를 통하지 않고 관통 전극(54)으로 접속하는 구성으로 할 수 있다. 상기 구성으로 함으로써, 단위 면적당 메모리 셀을 늘리면서 금속 범프(53) 및 관통 전극(54)을 줄일 수 있기 때문에 제조 비용을 절감할 수 있고 메모리 밀도를 높일 수 있다.
본 발명의 일 형태는, 각 소자층에 제공되는 트랜지스터로서 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있어, 제조 비용을 절감할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 상기 실시형태 1 내지 실시형태 6에서 설명한 반도체 장치에 적용 가능한 회로의 변형예에 대하여, 도 16의 (A), (B)를 참조하여 설명한다.
도 16의 (A)는 기판 위에 적층된 메모리 셀층을 가지는 반도체 장치의 구성에 있어서, 메모리 셀에 유지된 데이터 신호를 증폭시킬 수 있는 증폭 회로를 가진 구성예에 대하여 설명한다.
도 16의 (A)는 실시형태 1에서 설명한 메모리 셀층(31_1) 내지 메모리 셀층(31_N)에 적용 가능한 메모리 셀층(31)의 블록도이다. 메모리 셀층(31)은 기판(52)에 제공된 주변 회로(20)와, 소자층(51)에 제공되는 복수의 메모리 셀(40) 사이에 증폭 회로(49)를 가진다.
도 16의 (A)에 나타낸 모식도에서는 각 구성의 배치를 설명하기 위하여 z축 방향을 규정하였다. 또한 이해를 쉽게 하기 위하여, 명세서에서 z축 방향을 기판(52)의 표면에 대하여 수직인 방향이라고 부르는 경우가 있다. 도 16의 (A)에서는 기판(52) 위에 제공되는 소자층(51)에서, 증폭 회로(49) 및 복수의 메모리 셀(40)은 z축 방향으로 트랜지스터를 적층함으로써 제공된다.
증폭 회로(49)는 복수의 메모리 셀(40)끼리를 접속하기 위한 배선(LBL)과, 주변 회로(20)와 그 위층의 회로를 접속하기 위한 배선(GBL) 사이에 제공된다. 증폭 회로(49)는 메모리 셀(40)에 접속된 배선(LBL)의 전위를 증폭하여 주변 회로(20)에 접속된 배선(GBL)에 전달하는 기능 및 주변 회로(20)의 전위를 메모리 셀(40)에 접속된 배선(LBL)에 전달하는 기능을 가지는 회로를 가진다. 배선(GBL)을 글로벌 비트선이라고 부르는 경우가 있다. 배선(LBL)을 로컬 비트선이라고 부르는 경우가 있다. 배선(LBL) 및 배선(GBL)은 메모리 셀의 데이터의 기록 또는 판독을 수행하기 위한 비트선으로서의 기능을 가진다. 또한 도면에 있어서, 시인성을 높이기 위하여 배선(LBL) 및 배선(GBL)은 굵은 점선 등으로 도시한 경우가 있다.
도 16의 (B)는 증폭 회로(49)의 회로 구성예를 나타낸 것이다. 증폭 회로(49)는 트랜지스터(91 내지 94)를 가진다. 트랜지스터(91 내지 94)는 각각 OS 트랜지스터로 구성될 수 있고, n채널형 트랜지스터로서 도시되었다.
트랜지스터(91)는 메모리 셀(40)로부터 데이터 신호를 판독하는 기간에서 배선(LBL)의 전위에 따른 전위로 배선(GBL)을 제어하기 위한 트랜지스터이다. 트랜지스터(92)는 선택 신호(MUX)가 게이트에 입력되고, 상기 선택 신호(MUX)에 따라 소스와 드레인 사이의 온 또는 오프를 제어하는 스위치로서 기능하는 트랜지스터이다. 트랜지스터(93)는 기록 제어 신호(WE)가 게이트에 입력되고, 상기 기록 제어 신호(WE)에 따라 소스와 드레인 사이의 온 또는 오프를 제어하는 스위치로서 기능하는 트랜지스터이다. 트랜지스터(94)는 판독 제어 신호(RE)가 게이트에 입력되고, 상기 판독 제어 신호(RE)에 따라 소스와 드레인 사이의 온 또는 오프를 제어하는 스위치로서 기능하는 트랜지스터이다. 또한 트랜지스터(94)의 소스 측에는 고정 전위인 그라운드 전위 GND가 공급된다.
본 발명의 일 형태의 반도체 장치는 기판 위에 수직 방향으로 반복적으로 같은 제조 공정을 사용하여 트랜지스터를 제공함으로써 제작할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 OS 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도를 향상시킬 수 있고, 장치를 소형화할 수 있다. 메모리 셀층(31)이 증폭 회로(49)를 가지는 구성으로 함으로써, 배선(LBL)이 트랜지스터(91)의 게이트에 접속되기 때문에, 배선(LBL)의 매우 작은 전위차를 사용하여 배선(GBL)에 데이터 신호를 판독할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는, 반도체 장치(10A 내지 10F)를 가지는 집적 회로(IC칩이라고도 함)의 일례를 나타내었다. 반도체 장치(10)는 복수의 다이를 패키지용 기판 위에 실장함으로써, 하나의 IC칩으로 할 수 있다. 도 17의 (A), (B)에 그 구성의 일례를 나타내었다.
도 17의 (A)에 나타낸 IC칩(100A)의 단면 모식도에서는 패키지 기판(101) 위에 기판(25)을 가지고, 일례로서 4층의 메모리 셀층(31_1 및 31_4)이 기판(25) 위에 적층된 메모리 셀층을 가진다. 패키지 기판(101)에는 IC칩(100A)을 인쇄 기판 등에 접속하기 위한 솔더 볼(solder ball)(102)이 제공되어 있다. 메모리 셀층(31_1 내지 31_4)은 기판(52)에 접하는 소자층(51)에 OS 트랜지스터를 형성하는 구성을 반복함으로써, 적층된 구성으로 할 수 있다. 또한 실리콘 기판에 제공되는 주변 회로와, 메모리 셀층(31_1 내지 31_4)이 가지는 메모리 셀 등의 각 회로는 각 층의 기판(52) 및 소자층(51)을 관통하여 제공된 TSV(Through Silicon Via) 등의 관통 전극(54)으로 접속할 수 있다. 또한 각 층은 각 층을 관통하여 제공된 관통 전극(54) 및 각 층 사이에 제공된 금속 범프(53)(마이크로 범프라고도 함)를 통하여 전기적으로 접속할 수 있다.
또한 다른 예로서 도 17의 (B)에 나타낸 IC칩(100B)의 단면 모식도에서는 패키지 기판(101) 위에 기판(25)을 가지고, 일례로서 4층의 메모리 셀층(31_1 및 31_4)이 기판(25) 위에 적층된 메모리 셀층을 가진다. 기판(25)에 제공되는 주변 회로(도시하지 않았음)와, 메모리 셀층(31_1 및 31_4)이 가지는 메모리 셀(도시하지 않았음)의 각 회로는 각 층의 기판(52) 및 소자층(51)에 제공된 전극(55) 및 전극(56)을 사용하여 접합된다. 전극(55) 및 전극(56)을 사용하여 상이한 층을 전기적으로 접합하는 기술로서는, Cu-Cu 접합을 사용할 수 있다. Cu-Cu 접합은 Cu(구리) 패드들을 접속함으로써 전기적 도통을 실현하는 기술이다.
(실시형태 10)
이하에서는, 본 발명의 일 형태에 따른 반도체 장치의 단면 모식도의 일례에 대하여 설명한다.
도 18은 반도체 기판(311)에 제공된 회로를 가지는 소자층(411) 위에, 메모리 유닛(470)(메모리 유닛(470_1) 내지 메모리 유닛(470_m): m은 2 이상의 정수. 도 18에는 m=2의 경우를 나타내었음)이 적층하여 제공된 반도체 장치의 예를 나타낸 도면이다. 반도체 기판(311)에 제공된 회로를 가지는 소자층(411)은 상기 실시형태 1 내지 실시형태 6에서 설명한 주변 회로(21) 등을 가지는 기판(25)에 상당한다. 또한 메모리 유닛(470)은 상기 실시형태 1 내지 실시형태 6에서 설명한 메모리 셀(40)을 가지는 메모리 셀층(31)에 상당한다.
도 18에서는 소자층(411)과, 소자층(411) 위의 복수의 메모리 유닛(470)이 적층되어 있다. 복수의 메모리 유닛(470)에서 기판(450) 위에 각 메모리 유닛(470)에 대응하는 트랜지스터층(413)(트랜지스터층(413_1) 내지 트랜지스터층(413_m))과, 각 트랜지스터층(413) 위의 복수의 메모리 디바이스층(415)(메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_n): n은 2 이상의 정수)이 제공되는 예를 나타내었다. 또한 각 메모리 유닛(470)에서 기판(450) 위에 트랜지스터층(413)이 제공되고, 트랜지스터층(413) 위에 메모리 디바이스층(415)이 제공되는 예를 나타내었지만, 본 실시형태에서는 이에 한정되지 않는다. 기판(450) 위에 복수의 메모리 디바이스층(415)이 제공되고, 복수의 메모리 디바이스층(415) 위에 트랜지스터층(413)이 제공되어도 좋고, 기판(450)에 있어서, 트랜지스터층(413)의 위아래에 메모리 디바이스층(415)이 제공되어도 좋다. 트랜지스터층(413)은 상기 실시형태 8에서 설명한 증폭 회로(49) 등이 가지는 트랜지스터를 가지는 층에 상당한다. 또한 메모리 디바이스층(415)은 상기 실시형태 1 내지 실시형태 6에서 설명한 메모리 셀(40) 등이 가지는 트랜지스터를 가지는 층에 상당한다.
반도체 기판(311) 및 기판(450)에 포함되는 재료로서는 각각 Si, Ge, SiGe, GaAs, GaAlAs, GaN, 및 InP에서 선택된 재료를 사용할 수 있다.
소자층(411)은 반도체 기판(311)에 제공된 트랜지스터(300)를 가지고, 반도체 장치의 회로(주변 회로라고 부르는 경우가 있음)로서 기능할 수 있다. 회로의 예로서는, 열 드라이버, 행 드라이버, 열 디코더, 행 디코더, 감지 증폭기, 프리차지 회로, 증폭 회로, 워드선 드라이버 회로, 출력 회로, 컨트롤 로직 회로 등을 들 수 있다.
트랜지스터층(413)은 트랜지스터(200T)를 가지고, 각 메모리 유닛(470)을 제어하는 회로로서 기능할 수 있다. 메모리 디바이스층(415)은 메모리 디바이스(420)를 가진다. 본 실시형태에 나타낸 메모리 디바이스(420)는 트랜지스터와 용량 소자를 가진다.
또한 상기 m의 값에 대해서는 특별히 제한되지 않지만, 2 이상 100 이하, 바람직하게는 2 이상 50 이하, 더 바람직하게는 2 이상 10 이하이다. 또한 상기 n의 값에 대해서는 특별히 제한되지 않지만, 2 이상 100 이하, 바람직하게는 2 이상 50 이하, 더 바람직하게는 2 이상 10 이하이다. 또한 상기 m과 n의 곱은 4 이상 256 이하, 바람직하게는 4 이상 128 이하, 더 바람직하게는 4 이상 64 이하이다.
또한 도 18은 메모리 유닛에 포함되는 트랜지스터(200T), 및 메모리 디바이스(420)가 가지는 채널 길이 방향의 단면도이다.
도 18에 나타낸 바와 같이, 반도체 기판(311)에 트랜지스터(300)가 제공되고, 트랜지스터(300) 위에는 메모리 유닛(470)이 가지는 트랜지스터층(413)과 메모리 디바이스층(415)이 제공되고, 하나의 메모리 유닛(470) 내에서 트랜지스터층(413)이 가지는 트랜지스터(200T)와, 메모리 디바이스층(415)이 가지는 메모리 디바이스(420)는 복수의 도전체(424)에 의하여 전기적으로 접속되고, 트랜지스터(300)와, 각 메모리 유닛(470)에서의 트랜지스터층(413)이 가지는 트랜지스터(200T)는 도전체(426), 도전체(427), 및 도전체(430)에 의하여 전기적으로 접속된다. 또한 도전체(426)는 트랜지스터(200T)의 소스, 드레인, 게이트 중 어느 하나에 전기적으로 접속되는 도전체(428)를 통하여 트랜지스터(200T)에 전기적으로 접속되는 것이 바람직하다. 도전체(424)는 메모리 디바이스층(415)의 각 층에 제공되는 것이 바람직하다. 도전체(427)는 각 메모리 유닛(470)의 최상층에 제공되고, 도전체(426) 및 도전체(430)에 전기적으로 접속된다.
도전체(426), 도전체(427), 및 도전체(430)에 포함되는 재료로서, 각각 Cu, W, Ti, Ta, Al에서 선택된 재료를 사용할 수 있다.
또한 도 18에는 메모리 유닛(470)의 기판(450)이 트랜지스터(300) 측에 제공되는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 도 19에 나타낸 바와 같이, 메모리 디바이스층(415)이 트랜지스터(300) 측에 제공되도록 메모리 유닛(470)을 제공하여도 좋다.
도 18에 있어서, 도전체(426)는 메모리 디바이스층(415)을 관통하도록 제공되고, 도전체(430)는 메모리 디바이스층(415), 트랜지스터층(413), 및 기판(450)을 관통하도록 제공된다.
한편, 도 19에 있어서, 도전체(426)는 기판(450) 및 트랜지스터층(413)을 관통하도록 제공되고, 도전체(430)는 기판(450), 트랜지스터층(413), 및 메모리 디바이스층(415)을 관통하도록 제공된다.
도전체(426)와 도전체(430) 간에서의 누설을 억제하기 위하여, 각각의 측면에 절연체가 제공되는 것이 바람직하다.
또한 자세한 사항은 후술하지만, 도전체(424)의 측면 및 도전체(426)의 측면에는 물 또는 수소 등의 불순물 또는 산소의 투과를 억제하는 절연체를 제공하는 것이 바람직하다. 이와 같은 절연체로서 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등을 사용하면 좋다.
메모리 디바이스(420)는 트랜지스터와, 그 측면에 용량 소자를 가지고, 상기 트랜지스터는 트랜지스터층(413)이 가지는 트랜지스터(200T)와 같은 구조로 할 수 있다.
여기서, 트랜지스터(200T)에는, 채널이 형성되는 영역(이하 채널 형성 영역이라고도 함)을 포함하는 반도체에 산화물 반도체로서 기능하는 금속 산화물(이하 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
산화물 반도체로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물 반도체로서, 산화 인듐, In-Ga 산화물, In-Zn 산화물, 즉 In과, Ga과, Zn을 포함하는 산화물 반도체를 사용하여도 좋다. 또한 인듐의 비율이 높은 조성의 산화물 반도체로 함으로써, 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200T)는 비도통 상태에서 누설 전류가 매우 작기 때문에 소비 전력이 낮은 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200T)에 사용할 수 있다.
한편, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되어, 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다.
그래서, 불순물 농도 및 결함 준위 밀도가 저감된 산화물 반도체를 사용하는 것이 좋다. 또한 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
따라서, 산화물 반도체 내의 불순물 농도는 가능한 한 저감되어 있는 것이 바람직하다. 또한 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 불순물로서의 수소는 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 하는 경우가 있음)은 캐리어가 되는 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 반응하여, 캐리어가 되는 전자가 생성되는 경우가 있다.
따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
따라서, 트랜지스터(200T)에 사용되는 산화물 반도체는 수소 등의 불순물 및 산소 결손이 저감된 고순도 진성인 산화물 반도체를 사용하는 것이 바람직하다.
본 실시형태에 나타낸 구성은 다른 실시형태 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 11)
본 실시형태에서는, 실시형태 1 내지 실시형태 6에 기재된 반도체 장치(10)에서의 메모리 셀(40)을 포함하는 메모리 셀 어레이를 구동하기 위한 회로를 가지는 주변 회로(20)의 자세한 사항에 대하여 설명한다.
도 20은 메모리 장치로서 기능하는 반도체 장치의 구성예를 나타낸 블록도이다. 반도체 장치(10s)는 주변 회로(20) 및 메모리 셀 어레이(40MA)를 가진다. 주변 회로(20)는 행 디코더(571), 워드선 드라이버 회로(572), 열 드라이버(575), 출력 회로(573), 컨트롤 로직 회로(574)를 가진다.
열 드라이버(575)는 열 디코더(581), 프리차지 회로(582), 증폭 회로(583), 및 기록 회로(584)를 가진다. 프리차지 회로(582)는 배선(BL) 등을 프리차지하는 기능을 가진다. 증폭 회로(583)는 배선(BL)으로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 증폭된 데이터 신호는 출력 회로(573)를 통하여 디지털 데이터 신호(RDATA)로서 기억 장치(10s)의 외부에 출력된다.
반도체 장치(10s)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(20)용 고전원 전압(VDD), 메모리 셀 어레이(40MA)용 고전원 전압(VIL)이 공급된다.
또한 반도체 장치(10s)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더(571) 및 열 디코더(581)에 입력되고, WDATA는 기록 회로(584)에 입력된다.
컨트롤 로직 회로(574)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여 행 디코더(571), 열 디코더(581)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(574)가 처리하는 신호는, 이에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다. 예를 들어, 불량 비트를 판정하기 위한 제어 신호를 입력하고, 특정된 메모리 셀의 어드레스로부터 판독되는 데이터 신호를 불량 비트로서 특정하여도 좋다.
또한 상술한 각 회로 또는 각 신호는 필요에 따라 적절히 취사할 수 있다.
일반적으로, 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치(메모리)가 사용된다. 도 21에 각종 기억 장치를 계층마다 나타내었다. 위층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 아래층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 21에는 가장 위층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재(混載)되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 나타내었다.
CPU 등 연산 처리 장치에 레지스터로서 혼재되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서, 기억 용량보다 빠른 동작 속도가 요구된다. 또한 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써, 데이터에 대한 액세스 속도를 높일 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지로부터 판독된 프로그램, 데이터 등을 유지하는 기능을 가진다. DRAM의 기록 밀도는 대략 0.1Gbit/mm2 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터 또는 연산 처리 장치에서 사용하는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서, 스토리지에는 동작 속도보다, 큰 기억 용량과 높은 기록 밀도가 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 대략 0.6Gbit/mm2 내지 6.0Gbit/mm2이다.
본 발명의 일 형태의 기억 장치로서 기능하는 반도체 장치는 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태의 반도체 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다.
(실시형태 12)
본 실시형태는 상기 실시형태에 나타낸 반도체 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸 것이다.
<전자 부품>
우선, 반도체 장치(10) 등이 제공된 전자 부품의 예에 대하여 도 22의 (A) 및 (B)를 사용하여 설명한다.
도 22의 (A)는 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도이다. 도 22의 (A)에 나타낸 전자 부품(700)은 몰드(711) 내에, 실리콘 기판(25) 위에 메모리 셀층(30)이 적층된 반도체 장치(10)를 가진다. 반도체 장치(10)에는 실시형태 1에서 설명한 반도체 장치(10A 내지 10F)를 적용할 수 있다. 도 22의 (A)에서는 전자 부품(700)의 내부를 나타내기 위하여 일부를 도면에 반영하지 않았다. 전자 부품(700)은 몰드(711) 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)에 전기적으로 접속되고, 전극 패드(713)는 반도체 장치(10)와 와이어(714)에 의하여 전기적으로 접속된다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 전자 부품이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써 실장 기판(704)이 완성된다.
도 22의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 반도체 장치(10)가 제공되어 있다.
전자 부품(730)에서는 반도체 장치(10)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 적은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP, MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 반도체 장치(10)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 22의 (B)는 전극(733)을 솔더 볼로 형성하는 예를 나타낸 것이다. 패키지 기판(732)의 바닥부에 솔더 볼을 매트릭스상으로 제공함으로써 BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써 PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로 상기 전자 부품을 가진 전자 기기의 예에 대하여 도 23을 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)에서는, 마이크로폰 및 스피커를 사용하여 사용자와 의사소통할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 바퀴, 브레이크, 조종 장치, 카메라 등을 포함한다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 저장된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 포함한다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다. 게임기(7240)는 휴대용 게임기의 일례이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
<본 명세서 등의 기재에 관한 부기>
상술한 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예가 나타내어지는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어느 하나의 실시형태 내에서 설명하는 내용(일부의 내용이어도 좋음)은 그 실시형태에서 설명하는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어느 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)을 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에서 블록도에서는 구성 요소를 기능마다 구분하고, 서로 독립된 블록으로서 나타내었다. 그러나 실제의 회로 등에서는 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우, 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 명확성을 기하기 위하여 모식적으로 나타낸 것이며, 도면에 나타내는 형상 또는 값 등으로 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서, 트랜지스터의 접속 관계를 설명할 때, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인이라는 호칭은 소스(드레인) 단자 또는 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전극" 및 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 및 "배선"이라는 용어는 복수의 "전극" 및 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전압(접지 전압)으로 하면, 전압을 전위로 바꾸어 말할 수 있다. 그라운드 전위는 0V를 반드시 뜻하지는 않는다. 또한 전위는 상대적인 것이며, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위가 달라지는 경우가 있다.
또한 본 명세서 등에서 '막', '층' 등의 어구는 경우에 따라서는 또는 상황에 따라서는 서로 교체될 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하여 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 가리킨다.
본 명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보고 있는 부분의 길이를 말한다.
본 명세서 등에서 "A와 B가 접속된다"란 A와 B가 직접 접속되어 있는 것뿐만 아니라, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
10A: 반도체 장치, 20: 주변 회로, 25: 기판, 30: 메모리 셀층, 31_1: 메모리 셀층, 31_2: 메모리 셀층, 31_N: 메모리 셀층, 40_1: 메모리 셀, 40_2: 메모리 셀, 40_N: 메모리 셀, 40p: 메모리 회로, 40: 메모리 셀, 41: 트랜지스터, 42: 용량 소자

Claims (7)

  1. 반도체 장치로서,
    제 1 메모리 셀을 구동하는 기능을 가지는 제 1 주변 회로가 제공된 제 1 기판과,
    상기 제 1 메모리 셀을 가지는 제 1 소자층과 제 2 기판을 가지는 제 1 메모리 셀층을 가지고,
    상기 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 가지고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고,
    상기 제 1 메모리 셀층은 상기 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 상기 제 1 기판 위에 적층하여 제공되고,
    상기 제 1 주변 회로와 상기 제 1 메모리 셀은 상기 제 2 기판 및 상기 제 1 소자층에 제공된 제 1 관통 전극을 통하여 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 메모리 셀을 구동하는 기능을 가지는 제 1 주변 회로가 제공된 제 1 기판과,
    상기 제 1 메모리 셀을 가지는 제 1 소자층과 제 2 기판을 가지는 제 1 메모리 셀층을 가지고,
    상기 제 1 메모리 셀은 제 1 트랜지스터 및 제 1 용량 소자를 가지고,
    상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고,
    상기 제 1 메모리 셀층은 상기 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 상기 제 1 기판 위에 적층하여 제공되고,
    상기 제 2 기판은 상기 제 1 메모리 셀에 대한 데이터의 기록 또는 판독을 수행하기 위한 증폭 회로를 가지고,
    상기 제 1 주변 회로와 상기 제 1 메모리 셀은 상기 제 2 기판 및 상기 제 1 소자층에 제공된 제 1 관통 전극을 통하여 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 메모리 셀층은 상기 제 1 기판의 표면에 대하여 수직인 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된 복수의 상기 제 1 소자층을 가지는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2 메모리 셀을 구동하는 기능을 가지는 제 2 주변 회로가 제공된 상기 제 1 기판과,
    상기 제 2 메모리 셀을 가지는 제 2 소자층을 가지는 제 2 메모리 셀층이 제공된 제 3 기판을 가지고,
    제 1 메모리 셀층은 상기 제 1 기판과 상기 제 2 메모리 셀층 사이에 제공되고,
    상기 제 2 메모리 셀은 제 2 트랜지스터 및 제 2 용량 소자를 가지고,
    상기 제 2 트랜지스터는 채널 형성 영역에 실리콘을 포함하는 반도체층을 가지고,
    상기 제 2 주변 회로와 상기 제 2 메모리 셀은 상기 제 2 기판, 상기 제 3 기판, 상기 제 1 소자층, 및 상기 제 2 소자층에 제공된 제 2 관통 전극을 통하여 전기적으로 접속되는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 기판은 CPU를 가지고,
    상기 제 2 메모리 셀은 상기 CPU에 유지된 데이터를 유지하는 기능을 가지는, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2 메모리 셀을 구동하는 기능을 가지는 제 2 주변 회로가 제공된 상기 제 1 기판과,
    상기 제 2 메모리 셀을 가지는 제 2 소자층과 제 3 기판을 가지는 제 2 메모리 셀층을 가지고,
    제 1 메모리 셀층은 상기 제 1 기판과 상기 제 2 메모리 셀층 사이에 제공되고,
    상기 제 2 메모리 셀은 제 3 트랜지스터 내지 제 5 트랜지스터 및 제 3 용량 소자를 가지고,
    상기 제 3 트랜지스터 내지 상기 제 5 트랜지스터는 채널 형성 영역에 금속 산화물을 포함하는 반도체층을 가지고,
    상기 제 2 주변 회로와 상기 제 2 메모리 셀은 상기 제 2 기판, 상기 제 3 기판, 상기 제 1 소자층, 및 상기 제 2 소자층에 제공된 제 2 관통 전극을 통하여 전기적으로 접속되는, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화물은 In과, Ga과, Zn을 포함하는, 반도체 장치.
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