WO2020201865A1 - 半導体装置 - Google Patents

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WO2020201865A1
WO2020201865A1 PCT/IB2020/052357 IB2020052357W WO2020201865A1 WO 2020201865 A1 WO2020201865 A1 WO 2020201865A1 IB 2020052357 W IB2020052357 W IB 2020052357W WO 2020201865 A1 WO2020201865 A1 WO 2020201865A1
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transistor
oxide
insulator
conductor
bit line
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PCT/IB2020/052357
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齋藤聖矢
八窪裕人
大貫達也
長塚修平
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株式会社半導体エネルギー研究所
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • IGZO In-Ga-Zn oxides
  • Exo In-Ga-Zn oxides
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline structure
  • Oxide semiconductor transistor or "OS transistor”
  • OS transistor Oxide semiconductor transistor
  • Various semiconductor devices using OS transistors have been manufactured (for example, Non-Patent Documents 3 and 4).
  • Patent Document 1 discloses a configuration in which a plurality of layers of a memory cell array having an OS transistor are laminated on a substrate provided with a Si transistor.
  • One aspect of the present invention includes a drive circuit having a plurality of transistors using a silicon substrate as a channel, and a first transistor layer and a second transistor layer having a plurality of transistors using a metal oxide as a channel.
  • the first transistor layer and the second transistor layer are provided on a silicon substrate, the first transistor layer has a first memory cell having a first transistor and a first capacitor, and the first transistor is on a first local bit line.
  • the second transistor layer which is electrically connected, has a second transistor whose gate is electrically connected to the first local bit line, and a first correction circuit which is electrically connected to the second transistor.
  • the first correction circuit is electrically connected to the first global bit line, and the first correction circuit has a function of holding a voltage corresponding to the threshold voltage of the second transistor at the gate of the second transistor. It is a semiconductor device.
  • One aspect of the present invention includes a drive circuit having a plurality of transistors using a silicon substrate as a channel and an element layer provided by stacking a plurality of transistor layers, and the element layer uses a metal oxide as a channel. It has a first transistor layer and a second transistor layer having a plurality of used transistors, the first transistor layer and the second transistor layer are provided on a silicon substrate, and the first transistor layer is the first transistor and the first transistor layer. It has a first memory cell with one capacitor, the first transistor is electrically connected to the first local bit line, and the second transistor layer is a second transistor layer whose gate is electrically connected to the first local bit line.
  • It has two transistors and a first correction circuit electrically connected to the second transistor, the first correction circuit is electrically connected to the first global bit line, and the first correction circuit is the second. It is a semiconductor device having a function of holding a voltage corresponding to a threshold voltage of a transistor at the gate of a second transistor.
  • the first local bit wire is preferably a semiconductor device provided in a direction perpendicular to or substantially perpendicular to the surface of the silicon substrate.
  • the first global bit line is preferably a semiconductor device having a function of electrically connecting the first correction circuit and the drive circuit.
  • the first global bit wire is preferably a semiconductor device provided in a direction perpendicular to or substantially perpendicular to the surface of the silicon substrate.
  • the metal oxide preferably contains a semiconductor device containing In, Ga, and Zn.
  • the first correction circuit comprises third to fifth transistors, the third transistor being between the gate of the second transistor and either the source or drain of the second transistor.
  • the fourth transistor has a function of controlling the conduction state, and the fourth transistor controls the continuity state between the other of the source or drain of the second transistor and the wiring to which a potential for passing a current flows through the second transistor.
  • the fifth transistor is preferably a semiconductor device having a function of controlling the conduction state between one of the source or drain of the second transistor and the first global bit line.
  • the first transistor is preferably a semiconductor device in which the first transistor is kept in a non-conducting state during the period of performing the correction operation.
  • the drive circuit has a sense amplifier electrically connected to the first bit line and the second bit line which function as a bit line pair, and the second memory cell is electrically connected to the second local bit line.
  • the second local bit line is electrically connected to the second correction circuit
  • the second correction circuit is electrically connected to the second global bit line
  • the fifth transistor is connected to the first bit line. It has a function of controlling the conduction state between the 1 global bit line and the 6th transistor, and has a function of controlling the continuity state between the 2nd bit line and the 2nd global bit line.
  • the seventh transistor is preferably a semiconductor device having a function of controlling the conduction state between the first global bit line and the second global bit line.
  • the fifth to seventh transistors are preferably semiconductor devices, which are transistors using a metal oxide as a channel.
  • One form of the present invention can provide a semiconductor device or the like having a new configuration.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration and the like, which can reduce manufacturing costs in a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration and excellent low power consumption in a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration, which can reduce the size of a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration and the like, which functions as a storage device using a minimum off-current and has excellent reliability of read data.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device.
  • 2A and 2B are a block diagram and a circuit diagram showing a configuration example of a semiconductor device.
  • 3A, 3B, and 3C are diagrams for explaining the operation of the semiconductor device.
  • 4A and 4B are a flow diagram and a circuit diagram showing a configuration example of a semiconductor device.
  • 5A and 5B are a flow diagram and a circuit diagram showing a configuration example of a semiconductor device.
  • 6A and 6B are circuit diagrams showing a configuration example of a semiconductor device.
  • FIG. 7 is a flow chart showing a configuration example of the semiconductor device.
  • 8A and 8B are a flow diagram and a circuit diagram showing a configuration example of the semiconductor device.
  • FIG. 9A and 9B are a flow diagram and a circuit diagram showing a configuration example of a semiconductor device.
  • 10A and 10B are schematic views showing a configuration example of a semiconductor device.
  • FIG. 11 is a schematic view showing a configuration example of a semiconductor device.
  • 12A and 12B are circuit diagrams showing a configuration example of a semiconductor device.
  • 13A and 13B are a block diagram and a circuit diagram showing a configuration example of a semiconductor device.
  • 14A and 14B are block diagrams showing a configuration example of a semiconductor device.
  • 15A, 15B, 15C, and 15D are circuit diagrams for explaining a configuration example of a semiconductor device.
  • 16A and 16B are circuit diagrams for explaining a configuration example of a semiconductor device.
  • FIG. 17 is a circuit diagram for explaining a configuration example of the semiconductor device.
  • FIG. 18 is a timing chart for explaining a configuration example of the semiconductor device.
  • 19A, 19B, and 19C are circuit diagrams and timing charts for explaining a configuration example of the semiconductor device.
  • FIG. 20 is a timing chart for explaining a configuration example of the semiconductor device.
  • FIG. 21 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 22A and 22B are schematic cross-sectional views showing a configuration example of the semiconductor device.
  • 23A, 23B, and 23C are schematic cross-sectional views showing a configuration example of a semiconductor device.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 25 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 26A, 26B, and 26C are a top view and a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • 27A, 27B, 27C, and 27D are top views for explaining a configuration example of the semiconductor device.
  • 28A, 28B, and 28C are diagrams for explaining the classification of the crystal structure of IGZO, for explaining the XRD spectrum of quartz glass, and for explaining the XRD spectrum of crystalline IGZO.
  • FIG. 29 is a block diagram illustrating a configuration example of the semiconductor device.
  • FIG. 30 is a conceptual diagram showing a configuration example of a semiconductor device.
  • 31A and 31B are schematic views illustrating an example of an electronic component.
  • FIG. 32 is a diagram showing an example of an electronic device.
  • the ordinal numbers "1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is defined as a component referred to in “second” in another embodiment or in the claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the power supply potential VDD may be abbreviated as potentials VDD, VDD, etc. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • the code is used for identification such as "_1”, “_2”, “[n]", “[m, n]”. May be added and described.
  • the second wiring GL is described as wiring GL [2].
  • a semiconductor device is a device that utilizes semiconductor characteristics, and is a circuit that includes semiconductor elements (transistors, diodes, photodiodes, etc.) and a device that has the same circuit.
  • the semiconductor device described in this embodiment can function as a storage device using a transistor having a minimum off-current.
  • FIG. 1 shows a block diagram for explaining a schematic view of the cross-sectional structure of the semiconductor device 10.
  • the semiconductor device 10 has a plurality of element layers 20_1 to 20_M (M is a natural number) on the silicon substrate 50.
  • the element layers 20_1 to 20_M have a transistor layer 30 and a transistor layer 40, respectively.
  • the transistor layer 40 is composed of a plurality of transistor layers 41_1 to 41_k (k is a natural number of 2 or more).
  • the schematic diagram shown in FIG. 1 defines the z-axis direction in order to explain the arrangement of each configuration.
  • the z-axis direction refers to a direction perpendicular to the surface of the silicon substrate 50 or a substantially vertical direction.
  • the term "approximately vertical" means a state in which the objects are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the z-axis direction may be referred to as the vertical direction.
  • the surface of the silicon substrate 50 corresponds to a surface formed on the x-axis and the y-axis defined in the direction perpendicular to the z-axis direction or the substantially vertical direction.
  • the x-axis direction may be referred to as the depth direction and the y-axis direction may be referred to as the horizontal direction.
  • the transistor layer 40 composed of a plurality of transistor layers 41_1 to 41_k has a plurality of memory cells (not shown) in each transistor layer.
  • Each memory cell has a transistor and a capacitor.
  • the capacitor may be called a capacitive element.
  • the element layer refers to a layer on which elements such as capacitors and transistors are provided, and is a layer having members such as a conductor, a semiconductor, and an insulator.
  • the memory cell of each of the transistor layers 41_1 to 41_k can be called a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) using a transistor having an oxide semiconductor in the channel forming region (hereinafter referred to as an OS transistor) as a memory. Since it can be configured with one transistor and one capacitance, it is possible to realize a high density of memory. Further, by using the OS transistor, the data retention period can be increased.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the leakage current flowing between the source and the drain at the time of off (hereinafter, off current) is extremely low, which is desired.
  • a voltage-dependent charge can be retained in a capacitor on the other side of the source or drain. That is, the data once written can be held in the memory cell for a long time. Therefore, the frequency of data refresh can be reduced and power consumption can be reduced.
  • a memory cell using an OS transistor data can be rewritten and read by charging or discharging electric charges, so that data can be written and read substantially unlimited times.
  • a memory cell using an OS transistor is excellent in rewrite resistance because it does not undergo a structural change at the atomic level unlike a magnetic memory or a resistance change type memory.
  • a memory cell using an OS transistor does not show instability due to an increase in electron capture centers even in repeated rewriting operations like a flash memory.
  • the memory cell using the OS transistor can be freely arranged on a silicon substrate having a transistor having silicon in the channel forming region (hereinafter, Si transistor) or the like, integration can be easily performed. Further, since the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor can be a 4-terminal semiconductor element if the back gate electrode is included in addition to the gate electrode, the source electrode and the drain electrode.
  • An electric network in which the input and output of signals flowing between the source and the drain can be independently controlled according to the voltage applied to the gate electrode or the back gate electrode can be configured. Therefore, the circuit design can be performed with the same thinking as the LSI.
  • OS transistors have better electrical characteristics than Si transistors in high temperature environments. Specifically, since the ratio of the on-current to the off-current is large even at a high temperature of 125 ° C. or higher and 150 ° C. or lower, good switching operation can be performed.
  • the transistor layer 30 has a function of being able to write and read data to a memory cell selected from one of a plurality of memory cells of the transistor layer 40.
  • the transistor layer 30 has a transistor for reading data for reading data, and a correction circuit having a function of writing data, reading data, and correcting the read data.
  • the gate of the read transistor is connected to a local bit line connected to one of a plurality of memory cells. With this configuration, the reading transistor can amplify a slight potential difference of the local bit line at the time of reading data and output it to the global bit line GBL.
  • the correction circuit has a configuration in which the gate of the reading transistor holds a potential corresponding to the threshold voltage of the transistor. With this configuration, the reading transistor can reduce the variation in the data read from the memory cell.
  • the local bit line is a bit line that is directly connected to the memory cell.
  • the global bit line GBL is a bit line that is electrically connected to a memory cell via a correction circuit by selecting any one of a plurality of local bit lines.
  • the data signal given to the global bit line GBL or the local bit line corresponds to a signal written to or read from a memory cell.
  • the data signal is described as a binary signal having a high or low level potential corresponding to data 1 or data 0.
  • the data signal may be a multi-valued data signal having three or more values.
  • the transistor layer 40 is provided so as to be laminated with the transistor layer 30 in the z-axis direction.
  • the transistor layer 40 included in each element layer 20_1 to 20_M is selected by the correction circuit included in the transistor layer 30.
  • the correction circuit included in the transistor layer 30 converts the data signal written in the memory cell into a change in the potential of the global bit line GBL by utilizing the difference in the amount of current flowing through the reading transistor of the transistor layer 30. It has a function of outputting to the drive circuit of the silicon substrate 50. Further, the transistor layer 30 has a function of giving a data signal output by the drive circuit of the silicon substrate 50 to the local bit line selected by the correction circuit.
  • the silicon substrate 50 has a drive circuit for writing or reading data to the memory cell selected by the transistor layer 30 via the global bit line GBL and the local bit line.
  • the drive circuit has a plurality of Si transistors using a silicon substrate 50 as a channel.
  • One embodiment of the present invention uses an OS transistor having an extremely low off-current as a transistor provided in each element layer. Therefore, the frequency of refreshing the data held in the memory cell can be reduced, and the semiconductor device can be made with low power consumption.
  • the OS transistors can be stacked and provided, and can be manufactured by repeating the same manufacturing process in the vertical direction, so that the manufacturing cost can be reduced. Further, in one embodiment of the present invention, the transistors constituting the memory cell can be arranged in the vertical direction instead of the plane direction to improve the memory density, and the device can be miniaturized. Further, since the OS transistor has less fluctuation in electrical characteristics than the Si transistor even in a high temperature environment, it can be a semiconductor device that functions as a highly reliable storage device. In addition, one aspect of the present invention is a semiconductor device that functions as a highly reliable storage device for read data by correcting the threshold voltage of the transistor for reading data. Can be done.
  • FIG. 2A shows a block diagram of the element layer 20 corresponding to any one of the element layers 20_1 to 20_M of FIG.
  • the element layer 20 has a configuration in which a plurality of transistor layers 40 having memory cells are provided on the transistor layer 30 in the z-axis direction.
  • the distance between the transistor layer 30 and the transistor layer 40 can be shortened.
  • the parasitic capacitance can be reduced.
  • the manufacturing cost can be reduced.
  • FIG. 2B is a diagram showing each configuration of the element layer 20 shown in FIG. 2A with circuit symbols.
  • the transistor layer 30 has a transistor 31 for reading and a correction circuit 35.
  • the correction circuit 35 includes a transistor 32, a transistor 33, and a transistor 34.
  • Each of the transistor layers 41_1 to 41_k has a plurality of memory cells 42.
  • the memory cell 42 has a transistor 43 and a capacitor 44.
  • the transistor 43 functions as a switch for switching a conduction state (on) or a non-conduction state (off) between the local bit line LBL and the capacitor 44 according to the control of the word line WL connected to the gate.
  • the local bit line LBL is connected to the gate of the transistor 31.
  • the word line WL switches the transistor 43 on or off according to a word signal (sometimes referred to as a signal WL) given to the word line WL.
  • a wiring CSL that gives a fixed potential is connected to the capacitor 44.
  • Each transistor included in the correction circuit 35 is connected as shown in FIG. 2B.
  • one of the source and drain of the transistor 33 is connected to the gate of the transistor 31.
  • the other of the source or drain of the transistor 33 is connected to one of the source or drain of the transistor 34 and one of the source or drain of the transistor 31.
  • One of the source or drain of the transistor 33 is connected to the other of the source or drain of the transistor 31.
  • the other of the source or drain of the transistor 32 is connected to the wiring SL.
  • the other of the source or drain of the transistor 34 is connected to the global bit line GBL.
  • Transistors 32, 33, and 34 function as switches that switch between conductive and non-conducting states between the source and drain, depending on the control of the signals RE, WE, and MUX connected to the gate.
  • the signals RE, WE, and MUX are signals for switching on or off of a transistor that functions as a switch, respectively. For example, the signal can be turned on at H level and turned off at L level.
  • the transistor 43 is the OS transistor described above. Further, the capacitor 44 has a structure in which an insulator is sandwiched between conductors to be electrodes. As the conductor constituting the electrode, in addition to metal, a semiconductor layer to which conductivity is imparted can be used. The arrangement of the capacitor 44 will be described in detail later, but in addition to the configuration in which the capacitors 44 are arranged at overlapping positions above or below the transistor 43, a part of the semiconductor layer or electrodes constituting the transistor 43 is one electrode of the capacitor 44. Can be used as.
  • the transistor 31 has a function of passing a current between the source and the drain of the transistor 31 according to the potential of the local bit line LBL. When the potential of the gate of the transistor 31 exceeds the threshold voltage of the transistor 31, a current flows between the source and the drain.
  • the correction circuit 35 has a function of controlling whether or not a current flowing between the source and drain of the transistor 31 flows between the wiring SL and the global bit line GBL, or the potential of the global bit line GBL is set to the local bit line. It has a function of transmitting to the LBL. Alternatively, it has a function of discharging the potential of the gate of the transistor 31 to the wiring SL via between the source and drain of the transistor 31.
  • the transistors 31 to 34 included in the transistor layer 30 are also composed of OS transistors like the transistor 43. Since the transistor layers 30 and 40 constituting the element layer 20 using the OS transistor can be stacked and arranged on a silicon substrate having a Si transistor, integration can be easily performed.
  • FIG. 3A is a diagram for explaining the operation of the semiconductor device 10. As shown in FIG. 3A, the operation of the semiconductor device 10 includes a period 110 for writing data to a memory cell, a period 120 for performing a correction operation for reading data, and a period 130 for performing an operation for reading data. It can be roughly divided.
  • the operation of the semiconductor device 10 is not limited to the order shown in FIG. 3A.
  • the potential held at the gate of the transistor 31, for example, the potential corresponding to the threshold voltage of the transistor 31 can be continuously held. .. Therefore, for example, as shown in FIG. 3B, a period 140 for stopping the operation while holding the threshold voltage can be provided between the period 120 and the period 130.
  • the period 120 is performed a plurality of times as in the period 120_1 and the period 120_2, and the operation is repeated with the period 140, so that the potential held at the gate of the transistor 31, for example, the transistor 31 A potential refresh operation corresponding to the threshold voltage can be achieved.
  • 4A and 4B are a flow and a circuit diagram for explaining the period 110, that is, the data writing operation.
  • the signal WE and the signal MUX are set to the H level, and the signal WL and the signal RE are set to the L level (operation 111).
  • the local bit line LBL is in a state of being electrically connected to the global bit line GBL.
  • the local bit line LBL is charged by the global bit line GBL.
  • the global bit line GBL is set to a voltage corresponding to the data to be written to the memory cell 42.
  • the signal WL, the signal WE, and the signal MUX are set to the H level, and the signal RE is set to the L level (operation 112).
  • the local bit line LBL is in a state of being electrically connected to the capacitor 44.
  • the capacitor 44 is charged by the local bit line LBL.
  • the local bit line LBL is set to a voltage corresponding to the data to be written to the memory cell 42.
  • data is written to the memory cell 42 (operation 113).
  • FIG. 4B The schematic operation of the operation 113 is illustrated in FIG. 4B.
  • the dashed arrow represents the voltage V DATA corresponding to the data to be written to the memory cell 42.
  • the transistor symbol with a cross mark represents an off state
  • the transistor symbol without a cross mark represents an on state.
  • the signal WE and the signal MUX are set to the H level, the signal WL, and the signal RE are set to the L level (operation 114).
  • the voltage V DATA is held in the capacitor 44 of the memory cell 42.
  • the signal WE, the signal MUX, the signal WL, and the signal RE are set to the L level (operation 115), and the data writing operation is completed.
  • the operation 115 can be omitted.
  • 5A, 5B, 6A, 6B, and 7 are a flow and a circuit diagram for explaining the period 120, that is, the correction operation.
  • the signal WE and the signal MUX are set to the H level, and the signal WL and the signal RE are set to the L level (operation 121).
  • the local bit line LBL is in a state of being electrically connected to the global bit line GBL.
  • the local bit line LBL is charged by the global bit line GBL.
  • the global bit line GBL is set to the precharge voltage Vpre1 of the local bit line LBL.
  • the global bit line GBL and the local bit line LBL are precharged (operation 122: GBL, LBL precharge operation).
  • FIG. 5B The schematic operation of the operation 122 is illustrated in FIG. 5B. In FIG.
  • the dashed arrow represents the precharge voltage Vpre1 written to the global bit line GBL and the local bit line LBL. Further, in FIG. 5B, the transistor symbol with a cross mark represents an off state, and the transistor symbol without a cross mark represents an on state.
  • the signal WE and the signal RE are set to the H level, and the signal WL and the signal MUX are set to the L level (operation 123).
  • the local bit line LBL is in a state of being electrically connected to the wiring SL via the transistor 33, the transistor 31, and the transistor 32.
  • the electric charge corresponding to the precharge voltage Vpre1 is discharged via the transistor 33, the transistor 31, and the transistor 32.
  • the discharge is stopped and the threshold voltage Vth is held at the gate of the transistor 31 (operation 124: threshold correction).
  • the potential of the wiring SL is preferably a potential at which the local bit line LBL can be discharged.
  • the schematic operation of the operation 124 is illustrated in FIG. 6A.
  • the dashed arrow represents the current flowing by discharge from the local bit line LBL to the wiring SL.
  • the transistor symbol with a cross mark represents an off state
  • the transistor symbol without a cross mark represents an on state.
  • the signal WE, the signal RE, the signal WL, and the signal MUX are set to the L level (operation 125).
  • the schematic operation of the operation 125 is illustrated in FIG. 6B.
  • the transistor symbol with a cross mark represents an off state
  • the transistor symbol without a cross mark represents an on state.
  • the operation flow shown in FIG. 5A may have a different configuration.
  • the operation as shown in FIG. 7 can be performed.
  • the difference between the flow shown in FIG. 7 and FIG. 5A is that the potential of the wiring SL is switched for each operation. Specifically, in the operation 121A corresponding to the operation 121 and the operation 125A corresponding to the operation 125, the wiring SL is set to the potential V SL0 . Then, in operation 123A corresponds to the operation 123, the wiring SL and greater potential V SL than the potential V SL 0. With this configuration, even when the potential of the local bit line LBL is small, a current can flow through the wiring SL.
  • 8A and 8B are a flow and a circuit diagram for explaining the period 130, that is, the data reading operation.
  • the signal WL is set to the H level
  • the signal WE the signal MUX, and the signal RE are set to the L level (operation 131).
  • the voltage V SL + Vth of the local bit line LBL and the voltage V DATA of the capacitor 44 are charge-sharing (operation 132), that is, the potential (V) according to the added charges.
  • the signal WL, the signal RE and the signal MUX are set to the H level, and the signal WE is set to the L level (operation 133).
  • the transistor 31 is in a state in which a current (Idata) flows according to the potential of the gate (V DATA + Vth + V SL ).
  • the global bit line GBL is provided with a precharge voltage Vpre1 and is electrically kept in a floating state (floating).
  • the potential of the global bit line GBL fluctuates from Vpre1 according to the current Idata flowing through the transistor 31 (operation 134). This fluctuating voltage is read out by the drive circuit as a read voltage voltage (operation 135).
  • FIG. 8B The schematic operation of the operation 134 is illustrated in FIG. 8B.
  • the transistor symbol with a cross mark represents an off state
  • the transistor symbol without a cross mark represents an on state.
  • 9A and 9B are a flow and a circuit diagram for explaining the period 140, that is, the hibernation operation.
  • the signal WL, the signal WE, the signal MUX, and the signal RE are set to the L level (operation 141).
  • the voltage of the local bit line LBL (V SL + Vth) and the voltage V DATA of the capacitor 44 are held (operation 142).
  • FIG. 9B The schematic operation of the operation 142 is illustrated in FIG. 9B.
  • the transistor symbol with a cross mark represents an off state
  • the transistor symbol without a cross mark represents an on state.
  • FIG. 10A is a perspective view of the semiconductor device 10 in which the element layers 20_1 to 20_M shown in FIG. 1 are arranged on the silicon substrate 50.
  • the vertical direction (z-axis direction) in addition to the vertical direction (z-axis direction), the depth direction (x-axis direction) and the horizontal direction (y-axis direction) are shown.
  • the memory cells 42 included in the transistor layers 41_1 and 41_2 are shown by dotted lines.
  • the semiconductor device 10 of one aspect of the present invention is provided by stacking transistor layers 30 and 40 having OS transistors. Therefore, it can be manufactured by repeating the same manufacturing process in the vertical direction, and the manufacturing cost can be reduced. Further, in the semiconductor device 10 of one aspect of the present invention, the transistor layers 40 having the memory cells 42 can be stacked and arranged in the vertical direction instead of the plane direction to improve the memory density, and the device can be downsized. Can be planned.
  • FIG. 10B illustrates a control logic circuit 61, a row drive circuit 62, a column drive circuit 63, and an output circuit 64, which are composed of Si transistors on a silicon substrate 50.
  • the control logic circuit 61, the row drive circuit 62, the column drive circuit 63, and the output circuit 64 will be described in detail in the fourth embodiment.
  • FIG. 11 illustrates the transistor 43 and the capacitor 44, the local bit line LBL, and the word line WL included in the memory cells in the transistor layers 41_1 and 41_2.
  • the local bit line LBL is shown by a broken line in order to improve visibility.
  • FIG. 11 shows a global bit line GBL provided so as to penetrate each transistor layer in the z-axis direction. As described above, the global bit line GBL is shown by a thick line as compared with other lines in order to improve visibility.
  • the local bit line LBL connected to the transistor 43 of the memory cell, the correction circuit of the transistor layer 30, and the global bit line GBL connected to the silicon substrate 50 are in the z-axis direction. That is, it is provided in the direction perpendicular to the silicon substrate 50.
  • the local bit line LBL connected to each memory cell can be shortened. Therefore, since the parasitic capacitance of the local bit line LBL can be significantly reduced, the potential can be read even if the data signal held in the memory cell is made multi-valued. Further, in one aspect of the present invention, since the data held in the memory cell can be read out as a current, the data can be easily read out even if the value is increased.
  • each transistor is shown as a transistor having a top gate structure or a bottom gate structure without a back gate electrode, but the structure of the transistor is not limited to this.
  • a transistor layer 30A having a back gate electrode connected to the back gate electrode line BGL may be used.
  • a transistor layer 30B having a back gate electrode connected to the gate electrode may be used. With the configuration shown in FIG. 12B, the amount of current flowing through each transistor can be increased.
  • FIG. 13A shows a block diagram of the semiconductor device 10A corresponding to a modified example of the semiconductor device 10.
  • the semiconductor device 10A is different from the semiconductor device 10 in that a transistor layer 90 having a memory cell having a different circuit configuration is provided between the transistor layer 20 and the transistor layer 30.
  • FIG. 13B is a circuit diagram showing a configuration example of a memory cell included in the transistor layer 90.
  • the memory cell 91 includes a transistor 92, a transistor 93, and a capacitor 94.
  • One of the source and drain of the transistor 92 is connected to the gate of the transistor 93.
  • the gate of the transistor 93 is connected to one electrode of the capacitor 94.
  • the other of the source or drain of the transistor 92 and one of the source or drain of the transistor 92 are connected to the wiring BL2.
  • the other of the source or drain of the transistor 93 is connected to the wiring SL2.
  • the other electrode of the capacitor 94 is electrically connected to the wiring CAL.
  • a node to which one of the source or drain of the transistor 92, the gate of the transistor 93, and one electrode of the capacitor 94 is connected is referred to as a node N.
  • the wiring CAL has a function as wiring for applying a predetermined potential to the other electrode of the capacitor 94.
  • the potential of the wiring CAL when reading data from the memory cell 91 is made different from the potential of the wiring CAL when writing data to the memory cell 91 and while holding the data in the memory cell 91.
  • the apparent threshold voltage of the transistor 93 when reading data from the memory cell 91 is applied to the apparent threshold voltage of the transistor 93 when writing data to the memory cell 91 and while holding the data in the memory cell 91. It can be different from the threshold voltage of.
  • the transistors 92 and 93 are preferably OS transistors.
  • the OS transistor has an extremely low off current. Therefore, the charge corresponding to the data written in the memory cell 91 can be held in the node N for a long time. That is, the data once written can be held in the memory cell 91 for a long time. Therefore, the frequency of data refresh can be reduced, and the power consumption of the semiconductor device according to one aspect of the present invention can be reduced.
  • the memory cell 91 having the configuration shown in FIG. 13B can be called a NOSRAM (Nonvolatile Oxide Semiconductor RAM) using an OS transistor as a memory.
  • NOSRAM has a feature that non-destructive reading can be performed.
  • DOSRAM is destructively read when reading the held data.
  • the semiconductor device 10A Since the semiconductor device 10A has the memory cell 91, it is possible to transfer data having a high read frequency from the DOS RAM to the NO SRAM. As described above, since the NO SRAM can perform non-destructive reading, the frequency of data refresh can be reduced. Therefore, the power consumption of the semiconductor device according to one aspect of the present invention can be reduced.
  • a transistor having one gate is illustrated, but the present invention is not limited to this.
  • either one or both of the transistor 92 and the transistor 93 may be a transistor having two gates (a transistor having a front gate and a back gate facing the front gate).
  • FIG. 14A and 14B show schematic views for explaining a modification of the semiconductor device 10 illustrated in FIG. 1.
  • FIG. 14A is a semiconductor device 10B in which the transistor layer 40 is arranged under the transistor layer 30 in the element layers 20_1 to 20_M in the semiconductor device 10 illustrated in FIG. 1.
  • the semiconductor device 10B illustrated in FIG. 14A has a transistor layer 49 having transistor layers 49_1 to 49_k in the lower layer of the transistor layer 30. Even in this configuration, it is possible to perform an operation of correcting the threshold voltage of the reading transistor.
  • FIG. 14B is a semiconductor device 10C in which the transistor layer 49 described with reference to FIG. 14A is added to the transistor layer 40 in the element layers 20_1 to 20_M of the semiconductor device 10 shown in FIG. Even in this configuration, it is possible to perform an operation of correcting the threshold voltage of the reading transistor.
  • FIGS. 15A and 15B show a circuit diagram corresponding to the memory cell 42 described in FIG. 2B and the like, and a diagram illustrating a circuit block corresponding to the circuit diagram.
  • the memory cell 42 may be represented as a block in drawings and the like.
  • FIGS. 15C and 15D show a circuit diagram corresponding to the transistor layer 30 having the transistor 31 and the correction circuit 35 described in FIG. 2B and the like, and a diagram explaining the circuit block corresponding to the circuit diagram.
  • the transistor layer 30 having the transistor 31 and the correction circuit 35 may be represented as a block of the circuit 36 in the drawings and the like.
  • FIG. 16A shows a circuit configuration example of a control circuit 51 for controlling writing and reading of data to a memory cell composed of Si transistors on a silicon substrate 50.
  • the control circuit 51 illustrates a global bit line SA_GBL, a global bit line SA_GBLB, a bit line BL, and a BLB connected to the switch circuit 52, the precharge circuit 53, the precharge circuit 54, the sense amplifier 55, and the control circuit 51. ..
  • the switch circuit 52 has, for example, n-channel transistors 52_1 and 52_2.
  • the transistors 52_1 and 52_2 switch the conduction state between the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB and the wiring pair of the bit line BL and BLB according to the signal CSEL.
  • the precharge circuit 53 is composed of n-channel transistors 53_1 to 53_3.
  • the precharge circuit 53 is a circuit for precharging the intermediate potential VPR corresponding to the potential VDD / 2 between the bit line BL and the bit line BLB according to the signal EQ.
  • the precharge circuit 54 is composed of p-channel type transistors 54_1 to 54_3.
  • the precharge circuit 54 is a circuit for precharging the intermediate potential VPRE corresponding to the potential VDD / 2 between the bit line BL and the bit line BLB according to the signal EQB.
  • the sense amplifier 55 is composed of p-channel transistors 55_1 and 55_2 and n-channel transistors 55_3 and 55_4 connected to the wiring SAP or the wiring SAN.
  • the wiring SAP or wiring SAN is a wiring having a function of giving VDD or VSS.
  • Transistors 55_1 to 55_1 are transistors that form an inverter loop.
  • FIG. 16B shows a diagram illustrating a circuit block corresponding to the control circuit 51 described with reference to FIG. 16A and the like.
  • the control circuit 51 may be represented as a block in drawings and the like.
  • FIG. 17 is a circuit diagram for explaining an operation example of the semiconductor device 10 of FIG. FIG. 17 is illustrated using the circuit blocks described in FIGS. 15A to 15D and 16A and 16B.
  • the transistor layer 40 including the transistor layer 41_k has a plurality of memory cells 42.
  • the memory cell is connected to the paired local bit line LBL and local bit line LBL_pre.
  • the memory cell 42 connected to the local bit line LBL is a memory cell into which data is written or read.
  • the local bit line LBL_pre is a precharged local bit line, and the memory cell connected to the local bit line LBL_pre continues to hold data.
  • the local bit line LBL is electrically connected to the global bit line GBL via the circuit 36.
  • the local bit line LBL_pre is electrically connected to the global bit line GBLB via the circuit 36_pre.
  • the transistor 97 functions as a switch for switching the conduction state between the global bit line GBL and the global bit line GBLB.
  • the transistor 97 is switched on or off by the signal SW0.
  • the transistor 98 functions as a switch for switching the conduction state between the global bit line GBL and the global bit line SA_GBL on the control circuit 51 side.
  • the transistor 98 is switched on or off by the signal SW1.
  • the transistor 99 functions as a switch for switching the conduction state between the global bit line GBLB and the global bit line SA_GBLB on the control circuit 51 side.
  • the transistor 99 is switched on or off by the signal SW2.
  • FIG. 18 shows a timing chart for explaining the operation of the circuit diagram shown in FIG.
  • time T11 to the time T13 correspond to the data writing period. That is, it corresponds to the period during which the operation described with reference to FIG. 4A is performed.
  • Time T13 to time T16 correspond to the correction period. That is, it corresponds to the period during which the operation described with reference to FIG. 5A is performed.
  • Time T16 to time T18 correspond to a data read period. That is, it corresponds to the period during which the operation described with reference to FIG. 8A is performed.
  • the signal CSEL is set to H level at times T11 to T20.
  • the signal MUX and signal WE are set to H level.
  • the signals SW1 and SW2 are H level, and the signal SW0 is L level.
  • a power supply voltage VDD, VSS
  • one of the wiring pairs of the global bit line SA_GBL or the global bit line SA_GBLB and one of the wiring pairs of the global bit line GBL or the global bit line GBLB are charged.
  • the potential of the local bit line LBL rises.
  • the potential of the word line WL is set as the H level, and the potential given to the local bit line LBL (H level in the case of FIG. 18) is written in the memory cell 42.
  • the potential of the word line WL is set to the L level. Data is held in the memory cell 42.
  • the wiring SAP and SAN are both VDD, the signals EQ and EQB are inverted, and the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB and the wiring pair of the global bit line GBL and the global bit line GBLB are both H.
  • the local bit line LBL_pre is precharged to the H level potential.
  • the signal MUX is set to L level.
  • the signal WE may also be set to a low level.
  • the signal RE and signal WE are set to H level.
  • the potential of the local bit line LBL and the potential of the local bit line LBL_pre are lowered by the discharge via the transistor 31. This discharge stops when the voltage between the gate and the source of the transistor 31 reaches the threshold voltage of the transistor 31.
  • both signal WE and signal RE are set to L level.
  • the local bit line LBL and the local bit line LBL_pre hold a potential corresponding to the threshold voltage of the transistor 31.
  • the signals EQ and EQB are inverted again to stop precharging. That is, the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB, and the wiring pair of the global bit line GBL and the global bit line GBLB are electrically in a floating state and a floating state.
  • the word line WL is set to H level and charge sharing is performed.
  • the potential of the local bit line LBL changes according to the data written in the memory cell 42.
  • the potential of the local bit line LBL rises, and when the L level data is written to the memory cell 42, the potential of the local bit line LBL falls.
  • the local bit line LBL_pre the potential does not change because charge sharing is not performed by the operation of the word line WL.
  • a current is generated in the transistor 31 of the circuit 36 and the transistor 31 of the circuit 36_pre according to the potentials of the local bit line LBL and the local bit line LBL_pre. It flows. Since the potentials of the local bit line LBL and the local bit line LBL_pre are different, there is a difference in the current flowing between the transistor 31 of the circuit 36 and the transistor 31 of the circuit 36_pre. This difference in current depends on the potential of the local bit line LBL that changes due to charge sharing, that is, the data read from the memory cell 42. Therefore, as shown in FIG.
  • the data in the memory cell 42 is converted into the amount of change in the potential of the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB, the global bit line GBL, and the wiring pair of the global bit line GBLB. be able to.
  • the signal RE is set to L level.
  • the sense amplifier 55 is operated by applying a power supply voltage (VDD, VSS) to the wiring SAP and SAN.
  • VDD, VSS a power supply voltage
  • the sense amplifier 55 By operating the sense amplifier 55, the potentials of the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB and the wiring pair of the global bit line GBL and the global bit line GBLB are determined.
  • the signal SW0 is set to L level and the signal SW1 is set to H level, and the potentials of the wiring pairs of the global bit line GBL and the global bit line GBLB are switched according to the read data. Specifically, when the data is at H level, the potentials of the wiring pairs of the global bit line GBL and the global bit line GBLB are both switched to H level. When the data is at the L level, the potentials of the wiring pairs of the global bit line GBL and the global bit line GBLB are both switched to the L level. By setting the word line WL to the H level in this state, the voltage corresponding to the logic of the read data can be written back to the memory cell 42 again.
  • the signal MUX, signal WL, and signal WE are set to L level.
  • the data corresponding to the logic of the read data can be refreshed.
  • the semiconductor device 10 has a configuration in which transistor layers 41_1 to 41_k having memory cells 42 are laminated.
  • the local bit line LBL can be shortened and the capacity of the capacitor 44 of the memory cell 42 can be reduced.
  • the memory cell 42 there is a possibility that the potential fluctuates due to the parasitic capacitance between the gate of the transistor 43 and the source or drain.
  • FIG. 19A illustrates a circuit diagram in which the transistor 43 and the capacitor 44 of the memory cell 42 and the local bit line LBL are extracted.
  • the parasitic capacitance between the gate of the transistor 43 and the source or drain is illustrated as capacitances Ctd and Cts.
  • the potential of the local bit line LBL which is electrically suspended, fluctuates according to the capacitance coupling of the capacitances Ctd and Cts according to the fluctuation of the potential of the word line WL.
  • the fluctuation of the potential according to such capacitive coupling becomes particularly large when the local bit line LBL is shortened and the capacitance of the capacitor 44 of the memory cell 42 is reduced.
  • FIG. 19B illustrates a schematic diagram of a waveform for explaining the fluctuation of the potential according to this capacitive coupling.
  • FIG. 19B illustrates the fluctuation of the potential of the local bit line LBL and the potential of the local bit line LBL_pre according to the change of the potential of the word line WL during the periods T16 to T17 of the timing chart shown in FIG.
  • the local bit line LBL can be shortened and the capacitance of the capacitor 44 of the memory cell 42 can be reduced, so that the parasitic capacitance of the local bit line LBL and the capacitance of the capacitor 44 can be reduced. Can be made smaller. Therefore, the fluctuation of the potential of the local bit line LBL becomes steeper than the fluctuation of the potential of the word line WL. Specifically, in charge sharing at time T16, the fluctuation of the potential of the local bit line LBL becomes steeper than the fluctuation of the potential of the word line WL (time T16_2).
  • the potential of the local bit line LBL changes as the potential of the word line WL increases, and the data is at the H level and the L level. To rise. On the other hand, there is no change in the potential of the word line WL and no change in the potential of the local bit line LBL_pre.
  • the increase in the potential of the local bit line LBL accompanying the increase in the potential of the word line WL is such that the magnitude relationship between the potentials of the local bit line LBL and the local bit line LBL_pre is reversed at time T17, for example, the local bit line LBL.
  • T17 for example, the local bit line LBL.
  • the word line WL is configured to switch from the H level to the L level at time T17.
  • the transistor 43 is preferably kept in a non-conducting state during the period in which the transistor 34 for passing a current through the transistor 31 to read data is kept in a conductive state.
  • FIG. 19C illustrates a schematic diagram of a waveform for explaining the fluctuation of the potential of the local bit line LBL when the potential of the word line WL is switched from the H level to the L level at time T17.
  • the change in the potential of the word line WL and the change in the potential of the local bit line LBL and the potential of the local bit line LBL_pre after the times T16 to T16_2 are the same as in FIG. 19B.
  • the potential of the word line WL is switched from H level to L level.
  • the potential of the local bit line LBL changes as the potential of the word line WL decreases, and the data is both at the H level and the L level. Descend.
  • the data can be read out as a signal in which the threshold voltage of the transistor for reading is corrected.
  • the reliability of the data read from the memory cell to the drive circuit can be improved.
  • the semiconductor device by arranging a plurality of switches between the paired global bit lines, the data can be written back to the memory cell by the logic of the data read from the memory cell.
  • FIG. 21 shows an example of a semiconductor device in which a memory unit 470 (memory unit 470_1 to memory unit 470_m: m is a natural number of 2 or more) is laminated on an element layer 411 having a circuit provided on the semiconductor substrate 311. It is a figure which shows.
  • a plurality of memory units 470 are laminated on the element layer 411 and the element layer 411, and the plurality of memory units 470 are provided with transistor layers 413 (transistor layers 413_1 to transistor layers 413_m) corresponding to the respective memory units 411.
  • a plurality of memory device layers 415 are provided on each transistor layer 413.
  • n are natural numbers of 2 or more
  • the transistor layer 413 may be provided on the plurality of memory device layers 415, or the memory device layers 415 may be provided above and below the transistor layer 413.
  • the element layer 411 has a transistor 300 provided on the semiconductor substrate 311 and can function as a circuit of a semiconductor device (sometimes called a peripheral circuit).
  • Examples of circuits include column drivers, row drivers, column decoders, row decoders, sense amplifiers, precharge circuits, amplifier circuits, word line driver circuits, output circuits, control logic circuits, and the like.
  • the transistor layer 413 has a transistor 200T and can function as a circuit for controlling each memory unit 470.
  • the memory device layer 415 has a memory device 420.
  • the memory device 420 shown in this embodiment includes a transistor 200M and a capacitance element 292.
  • m is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • n is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • the product of m and n is 4 or more and 256 or less, preferably 4 or more and 128 or less, and more preferably 4 or more and 64 or less.
  • FIG. 21 shows a cross-sectional view of the transistor 200T included in the memory unit and the transistor 200M in the channel length direction.
  • a transistor 300 is provided on the semiconductor substrate 311, and a transistor layer 413 and a memory device layer 415 of the memory unit 470 are provided on the transistor 300, and the transistor layer 413 is provided in one memory unit 470.
  • the transistor 200T included in the memory device layer 415 and the memory device 420 included in the memory device layer 415 are electrically connected by a plurality of conductors 424, and the transistor 300 and the transistor 200T included in the transistor layer 413 in each memory unit 470 are connected to the transistor 426. Is electrically connected by.
  • the conductor 426 is electrically connected to the transistor 200T via a conductor 428 which is electrically connected to any one of the source, drain and gate of the transistor 200T.
  • the conductor 424 is preferably provided in each layer of the memory device layer 415. Further, the conductor 426 is preferably provided in each layer of the transistor layer 413 and the memory device layer 415.
  • an insulator such as water or hydrogen or an insulator that suppresses the permeation of oxygen on the side surface of the conductor 424 and the side surface of the conductor 426.
  • an insulator for example, silicon nitride, aluminum oxide, silicon nitride or the like may be used.
  • the memory device 420 has a transistor 200M and a capacitance element 292, and the transistor 200M can have the same structure as the transistor 200T of the transistor layer 413. Further, the transistor 200T and the transistor 200M may be collectively referred to as a transistor 200.
  • the transistor 200 uses a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed (hereinafter, also referred to as a channel formation region). Is preferable.
  • an oxide semiconductor that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed (hereinafter, also referred to as a channel formation region). Is preferable.
  • oxide semiconductors for example, In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium). , Neodymium, hafnium, tantalum, tungsten, gallium, etc. (one or more) and the like may be used. Further, as the oxide semiconductor, indium oxide, In—Ga oxide, or In—Zn oxide may be used. By using an oxide semiconductor having a composition having a high indium ratio, it is possible to increase the on-current of the transistor, the mobility of the field effect, and the like.
  • the transistor 200 using an oxide semiconductor in the channel formation region has an extremely small leakage current in a non-conducting state, it is possible to provide a semiconductor device with low power consumption. Further, since the oxide semiconductor can be formed into a film by using a sputtering method or the like, it can be used for the transistor 200 constituting the highly integrated semiconductor device.
  • a transistor including an oxide semiconductor, impurities and oxygen vacancies in the oxide semiconductor by (V O oxygen vacancy also called), its electrical characteristics are varied, a voltage is applied to normally on (gate electrode Even if there is no channel, there is a characteristic that current flows through the transistor).
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurity concentration in the oxide semiconductor is reduced as much as possible.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen as an impurity contained in the oxide semiconductor may form an oxygen deficiency in the oxide semiconductor.
  • defects containing hydrogen to an oxygen vacancy (hereinafter may be referred to as V O H.) May generate electrons serving as carriers.
  • a part of hydrogen may react with oxygen bonded to a metal atom to generate an electron as a carrier.
  • a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normal-on characteristics. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the oxide semiconductor used for the transistor 200 it is preferable to use a high-purity intrinsic oxide semiconductor in which impurities such as hydrogen and oxygen deficiency are reduced.
  • ⁇ Sealing structure> Therefore, in order to suppress the mixing of impurities from the outside, it is preferable to seal the transistor 200 with a material that suppresses the diffusion of impurities (hereinafter, also referred to as a barrier material against impurities).
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • silicon nitride or silicon nitride oxide has a high barrier property against hydrogen, and is therefore preferably used as a sealing material.
  • metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide.
  • an insulator 211, an insulator 212, and an insulator 214 are provided between the transistor 300 and the transistor 200 as a layer having a barrier property.
  • impurities such as hydrogen for at least one of the insulator 211, the insulator 212, and the insulator 214, impurities such as hydrogen and water contained in the semiconductor substrate 311 and the transistor 300 and the like are used. Can be suppressed from diffusing into the transistor 200.
  • oxygen contained in the channel of the transistor 200 or the transistor layer 413 is diffused to the element layer 411.
  • a material that suppresses the permeation of oxygen for at least one of the insulator 211, the insulator 212, and the insulator 214, oxygen contained in the channel of the transistor 200 or the transistor layer 413 is diffused to the element layer 411.
  • a material having a property of absorbing and storing hydrogen as the insulator 214.
  • nitrides such as silicon nitride and silicon nitride can be used.
  • insulator 214 for example, metal oxides such as aluminum oxide, hafnium oxide, gallium oxide, and indium gallium zinc oxide can be used. In particular, it is preferable to use aluminum oxide as the insulator 214.
  • an insulator 287 is provided on the side surface of the transistor layer 413 and the memory device layer 415, that is, the side surface of the memory unit 470, and it is preferable that the insulator 282 is provided on the upper surface of the memory unit 470.
  • the insulator 282 is preferably in contact with the insulator 287, and the insulator 287 is preferably in contact with at least one of the insulator 211, the insulator 212, and the insulator 214.
  • the insulator 287 and the insulator 282 it is preferable to use a material that can be used for the insulator 214.
  • the insulator 283 and the insulator 284 are provided so as to cover the insulator 282 and the insulator 287, and the insulator 283 includes at least one of the insulator 211, the insulator 212, and the insulator 214. It is preferable to touch them.
  • the insulator 287 is in contact with the side surface of the insulator 214, the side surface of the insulator 212, and the upper surface and the side surface of the insulator 211
  • the insulator 283 is in contact with the upper surface and the side surface of the insulator 287 and the upper surface of the insulator 211.
  • the present embodiment is not limited to this.
  • the insulator 287 may be in contact with the side surface of the insulator 214 and the upper surface and side surface of the insulator 212, and the insulator 283 may be in contact with the upper surface and side surface of the insulator 287 and the upper surface of the insulator 212.
  • the insulator 282 and the insulator 287 it is preferable to use a material that can be used for the insulator 211 and the insulator 212.
  • the insulator 287 and the insulator 282 it is preferable to use a material that suppresses the permeation of oxygen as the insulator 287 and the insulator 282. Further, it is more preferable to use a material having a property of capturing and fixing hydrogen as the insulator 287 and the insulator 282.
  • a material having a function of capturing and fixing hydrogen By using a material having a function of capturing and fixing hydrogen on the side close to the transistor 200, hydrogen in the transistor 200 or in the memory unit 470 is transferred to the insulator 214, the insulator 287, and the insulator 282. , Capturing, and fixing, so that the hydrogen concentration in the transistor 200 can be reduced. Further, it is preferable to use a material for suppressing the permeation of impurities such as hydrogen and water as the insulator 283 and the insulator 284.
  • the memory unit 470 is surrounded by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284. More specifically, the memory unit 470 is surrounded by an insulator 214, an insulator 287, and an insulator 282 (sometimes referred to as a first structure), the memory unit 470, and the first structure. Is surrounded by an insulator 211, an insulator 212, an insulator 283, and an insulator 284 (sometimes referred to as a second structure).
  • a structure in which the memory unit 470 is surrounded by a plurality of structures having two or more layers in this way may be referred to as a nested structure.
  • the fact that the memory unit 470 is surrounded by a plurality of structures may be described as the memory unit 470 being sealed by a plurality of insulators.
  • the second structure seals the transistor 200 via the first structure. Therefore, the hydrogen existing outside the second structure is suppressed from diffusing into the inside of the second structure (transistor 200 side) by the second structure. That is, the first structure can efficiently capture and fix hydrogen existing in the internal structure of the second structure.
  • a metal oxide such as aluminum oxide can be used for the first structure, and a nitride such as silicon nitride can be used for the second structure. More specifically, it is preferable to arrange an aluminum oxide film between the transistor 200 and the silicon nitride film.
  • the material used for the structure can reduce the hydrogen concentration in the film by appropriately setting the film forming conditions.
  • a film formed by using the CVD method has a higher coverage than a film formed by using the sputtering method.
  • the compound gas used in the CVD method often contains hydrogen, and the film formed by the CVD method has a higher hydrogen content than the film formed by the sputtering method.
  • a film having a reduced hydrogen concentration in the film specifically, a film formed by using a sputtering method
  • a film having a high film property but a relatively high hydrogen concentration in the film specifically, a film formed by the CVD method
  • the transistor 200 is used. It is preferable to arrange a film having a function of capturing and fixing hydrogen and having a reduced hydrogen concentration between the film having a relatively high hydrogen concentration and a high film property.
  • the film having a relatively low hydrogen concentration in the film may be arranged remotely from the transistor 200.
  • the transistor 200 when the transistor 200 is sealed with silicon nitride formed by the CVD method, the transistor 200 is placed between the silicon nitride film formed by the CVD method.
  • the aluminum oxide film formed by using the sputtering method More preferably, it is preferable to dispose the silicon nitride film formed by the sputtering method between the silicon nitride film formed by the CVD method and the aluminum oxide film formed by the sputtering method.
  • the concentration of hydrogen contained in the formed film can be reduced by forming a film using a compound gas that does not contain hydrogen atoms or has a low content of hydrogen atoms. You may.
  • the insulator 282 and the insulator 214 are provided between each transistor layer 413 and the memory device layer 415, or also between each memory device layer 415. Further, it is preferable that the insulator 296 is provided between the insulator 282 and the insulator 214.
  • the insulator 296, the same materials as the insulator 283 and the insulator 284 can be used. Alternatively, silicon oxide or silicon oxide nitride can be used. Alternatively, a known insulating material may be used.
  • the insulator 282, the insulator 296, and the insulator 214 may be elements constituting the transistor 200. It is preferable that the insulator 282, the insulator 296, and the insulator 214 also serve as the constituent elements of the transistor 200 because the number of steps required for manufacturing the semiconductor device can be reduced.
  • the side surfaces of the insulator 282, the insulator 296, and the insulator 214 provided between the transistor layer 413 and the memory device layer 415 or between the memory device layers 415 are in contact with the insulator 287. ..
  • the transistor layer 413 and the memory device layer 415 are surrounded and sealed by the insulator 282, the insulator 296, the insulator 214, the insulator 287, the insulator 283, and the insulator 284, respectively. Will be done.
  • an insulator 274 may be provided around the insulator 284. Further, the conductor 430 may be provided so as to be embedded in the insulator 274, the insulator 284, the insulator 283, and the insulator 211. The conductor 430 is electrically connected to the transistor 300, that is, the circuit included in the element layer 411.
  • the height of the memory device 420 can be made about the same as that of the transistor 200M, and the height of each memory device layer 415 can be set. Can be suppressed from becoming excessively large. As a result, the number of memory device layers 415 can be increased relatively easily.
  • the stack of the transistor layer 413 and the memory device layer 415 may be about 100 layers.
  • FIG. 22A will be used to describe the transistor 200T included in the transistor layer 413 and the transistor 200 that can be used in the transistor 200M included in the memory device 420.
  • the transistor 200 includes an insulator 216, a conductor 205 (conductor 205a and a conductor 205b), an insulator 222, an insulator 224, and an oxide 230 (oxide 230a, oxidation).
  • Object 230b and oxide 230c) conductor 242 (conductor 242a and conductor 242b), oxide 243 (oxide 243a and oxide 243b), insulator 272, insulator 273, It has an insulator 250 and a conductor 260 (conductor 260a and conductor 260b).
  • the insulator 216 and the conductor 205 are provided on the insulator 214, and the insulator 280 and the insulator 282 are provided on the insulator 273.
  • the insulator 214, the insulator 280, and the insulator 282 can be regarded as forming a part of the transistor 200.
  • the semiconductor device has a conductor 240 (conductor 240a and conductor 240b) that is electrically connected to the transistor 200 and functions as a plug.
  • Insulator 241 (insulator 241a and insulator 241b) may be provided in contact with the side surface of the conductor 240 that functions as a plug.
  • a conductor 246 (conductor 246a and conductor 246b) that is electrically connected to the conductor 240 and functions as wiring is provided.
  • the conductor 240a and the conductor 240b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 240a and the conductor 240b may have a laminated structure.
  • the conductor 240 has a laminated structure, it is preferable to use a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen and oxygen.
  • impurities such as water and hydrogen and oxygen
  • an impurity such as water or hydrogen and a conductive material having a function of suppressing the permeation of oxygen may be used in a single layer or in a laminated manner.
  • impurities such as water or hydrogen diffused from the insulator 280 and the like can be further reduced from being mixed into the oxide 230 through the conductor 240a and the conductor 240b. Further, it is possible to prevent the oxygen added to the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the insulator 241 provided in contact with the side surface of the conductor 240 for example, silicon nitride, aluminum oxide, silicon nitride or the like may be used. Since the insulator 241 is provided in contact with the insulator 272, the insulator 273, the insulator 280, and the insulator 282, impurities such as water or hydrogen from the insulator 280 and the like are oxidized through the conductor 240a and the conductor 240b. It is possible to suppress mixing with the object 230. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 280 from being absorbed by the conductor 240a and the conductor 240b.
  • the conductor 246 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the conductor 260 functions as the first gate of the transistor, and the conductor 205 functions as the second gate of the transistor. Further, the conductor 242a and the conductor 242b function as a source electrode or a drain electrode.
  • Oxide 230 functions as a semiconductor having a channel forming region.
  • the insulator 250 functions as a first gate insulator, and the insulator 222 and the insulator 224 function as a second gate insulator.
  • the conductor 260 is provided in the openings provided in the insulator 280, the insulator 273, the insulator 272, the conductor 242, and the like, with the conductor 260 passing through the oxide 230c and the insulator 250. Formed in a self-consistent manner.
  • the conductor 260 is formed so as to fill the opening provided in the insulator 280 or the like via the oxide 230c and the insulator 250, the conductor is formed in the region between the conductor 242a and the conductor 242b. Alignment of 260 becomes unnecessary.
  • the oxide 230c in the opening provided in the insulator 280 or the like. Therefore, the insulator 250 and the conductor 260 have a region that overlaps with the laminated structure of the oxide 230b and the oxide 230a via the oxide 230c. With this structure, the oxide 230c and the insulator 250 can be formed by continuous film formation, so that the interface between the oxide 230 and the insulator 250 can be kept clean. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain high on-current and high frequency characteristics.
  • the bottom surface and the side surface of the conductor 260 are in contact with the insulator 250. Further, the bottom surface and the side surface of the insulator 250 are in contact with the oxide 230c.
  • the transistor 200 has a structure in which the insulator 282 and the oxide 230c are in direct contact with each other. With this structure, it is possible to suppress the diffusion of oxygen contained in the insulator 280 into the conductor 260.
  • the oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b via the oxide 230c, so that the oxygen deficiency in the oxide 230a and the oxide 230b is reduced. , The electrical characteristics and reliability of the transistor 200 can be improved.
  • the transistor 200 may use a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor for the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) containing a channel forming region. preferable.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor
  • oxide semiconductor that functions as an oxide semiconductor for the oxide 230 (oxide 230a, oxide 230b, and oxide 230c) containing a channel forming region.
  • a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, as the metal oxide that functions as an oxide semiconductor it is preferable to use a metal oxide having an energy gap of 2 eV or more, preferably 2.5 eV or more, as the metal oxide that functions as an oxide semiconductor.
  • a metal oxide having a large energy gap the leakage current (off current) of the transistor 200 in the non-conducting state can be made extremely small.
  • a semiconductor device having low power consumption can be provided.
  • In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, berylium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, It is preferable to use a metal oxide such as lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, or gallium (one or more selected).
  • element M aluminum, gallium, yttrium, or tin may be used.
  • an In-M oxide, an In-Zn oxide, or an M-Zn oxide may be used as the oxide 230.
  • the oxide 230 is arranged on the oxide 230a on the insulator 224, the oxide 230b on the oxide 230a, and the oxide 230b, and at least a part thereof is on the upper surface of the oxide 230b. It is preferable to have an oxide 230c in contact with the oxide. Here, it is preferable that the side surface of the oxide 230c is provided in contact with the oxide 243a, the oxide 243b, the conductor 242a, the conductor 242b, the insulator 272, the insulator 273, and the insulator 280.
  • the oxide 230 has an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities into the oxide 230b from the structure formed below the oxide 230a.
  • the oxide 230c on the oxide 230b it is possible to suppress the diffusion of impurities into the oxide 230b from the structure formed above the oxide 230c.
  • the transistor 200 shows a configuration in which three layers of oxide 230a, oxide 230b, and oxide 230c are laminated in the channel forming region and its vicinity, but the present invention is not limited to this. ..
  • a single layer of oxide 230b, a two-layer structure of oxide 230b and oxide 230a, a two-layer structure of oxide 230b and oxide 230c, or a laminated structure of four or more layers may be provided.
  • the oxide 230c may have a two-layer structure and a four-layer laminated structure may be provided.
  • the oxide 230 has a laminated structure of a plurality of oxide layers having different atomic number ratios of each metal atom.
  • the atomic number ratio of the element M in the constituent elements is larger than the atomic number ratio of the element M in the constituent elements in the metal oxide used in the oxide 230b.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230c a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the metal oxide of the above may be used.
  • the configuration of the OS transistor included in the memory cell 42 and the configuration of the OS transistor included in the transistor layer 30 shown in the first embodiment may be different.
  • the oxide 230b and the oxide 230c by increasing the ratio of indium in the film, the on-current of the transistor, the mobility of the electric field effect, and the like can be increased, which is preferable. Further, the above-mentioned neighborhood composition includes a range of ⁇ 30% of the desired atomic number ratio.
  • the oxide 230b may have crystallinity.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. Further, even if heat treatment is performed, oxygen can be reduced from being extracted from the oxide 230b, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260. Further, it is preferable that the conductor 205 is embedded in the insulator 216.
  • the threshold voltage (Vth) of the transistor 200 is changed by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260. ) Can be controlled.
  • Vth threshold voltage
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 extends to a region outside the oxide 230a and the oxide 230b in the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • charge-up local charging
  • the conductor 205 may be superimposed on the oxide 230 located between at least the conductor 242a and the conductor 242b.
  • the height of the bottom surface of the conductor 260 in the region where the oxide 230a and the oxide 230b and the conductor 260 do not overlap with respect to the bottom surface of the insulator 224 is lower than the height of the bottom surface of the oxide 230b. It is preferably arranged in.
  • the conductor 260 that functions as a gate in the channel width direction has a structure in which the side surfaces and the upper surface of the oxide 230b in the channel forming region are covered with the oxide 230c and the insulator 250, whereby the conductor 260 is formed. It becomes easy to apply the electric field generated from the oxide 230b to the entire channel forming region generated in the oxide 230b. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the structure of the transistor that electrically surrounds the channel formation region by the electric fields of the conductor 260 and the conductor 205 is referred to as a slurried channel (S-channel) structure.
  • the conductor 205a is preferably a conductor that suppresses the permeation of impurities such as water or hydrogen and oxygen.
  • impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 205 is shown in two layers, it may have a multilayer structure of three or more layers.
  • the oxide semiconductor, the insulator or conductor located in the lower layer of the oxide semiconductor, and the insulator or conductor located in the upper layer of the oxide semiconductor are made of different films without opening to the atmosphere.
  • By continuously forming the seeds it is possible to form an oxide semiconductor film having a substantially high purity and intrinsicity in which the concentration of impurities (particularly hydrogen and water) is reduced, which is preferable.
  • the insulator 222, and at least one of the insulator 272 and the insulator 273 functions as a barrier insulating film that prevents impurities such as water and hydrogen from entering the transistor 200 from the substrate side or from above. Is preferable.
  • the insulator 222, at least one of the insulators 272, and the insulator 273, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2) It is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as copper atoms (the above impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (the oxygen is difficult to permeate).
  • silicon nitride or silicon nitride as the insulator 273, and aluminum oxide or hafnium oxide as the insulator 222 and the insulator 272.
  • impurities such as water and hydrogen can be suppressed from diffusing to the transistor 200 side via the insulator 222.
  • oxygen contained in the insulator 224 or the like can be suppressed from diffusing to the substrate side via the insulator 222.
  • the transistor 200 is surrounded by an insulator 272 having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen, and an insulator 273.
  • the insulator 224 in contact with the oxide 230 desorbs oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 silicon oxide, silicon oxide or the like may be appropriately used.
  • the insulator 224 it is preferable to use an oxide material in which a part of oxygen is desorbed by heating.
  • the oxide that desorbs oxygen by heating is preferably an oxide having a desorption amount of oxygen molecules of 1.0 ⁇ 10 18 molecules / cm 3 or more in TDS (Thermal Desorption Spectroscopy) analysis (TDS).
  • TDS Thermal Desorption Spectroscopy
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • the insulator 222 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from being mixed into the transistor 200 from the substrate side.
  • the insulator 222 preferably has a lower hydrogen permeability than the insulator 224.
  • the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.) (the above oxygen is difficult to permeate).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing the diffusion of oxygen and impurities, it is possible to reduce the diffusion of oxygen contained in the oxide 230 below the insulator 222, which is preferable. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • an insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 222 is formed by using such a material, the insulator 222 suppresses the release of oxygen from the oxide 230 and the mixing of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxide or silicon nitride may be laminated on the above insulator.
  • the insulator 222 includes, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconate oxide, lead zirconate titanate (PZT), strontium titanate (SrTIO 3 ) or (Ba, Sr) TiO 3 (BST).
  • Insulators containing so-called high-k materials may be used in single layers or in layers.
  • a four-layer laminate or the like formed in order may be used.
  • the insulator 222 a compound containing hafnium and zirconium may be used.
  • problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the oxide 243 (oxide 243a and oxide 243b) may be arranged between the oxide 230b and the conductor 242 (conductor 242a and conductor 242b) that functions as a source electrode or a drain electrode. .. Since the conductor 242 and the oxide 230b do not come into contact with each other, it is possible to prevent the conductor 242 from absorbing the oxygen of the oxide 230b. That is, by preventing the conductor 242 from being oxidized, it is possible to suppress a decrease in the conductivity of the conductor 242. Therefore, the oxide 243 preferably has a function of suppressing the oxidation of the conductor 242.
  • the oxide 243 having a function of suppressing the permeation of oxygen between the conductor 242 functioning as a source electrode or a drain electrode and the oxide 230b electricity between the conductor 242 and the oxide 230b can be obtained. This is preferable because the resistance is reduced. With such a configuration, the electrical characteristics of the transistor 200 and the reliability of the transistor 200 can be improved.
  • Oxide 243 selected from aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc.
  • a metal oxide having an element M composed of one or more of the above may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • Oxide 243 preferably has a higher concentration of element M than oxide 230b. Further, gallium oxide may be used as the oxide 243.
  • the oxide 243 a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the film thickness of the oxide 243 is preferably 0.5 nm or more and 5 nm or less, and more preferably 1 nm or more and 3 nm or less.
  • the oxide 243 is preferably crystalline.
  • the oxide 243 has crystallinity, the release of oxygen in the oxide 230 can be suitably suppressed.
  • the oxide 243 if it has a crystal structure such as a hexagonal crystal, the release of oxygen in the oxide 230 may be suppressed.
  • the oxide 243 does not necessarily have to be provided. In that case, when the conductor 242 (conductor 242a and the conductor 242b) and the oxide 230 come into contact with each other, oxygen in the oxide 230 may diffuse to the conductor 242 and the conductor 242 may be oxidized. It is highly probable that the conductivity of the conductor 242 will decrease due to the oxidation of the conductor 242. The diffusion of oxygen in the oxide 230 to the conductor 242 can be rephrased as the conductor 242 absorbing the oxygen in the oxide 230.
  • oxygen in the oxide 230 diffuses into the conductors 242 (conductors 242a and 242b), so that the oxygen in the oxides 230 diffuses between the conductors 242a and the oxides 230b, and the conductors 242b and the oxides 230b.
  • Different layers may be formed between them. Since the different layer contains more oxygen than the conductor 242, it is presumed that the different layer has an insulating property.
  • the three-layer structure of the conductor 242, the different layer, and the oxide 230b can be regarded as a three-layer structure composed of a metal, an insulator, and a semiconductor, and has a MIS (Metal-Insulator-Semiconductor) structure. It may be called, or it may be called a diode junction structure mainly composed of a MIS structure.
  • the different layer is not limited to being formed between the conductor 242 and the oxide 230b.
  • the different layer is formed between the conductor 242 and the oxide 230c, or when the different layer is conductive. It may be formed between the body 242 and the oxide 230b, and between the conductor 242 and the oxide 230c.
  • a conductor 242 (conductor 242a and conductor 242b) that functions as a source electrode and a drain electrode is provided on the oxide 243.
  • the film thickness of the conductor 242 may be, for example, 1 nm or more and 50 nm or less, preferably 2 nm or more and 25 nm or less.
  • the conductors 242 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, and strontium. It is preferable to use a metal element selected from lanterns, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, oxides containing lanthanum and nickel, etc. are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • the insulator 272 is provided in contact with the upper surface of the conductor 242, and preferably functions as a barrier layer. With this configuration, it is possible to suppress the absorption of excess oxygen contained in the insulator 280 by the conductor 242. Further, by suppressing the oxidation of the conductor 242, it is possible to suppress an increase in the contact resistance between the transistor 200 and the wiring. Therefore, good electrical characteristics and reliability can be given to the transistor 200.
  • the insulator 272 has a function of suppressing the diffusion of oxygen.
  • the insulator 272 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • the insulator 272 for example, it is preferable to form an insulator containing oxides of one or both of aluminum and hafnium. Further, as the insulator 272, for example, an insulator containing aluminum nitride may be used.
  • the insulator 272 is in contact with a part of the upper surface of the conductor 242b and the side surface of the conductor 242b. Further, although not shown, the insulator 272 is in contact with a part of the upper surface of the conductor 242a and the side surface of the conductor 242a. Further, the insulator 273 is arranged on the insulator 272. By doing so, for example, it is possible to suppress the oxygen added to the insulator 280 from being absorbed by the conductor 242.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the oxide 230c.
  • silicon oxide, silicon oxide nitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having pores are used. be able to.
  • silicon oxide and silicon oxide nitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed by using an insulator that releases oxygen by heating.
  • an insulator that releases oxygen by heating As the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to the channel forming region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is reduced.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230.
  • the oxidation of the conductor 260 by oxygen of the insulator 250 can be suppressed.
  • the metal oxide may have a function as a part of a gate insulator. Therefore, when silicon oxide, silicon oxide nitride, or the like is used for the insulator 250, it is preferable to use a metal oxide which is a high-k material having a high relative permittivity.
  • a metal oxide which is a high-k material having a high relative permittivity.
  • aluminum oxide, or an oxide containing one or both oxides of hafnium such as aluminum oxide, hafnium oxide, and an oxide containing aluminum and hafnium (hafnium aluminate).
  • the metal oxide may have a function as a part of the gate.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • the conductor that functions as a gate it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260 is shown as a two-layer structure in FIG. 22A, it may have a single-layer structure or a laminated structure of three or more layers.
  • Conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.).
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 260b.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, titanium or titanium nitride may be laminated with the conductive material.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide that functions as an oxide semiconductor. Hereinafter, the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, gallium, yttrium, tin and the like are preferably contained. Further, one kind or a plurality of kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium and the like may be contained.
  • the metal oxide is an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, berylium, boron, titanium, iron, nickel, Consider the case where it is one or more selected from germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, or gallium.
  • element M aluminum, gallium, yttrium, or tin may be used as the element M.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, a metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the transistor 300 will be described with reference to FIG. 22B.
  • the transistor 300 is provided on the semiconductor substrate 311 and functions as a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the semiconductor substrate 311 and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the semiconductor substrate 311) in which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered with the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function.
  • Such a transistor 300 is also called a FIN type transistor because it utilizes the convex portion of the semiconductor substrate 311. It should be noted that an insulator that is in contact with the upper portion of the convex portion and functions as a mask for forming the convex portion may be provided. Further, although the case where a part of the semiconductor substrate 311 is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • transistor 300 shown in FIG. 22B is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used according to the circuit configuration and the driving method.
  • ⁇ Memory device 420> Next, the memory device 420 shown in FIG. 21 will be described. The description of the transistor 200M included in the memory device 420 that overlaps with the transistor 200 will be omitted.
  • the conductor 242a of the transistor 200M functions as one of the electrodes of the capacitive element 292, and the insulator 272 and the insulator 273 function as a dielectric.
  • the conductor 290 is provided so as to sandwich the insulator 272 and the insulator 273 and overlap with the conductor 242a, and functions as the other electrode of the capacitive element 292.
  • the conductor 290 may be used as the other electrode of the capacitive element 292 included in the adjacent memory device 420.
  • the conductor 290 may be electrically connected to the conductor 290 included in the adjacent memory device 420.
  • the conductor 290 is arranged on the upper surface of the conductor 242a and the side surface of the conductor 242a with the insulator 272 and the insulator 273 sandwiched between them.
  • the capacitance element 292 is preferable because a capacitance larger than the capacitance obtained by the area where the conductor 242a and the conductor 290 overlap each other can be obtained.
  • the conductor 424 is electrically connected to the conductor 242b and is electrically connected to the conductor 424 located in the lower layer via the conductor 205.
  • Silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the dielectric material of the capacitive element 292. Further, these materials can be laminated and used.
  • a laminate of aluminum oxide and silicon nitride and a laminate of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the dielectric of the capacitive element 292 may be laminated in three layers, and zirconium oxide is used for the first layer and the third layer, and the second layer between the first layer and the third layer is formed.
  • Aluminum oxide may be used.
  • the area occupied by the capacitance element 292 in the memory device 420 can be reduced. Therefore, the area required for the memory device 420 can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 290 a material that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • the transistor 200M and the capacitance element 292 are symmetrically arranged with the conductor 424 sandwiched between them.
  • the pair of transistors 200M and the capacitive element 292 in this way, the number of conductors 424 electrically connected to the transistors 200M can be reduced. Therefore, the area required for the memory device 420 can be reduced, and the bit cost can be improved, which is preferable.
  • the conductor 424 is connected to at least a part of the upper surface of the conductor 242b.
  • the transistor 200T in the memory unit 470 and the memory device 420 can be electrically connected.
  • the memory device 420A will be described as a modification of the memory device 420 with reference to FIG. 23B.
  • the memory device 420A has a transistor 200M and a capacitive element 292A that is electrically connected to the transistor 200M.
  • the capacitive element 292A is provided below the transistor 200M.
  • the conductor 242a is disposed in an opening provided in the oxide 243a, the oxide 230b, the oxide 230a, the insulator 224, and the insulator 222, and is electrically connected to the conductor 205 at the bottom of the opening. Connect to.
  • the conductor 205 is electrically connected to the capacitive element 292A.
  • the capacitive element 292A has a conductor 294 that functions as one of the electrodes, an insulator 295 that functions as a dielectric, and a conductor 297 that functions as the other of the electrodes.
  • the conductor 297 sandwiches the insulator 295 in between and superimposes on the conductor 294. Further, the conductor 297 is electrically connected to the conductor 205.
  • the conductor 294 is provided on the bottom and side surfaces of the opening formed in the insulator 298 provided on the insulator 296, and the insulator 295 is provided so as to cover the insulator 298 and the conductor 294. Further, the conductor 297 is provided so as to be embedded in the concave portion of the insulator 295.
  • a conductor 299 is provided so as to be embedded in the insulator 296, and the conductor 299 is electrically connected to the conductor 294.
  • the conductor 299 may be electrically connected to the conductor 294 of the adjacent memory device 420A.
  • the conductor 297 is arranged on the upper surface of the conductor 294 and the side surface of the conductor 294 with the insulator 295 sandwiched between them.
  • the capacitance element 292A is preferable because a capacitance larger than the capacitance obtained by the area where the conductor 294 and the conductor 297 overlap each other can be obtained.
  • Silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the insulator 295 that functions as a dielectric of the capacitive element 292A. Further, these materials can be laminated and used.
  • the insulator 295 has a laminated structure, a laminated structure of aluminum oxide and silicon nitride and a laminated structure of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the insulator 295 may be laminated with three layers, zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use it.
  • the area occupied by the capacitive element 292A in the memory device 420A can be reduced. Therefore, the area required for the memory device 420A can be reduced, and the bit cost can be improved, which is preferable.
  • conductor 297, the conductor 294, and the conductor 299 materials that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • insulator 298 a material that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • the memory device 420B will be described as a modification of the memory device 420 with reference to FIG. 23C.
  • the memory device 420B has a transistor 200M and a capacitive element 292B that is electrically connected to the transistor 200M.
  • the capacitive element 292B is provided above the transistor 200M.
  • the capacitive element 292B has a conductor 276 that functions as one of the electrodes, an insulator 277 that functions as a dielectric, and a conductor 278 that functions as the other of the electrodes.
  • the conductor 278 sandwiches an insulator 277 in between and superimposes on the conductor 276.
  • An insulator 275 is provided on the insulator 282, and the conductor 276 is provided on the bottom and side surfaces of the insulator 275, the insulator 282, the insulator 280, the insulator 273, and the opening formed in the insulator 272.
  • the insulator 277 is provided so as to cover the insulator 282 and the conductor 276.
  • the conductor 278 is provided so as to overlap with the conductor 276 in the recess of the insulator 277, and at least a part thereof is provided on the insulator 275 via the insulator 277.
  • the conductor 278 may be used as the other electrode of the capacitive element 292B included in the adjacent memory device 420B. Alternatively, the conductor 278 may be electrically connected to the conductor 278 of the adjacent memory device 420B.
  • the conductor 278 is arranged on the upper surface of the conductor 276 and the side surface of the conductor 276 with the insulator 277 sandwiched between them.
  • the capacitance element 292B is preferable because a capacitance larger than the capacitance obtained by the area where the conductor 276 and the conductor 278 overlap can be obtained.
  • the insulator 279 may be provided so as to embed the recessed portion of the conductor 278.
  • Silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like can be used as the insulator 277 that functions as a dielectric of the capacitive element 292B. Further, these materials can be laminated and used.
  • the insulator 277 has a laminated structure, a laminated structure of aluminum oxide and silicon nitride and a laminated structure of hafnium oxide and silicon oxide can be used.
  • the top and bottom of the lamination are not limited.
  • silicon nitride may be laminated on aluminum oxide, or aluminum oxide may be laminated on silicon nitride.
  • zirconium oxide having a higher dielectric constant than the above material may be used.
  • zirconium oxide may be used as a single layer or as a part of the lamination.
  • a laminate of zirconium oxide and aluminum oxide can be used.
  • the insulator 277 may be laminated with three layers, zirconium oxide is used for the first layer and the third layer, and aluminum oxide is used for the second layer between the first layer and the third layer. You may use it.
  • the area occupied by the capacitive element 292B in the memory device 420B can be reduced. Therefore, the area required for the memory device 420B can be reduced, and the bit cost can be improved, which is preferable.
  • conductor 276 and the conductor 278 materials that can be used for the conductor 205, the conductor 242, the conductor 260, the conductor 424, and the like can be used.
  • the insulator 275 and the insulator 279 materials that can be used for the insulator 214, the insulator 216, the insulator 224, the insulator 280, and the like can be used.
  • FIG. 24 shows an example in which the memory device 420 is electrically connected to the conductor 242b, which functions as one of the source and drain of the transistor 200T, via the conductor 424, the conductor 205, the conductor 246b, and the conductor 240b. Shown.
  • connection method between the memory device 420 and the transistor 200T can be determined according to the function of the circuit included in the transistor layer 413.
  • FIG. 25 shows an example in which the memory unit 470 has a transistor layer 413 having a transistor 200T and four memory device layers 415 (memory device layer 415_1 to memory device layer 415_4).
  • the memory device layer 415_1 to the memory device layer 415_1 each have a plurality of memory devices 420.
  • the memory device 420 is electrically connected to the memory device 420 of the different memory device layers 415 and the transistor 200T of the transistor layer 413 via the conductor 424 and the conductor 205.
  • the memory unit 470 is sealed by the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284.
  • An insulator 274 is provided around the insulator 284. Further, the insulator 274, the insulator 284, the insulator 283, and the insulator 211 are provided with a conductor 430, which is electrically connected to the element layer 411.
  • an insulator 280 is provided inside the sealing structure.
  • the insulator 280 has a function of releasing oxygen by heating.
  • the insulator 280 has an excess oxygen region.
  • the insulator 211, the insulator 283, and the insulator 284 are preferably materials having a function of having a high blocking property against hydrogen. Further, the insulator 214, the insulator 282, and the insulator 287 are preferably materials having a function of capturing hydrogen or fixing hydrogen.
  • the material having a high blocking property against hydrogen includes silicon nitride, silicon nitride, and the like.
  • Examples of the material having a function of capturing hydrogen or fixing hydrogen include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the crystal structures of the materials used for the insulator 211, the insulator 212, the insulator 214, the insulator 287, the insulator 282, the insulator 283, and the insulator 284 are not particularly limited, but are amorphous or crystalline.
  • the structure may have a property.
  • Amorphous aluminum oxide may capture and adhere more hydrogen than highly crystalline aluminum oxide.
  • the excess oxygen in the insulator 280 can be considered as the following model for the diffusion of hydrogen in the oxide semiconductor in contact with the insulator 280.
  • Hydrogen present in the oxide semiconductor diffuses into other structures via the insulator 280 in contact with the oxide semiconductor.
  • the excess oxygen in the insulator 280 reacts with the hydrogen in the oxide semiconductor to form an OH bond, and the hydrogen diffuses in the insulator 280.
  • a hydrogen atom having an OH bond reaches a material having a function of capturing hydrogen or fixing hydrogen (typically, an insulator 282)
  • the hydrogen atom becomes an atom in the insulator 282 (for example, an insulator 282). It reacts with oxygen atoms bonded to metal atoms, etc.) and is captured or fixed in the insulator 282.
  • an insulator 280 having excess oxygen is formed on an oxide semiconductor, and then an insulator 282 is formed. After that, it is preferable to perform heat treatment. Specifically, the heat treatment is carried out in an atmosphere containing oxygen, an atmosphere containing nitrogen, or a mixed atmosphere of oxygen and nitrogen at a temperature of 350 ° C. or higher, preferably 400 ° C. or higher.
  • the heat treatment time is 1 hour or longer, preferably 4 hours or longer, and more preferably 8 hours or longer.
  • hydrogen in the oxide semiconductor can be diffused to the outside through the insulator 280, the insulator 282, and the insulator 287. That is, the absolute amount of the oxide semiconductor and the hydrogen existing in the vicinity of the oxide semiconductor can be reduced.
  • the insulator 283 and the insulator 284 are formed. Since the insulator 283 and the insulator 284 are materials having a function of having a high blocking property against hydrogen, hydrogen diffused to the outside or hydrogen existing on the outside is transferred to the inside, specifically, an oxide semiconductor. , Or it can be suppressed from entering the insulator 280 side.
  • the heat treatment may be performed after the transistor layer 413 is formed or after the memory device layer 415_1 to the memory device layer 415_3 are formed. Further, when hydrogen is diffused outward by the above heat treatment, hydrogen is diffused above or in the lateral direction of the transistor layer 413. Similarly, when the heat treatment is performed after the memory device layer 415_1 to the memory device layer 415_3 are formed, hydrogen is diffused upward or laterally.
  • the above-mentioned sealing structure is formed by adhering the insulator 211 and the insulator 283.
  • FIG. 26A to 26C are diagrams showing an example in which the arrangement of the conductor 424 is different from that of FIG. 25.
  • FIG. 26A shows a layout view of the memory device 420 when viewed from above
  • FIG. 26B is a cross-sectional view of a portion shown by a alternate long and short dash line in FIG. 26A
  • FIG. 26C shows B1- in FIG. 26A. It is sectional drawing of the part shown by the alternate long and short dash line of B2.
  • the conductor 205 is not shown in order to facilitate the understanding of the figure. When the conductor 205 is provided, the conductor 205 has a region that overlaps with the conductor 260 and the conductor 424.
  • the opening in which the conductor 424 is provided is provided not only in the region where the oxide 230a and the oxide 230b overlap, but also outside the oxide 230a and the oxide 230b.
  • FIG. 26A shows an example in which the conductor 424 is provided so as to protrude from the oxide 230a and the oxide 230b on the B2 side, but the present embodiment is not limited to this.
  • the conductor 424 may be provided so as to protrude from the oxide 230a and the oxide 230b on the B1 side, or may be provided so as to protrude from both the B1 side and the B2 side.
  • 26B and 26C show an example in which the memory device layer 415_p is laminated on the memory device layer 415_p-1 (p is a natural number of 2 or more and n or less).
  • the memory device 420 included in the memory device layer 415_p-1 is electrically connected to the memory device 420 included in the memory device layer 415_p via the conductor 424 and the conductor 205.
  • FIG. 26B shows an example in which the conductor 424 of the memory device layer 415_p-1 is connected to the conductor 242 of the memory device layer 415_p-1 and the conductor 205 of the memory device layer 415_p.
  • the conductor 424 is also connected to the conductor 205 of the memory device layer 415_p-1 on the outside of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side.
  • the conductor 424 is formed along the side surfaces of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side, and the insulator 280, the insulator 273, the insulator 272, and the insulator 224 are formed. , And it can be seen that it is electrically connected to the conductor 205 through the opening formed in the insulator 222.
  • the conductor 424 is provided along the side surface of the conductor 242, the oxide 243, the oxide 230b, and the oxide 230a on the B2 side is shown by a dotted line in FIG. 26B.
  • an insulator 241 may be formed between the conductor 242, the oxide 243, the oxide 230b, the oxide 230a, the insulator 224, and the side surface of the insulator 222 on the B2 side and the conductor 424. ..
  • the memory device 420 can be electrically connected to the memory device 420 provided in the different memory device layer 415.
  • the memory device 420 can also be electrically connected to the transistor 200T provided in the transistor layer 413.
  • the distance between the bit wires of the adjacent memory devices 420 in the B1-B2 direction can be increased by providing the conductor 424 in a region that does not overlap with the conductor 242 or the like. .. As shown in FIG. 26A, the distance between the conductors 424 on the conductor 242 is d1, but the conductor is located in the layer below the oxide 230a, that is, in the insulator 224 and the opening formed in the insulator 222. The distance between the bodies 424 is d2, and d2 is larger than d1.
  • the parasitic capacitance of the conductor 424 can be reduced by setting a part of the distance to d2.
  • the capacitance required for the capacitance element 292 can be reduced, which is preferable.
  • the memory device 420 is provided with a conductor 424 that functions as a common bit line for the two memory cells.
  • the cell size of each memory cell can be reduced by appropriately adjusting the dielectric constant of the dielectric used for the capacitance and the parasitic capacitance between the bit lines.
  • the cell size estimation, the bit density estimation, and the bit cost estimation of the memory cell when the channel length is 30 nm will be described.
  • the conductor 205 is not shown in order to facilitate understanding of the drawings. When the conductor 205 is provided, the conductor 205 has a region that overlaps with the conductor 260 and the conductor 424.
  • FIG. 27A shows a conductor 242, an oxide 243, and an oxide 230a of each memory cell of the memory device 420 in which hafnium oxide having a thickness of 10 nm and silicon oxide having a thickness of 1 nm are sequentially laminated as a dielectric having a capacitance.
  • An example is shown in which a slit is provided between the oxide 230b and the conductor 242 and the conductor 424 that functions as a bit wire so as to overlap the slit.
  • the memory cell 432 obtained in this way is referred to as cell A.
  • the cell size in cell A is 45.25F 2 .
  • FIG. 27B shows the conductor 242 of each memory cell included in the memory device 420, in which a first zirconium oxide, aluminum oxide, and a second zirconium oxide are laminated in this order as a dielectric of the capacitance.
  • a slit is provided between the oxide 243, the oxide 230a, and the oxide 230b, and the conductor 242 and the conductor 424 that functions as a bit wire so as to overlap the slit are provided.
  • the memory cell 433 thus obtained is referred to as cell B.
  • the cell size in cell B is 25.53F 2 .
  • Cell A and cell B correspond to the memory cells included in the memory device 420, the memory device 420A, or the memory device 420B shown in FIGS. 21, 23A to 23C, and 24.
  • FIG. 27C shows the conductor 242, oxide 243, and oxidation of the memory device 420 in which the first zirconium oxide, aluminum oxide, and the second zirconium oxide are laminated as the dielectric of the capacitance.
  • each memory cell shares the object 230a and the oxide 230b, and a conductor 424 that functions as a bit wire is provided so as to overlap a part of the conductor 242 and a part of the outside of the conductor 242. Is shown.
  • the memory cell 434 thus obtained is referred to as cell C.
  • the distance between the conductors 424 in the cell C is wider in the lower layer than the oxide 230a as compared with the upper part of the conductor 242. Therefore, the parasitic capacitance of the conductor 424 can be reduced, and the area of the capacitance can be reduced. Further, the conductor 242, the oxide 243, the oxide 230a, and the oxide 230b are not provided with slits. From the above, in cell C, the cell size can be reduced as compared with cell A and cell B. The cell size in cell C is 17.20F 2 .
  • FIG. 27D shows an example in which the conductor 205 and the insulator 216 are not provided in the cell C.
  • Such a memory cell 435 is called a cell D.
  • the memory device 420 can be made thin. Therefore, the memory device layer 415 having the memory device 420 can be thinned, and the height of the memory unit 470 in which a plurality of memory device layers 415 are stacked can be lowered.
  • the conductor 424 and the conductor 205 are regarded as bit wires, the bit wires can be shortened in the memory unit 470. Since the bit wire can be shortened, the parasitic load of the bit wire can be reduced, the parasitic capacitance of the conductor 424 can be further reduced, and the area of the capacitance can be reduced.
  • the conductor 242, the oxide 243, the oxide 230a, and the oxide 230b are not provided with slits. From the above, in cell D, the cell size can be reduced as compared with cell A, cell B, and cell C.
  • the cell size in cell D is 15.12F 2 .
  • Cell C and D correspond to the memory cells included in the memory device 420 shown in FIGS. 26A to 26C.
  • bit density and the bit cost C b were estimated for the cells A to D and the cell E in which the multi-valued cells were used.
  • the obtained estimates were compared with the expected values of bit density and bit cost in currently commercially available DRAMs.
  • Bit cost C b in the semiconductor device of one embodiment of the present invention was estimated using Equation 1.
  • n is the number of layers of the memory device layer
  • P c is the number of patterns of the element layer 411 as a common part
  • P s is the number of patterns of the memory device layer 415 and the transistor layer 413 per layer
  • D d is the DRAM.
  • 3d is the bit density of one layer of the memory device layer 415
  • P d is the number of patterning of the DRAM.
  • P d the increase due to scaling is included.
  • Table 1 shows an estimated value of the bit density of a commercially available DRAM and an estimate of the bit density of the semiconductor device according to one aspect of the present invention.
  • DRAMs having a process node of 18 nm and 1X nm.
  • the process node of the semiconductor device according to one aspect of the present invention was set to 30 nm, and the number of stacked memory device layers in cells A to E was set to 5, 10, and 20 to estimate the bit density.
  • Table 2 shows the results of estimating the relative bit cost of the semiconductor device of one aspect of the present invention from the bit cost of a commercially available DRAM.
  • a DRAM having a process node of 1 X nm was used.
  • the process node of the semiconductor device according to one aspect of the present invention was set to 30 nm, and the number of stacked memory device layers in cells A to D was estimated to be 5, 10, and 20 layers.
  • Table 3 shows an estimated value of the bit density of a commercially available DRAM and an estimate of the bit density of the semiconductor device according to one aspect of the present invention as an estimate of the bit density different from that of Table 1.
  • a commercially available DRAM has a process node of 1 X nm.
  • the process node of the semiconductor device according to one aspect of the present invention is set to 30 nm, and the number of layers of the memory device layer 415 and the transistor layer 413 is increased to 5, 10, and 10 layers in the cell C, and the value of 4 bits / cell is increased. I made an estimate.
  • Table 3 shows the results of estimating the relative bit cost of the semiconductor device of one aspect of the present invention from the bit cost of a commercially available DRAM.
  • the process node of the semiconductor device of one aspect of the present invention is set to 30 nm, and the number of layers of the memory device layer 415 and the transistor layer 413 in the cell C is 5, 10, and 10 layers and 4 bits / cell. It was estimated that the value of was increased.
  • the semiconductor device of one aspect of the present invention achieves a high bit exceeding that of DRAM without reaching the limit of miniaturization by performing multi-value increase which is impossible in principle with DRAM. It is possible to achieve high density, low cost, and extremely low power consumption. Further, since the data refresh frequency is about 1 / 60,000 of DRAM (DRAM: once in 64 ms, semiconductor device of one aspect of the present invention: once in 1 h), power saving is achieved even if the memory capacity is greatly increased. Can be a possible memory.
  • CAC-OS Cloud-Aligned Compound Semiconductor
  • CAAC-OS c-axis Aligned Semiconductor Semiconductor
  • the CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material.
  • the conductive function is the function of allowing electrons (or holes) to flow as carriers
  • the insulating function is the function of allowing electrons (or holes) to be carriers. It is a function that does not shed.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level. Further, the conductive region and the insulating region may be unevenly distributed in the material. In addition, the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • CAC-OS or CAC-metal oxide when the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to an insulating region and a component having a narrow gap due to a conductive region.
  • the carriers when the carriers flow, the carriers mainly flow in the components having a narrow gap.
  • the component having a narrow gap acts complementarily to the component having a wide gap, and the carrier flows to the component having a wide gap in conjunction with the component having a narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field effect mobility can be obtained in the ON state of the transistor.
  • CAC-OS or CAC-metal oxid can also be referred to as a matrix composite material (matrix composite) or a metal matrix composite material (metal matrix composite).
  • Oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include CAAC-OS (c-axis aligned crystal oxide semiconductor), polycrystal oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), and pseudo-amorphous oxide semiconductor (a-lique).
  • OS atomous-like oxide semiconductor
  • amorphous oxide semiconductors are examples of the non-single crystal oxide semiconductors.
  • FIG. 28A is a diagram illustrating the classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • oxide semiconductors typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO is roughly classified into Amorphous, Crystalline, and Crystal.
  • Amorphous includes complete amorphous.
  • the Crystalline includes CAAC (c-axis aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Composite).
  • Crystal includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 28A is a structure belonging to the New crystal line phase.
  • the structure is in the boundary region between Amorphous and Crystal. That is, it can be rephrased that the structure is completely different from that of amorphous, which is energetically unstable, and Crystalline.
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) image.
  • XRD X-ray diffraction
  • FIGS. 28B and 28C the XRD spectra of quartz glass and IGZO (also referred to as crystalline IGZO) having a crystal structure classified into Crystalline are shown in FIGS. 28B and 28C.
  • FIG. 28B is a quartz glass
  • FIG. 28C is an XRD spectrum of crystalline IGZO.
  • the crystalline IGZO shown in FIG. 28C has a thickness of 500 nm.
  • the peaks of the XRD spectrum of quartz glass are almost symmetrical.
  • the peak of the XRD spectrum of crystalline IGZO is asymmetric.
  • the asymmetrical peaks of the XRD spectrum demonstrate the presence of crystals. In other words, it cannot be said that it is amorphous unless it is symmetrical at the peak of the XRD spectrum.
  • CAAC-OS has a c-axis orientation and has a distorted crystal structure in which a plurality of nanocrystals are connected in the ab plane direction.
  • the strain refers to a region in which a plurality of nanocrystals are connected, in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another lattice arrangement is aligned.
  • Nanocrystals are basically hexagons, but they are not limited to regular hexagons and may be non-regular hexagons. In addition, in distortion, it may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear grain boundary also referred to as grain boundary
  • CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to the substitution of metal elements. Because. A crystal structure in which a clear grain boundary is confirmed is a so-called polycrystal.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is a layered crystal in which a layer having indium and oxygen (hereinafter, In layer) and a layer having elements M, zinc, and oxygen (hereinafter, (M, Zn) layer) are laminated. It tends to have a structure (also called a layered structure). Indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as the (In, M, Zn) layer. Further, when the indium of the In layer is replaced with the element M, it can be expressed as the (In, M) layer.
  • CAAC-OS is a highly crystalline oxide semiconductor.
  • CAAC-OS since a clear crystal grain boundary cannot be confirmed, it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, nc-OS may be indistinguishable from a-like OS and amorphous oxide semiconductors depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention may have two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, nc-OS, and CAAC-OS.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • an oxide semiconductor having a low carrier concentration for the transistor it is preferable to use an oxide semiconductor having a low carrier concentration for the transistor.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18 Atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, still more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using an oxide semiconductor with sufficiently reduced impurities in the channel formation region of the transistor.
  • FIG. 29 is a block diagram showing a configuration example of a semiconductor device that functions as a memory device.
  • the semiconductor device 10E has a peripheral circuit 80 and a memory cell array 70.
  • the peripheral circuit 80 includes a control logic circuit 61, a row drive circuit 62, a column drive circuit 63, and an output circuit 64.
  • the memory cell array 70 has a plurality of memory cells 42.
  • the row drive circuit 62 includes a row decoder 71 and a word line driver circuit 72.
  • the column drive circuit 63 includes a column decoder 81, a precharge circuit 82, an amplifier circuit 83, and a write circuit 84.
  • the precharge circuit 82 has a function of precharging a global bit line GBL, a local bit line LBL, or the like.
  • the amplifier circuit 83 has a function of amplifying a data signal read from the global bit line GBL or the local bit line LBL. The amplified data signal is output to the outside of the semiconductor device 10E as a digital data signal RDATA via the output circuit 64.
  • the semiconductor device 10E is supplied with a low power supply voltage (VSS) as a power supply voltage, a high power supply voltage (VDD) for the peripheral circuit 80, and a high power supply voltage (VIL) for the memory cell array 70 from the outside.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • control signal (CE, WE, RE), the address signal ADDR, and the data signal WDATA are input to the semiconductor device 10E from the outside.
  • the address signal ADDR is input to the row decoder 71 and the column decoder 81, and WDATA is input to the write circuit 84.
  • the control logic circuit 61 processes input signals (CE, WE, RE) from the outside to generate control signals for the low decoder 71 and the column decoder 81.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 61 is not limited to this, and other control signals may be input as needed. For example, a control signal for determining a defective bit may be input, and a data signal read from a specific memory cell address may be specified as a defective bit.
  • FIG. 30 shows various storage devices for each layer.
  • a storage device located in the upper layer is required to have a faster access speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • FIG. 30 shows, in order from the top layer, a memory, a SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), and a 3D NAND memory, which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • 3D NAND memory which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • the memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used for cache, for example.
  • the cache has a function of duplicating and holding a part of the information held in the main memory. By replicating frequently used data to the cache, the access speed to the data can be increased.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • the 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time and various programs used in the arithmetic processing unit. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the semiconductor device that functions as the storage device of one aspect of the present invention has a high operating speed and can hold data for a long period of time.
  • the semiconductor device of one aspect of the present invention can be suitably used as a semiconductor device located in the boundary region 901 including both the layer in which the cache is located and the layer in which the main memory is located.
  • the semiconductor device of one aspect of the present invention can be suitably used as a semiconductor device located in the boundary region 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • FIG. 31A shows a perspective view of the electronic component 700 and the substrate on which the electronic component 700 is mounted (mounting substrate 704).
  • the electronic component 700 shown in FIG. 31A has a semiconductor device 10 in which an element layer 20 is laminated on a silicon substrate 50 in a mold 711.
  • FIG. 31A does not partially reflect the inside of the electronic component 700 in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711.
  • the land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the semiconductor device 10 by a wire 714.
  • the electronic component 700 is mounted on, for example, the printed circuit board 702. A plurality of such electronic components are combined and each is electrically connected on the printed circuit board 702 to complete the mounting board 704.
  • FIG. 31B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on the package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 10 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the semiconductor device 10 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrode provided on the package substrate 732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 10 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 31B shows an example in which the electrode 733 is formed of solder balls.
  • BGA Ball Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land-GPU
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the robot 7100 is equipped with an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (infrared sensor, ultrasonic sensor, acceleration sensor, piezo sensor, optical sensor, gyro sensor, etc.), a moving mechanism, and the like.
  • the electronic component 730 has a processor and the like, and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing the data acquired by the sensor.
  • the microphone has a function of detecting acoustic signals such as user's voice and environmental sound.
  • the speaker has a function of emitting audio signals such as voice and warning sound.
  • the robot 7100 can analyze the audio signal input via the microphone and emit the necessary audio signal from the speaker. In the robot 7100, it is possible to communicate with the user by using a microphone and a speaker.
  • the camera has a function of capturing the surroundings of the robot 7100. Further, the robot 7100 has a function of moving by using a moving mechanism. The robot 7100 can capture an image of the surroundings using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • the flying object 7120 has a propeller, a camera, a battery, and the like, and has a function of autonomously flying.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • the image data taken by the camera is stored in the electronic component 700.
  • the electronic component 730 can analyze the image data and detect the presence or absence of an obstacle when moving.
  • the remaining battery level can be estimated from the change in the storage capacity of the battery by the electronic component 730.
  • the cleaning robot 7140 has a display arranged on the upper surface, a plurality of cameras arranged on the side surface, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7300 is provided with tires, suction ports, and the like. The cleaning robot 7300 is self-propelled, can detect dust, and can suck dust from a suction port provided on the lower surface.
  • the electronic component 730 can analyze an image taken by a camera and determine the presence or absence of an obstacle such as a wall, furniture, or a step. Further, when an object that is likely to be entangled with the brush such as wiring is detected by image analysis, the rotation of the brush can be stopped.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera, and the like.
  • the electronic component 730 controls for optimizing the traveling state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake usage frequency.
  • the image data taken by the camera is stored in the electronic component 700.
  • the electronic component 700 and / or the electronic component 730 can be incorporated into a TV device 7200 (television receiver), a smartphone 7210, a PC (personal computer) 7220, 7230, a game machine 7240, a game machine 7260, and the like.
  • the electronic component 730 built into the TV device 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution up-conversion.
  • the smartphone 7210 is an example of a mobile information terminal.
  • the smartphone 7210 includes a microphone, a camera, a speaker, various sensors, and a display unit. These peripherals are controlled by electronic components 730.
  • PC7220 and PC7230 are examples of notebook PCs and stationary PCs, respectively.
  • a keyboard 7232 and a monitoring device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire. Electronic components 700 and / or electronic components 730 can also be incorporated into the controller 7262.
  • each embodiment can be made into one aspect of the present invention by appropriately combining with the configurations shown in other embodiments or examples. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be constructed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved in a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale.
  • the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in signal, voltage, or current due to noise, or variations in signal, voltage, or current due to timing lag.
  • electrode and “wiring” in the present specification and the like do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the voltage and the potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not necessarily mean 0V.
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • a and B are connected means that A and B are electrically connected.
  • the term “A and B are electrically connected” refers to an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between A and B. ) Is present, it means a connection capable of transmitting an electric signal between A and B.
  • the case where A and B are electrically connected includes the case where A and B are directly connected.
  • the fact that A and B are directly connected means that the electric signal between A and B is transmitted between A and B via wiring (or electrodes) or the like without going through the object.
  • a possible connection is a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length is defined as, for example, in the top view of the transistor, a region or a channel where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate overlap is formed. The distance between the source and drain in the region.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • membrane and layer can be interchanged with each other in some cases or depending on the situation.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.

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Abstract

新規な半導体装置の提供。 半導体装置は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有する。第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられる。 第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有する。第１トランジスタは、第１ローカルビット線に電気的に接続される。第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有する。第１補正回路は、第１グローバルビット線に電気的に接続される。第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する。

Description

半導体装置
　本明細書は、半導体装置等について説明する。
　本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”などと呼ばれるＩｎ−Ｇａ−Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
　チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
　ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６−６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９−１５６（２０１７）．
　本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
　本発明の一態様は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられ第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、第１トランジスタは、第１ローカルビット線に電気的に接続され、第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有し、第１補正回路は、第１グローバルビット線に電気的に接続され、第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する、半導体装置である。
　本発明の一態様は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、複数のトランジスタ層が積層して設けられる素子層と、を有し、素子層は、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられ、第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、第１トランジスタは、第１ローカルビット線に電気的に接続され、第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有し、第１補正回路は、第１グローバルビット線に電気的に接続され、第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する、半導体装置である。
　本発明の一態様において、第１ローカルビット線は、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置が好ましい。
　本発明の一態様において、第１グローバルビット線は、第１補正回路と駆動回路とを電気的に接続する機能を有する、半導体装置が好ましい。
　本発明の一態様において、第１グローバルビット線は、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置が好ましい。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
　本発明の一態様において、第１補正回路は、第３トランジスタ乃至第５トランジスタを有し、第３トランジスタは、第２トランジスタのゲートと、第２トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、第４トランジスタは、第２トランジスタのソースまたはドレインの他方と、第２トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、第５トランジスタは、第２トランジスタのソースまたはドレインの一方と、第１グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置が好ましい。
　本発明の一態様において、第１トランジスタは、補正動作を行う期間において、非導通状態にされる、半導体装置が好ましい。
　本発明の一態様において、第２メモリセルと、第２ローカルビット線と、第２補正回路と、第２グローバルビット線と、第５トランジスタと、第６トランジスタと、第７トランジスタと、を有し、駆動回路は、ビット線対として機能する第１ビット線および第２ビット線に電気的に接続されたセンスアンプを有し、第２メモリセルは、第２ローカルビット線に電気的に接続され、第２ローカルビット線は、第２補正回路に電気的に接続され、第２補正回路は、第２グローバルビット線に電気的に接続され、第５トランジスタは、第１ビット線と、第１グローバルビット線と、の間の導通状態を制御する機能を有し、第６トランジスタは、第２ビット線と、第２グローバルビット線と、の間の導通状態を制御する機能を有し、第７トランジスタは、第１グローバルビット線と、第２グローバルビット線と、の間の導通状態を制御する機能、を有する半導体装置が好ましい。
　本発明の一態様において、第５トランジスタ乃至第７トランジスタは、金属酸化物をチャネルに用いたトランジスタである、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を示すブロック図である。
図２Ａ、図２Ｂは、半導体装置の構成例を示すブロック図および回路図である。
図３Ａ、図３Ｂ、図３Ｃは、半導体装置の動作を説明するための図である。
図４Ａ、図４Ｂは、半導体装置の構成例を示すフロー図および回路図である。
図５Ａ、図５Ｂは、半導体装置の構成例を示すフロー図および回路図である。
図６Ａ、図６Ｂは、半導体装置の構成例を示す回路図である。
図７は、半導体装置の構成例を示すフロー図である。
図８Ａ、図８Ｂは、半導体装置の構成例を示すフロー図および回路図である。
図９Ａ、図９Ｂは、半導体装置の構成例を示すフロー図および回路図である。
図１０Ａ、図１０Ｂは、半導体装置の構成例を示す模式図である。
図１１は、半導体装置の構成例を示す模式図である。
図１２Ａ、図１２Ｂは、半導体装置の構成例を示す回路図である。
図１３Ａ、図１３Ｂは、半導体装置の構成例を示すブロック図および回路図である。
図１４Ａ、図１４Ｂは、半導体装置の構成例を示すブロック図である。
図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄは、半導体装置の構成例を説明するための回路図である。
図１６Ａ、図１６Ｂは、半導体装置の構成例を説明するための回路図である。
図１７は、半導体装置の構成例を説明するための回路図である。
図１８は、半導体装置の構成例を説明するためのタイミングチャートである。
図１９Ａ、図１９Ｂ、図１９Ｃは、半導体装置の構成例を説明するための回路図およびタイミングチャートである。
図２０は、半導体装置の構成例を説明するためのタイミングチャートである。
図２１は、半導体装置の構成例を示す断面模式図である。
図２２Ａ、図２２Ｂは、半導体装置の構成例を示す断面模式図である。
図２３Ａ、図２３Ｂ、図２３Ｃは、半導体装置の構成例を示す断面模式図である。
図２４は、半導体装置の構成例を示す断面模式図である。
図２５は、半導体装置の構成例を示す断面模式図である。
図２６Ａ、図２６Ｂ、図２６Ｃは、半導体装置の構成例を示す上面図および断面模式図である。
図２７Ａ、図２７Ｂ、図２７Ｃ、図２７Ｄは、半導体装置の構成例を説明するための上面図である。
図２８Ａ、図２８Ｂ、図２８Ｃは、ＩＧＺＯの結晶構造の分類を説明する図、石英ガラスのＸＲＤスペクトルを説明する図、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図２９は、半導体装置の構成例を説明するブロック図である。
図３０は、半導体装置の構成例を示す概念図である。
図３１Ａ、図３１Ｂは、電子部品の一例を説明する模式図である。
図３２は、電子機器の例を示す図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
　本発明の一態様である半導体装置の構成例について、図１乃至図１８を参照して説明する。
　なお半導体装置は半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置である。本実施の形態で説明する半導体装置は、極小オフ電流のトランジスタを利用した記憶装置として機能させることができる。
　図１には、半導体装置１０の断面構造の模式図を説明するためのブロック図を示す。
　半導体装置１０は、シリコン基板５０上に複数の素子層２０＿１乃至２０＿Ｍ（Ｍは自然数）を有する。素子層２０＿１乃至２０＿Ｍは、それぞれトランジスタ層３０およびトランジスタ層４０を有する。トランジスタ層４０は、複数のトランジスタ層４１＿１乃至４１＿ｋ（ｋは２以上の自然数）で構成される。
　図１に示す模式図は、各構成の配置を説明するため、ｚ軸方向を規定している。ｚ軸方向は、シリコン基板５０の面に垂直方向または概略垂直方向のことをいう。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。なお理解を容易にするため、ｚ軸方向を垂直方向と呼ぶ場合がある。なおシリコン基板５０の面は、ｚ軸方向に垂直方向または概略垂直方向に規定されたｘ軸、ｙ軸で形成される面に対応する。なお理解を容易にするため、ｘ軸方向を奥行き方向、ｙ軸方向を水平方向と呼ぶ場合がある。
　複数のトランジスタ層４１＿１乃至４１＿ｋで構成されるトランジスタ層４０は、各トランジスタ層において、複数のメモリセル（図示せず）を有する。各メモリセルは、トランジスタおよびキャパシタを有する。なおキャパシタは、容量素子と呼ぶ場合がある。なお素子層は、キャパシタやトランジスタなどの素子が設けられる層をいい、導電体、半導体、絶縁体等の部材を有する層である。
　なお各トランジスタ層４１＿１乃至４１＿ｋが有するメモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）をメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶことができる。一つのトランジスタ、及び一つの容量で構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を大きくすることができる。
　本発明の一態様の構成では、ＯＳトランジスタを有するメモリセルを用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、所望の電圧に応じた電荷をソースまたはドレインの他方にあるキャパシタに保持させることができる。つまり、メモリセルにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
　加えてＯＳトランジスタを用いたメモリセルでは、電荷の充電または放電することによってデータの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセルは、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いたメモリセルは、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。
　またＯＳトランジスタを用いたメモリセルは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を有するシリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
　またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思考で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
　トランジスタ層３０は、トランジスタ層４０が有する複数のメモリセルの一つから選択されたメモリセルに対して、データの書き込みおよび読み出しを行うことができる機能を有する。
　トランジスタ層３０は、データの読出しを行うための読出し用のトランジスタと、データの書き込み、データの読出し、および読み出されるデータを補正する機能を有する補正回路と、を有する。読出し用のトランジスタのゲートは、複数のメモリセルの一つに接続されたローカルビット線に接続される。当該構成とすることで、読出し用のトランジスタは、データの読み出し時にローカルビット線のわずかな電位差を増幅してグローバルビット線ＧＢＬに出力することができる。補正回路は、読出し用のトランジスタのゲートに当該トランジスタのしきい値電圧に応じた電位を保持させる構成を有する。当該構成とすることで、読出し用のトランジスタは、メモリセルから読みだされるデータのばらつきを低減することができる。
　なおローカルビット線は、メモリセルに直接接続されるビット線である。グローバルビット線ＧＢＬは、複数のローカルビット線のいずれか一を選択することで補正回路を介してメモリセルに電気的に接続されるビット線である。グローバルビット線ＧＢＬまたはローカルビット線に与えられるデータ信号は、メモリセルに書きまれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１またはデータ０に対応するハイレベルまたはローレベルの電位を有する二値の信号として説明する。なおデータ信号は、３値以上の多値でもよい。
　トランジスタ層４０は、図１に図示するように、ｚ軸方向においてトランジスタ層３０と積層して設けられる。各素子層２０＿１乃至２０＿Ｍが有するトランジスタ層４０は、トランジスタ層３０が有する補正回路で選択される。トランジスタ層３０が有する補正回路は、トランジスタ層３０が有する読出し用のトランジスタに流れる電流量の違いを利用することで、メモリセルに書き込まれたデータ信号をグローバルビット線ＧＢＬの電位の変化に変換してシリコン基板５０が有する駆動回路に出力する機能を有する。またトランジスタ層３０は、シリコン基板５０が有する駆動回路が出力するデータ信号を補正回路で選択されたローカルビット線に与える機能を有する。
　シリコン基板５０は、トランジスタ層３０で選択されたメモリセルへのデータの書き込みまたは読み出しをグローバルビット線ＧＢＬおよびローカルビット線を介して行うための駆動回路を有する。駆動回路は、シリコン基板５０をチャネルに用いた複数のＳｉトランジスタを有する。
　本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、信頼性に優れた記憶装置として機能する半導体装置とすることができる。加えて本発明の一態様は、データの読出し用のトランジスタのしきい値電圧を補正する構成とすることで、読みだされるデータの信頼性に優れた記憶装置として機能する半導体装置とすることができる。
　次いで図２Ａには、図１の素子層２０＿１乃至２０＿Ｍのいずれか一に相当する素子層２０のブロック図を示す。
　図１でも図示するように本発明の一態様における素子層２０では、ｚ軸方向でトランジスタ層３０上に、メモリセルを有する複数のトランジスタ層４０を備える構成とする。当該構成とすることで、トランジスタ層３０とトランジスタ層４０との距離を近くすることができる。ローカルビット線が短くなることで、寄生容量を低減することができる。複数のトランジスタ層４１＿１乃至４１＿ｋを垂直方向に繰り返し同じ製造工程を用いて作製することで、製造コストの低減を図ることができる。
　図２Ｂは、図２Ａに図示する素子層２０における各構成を回路記号で示した図である。
　トランジスタ層３０は、読出し用のトランジスタ３１と、補正回路３５を有する。補正回路３５は、トランジスタ３２、トランジスタ３３、およびトランジスタ３４を有する。トランジスタ層４１＿１乃至４１＿ｋはそれぞれ、複数のメモリセル４２を有する。メモリセル４２は、トランジスタ４３およびキャパシタ４４を有する。トランジスタ４３は、ゲートに接続されたワード線ＷＬの制御に応じて、ローカルビット線ＬＢＬとキャパシタ４４との間の導通状態（オン）又は非導通状態（オフ）を切り替えるスイッチとして機能する。ローカルビット線ＬＢＬは、トランジスタ３１のゲートに接続される。ワード線ＷＬは、ワード線ＷＬに与えられるワード信号（信号ＷＬという場合がある）によってトランジスタ４３のオンまたはオフを切り替える。キャパシタ４４は、固定電位を与える配線ＣＳＬが接続される。
　補正回路３５が有する各トランジスタは、図２Ｂに図示するように接続される。具体的には、トランジスタ３３のソースまたはドレインの一方は、トランジスタ３１のゲートに接続される。トランジスタ３３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方およびトランジスタ３１のソースまたはドレインの一方に接続される。トランジスタ３３のソースまたはドレインの一方は、トランジスタ３１のソースまたはドレインの他方に接続される。トランジスタ３２のソースまたはドレインの他方は、配線ＳＬに接続される。トランジスタ３４のソースまたはドレインの他方は、グローバルビット線ＧＢＬに接続される。トランジスタ３２、３３、および３４は、ゲートに接続された信号ＲＥ、ＷＥ、およびＭＵＸの制御に応じて、ソースとドレインとの間の導通状態又は非導通状態を切り替えるスイッチとして機能する。信号ＲＥ、ＷＥ、およびＭＵＸは、それぞれスイッチとして機能するトランジスタのオンまたはオフを切り替えるための信号であり、一例としては信号がＨレベルでオン、Ｌレベルでオフとすることができる。
　トランジスタ４３は、上述したＯＳトランジスタである。またキャパシタ４４は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお電極を構成する導電体としては、金属の他、導電性を付与した半導体層などを用いることができる。またキャパシタ４４の配置については、詳細は後述するが、トランジスタ４３の上方または下方の重なる位置に配置する構成の他、トランジスタ４３を構成する半導体層あるいは電極等の一部をキャパシタ４４の一方の電極として用いることができる。
　トランジスタ３１は、ローカルビット線ＬＢＬの電位に応じて、トランジスタ３１のソースとドレインとの間に電流を流す機能を有する。トランジスタ３１のゲートの電位がトランジスタ３１のしきい値電圧を超えることで、ソースとドレインとの間に電流を流れる。
　補正回路３５は、トランジスタ３１のソースとドレインとの間に流れる電流を、配線ＳＬとグローバルビット線ＧＢＬとの間で流すか否かを制御する機能、あるいはグローバルビット線ＧＢＬの電位をローカルビット線ＬＢＬに伝える機能を有する。あるいは、トランジスタ３１のゲートの電位を、トランジスタ３１のソースとドレインとの間を介して配線ＳＬに放電する機能を有する。
　トランジスタ層３０が有するトランジスタ３１乃至３４も、トランジスタ４３と同様に、ＯＳトランジスタで構成されることが好ましい。ＯＳトランジスタを用いた素子層２０を構成するトランジスタ層３０および４０は、Ｓｉトランジスタを有するシリコン基板上に積層して配置可能であるため、集積化を容易に行うことができる。
　図３Ａでは、半導体装置１０の動作を説明するための図である。図３Ａに図示するように、半導体装置１０の動作は、データをメモリセルに書き込むための動作を行う期間１１０、データを読み出すための補正動作を行う期間１２０、データを読み出す動作を行う期間１３０に大別することができる。
　なお半導体装置１０の動作は、図３Ａに図示する順序に限らない。本発明の一態様では、補正回路３５が有する各トランジスタをオフにすることで、トランジスタ３１のゲートに保持された電位、例えばトランジスタ３１のしきい値電圧に相当する電位を保持し続けることができる。そのため、例えば図３Ｂに図示するように、期間１２０と期間１３０との間にしきい値電圧を保持したまま動作を停止する期間１４０を設ける構成とすることができる。または図３Ｃに図示するように、例えば期間１２０を期間１２０＿１および期間１２０＿２のように複数回行い、期間１４０と繰り返し行う動作とすることで、トランジスタ３１のゲートに保持された電位、例えばトランジスタ３１のしきい値電圧に相当する電位のリフレッシュ動作を図ることができる。
　図４Ａ、図４Ｂは、期間１１０、すなわちデータ書き込み動作を説明するためのフローおよび回路図である。
　データ書き込み動作では、まず図４Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬおよび信号ＲＥをＬレベルとする（動作１１１）。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬによって充電される。グローバルビット線ＧＢＬは、メモリセル４２に書き込むデータに応じた電圧としておく。
　次いで図４Ａに図示するように、信号ＷＬ、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＲＥをＬレベルとする（動作１１２）。ローカルビット線ＬＢＬは、キャパシタ４４に電気的に接続された状態となる。キャパシタ４４は、ローカルビット線ＬＢＬによって充電される。ローカルビット線ＬＢＬは、メモリセル４２に書き込むデータに応じた電圧としておく。そしてメモリセル４２にデータが書き込まれる（動作１１３）。動作１１３の模式的な動作について、図４Ｂに図示する。図４Ｂ中、破線矢印はメモリセル４２に書き込むデータに応じた電圧ＶＤＡＴＡを表している。また図４Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　次いで図４Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬ、信号ＲＥをＬレベルとする（動作１１４）。メモリセル４２のキャパシタ４４では、電圧ＶＤＡＴＡが保持される。次いで、図４Ａに図示するように、信号ＷＥ、信号ＭＵＸ、信号ＷＬ、および信号ＲＥをＬレベルとし（動作１１５）、データ書き込み動作が完了する。なお補正動作に移行する場合、動作１１５を省略することも可能である。
　図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、および図７は、期間１２０、すなわち補正動作を説明するためのフローおよび回路図である。
　補正動作では、まず図５Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬおよび信号ＲＥをＬレベルとする（動作１２１）。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬによって充電される。グローバルビット線ＧＢＬは、ローカルビット線ＬＢＬのプリチャージ電圧Ｖｐｒｅ１としておく。そしてグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬがプリチャージされる（動作１２２：ＧＢＬ，ＬＢＬプリチャージ動作）。動作１２２の模式的な動作について、図５Ｂに図示する。図５Ｂ中、破線矢印はグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬに書き込むプリチャージ電圧Ｖｐｒｅ１を表している。また図５Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　次いで図５Ａに図示するように、信号ＷＥおよび信号ＲＥをＨレベル、信号ＷＬおよび信号ＭＵＸをＬレベルとする（動作１２３）。ローカルビット線ＬＢＬは、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して配線ＳＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して、プリチャージ電圧Ｖｐｒｅ１に応じた電荷が放電される。そしてローカルビット線ＬＢＬの電位が、トランジスタ３１のしきい値電圧（Ｖｔｈ）となった時点で放電が止まり、しきい値電圧Ｖｔｈがトランジスタ３１のゲートに保持される（動作１２４：しきい値補正）。配線ＳＬの電位は、ローカルビット線ＬＢＬが放電することができる電位とすることが好ましい。動作１２４の模式的な動作について、図６Ａに図示する。図６Ａ中、破線矢印はローカルビット線ＬＢＬから配線ＳＬに向けて放電によって流れる電流を表している。また図６Ａ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　次いで図５Ａに図示するように、信号ＷＥ、信号ＲＥ、信号ＷＬおよび信号ＭＵＸをＬレベルとする（動作１２５）。ローカルビット線ＬＢＬは、配線ＳＬの電位をＶＳＬ、トランジスタ３１のしきい値電圧をＶｔｈとするとゲートソース間電圧ＶｇｓがＶｔｈとなった状態（Ｖｇｓ＝Ｖｔｈ）、すなわち（Ｖｔｈ＋ＶＳＬ）を保持した状態となる。動作１２５の模式的な動作について、図６Ｂに図示する。図６Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　なお図５Ａに図示する動作のフローは、別の構成とすることもできる。例えば、図７のような動作とすることができる。図７に示すフローが図５Ａと異なる点として、配線ＳＬの電位を動作ごとに切り替える点である。具体的には、動作１２１に対応する動作１２１Ａ、および動作１２５に対応する動作１２５Ａでは、配線ＳＬを電位ＶＳＬ０としておく。そして動作１２３に対応する動作１２３Ａでは、配線ＳＬを電位ＶＳＬ０よりも大きい電位ＶＳＬとする。当該構成とすることで、ローカルビット線ＬＢＬの電位が小さい場合であっても、配線ＳＬに電流を流すことができる。
　図８Ａ、図８Ｂは、期間１３０、すなわちデータ読出し動作を説明するためのフローおよび回路図である。
　データ読出し動作では、まず図８Ａに図示するように、信号ＷＬをＨレベル、信号ＷＥ、信号ＭＵＸおよび信号ＲＥをＬレベルとする（動作１３１）。当該動作によって、ローカルビット線ＬＢＬは、ローカルビット線ＬＢＬの電圧ＶＳＬ＋Ｖｔｈと、キャパシタ４４の電圧ＶＤＡＴＡと、がチャージシェアリング（動作１３２）、すなわち足しあわされた電荷に応じた電位（ＶＤＡＴＡ＋Ｖｔｈ＋ＶＳＬ）となる。
　次いで図８Ａに図示するように、信号ＷＬ、信号ＲＥおよび信号ＭＵＸをＨレベル、信号ＷＥをＬレベルとする（動作１３３）。トランジスタ３１は、ゲートの電位（ＶＤＡＴＡ＋Ｖｔｈ＋ＶＳＬ）に応じて電流（Ｉｄａｔａ）が流れる状態となる。グローバルビット線ＧＢＬは、プリチャージ電圧Ｖｐｒｅ１を与え、電気的に浮遊状態（フローティング）としておく。グローバルビット線ＧＢＬの電位は、トランジスタ３１を流れる電流Ｉｄａｔａに応じてＶｐｒｅ１から変動する（動作１３４）。この変動した電圧を読出し電圧Ｖｒｅａｄとして駆動回路で読み出す（動作１３５）。動作１３４の模式的な動作について、図８Ｂに図示する。図８Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　図９Ａ、図９Ｂは、期間１４０、すなわち休止動作を説明するためのフローおよび回路図である。
　休止動作では、まず図９Ａに図示するように、信号ＷＬ、信号ＷＥ、信号ＭＵＸおよび信号ＲＥをＬレベルとする（動作１４１）。当該動作によって、ローカルビット線ＬＢＬの電圧（ＶＳＬ＋Ｖｔｈ）と、キャパシタ４４の電圧ＶＤＡＴＡと、が保持される（動作１４２）。動作１４２の模式的な動作について、図９Ｂに図示する。図９Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
　図１０Ａでは、図１で図示した、素子層２０＿１乃至２０＿Ｍをシリコン基板５０上に配置した半導体装置１０の斜視図を図示する。図１０Ａでは、垂直方向（ｚ軸方向）に加え、奥行き方向（ｘ軸方向）、水平方向（ｙ軸方向）を表している。
　図１０Ａでは、トランジスタ層４１＿１、４１＿２が有するメモリセル４２を点線で図示している。
　図１０Ａに図示するように本発明の一態様の半導体装置１０は、ＯＳトランジスタを有するトランジスタ層３０、４０を積層して設ける。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一態様の半導体装置１０は、メモリセル４２を有するトランジスタ層４０を平面方向でなく、垂直方向に積層して配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
　また図１０Ｂでは、図１０Ａに図示する素子層２０＿１乃至２０＿Ｍが有する各構成を省略して図示し、シリコン基板５０に設けられる各回路を示す図である。図１０Ｂでは、シリコン基板５０においてＳｉトランジスタで構成される、コントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４を図示している。コントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４については、実施の形態４で詳述する。
　また図１１では、図１０Ａに図示する半導体装置１０のトランジスタ層３０、４１＿１、４１＿２を抜き出して図示した図に相当する。図１１では、トランジスタ層４１＿１、４１＿２におけるメモリセルが有するトランジスタ４３およびキャパシタ４４、ローカルビット線ＬＢＬ、並びにワード線ＷＬを図示している。図１１においてローカルビット線ＬＢＬは、視認性を高めるため、破線で図示している。また図１１では、ｚ軸方向において、各トランジスタ層を貫通して設けられるグローバルビット線ＧＢＬを図示している。上述したようにグローバルビット線ＧＢＬは、視認性を高めるため、他の線と比べて太線で図示している。
　図１１に図示するように半導体装置１０において、メモリセルが有するトランジスタ４３に接続されるローカルビット線ＬＢＬ、トランジスタ層３０の補正回路およびシリコン基板５０に接続されるグローバルビット線ＧＢＬは、ｚ軸方向つまりシリコン基板５０に垂直方向に設けられる。当該構成とすることで各メモリセルに接続されるローカルビット線ＬＢＬを短くすることができる。そのため、ローカルビット線ＬＢＬの寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。また本発明の一態様は、メモリセルに保持されたデータを電流として読み出すことができるため、多値化してもデータの読み出しを容易に行うことができる。
　図１２Ａ、図１２Ｂでは、図２Ｂで図示するトランジスタ３１および補正回路３５の変形例を説明するための回路図を示す。図２Ｂにおいて、各トランジスタは、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタの構造はこれに限らない。例えば、図１２Ａに図示するように、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ層３０Ａとしてもよい。図１２Ａの構成とすることで、各トランジスタのしきい値電圧などの電気特性を外部より制御しやすくすることができる。
　あるいは図１２Ｂに図示するように、ゲート電極に接続されたバックゲート電極を有するトランジスタ層３０Ｂとしてもよい。図１２Ｂの構成とすることで、各トランジスタを流れる電流量を増やすことができる。
　図１の半導体装置１０は１種類のメモリセルを有するものとして説明したが、２種類以上のメモリセルを有していてもよい。図１３Ａは、半導体装置１０の変形例に相当する半導体装置１０Ａのブロック図を示す。
　半導体装置１０Ａは、トランジスタ層２０とトランジスタ層３０との間に異なる回路構成のメモリセルを有するトランジスタ層９０が設けられる点が半導体装置１０と異なる。
　図１３Ｂは、トランジスタ層９０が有するメモリセルの構成例を示す回路図である。メモリセル９１は、トランジスタ９２と、トランジスタ９３と、キャパシタ９４と、を有する。
　トランジスタ９２のソースまたはドレインの一方は、トランジスタ９３のゲートと接続されている。トランジスタ９３のゲートは、キャパシタ９４の一方の電極と接続されている。トランジスタ９２のソースまたはドレインの他方、およびトランジスタ９２のソースまたはドレインの一方は、配線ＢＬ２と接続されている。トランジスタ９３のソースまたはドレインの他方は、配線ＳＬ２と接続されている。キャパシタ９４の他方の電極は、配線ＣＡＬと電気的に接続されている。ここで、トランジスタ９２のソースまたはドレインの一方と、トランジスタ９３のゲートと、キャパシタ９４の一方の電極と、が接続されるノードをノードＮとする。
　配線ＣＡＬは、キャパシタ９４の他方の電極に所定の電位を印加するための配線としての機能を有する。メモリセル９１からデータを読み出す際の配線ＣＡＬの電位を、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中の配線ＣＡＬの電位と異ならせる。これにより、メモリセル９１からデータを読み出す際のトランジスタ９３の見かけのしきい値電圧を、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中のトランジスタ９３の見かけのしきい値電圧と異ならせることができる。
　メモリセル９１が図１３Ｂに示す構成である場合、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中は、メモリセル９１に書き込まれたデータによらず、配線ＳＬ２と配線ＢＬ２との間に電流が流れない。一方、メモリセル９１からデータを読み出す際は、配線ＳＬ２と配線ＢＬ２との間に、メモリセル９１に保持されたデータに対応する電流が流れる。
　トランジスタ９２、９３は、ＯＳトランジスタとすることが好ましい。前述のように、ＯＳトランジスタはオフ電流が極めて低い。よって、メモリセル９１に書き込まれたデータに対応する電荷を、ノードＮに長時間保持させることができる。つまり、メモリセル９１において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。
　図１３Ｂに示す構成のメモリセル９１は、ＯＳトランジスタをメモリに用いたＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶことができる。ＮＯＳＲＡＭは、非破壊読み出しを行うことができるという特徴を有する。一方、上述したＤＯＳＲＡＭは、保持されたデータを読み出す際は破壊読み出しとなる。
　半導体装置１０Ａは、メモリセル９１を有することで読み出し頻度が高いデータをＤＯＳＲＡＭからＮＯＳＲＡＭに書き移すことができる。前述のように、ＮＯＳＲＡＭは非破壊読み出しを行うことができるので、データリフレッシュの頻度を下げることができる。よって、本発明の一態様の半導体装置の消費電力を低減させることができる。なお、図１３Ｂに示すトランジスタ９２、及びトランジスタ９３においては、１つのゲートを有するトランジスタを例示しているがこれに限定されない。例えば、トランジスタ９２、及びトランジスタ９３のいずれか一方または双方は、２つのゲートを有するトランジスタ（フロントゲートと、当該フロントゲートに対向するバックゲートと、を有するトランジスタ）としてもよい。
　図１４Ａ、図１４Ｂでは、図１で図示する半導体装置１０の変形例を説明するための模式図を示す。
　図１４Ａは、図１で図示する半導体装置１０における素子層２０＿１乃至２０＿Ｍにおいて、トランジスタ層４０をトランジスタ層３０の下層に配置した半導体装置１０Ｂである。図１４Ａに図示する半導体装置１０Ｂは、トランジスタ層３０の下層において、トランジスタ層４９＿１乃至４９＿ｋを有するトランジスタ層４９を有する。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
　図１４Ｂは、図１で図示する半導体装置１０における素子層２０＿１乃至２０＿Ｍにおいて、トランジスタ層４０に加えて図１４Ａで説明したトランジスタ層４９を追加した半導体装置１０Ｃである。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
　図１５Ａ、図１５Ｂには図２Ｂ等で説明したメモリセル４２に対応する回路図、および当該回路図に対応する回路ブロックを説明する図を示す。図１５Ａ、図１５Ｂに図示するように、メモリセル４２は図面等においてブロックとして表す場合がある。
　また、図１５Ｃ、図１５Ｄには図２Ｂ等で説明したトランジスタ３１および補正回路３５を有するトランジスタ層３０に対応する回路図、および当該回路図に対応する回路ブロックを説明する図を示す。図１５Ｃ、図１５Ｄに図示するように、トランジスタ３１および補正回路３５を有するトランジスタ層３０は、図面等において回路３６のブロックとして表す場合がある。
　また図１６Ａには、シリコン基板５０にＳｉトランジスタで構成されるメモリセルへのデータの書き込みおよび読み出しを制御するための制御回路５１の回路構成例を示す。制御回路５１は、スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、センスアンプ５５、制御回路５１に接続されるグローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢ、ビット線ＢＬ、ＢＬＢを図示している。
　スイッチ回路５２は、図１６Ａに図示するように、例えばｎチャネル型のトランジスタ５２＿１、５２＿２を有する。トランジスタ５２＿１、５２＿２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対と、ビット線ＢＬ、ＢＬＢの配線対と、の導通状態を切り替える。
　プリチャージ回路５３は、図１６Ａに図示するように、ｎチャネル型のトランジスタ５３＿１乃至５３＿３で構成される。プリチャージ回路５３は、信号ＥＱに応じて、ビット線ＢＬおよびビット線ＢＬＢの間の電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　プリチャージ回路５４は、図１６Ａに図示するように、ｐチャネル型のトランジスタ５４＿１乃至５４＿３で構成される。プリチャージ回路５４は、信号ＥＱＢに応じて、ビット線ＢＬおよびビット線ＢＬＢの間の電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　センスアンプ５５は、図１６Ａに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ５５＿１、５５＿２およびｎチャネル型のトランジスタ５５＿３、５５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ５５＿１乃至５５＿４は、インバータループを構成するトランジスタである。
　また、図１６Ｂには図１６Ａ等で説明した制御回路５１に対応する回路ブロックを説明する図を示す。図１６Ｂに図示するように、制御回路５１は図面等においてブロックとして表す場合がある。
　図１７は、図１の半導体装置１０の動作例を説明するための回路図である。図１７では、図１５Ａ乃至図１５Ｄ、および図１６Ａ、図１６Ｂで説明した回路ブロックを用いて図示している。
　図１７に図示するようにトランジスタ層４１＿ｋを含むトランジスタ層４０は、複数のメモリセル４２を有する。メモリセルは、対になるローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅに接続される。ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅはプリチャージされるローカルビット線であり、当該ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセルでは、データを保持し続ける。
　ローカルビット線ＬＢＬは、回路３６を介してグローバルビット線ＧＢＬに電気的に接続される。ローカルビット線ＬＢＬ＿ｐｒｅは、回路３６＿ｐｒｅを介してグローバルビット線ＧＢＬＢに電気的に接続される。
　トランジスタ９７は、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９７は、信号ＳＷ０でオンまたはオフが切り替えられる。
　トランジスタ９８は、グローバルビット線ＧＢＬと、制御回路５１側にあるグローバルビット線ＳＡ＿ＧＢＬとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９８は、信号ＳＷ１でオンまたはオフが切り替えられる。
　トランジスタ９９は、グローバルビット線ＧＢＬＢと、制御回路５１側にあるグローバルビット線ＳＡ＿ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９９は、信号ＳＷ２でオンまたはオフが切り替えられる。
　また図１８では、図１７に示す回路図の動作を説明するためのタイミングチャートを示す。なお図１８のタイミングチャートにおいては、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢの配線対について、データがＨレベルの場合（ｄａｔａ＝Ｈ）、データがＬレベルの場合（ｄａｔａ＝Ｌ）に分けて図示している。
　図１８に示すタイミングチャートにおいて、時刻Ｔ１１乃至時刻Ｔ１３はデータ書き込みの期間に相当する。つまり、図４Ａで説明した動作を行う期間に相当する。時刻Ｔ１３乃至時刻Ｔ１６は補正期間に相当する。つまり、図５Ａで説明した動作を行う期間に相当する。時刻Ｔ１６乃至時刻Ｔ１８はデータ読出しの期間に相当する。つまり、図８Ａで説明した動作を行う期間に相当する。なお信号ＣＳＥＬは、時刻Ｔ１１乃至Ｔ２０において、Ｈレベルとする。
　時刻Ｔ１１では、信号ＭＵＸ、信号ＷＥをＨレベルとする。信号ＳＷ１、ＳＷ２はＨレベル、信号ＳＷ０はＬレベルとする。その後配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、グローバルビット線ＳＡ＿ＧＢＬまたはグローバルビット線ＳＡ＿ＧＢＬＢの配線対の一方、グローバルビット線ＧＢＬまたはグローバルビット線ＧＢＬＢの配線対の一方が充電される。ローカルビット線ＬＢＬの電位が上昇する。ワード線ＷＬの電位をＨレベルとして、ローカルビット線ＬＢＬに与えられた電位（図１８の場合Ｈレベル）をメモリセル４２に書き込む。
　時刻Ｔ１２では、ワード線ＷＬの電位をＬレベルとする。メモリセル４２にデータが保持される。
　時刻Ｔ１３では、配線ＳＡＰ、ＳＡＮをともにＶＤＤとし、信号ＥＱ、ＥＱＢを反転させて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対を共にＨレベルとする。ローカルビット線ＬＢＬ＿ｐｒｅがＨレベルの電位にプリチャージされる。その後信号ＭＵＸをＬレベルとする。信号ＷＥも併せてローレベルとしてもよい。
　時刻Ｔ１４では、信号ＲＥ、信号ＷＥをＨレベルとする。ローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位は、トランジスタ３１を介した放電により下降する。この放電は、トランジスタ３１のゲートとソースの間の電圧が、トランジスタ３１のしきい値電圧となったところで止まる。
　時刻Ｔ１５では、信号ＷＥおよび信号ＲＥを共にＬレベルとする。ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅには、トランジスタ３１のしきい値電圧に応じた電位が保持される。信号ＥＱ、ＥＱＢは、再度反転させ、プリチャージを停止しておく。つまり、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対は、電気的に浮遊状態、フローティング状態となる。
　時刻Ｔ１６では、ワード線ＷＬをＨレベルとし、チャージシェアリングを行う。ローカルビット線ＬＢＬの電位がメモリセル４２に書き込んだデータに応じて変化する。Ｈレベルのデータをメモリセル４２に書き込んだ場合、ローカルビット線ＬＢＬの電位が上昇し、Ｌレベルのデータをメモリセル４２に書き込んだ場合、ローカルビット線ＬＢＬの電位が下降する。一方、ローカルビット線ＬＢＬ＿ｐｒｅでは、ワード線ＷＬの動作によるチャージシェアリングを行わないため、電位が変化しない。
　時刻Ｔ１７では、信号ＲＥ、信号ＭＵＸをＨレベルとすることで、ローカルビット線ＬＢＬとローカルビット線ＬＢＬ＿ｐｒｅの電位に応じて、回路３６が有するトランジスタ３１と、回路３６＿ｐｒｅが有するトランジスタ３１とに電流が流れる。ローカルビット線ＬＢＬとローカルビット線ＬＢＬ＿ｐｒｅの電位が異なるため、回路３６が有するトランジスタ３１と、回路３６＿ｐｒｅが有するトランジスタ３１と、で流れる電流に差が生じる。この電流の差は、チャージシェアリングによって変化するローカルビット線ＬＢＬの電位、すなわちメモリセル４２から読み出されるデータに応じたものとなる。そのため、メモリセル４２のデータは、図１８に図示するように、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢの配線対の電位の変化量に変換することができる。
　時刻Ｔ１８では、信号ＲＥをＬレベルとする。そして配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、センスアンプ５５を動作させる。センスアンプ５５が動作することで、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位が確定する。
　時刻Ｔ１９では、信号ＳＷ０をＬレベル、信号ＳＷ１をＨレベルとし、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位を、読み出したデータに応じて切り替える。具体的には、データがＨレベルの場合、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位がともにＨレベルに切り替えられる。またデータがＬレベルの場合、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位がともにＬレベルに切り替えられる。この状態でワード線ＷＬをＨレベルとすることで読み出されたデータの論理に応じた電圧を再びメモリセル４２に書き戻すことができる。
　時刻Ｔ２０では、信号ＭＵＸ、信号ＷＬ、信号ＷＥをＬレベルとする。メモリセル４２では、読み出したデータの論理に応じたデータをリフレッシュすることができる。
　なお本発明の一態様の半導体装置１０では、メモリセル４２を有するトランジスタ層４１＿１乃至４１＿ｋを積層する構成となる。当該構成は、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくすることができる。その一方でメモリセル４２では、トランジスタ４３のゲートと、ソースまたはドレインと、の間の寄生容量に起因して、電位の変動が生じる虞がある。
　図１９Ａには、メモリセル４２が有するトランジスタ４３およびキャパシタ４４、およびローカルビット線ＬＢＬを抜き出した回路図を図示している。図１９Ａにおいて、トランジスタ４３のゲートと、ソースまたはドレインと、の間の寄生容量を容量Ｃｔｄ、Ｃｔｓとして図示している。
　ワード線ＷＬの電位の変動に応じて、電気的に浮遊状態であるローカルビット線ＬＢＬの電位は、容量Ｃｔｄ、Ｃｔｓの容量結合に応じて変動する。このような容量結合に応じた電位の変動は、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくした場合に特に大きくなる。
　図１９Ｂには、この容量結合に応じた電位の変動を説明するための波形の模式図を図示する。図１９Ｂでは、図１８で示したタイミングチャートの期間Ｔ１６乃至Ｔ１７におけるワード線ＷＬの電位の変化に応じた、ローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位の変動を図示している。ローカルビット線ＬＢＬの電位の変動は、メモリセル４２に書き込まれるデータがＨレベル（ｄａｔａ＝Ｈ）と、Ｌレベル（ｄａｔａ＝Ｌ）と、の場合に分けて図示している。
　上述したように本発明の一態様によれば、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくすることができるため、ローカルビット線ＬＢＬの寄生容量、およびキャパシタ４４の容量が小さくできる。そのため、ワード線ＷＬの電位の変動に比べて、ローカルビット線ＬＢＬの電位の変動が急峻となる。具体的には、時刻Ｔ１６におけるチャージシェアリングにおいてローカルビット線ＬＢＬの電位の変動は、ワード線ＷＬの電位の変動に比べて急峻となる（時刻Ｔ１６＿２）。チャージシェアリング中は、ローカルビット線ＬＢＬおよびキャパシタ４４ともに電気的に浮遊状態であるため、ワード線ＷＬの電位の上昇に伴って、ローカルビット線ＬＢＬの電位が、データがＨレベルおよびＬレベルで上昇する。一方、ワード線ＷＬの電位の変化のない、ローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は生じない。
　ワード線ＷＬの電位の上昇に伴う、ローカルビット線ＬＢＬの電位の上昇は、時刻Ｔ１７において、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬ＿ｐｒｅと、の電位の大小関係が反転、例えば、ローカルビット線ＬＢＬのＬレベルの電位を読み出す場合に、ローカルビット線ＬＢＬ＿ｐｒｅの電位を越えて上昇してしまうといった不具合を引き起こす。
　そのため、ワード線ＷＬは、時刻Ｔ１７において、ＨレベルからＬレベルに切り替える構成とすることが好ましい。換言すれば、トランジスタ４３は、トランジスタ３１に電流を流してデータ読出しを行うためのトランジスタ３４を導通状態とする期間において、非導通状態とすることが好ましい。図１９Ｃには、時刻Ｔ１７においてワード線ＷＬの電位をＨレベルからＬレベルに切り替えた際のローカルビット線ＬＢＬの電位の変動を説明するための波形の模式図を図示する。
　図１９Ｃでは、時刻Ｔ１６乃至Ｔ１６＿２を経たワード線ＷＬの電位の変化、およびローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は、図１９Ｂと同様である。時刻Ｔ１７において、ワード線ＷＬの電位をＨレベルからＬレベルに切り替える。時刻Ｔ１７においては、ローカルビット線ＬＢＬおよびキャパシタ４４ともに電気的に浮遊状態であるため、ワード線ＷＬの電位の下降に伴って、ローカルビット線ＬＢＬの電位が、データがＨレベルおよびＬレベルでともに下降する。一方、ワード線ＷＬの電位の変化のない、ローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は生じない。このようにワード線ＷＬの電位を時刻Ｔ１７において反転させることで、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬ＿ｐｒｅと、の電位の大小関係の反転を防ぐことができる。
　図１９Ｃのワード線ＷＬの動作を図１８に適用することで、図２０のタイミングチャートの動作とすることができる。
　本発明の一態様におけるメモリセルおよび補正回路を有するトランジスタ層では、データを読出し用のトランジスタのしきい値電圧が補正された信号として読み出すことができる構成とする。当該構成とすることで、メモリセルから駆動回路に読み出されるデータの信頼性を向上させることができる。また本発明の一態様における半導体装置では、対となるグローバルビット線の間にスイッチを複数配置することで、メモリセルから読み出されるデータの論理でメモリセルにデータを書き戻すことができる。
（実施の形態２）
　以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
　図２１は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０＿１乃至メモリユニット４７０＿ｍ：ｍは２以上の自然数）が積層して設けられた半導体装置の例を示す図である。図２１では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、それぞれに対応するトランジスタ層４１３（トランジスタ層４１３＿１乃至トランジスタ層４１３＿ｍ）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿ｎ：ｎは２以上の自然数）が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
　素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
　トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有する。
　なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
　また、図２１は、メモリユニットに含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
　図２１に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
　また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
　メモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有し、トランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめてトランジスタ２００と称する場合がある。
　ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
　そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
　従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
　そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
　なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
　また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
　トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、および絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
　また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
　また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図２１では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
　上記構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料を用いることが好ましい。
　以上のような構造とすることで、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
　また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
　上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
　さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
　一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
　従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
　つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
　上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
　なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
　また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
　また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
　また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
　また、メモリデバイス層４１５では、容量素子２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
　図２２Ａを用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
　図２２Ａに示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
　また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
　また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
　また、導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
　導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
　酸化物２３０は、チャネル形成領域を有する半導体として機能する。
　絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
　ここで、図２２Ａに示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
　つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０の位置合わせが不要となる。
　ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
　また、図２２Ａに示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
　また、トランジスタ２００は、図２２Ａに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
　従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　具体的には、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
　図２２Ａに示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
　つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
　また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ−Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ酸化物を用いてもよい。
　また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
　なお、実施の形態１に示す、メモリセル４２が有するＯＳトランジスタの構成と、トランジスタ層３０が有するＯＳトランジスタの構成と、を異ならせてもよい。例えば、メモリセル４２に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用い、トランジスタ層３０に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
　また、酸化物２３０ｂ、酸化物２３０ｃにおいて、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
　また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
　導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図２２Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
　図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
　ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
　絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
　これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
　また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａおよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
　ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
　酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
　なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
　酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
　図２２Ａに示すように、絶縁体２７２は、導電体２４２ｂの上面の一部、および導電体２４２ｂの側面と接する。また、図示しないが、絶縁体２７２は、導電体２４２ａの上面の一部、および導電体２４２ａの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このようにすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２吸収されることを抑制することができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０は、図２２Ａでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）である場合を考える。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜トランジスタ３００＞
　図２２Ｂを用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図２２Ｂに示すトランジスタ３００はチャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２２Ｂに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜メモリデバイス４２０＞
　次に、図２１に示すメモリデバイス４２０について説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
　メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量素子２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａと重畳するように導電体２９０が設けられ、容量素子２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量素子２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
　導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面および導電体２４２ａの側面にも配置される。このとき容量素子２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
　容量素子２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量素子２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、容量素子２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量素子２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量素子２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　容量素子２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量素子２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量素子２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
　導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
　次に、図２３Ｂを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ａを有する。容量素子２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
　メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量素子２９２Ａと電気的に接続する。
　容量素子２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
　導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
　また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
　導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面および導電体２９４の側面にも配置される。このとき容量素子２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　容量素子２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
　次に、図２３Ｃを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ｂを有する。容量素子２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
　容量素子２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
　絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量素子２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
　導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面および導電体２７６の側面にも配置される。このとき容量素子２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
　また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
　容量素子２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
　また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
　絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
　また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
　また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
　図２１において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
　図２４は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。
　このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
　図２５は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４）を有する例を示す。
　メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４は、それぞれ複数のメモリデバイス４２０を有する。
　メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
　メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
　また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、加熱により酸素を放出する機能を有する。または、絶縁体２８０は、過剰酸素領域を有する。
　なお、絶縁体２１１、絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体２１４、絶縁体２８２、および絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
　例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などが挙げられる。
　なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
　ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
　酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体２８０中の過剰酸素が酸化物半導体中の水素と反応しＯＨ結合となり、当該水素は絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、水素原子は絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
　上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
　一例として、酸化物半導体に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
　上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
　上記加熱処理のあと、絶縁体２８３、および絶縁体２８４を形成する。絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
　なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
　なお、上記の作製プロセスにおいて、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
　以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
　図２６Ａ乃至図２６Ｃは、導電体４２４の配置が図２５と異なる例を示す図である。図２６Ａは、メモリデバイス４２０を上面から見たときのレイアウト図を示し、図２６Ｂは、図２６ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、図２６Ｃは、図２６ＡにＢ１−Ｂ２の一点鎖線で示す部位の断面図である。なお、図２６Ａでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
　図２６Ａに示すように、導電体４２４が設けられる開口、すなわち導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図２６Ａでは、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側にはみ出すように設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側にはみ出すように設けられてもよいし、Ｂ１側およびＢ２側の両方ににはみ出すように設けられてもよい。
　図２６Ｂ、および図２６Ｃは、メモリデバイス層４１５＿ｐ−１の上にメモリデバイス層４１５＿ｐが積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５＿ｐ−１が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５＿ｐが有するメモリデバイス４２０と電気的に接続する。
　図２６Ｂでは、メモリデバイス層４１５＿ｐ−１において、導電体４２４は、メモリデバイス層４１５＿ｐ−１の導電体２４２、およびメモリデバイス層４１５＿ｐの導電体２０５と接続する例を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５＿ｐ−１の導電体２０５とも接続している。
　図２６Ｃでは、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる例を図２６Ｂでは点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
　導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
　また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１−Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図２６Ａに示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１−Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量素子２９２に必要な容量を低減できるため好ましい。
　メモリデバイス４２０では、２つのメモリセルに対して共通のビット線として機能する導電体４２４を設けている。容量に用いられる誘電体の誘電率や、ビット線間の寄生容量を適宜調整することで、各メモリセルのセルサイズを縮小できる。ここでは、チャネル長を３０ｎｍ（３０ｎｍノードともいう）としたときのメモリセルのセルサイズの見積もり、ビット密度の見積もり、およびビットコストの見積もりについて説明する。なお、以下で説明する図２７Ａ乃至図２７Ｄでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
　図２７Ａは、容量の誘電体として、１０ｎｍの厚さの酸化ハフニウムとその上に１ｎｍの酸化シリコンを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３２をセルＡと呼ぶ。
　セルＡにおけるセルサイズは、４５．２５Ｆ２である。
　図２７Ｂは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３３をセルＢと呼ぶ。
　セルＢは、セルＡと比較して容量に用いる誘電体の誘電率が高いため、容量の面積を縮小できる。よって、セルＢでは、セルＡと比較して、セルサイズを縮小できる。セルＢにおけるセルサイズは、２５．５３Ｆ２である。
　セルＡ、およびセルＢは、図２１、図２３Ａ乃至図２３Ｃ、および図２４に示すメモリデバイス４２０、メモリデバイス４２０Ａ、またはメモリデバイス４２０Ｂが有するメモリセルに対応する。
　図２７Ｃは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを積層し、メモリデバイス４２０が有する導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂを各メモリセルが共有し、導電体２４２と重畳する一部、および導電体２４２の外側の一部と重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３４をセルＣと呼ぶ。
　セルＣにおける導電体４２４の間隔は、導電体２４２の上方と比較して、酸化物２３０ａより下層において広くなる。そのため、導電体４２４の寄生容量を低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＣでは、セルＡおよびセルＢと比較して、セルサイズを縮小できる。セルＣにおけるセルサイズは、１７．２０Ｆ２である。
　図２７Ｄは、セルＣにおいて導電体２０５および絶縁体２１６を設けない例を示す。このようなメモリセル４３５をセルＤと呼ぶ。
　セルＤにおいて導電体２０５および絶縁体２１６を設けないことで、メモリデバイス４２０を薄くすることができる。そのため、メモリデバイス４２０を有するメモリデバイス層４１５を薄くすることができ、メモリデバイス層４１５を複数積層したメモリユニット４７０の高さを低くすることができる。導電体４２４および導電体２０５をビット線とみなしたとき、メモリユニット４７０内でビット線を短くすることができる。ビット線を短くできるため、ビット線の寄生負荷が低減され、導電体４２４の寄生容量をさらに低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＤでは、セルＡ、セルＢ、およびセルＣと比較して、セルサイズを縮小できる。セルＤにおけるセルサイズは、１５．１２Ｆ２である。
　セルＣ、およびセルＤは、図２６Ａ乃至図２６Ｃに示すメモリデバイス４２０が有するメモリセルに対応する。
　ここでセルＡ乃至セルＤ、およびセルＤにおいて多値化を行ったセルＥについてビット密度、およびビットコストＣｂの見積もりを行った。また、得られた見積もりについて現在市販されているＤＲＡＭにおけるビット密度、およびビットコストの予想値と比較した。
　本発明の一態様の半導体装置におけるビットコストＣｂは、数式１を用いて見積もった。
Figure JPOXMLDOC01-appb-M000001
　ここで、ｎはメモリデバイス層の積層数、Ｐｃは共通部分として主に素子層４１１のパターニング回数、Ｐｓはメモリデバイス層４１５およびトランジスタ層４１３の１層あたりのパターニング回数、ＤｄはＤＲＡＭのビット密度、Ｄ３ｄはメモリデバイス層４１５の１層のビット密度、ＰｄはＤＲＡＭのパターニング回数を示す。ただし、Ｐｄにおいて、スケーリングに伴う増加分を含む。
　表１に、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１８ｎｍ、および１Ｘｎｍの２種類である。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＥにおけるメモリデバイス層の積層数を５層、１０層、および２０層としてビット密度の見積もりを行った。
Figure JPOXMLDOC01-appb-T000002
　表２に、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。なお、ビットコストの比較には、プロセスノードが１ＸｎｍのＤＲＡＭを用いた。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＤにおけるメモリデバイス層の積層数を５層、１０層、および２０層として見積もりを行った。
Figure JPOXMLDOC01-appb-T000003
　また表３には、表１とは異なるビット密度の見積もりとして、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１Ｘｎｍである。本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＣにおいてメモリデバイス層４１５およびトランジスタ層４１３の積層数を５層、１０層、および１０層で且つ４ｂｉｔ／ｃｅｌｌの多値化を行ったとして見積もりを行った。また表３では、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。ビット密度と同様に、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＣにおいてメモリデバイス層４１５およびトランジスタ層４１３の積層数を５層、１０層、および１０層で且つ４ｂｉｔ／ｃｅｌｌの多値化を行ったとして見積もりを行った。
Figure JPOXMLDOC01-appb-T000004
　ＤＲＡＭは微細化が限界だが、本発明の一態様の半導体装置は、ＤＲＡＭでは原理的に不可能な多値化を行うことで、微細化の限界に到達することなく、ＤＲＡＭを超えた高ビット密度と、低コスト、極省電力化が可能である。また、データリフレッシュ頻度がＤＲＡＭのおよそ６万分の１（ＤＲＡＭ：６４ｍｓに１回、本発明の一態様の半導体装置：１ｈに１回）のため、メモリ容量が大きく増加しても、省電力化が可能なメモリとすることができる。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図２８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、およびｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図２８Ａに示す太枠内の構造は、Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８Ｂ、図２８Ｃに示す。また、図２８Ｂが石英ガラス、図２８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２８Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
　図２８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。なお、明確な結晶粒界（グレインバウンダリ−）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、およびＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、実施の形態１に記載の半導体装置１０におけるシリコン基板５０に設けられたコントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４について説明する。
　図２９は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置１０Ｅは、周辺回路８０、およびメモリセルアレイ７０を有する。周辺回路８０は、コントロールロジック回路６１、行駆動回路６２、列駆動回路６３、出力回路６４を有する。
　メモリセルアレイ７０は、複数のメモリセル４２を有する。行駆動回路６２は、ロウデコーダ７１およびワード線ドライバ回路７２を有する。列駆動回路６３は、カラムデコーダ８１、プリチャージ回路８２、増幅回路８３、および書き込み回路８４を有する。プリチャージ回路８２は、グローバルビット線ＧＢＬあるいはローカルビット線ＬＢＬなどをプリチャージする機能を有する。増幅回路８３は、グローバルビット線ＧＢＬあるいはローカルビット線ＬＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路６４を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１０Ｅの外部に出力される。
　半導体装置１０Ｅには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路８０用の高電源電圧（ＶＤＤ）、メモリセルアレイ７０用の高電源電圧（ＶＩＬ）が供給される。
　また半導体装置１０Ｅには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ７１およびカラムデコーダ８１に入力され、ＷＤＡＴＡは書き込み回路８４に入力される。
　コントロールロジック回路６１は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ７１、カラムデコーダ８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路６１が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
　なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図３０に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３０では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、半導体装置１０等が組み込まれた電子部品の例を、図３１Ａおよび図３１Ｂを用いて説明を行う。
　図３１Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３１Ａに示す電子部品７００は、モールド７１１内にシリコン基板５０上に素子層２０が積層された半導体装置１０を有している。図３１Ａは、電子部品７００の内部を示すために、一部を図に反映していない。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　図３１Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置１０が設けられている。
　電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３１Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
　次に、上記電子部品を備えた電子機器の例について図３２を用いて説明を行う。
　ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
　マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
　カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
　飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
　例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
　掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
　例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
　自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
　電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
　例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
　スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
　ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
　以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
：ＢＬ２：配線、ＳＬ２：配線、ＳＷ０：信号、ＳＷ１：信号、ＳＷ２：信号、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ１５：時刻、Ｔ１６：時刻、Ｔ１７：時刻、Ｔ１８：時刻、Ｔ１９：時刻、１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｅ：半導体装置、２０：素子層、２０＿Ｍ：素子層、２０＿１：素子層、３０：トランジスタ層、３０Ａ：トランジスタ層、３０Ｂ：トランジスタ層、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：補正回路、３６：回路、３６＿ｐｒｅ：回路、４０：トランジスタ層、４１＿ｋ：トランジスタ層、４１＿１：トランジスタ層、４１＿２：トランジスタ層、４２：メモリセル、４３：トランジスタ、４４：キャパシタ、４９：トランジスタ層、４９＿ｋ：トランジスタ層、４９＿１：トランジスタ層、５０：シリコン基板、５１：制御回路、５２：スイッチ回路、５２＿１：トランジスタ、５２＿２：トランジスタ、５３：プリチャージ回路、５３＿１：トランジスタ、５３＿３：トランジスタ、５４：プリチャージ回路、５４＿１：トランジスタ、５４＿３：トランジスタ、５５：センスアンプ、５５＿１：トランジスタ、５５＿２：トランジスタ、５５＿３：トランジスタ、５５＿４：トランジスタ、６１：コントロールロジック回路、６２：行駆動回路、６３：列駆動回路、６４：出力回路、７０：メモリセルアレイ、７１：ロウデコーダ、７２：ワード線ドライバ回路、８０：周辺回路、８１：カラムデコーダ、８２：プリチャージ回路、８３：増幅回路、８４：回路、９０：トランジスタ層、９１：メモリセル、９２：トランジスタ、９３：トランジスタ、９４：キャパシタ、９７：トランジスタ、９８：トランジスタ、９９：トランジスタ、１００：記憶装置、１１０：期間、１１１：動作、１１２：動作、１１３：動作、１１４：動作、１１５：動作、１２０：期間、１２０＿１：期間、１２０＿２：期間、１２１：動作、１２１Ａ：動作、１２２：動作、１２３：動作、１２３Ａ：動作、１２４：動作、１２５：動作、１２５Ａ：動作、１３０：期間、１３１：動作、１３２：動作、１３３：動作、１３４：動作、１３５：動作、１４０：期間、１４１：動作、１４２：動作、１４４：キャパシタ、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、４１１：素子層、４１３：トランジスタ層、４１３＿ｍ：トランジスタ層、４１３＿１：トランジスタ層、４１５：メモリデバイス層、４１５＿ｎ：メモリデバイス層、４１５＿ｐ：メモリデバイス層、４１５＿ｐ−１：メモリデバイス層、４１５＿１：メモリデバイス層、４１５＿３：メモリデバイス層、４１５＿４：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４３２：メモリセル、４３３：メモリセル、４３４：メモリセル、４３５：メモリセル、４７０：メモリユニット、４７０＿ｍ：メモリユニット、４７０＿１：メモリユニット、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、８２０：周辺回路、９０１：境界領域、９０２：境界領域、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ、７３００：掃除ロボット

Claims (10)

  1. 　シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、
    　金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、
    　前記第１トランジスタ層および第２トランジスタ層は、前記シリコン基板上に設けられ
    　前記第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、
    　前記第１トランジスタは、第１ローカルビット線に電気的に接続され、
    　前記第２トランジスタ層は、ゲートが前記第１ローカルビット線に電気的に接続された第２トランジスタと、前記第２トランジスタに電気的に接続された第１補正回路と、を有し、
    　前記第１補正回路は、第１グローバルビット線に電気的に接続され、
    　前記第１補正回路は、前記第２トランジスタのしきい値電圧に応じた電圧を前記第２トランジスタのゲートに保持させる機能を有する、半導体装置。
  2. 　シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、
    　複数のトランジスタ層が積層して設けられる素子層と、を有し、
    　前記素子層は、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、
    　前記第１トランジスタ層および第２トランジスタ層は、前記シリコン基板上に設けられ、
    　前記第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、
    　前記第１トランジスタは、第１ローカルビット線に電気的に接続され、
    　前記第２トランジスタ層は、ゲートが前記第１ローカルビット線に電気的に接続された第２トランジスタと、前記第２トランジスタに電気的に接続された第１補正回路と、を有し、
    　前記第１補正回路は、第１グローバルビット線に電気的に接続され、
    　前記第１補正回路は、前記第２トランジスタのしきい値電圧に応じた電圧を前記第２トランジスタのゲートに保持させる機能を有する、半導体装置。
  3. 　請求項１または２において、
    　前記第１ローカルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第１グローバルビット線は、前記第１補正回路と前記駆動回路とを電気的に接続する機能を有する、半導体装置。
  5. 　請求項４において、
    　前記第１グローバルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。
  6. 　請求項１乃至５のいずれか一において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
  7. 　請求項１乃至６のいずれか一において、
    　前記第１補正回路は、第３トランジスタ乃至第５トランジスタを有し、
    　前記第３トランジスタは、前記第２トランジスタのゲートと、前記第２トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、
    　前記第４トランジスタは、前記第２トランジスタのソースまたはドレインの他方と、前記第２トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、
    　前記第５トランジスタは、前記第２トランジスタのソースまたはドレインの一方と、前記第１グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置。
  8. 　請求項７において、
    　前記第１トランジスタは、補正動作を行う期間において、非導通状態にされる、半導体装置。
  9. 　請求項１乃至８のいずれか一において、
    　第２メモリセルと、第２ローカルビット線と、第２補正回路と、第２グローバルビット線と、第５トランジスタと、第６トランジスタと、第７トランジスタと、を有し、
    　前記駆動回路は、ビット線対として機能する第１ビット線および第２ビット線に電気的に接続されたセンスアンプを有し、
    　前記第２メモリセルは、前記第２ローカルビット線に電気的に接続され、
    　前記第２ローカルビット線は、前記第２補正回路に電気的に接続され、
    　前記第２補正回路は、前記第２グローバルビット線に電気的に接続され、
    　前記第５トランジスタは、前記第１ビット線と、前記第１グローバルビット線と、の間の導通状態を制御する機能を有し、
    　前記第６トランジスタは、前記第２ビット線と、前記第２グローバルビット線と、の間の導通状態を制御する機能を有し、
    　前記第７トランジスタは、前記第１グローバルビット線と、前記第２グローバルビット線と、の間の導通状態を制御する機能、を有する半導体装置。
  10. 　請求項９において、
    　前記第５トランジスタ乃至前記第７トランジスタは、金属酸化物をチャネルに用いたトランジスタである、半導体装置。
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