JP7429686B2 - 半導体装置 - Google Patents
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Description
図2A、図2Bは、半導体装置の構成例を示すブロック図および回路図である。
図3A、図3B、図3Cは、半導体装置の動作を説明するための図である。
図4A、図4Bは、半導体装置の構成例を示すフロー図および回路図である。
図5A、図5Bは、半導体装置の構成例を示すフロー図および回路図である。
図6A、図6Bは、半導体装置の構成例を示す回路図である。
図7は、半導体装置の構成例を示すフロー図である。
図8A、図8Bは、半導体装置の構成例を示すフロー図および回路図である。
図9A、図9Bは、半導体装置の構成例を示すフロー図および回路図である。
図10A、図10Bは、半導体装置の構成例を示す模式図である。
図11は、半導体装置の構成例を示す模式図である。
図12A、図12Bは、半導体装置の構成例を示す回路図である。
図13A、図13Bは、半導体装置の構成例を示すブロック図および回路図である。
図14A、図14Bは、半導体装置の構成例を示すブロック図である。
図15A、図15B、図15C、図15Dは、半導体装置の構成例を説明するための回路図である。
図16A、図16Bは、半導体装置の構成例を説明するための回路図である。
図17は、半導体装置の構成例を説明するための回路図である。
図18は、半導体装置の構成例を説明するためのタイミングチャートである。
図19A、図19B、図19Cは、半導体装置の構成例を説明するための回路図およびタイミングチャートである。
図20は、半導体装置の構成例を説明するためのタイミングチャートである。
図21は、半導体装置の構成例を示す断面模式図である。
図22A、図22Bは、半導体装置の構成例を示す断面模式図である。
図23A、図23B、図23Cは、半導体装置の構成例を示す断面模式図である。
図24は、半導体装置の構成例を示す断面模式図である。
図25は、半導体装置の構成例を示す断面模式図である。
図26A、図26B、図26Cは、半導体装置の構成例を示す上面図および断面模式図である。
図27A、図27B、図27C、図27Dは、半導体装置の構成例を説明するための上面図である。
図28A、図28B、図28Cは、IGZOの結晶構造の分類を説明する図、石英ガラスのXRDスペクトルを説明する図、結晶性IGZOのXRDスペクトルを説明する図である。
図29は、半導体装置の構成例を説明するブロック図である。
図30は、半導体装置の構成例を示す概念図である。
図31A、図31Bは、電子部品の一例を説明する模式図である。
図32は、電子機器の例を示す図である。
本発明の一態様である半導体装置の構成例について、図1乃至図18を参照して説明する。
以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料(以下、不純物に対するバリア性材料ともいう)を用いて、トランジスタ200を封止するとよい。
図22Aを用いて、トランジスタ層413が有するトランジスタ200T、およびメモリデバイス420が有するトランジスタ200Mに用いることができるトランジスタ200について説明する。
酸化物230として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物230に適用可能な金属酸化物について説明する。
図22Bを用いてトランジスタ300を説明する。トランジスタ300は、半導体基板311上に設けられ、ゲートとして機能する導電体316、ゲート絶縁体として機能する絶縁体315、半導体基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
次に、図21に示すメモリデバイス420について説明する。なお、メモリデバイス420が有するトランジスタ200Mについて、トランジスタ200と重複する説明は省略する。
次に、図23Bを用いて、メモリデバイス420の変形例として、メモリデバイス420Aを説明する。メモリデバイス420Aは、トランジスタ200Mと、トランジスタ200Mと電気的に接続する容量素子292Aを有する。容量素子292Aは、トランジスタ200Mの下方に設けられる。
次に、図23Cを用いて、メモリデバイス420の変形例として、メモリデバイス420Bを説明する。メモリデバイス420Bは、トランジスタ200Mと、トランジスタ200Mと電気的に接続する容量素子292Bを有する。容量素子292Bは、トランジスタ200Mの上方に設けられる。
図21において一点鎖線で囲んだ領域422にて、メモリデバイス420は、導電体424および導電体205を介してトランジスタ200Tのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物であるCAC-OS(Cloud-Aligned Composite Oxide Semiconductor)、およびCAAC-OS(c-axis Aligned Crystal Oxide Semiconductor)の構成について説明する。
CAC-OSまたはCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
本実施の形態では、実施の形態1に記載の半導体装置10におけるシリコン基板50に設けられたコントロールロジック回路61、行駆動回路62、列駆動回路63および出力回路64について説明する。
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
まず、半導体装置10等が組み込まれた電子部品の例を、図31Aおよび図31Bを用いて説明を行う。
次に、上記電子部品を備えた電子機器の例について図32を用いて説明を行う。
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
Claims (10)
- シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、
金属酸化物をチャネルに用いたトランジスタを複数有する第1トランジスタ層および第2トランジスタ層と、を有し、
前記第1トランジスタ層および前記第2トランジスタ層は、前記シリコン基板上に設けられ、
前記第1トランジスタ層は、第1トランジスタおよび第1キャパシタを有する第1メモリセルを有し、
前記第1トランジスタは、第1ローカルビット線に電気的に接続され、
前記第2トランジスタ層は、ゲートが前記第1ローカルビット線に電気的に接続された第2トランジスタと、前記第2トランジスタに電気的に接続された第1補正回路と、を有し、
前記第1補正回路は、第1グローバルビット線に電気的に接続され、
前記第1補正回路は、前記第2トランジスタのしきい値電圧に応じた電圧を前記第2トランジスタのゲートに保持させる機能を有する、半導体装置。 - シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、
複数のトランジスタ層が積層して設けられる素子層と、を有し、
前記素子層は、金属酸化物をチャネルに用いたトランジスタを複数有する第1トランジスタ層および第2トランジスタ層と、を有し、
前記第1トランジスタ層および前記第2トランジスタ層は、前記シリコン基板上に設けられ、
前記第1トランジスタ層は、第1トランジスタおよび第1キャパシタを有する第1メモリセルを有し、
前記第1トランジスタは、第1ローカルビット線に電気的に接続され、
前記第2トランジスタ層は、ゲートが前記第1ローカルビット線に電気的に接続された第2トランジスタと、前記第2トランジスタに電気的に接続された第1補正回路と、を有し、
前記第1補正回路は、第1グローバルビット線に電気的に接続され、
前記第1補正回路は、前記第2トランジスタのしきい値電圧に応じた電圧を前記第2トランジスタのゲートに保持させる機能を有する、半導体装置。 - 請求項1または2において、
前記第1ローカルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。 - 請求項1乃至3のいずれか一において、
前記第1グローバルビット線は、前記第1補正回路と前記駆動回路とを電気的に接続する機能を有する、半導体装置。 - 請求項4において、
前記第1グローバルビット線は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置。 - 請求項1乃至5のいずれか一において、
前記金属酸化物は、Inと、Gaと、Znと、を含む、半導体装置。 - 請求項1乃至6のいずれか一において、
前記第1補正回路は、第3トランジスタ乃至第5トランジスタを有し、
前記第3トランジスタは、前記第2トランジスタのゲートと、前記第2トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、
前記第4トランジスタは、前記第2トランジスタのソースまたはドレインの他方と、前記第2トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、
前記第5トランジスタは、前記第2トランジスタのソースまたはドレインの一方と、前記第1グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置。 - 請求項7において、
前記第1トランジスタは、補正動作を行う期間において、非導通状態にされる、半導体装置。 - 請求項1乃至8のいずれか一において、
第2メモリセルと、第2ローカルビット線と、第2補正回路と、第2グローバルビット線と、第6トランジスタと、第7トランジスタと、第8トランジスタと、を有し、
前記駆動回路は、ビット線対として機能する第1ビット線および第2ビット線に電気的に接続されたセンスアンプを有し、
前記第2メモリセルは、前記第2ローカルビット線に電気的に接続され、
前記第2ローカルビット線は、前記第2補正回路に電気的に接続され、
前記第2補正回路は、前記第2グローバルビット線に電気的に接続され、
前記第6トランジスタは、前記第1ビット線と、前記第1グローバルビット線と、の間の導通状態を制御する機能を有し、
前記第7トランジスタは、前記第2ビット線と、前記第2グローバルビット線と、の間の導通状態を制御する機能を有し、
前記第8トランジスタは、前記第1グローバルビット線と、前記第2グローバルビット線と、の間の導通状態を制御する機能、を有する半導体装置。 - 請求項9において、
前記第6トランジスタ乃至前記第8トランジスタは、金属酸化物をチャネルに用いたトランジスタである、半導体装置。
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