JP2024046762A - 半導体装置 - Google Patents

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Abstract

【課題】新規な半導体装置の提供。【解決手段】半導体装置は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有する。第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられる。 第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有する。第１トランジスタは、第１ローカルビット線に電気的に接続される。第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有する。第１補正回路は、第１グローバルビット線に電気的に接続される。第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する。【選択図】図２

Description

本明細書は、半導体装置等について説明する。
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”などと呼ばれるＩｎ－Ｇａ－Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ ｉｔｓ ｔｒａｎｓｉｓｔｏｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，" Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｅｖａｌｕａｔｉｏｎ ｏｆ Ｏｆｆ－Ｓｔａｔｅ Ｃｕｒｒｅｎｔ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌ， Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－Ｚｉｎｃ Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"Ｌｏｗ Ｐｏｗｅｒ ＬＣ Ｄｉｓｐｌａｙ Ｕｓｉｎｇ Ｉｎ－Ｇａ－Ｚｎ－Ｏｘｉｄｅ ＴＦＴｓ Ｂａｓｅｄ ｏｎ Ｖａｒｉａｂｌｅ Ｆｒａｍｅ Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ Ｓｙｍｐ． Ｄｉｇ． Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ：Ａ Ｋｅｙ Ｅｎａｂｌｅｒ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ＵＬＳＩ，"ＥＣＳ Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
本発明の一態様は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられ第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、第１トランジスタは、第１ローカルビット線に電気的に接続され、第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有し、第１補正回路は、第１グローバルビット線に電気的に接続され、第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する、半導体装置である。
本発明の一態様は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回路と、複数のトランジスタ層が積層して設けられる素子層と、を有し、素子層は、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層および第２トランジスタ層と、を有し、第１トランジスタ層および第２トランジスタ層は、シリコン基板上に設けられ、第１トランジスタ層は、第１トランジスタおよび第１キャパシタを有する第１メモリセルを有し、第１トランジスタは、第１ローカルビット線に電気的に接続され、第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有し、第１補正回路は、第１グローバルビット線に電気的に接続され、第１補正回路は、第２トランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を有する、半導体装置である。
本発明の一態様において、第１ローカルビット線は、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置が好ましい。
本発明の一態様において、第１グローバルビット線は、第１補正回路と駆動回路とを電気的に接続する機能を有する、半導体装置が好ましい。
本発明の一態様において、第１グローバルビット線は、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられる、半導体装置が好ましい。
本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
本発明の一態様において、第１補正回路は、第３トランジスタ乃至第５トランジスタを有し、第３トランジスタは、第２トランジスタのゲートと、第２トランジスタのソースまたはドレインの一方と、の間の導通状態を制御する機能を有し、第４トランジスタは、第２トランジスタのソースまたはドレインの他方と、第２トランジスタに電流を流すための電位が与えられた配線と、の間の導通状態を制御する機能を有し、第５トランジスタは、第２トランジスタのソースまたはドレインの一方と、第１グローバルビット線と、の間の導通状態を制御する機能を有する、半導体装置が好ましい。
本発明の一態様において、第１トランジスタは、補正動作を行う期間において、非導通状態にされる、半導体装置が好ましい。
本発明の一態様において、第２メモリセルと、第２ローカルビット線と、第２補正回路と、第２グローバルビット線と、第５トランジスタと、第６トランジスタと、第７トランジスタと、を有し、駆動回路は、ビット線対として機能する第１ビット線および第２ビット線に電気的に接続されたセンスアンプを有し、第２メモリセルは、第２ローカルビット線に電気的に接続され、第２ローカルビット線は、第２補正回路に電気的に接続され、第２補正回路は、第２グローバルビット線に電気的に接続され、第５トランジスタは、第１ビット線と、第１グローバルビット線と、の間の導通状態を制御する機能を有し、第６トランジスタは、第２ビット線と、第２グローバルビット線と、の間の導通状態を制御する機能を有し、第７トランジスタは、第１グローバルビット線と、第２グローバルビット線と、の間の導通状態を制御する機能、を有する半導体装置が好ましい。
本発明の一態様において、第５トランジスタ乃至第７トランジスタは、金属酸化物をチャネルに用いたトランジスタである、半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を示すブロック図である。 図２Ａ、図２Ｂは、半導体装置の構成例を示すブロック図および回路図である。 図３Ａ、図３Ｂ、図３Ｃは、半導体装置の動作を説明するための図である。 図４Ａ、図４Ｂは、半導体装置の構成例を示すフロー図および回路図である。 図５Ａ、図５Ｂは、半導体装置の構成例を示すフロー図および回路図である。 図６Ａ、図６Ｂは、半導体装置の構成例を示す回路図である。 図７は、半導体装置の構成例を示すフロー図である。 図８Ａ、図８Ｂは、半導体装置の構成例を示すフロー図および回路図である。 図９Ａ、図９Ｂは、半導体装置の構成例を示すフロー図および回路図である。 図１０Ａ、図１０Ｂは、半導体装置の構成例を示す模式図である。 図１１は、半導体装置の構成例を示す模式図である。 図１２Ａ、図１２Ｂは、半導体装置の構成例を示す回路図である。 図１３Ａ、図１３Ｂは、半導体装置の構成例を示すブロック図および回路図である。 図１４Ａ、図１４Ｂは、半導体装置の構成例を示すブロック図である。 図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄは、半導体装置の構成例を説明するための回路図である。 図１６Ａ、図１６Ｂは、半導体装置の構成例を説明するための回路図である。 図１７は、半導体装置の構成例を説明するための回路図である。 図１８は、半導体装置の構成例を説明するためのタイミングチャートである。 図１９Ａ、図１９Ｂ、図１９Ｃは、半導体装置の構成例を説明するための回路図およびタイミングチャートである。 図２０は、半導体装置の構成例を説明するためのタイミングチャートである。 図２１は、半導体装置の構成例を示す断面模式図である。 図２２Ａ、図２２Ｂは、半導体装置の構成例を示す断面模式図である。 図２３Ａ、図２３Ｂ、図２３Ｃは、半導体装置の構成例を示す断面模式図である。 図２４は、半導体装置の構成例を示す断面模式図である。 図２５は、半導体装置の構成例を示す断面模式図である。 図２６Ａ、図２６Ｂ、図２６Ｃは、半導体装置の構成例を示す上面図および断面模式図である。 図２７Ａ、図２７Ｂ、図２７Ｃ、図２７Ｄは、半導体装置の構成例を説明するための上面図である。 図２８Ａ、図２８Ｂ、図２８Ｃは、ＩＧＺＯの結晶構造の分類を説明する図、石英ガラスのＸＲＤスペクトルを説明する図、結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。 図２９は、半導体装置の構成例を説明するブロック図である。 図３０は、半導体装置の構成例を示す概念図である。 図３１Ａ、図３１Ｂは、電子部品の一例を説明する模式図である。 図３２は、電子機器の例を示す図である。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
本発明の一態様である半導体装置の構成例について、図１乃至図１８を参照して説明する。
なお半導体装置は半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置である。本実施の形態で説明する半導体装置は、極小オフ電流のトランジスタを利用した記憶装置として機能させることができる。
図１には、半導体装置１０の断面構造の模式図を説明するためのブロック図を示す。
半導体装置１０は、シリコン基板５０上に複数の素子層２０＿１乃至２０＿Ｍ（Ｍは自然数）を有する。素子層２０＿１乃至２０＿Ｍは、それぞれトランジスタ層３０およびトランジスタ層４０を有する。トランジスタ層４０は、複数のトランジスタ層４１＿１乃至４１＿ｋ（ｋは２以上の自然数）で構成される。
図１に示す模式図は、各構成の配置を説明するため、ｚ軸方向を規定している。ｚ軸方向は、シリコン基板５０の面に垂直方向または概略垂直方向のことをいう。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。なお理解を容易にするため、ｚ軸方向を垂直方向と呼ぶ場合がある。なおシリコン基板５０の面は、ｚ軸方向に垂直方向または概略垂直方向に規定されたｘ軸、ｙ軸で形成される面に対応する。なお理解を容易にするため、ｘ軸方向を奥行き方向、ｙ軸方向を水平方向と呼ぶ場合がある。
複数のトランジスタ層４１＿１乃至４１＿ｋで構成されるトランジスタ層４０は、各トランジスタ層において、複数のメモリセル（図示せず）を有する。各メモリセルは、トランジスタおよびキャパシタを有する。なおキャパシタは、容量素子と呼ぶ場合がある。なお素子層は、キャパシタやトランジスタなどの素子が設けられる層をいい、導電体、半導体、絶縁体等の部材を有する層である。
なお各トランジスタ層４１＿１乃至４１＿ｋが有するメモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）をメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶことができる。一つのトランジスタ、及び一つの容量で構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を大きくすることができる。
本発明の一態様の構成では、ＯＳトランジスタを有するメモリセルを用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、所望の電圧に応じた電荷をソースまたはドレインの他方にあるキャパシタに保持させることができる。つまり、メモリセルにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
加えてＯＳトランジスタを用いたメモリセルでは、電荷の充電または放電することによってデータの書き換えおよび読み出しが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いたメモリセルは、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いたメモリセルは、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。
またＯＳトランジスタを用いたメモリセルは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を有するシリコン基板上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思考で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
トランジスタ層３０は、トランジスタ層４０が有する複数のメモリセルの一つから選択されたメモリセルに対して、データの書き込みおよび読み出しを行うことができる機能を有する。
トランジスタ層３０は、データの読出しを行うための読出し用のトランジスタと、データの書き込み、データの読出し、および読み出されるデータを補正する機能を有する補正回路と、を有する。読出し用のトランジスタのゲートは、複数のメモリセルの一つに接続されたローカルビット線に接続される。当該構成とすることで、読出し用のトランジスタは、データの読み出し時にローカルビット線のわずかな電位差を増幅してグローバルビット線ＧＢＬに出力することができる。補正回路は、読出し用のトランジスタのゲートに当該トランジスタのしきい値電圧に応じた電位を保持させる構成を有する。当該構成とすることで、読出し用のトランジスタは、メモリセルから読みだされるデータのばらつきを低減することができる。
なおローカルビット線は、メモリセルに直接接続されるビット線である。グローバルビット線ＧＢＬは、複数のローカルビット線のいずれか一を選択することで補正回路を介してメモリセルに電気的に接続されるビット線である。グローバルビット線ＧＢＬまたはローカルビット線に与えられるデータ信号は、メモリセルに書きまれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１またはデータ０に対応するハイレベルまたはローレベルの電位を有する二値の信号として説明する。なおデータ信号は、３値以上の多値でもよい。
トランジスタ層４０は、図１に図示するように、ｚ軸方向においてトランジスタ層３０と積層して設けられる。各素子層２０＿１乃至２０＿Ｍが有するトランジスタ層４０は、トランジスタ層３０が有する補正回路で選択される。トランジスタ層３０が有する補正回路は、トランジスタ層３０が有する読出し用のトランジスタに流れる電流量の違いを利用することで、メモリセルに書き込まれたデータ信号をグローバルビット線ＧＢＬの電位の変化に変換してシリコン基板５０が有する駆動回路に出力する機能を有する。またトランジスタ層３０は、シリコン基板５０が有する駆動回路が出力するデータ信号を補正回路で選択されたローカルビット線に与える機能を有する。
シリコン基板５０は、トランジスタ層３０で選択されたメモリセルへのデータの書き込みまたは読み出しをグローバルビット線ＧＢＬおよびローカルビット線を介して行うための駆動回路を有する。駆動回路は、シリコン基板５０をチャネルに用いた複数のＳｉトランジスタを有する。
本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、信頼性に優れた記憶装置として機能する半導体装置とすることができる。加えて本発明の一態様は、データの読出し用のトランジスタのしきい値電圧を補正する構成とすることで、読みだされるデータの信頼性に優れた記憶装置として機能する半導体装置とすることができる。
次いで図２Ａには、図１の素子層２０＿１乃至２０＿Ｍのいずれか一に相当する素子層２０のブロック図を示す。
図１でも図示するように本発明の一態様における素子層２０では、ｚ軸方向でトランジスタ層３０上に、メモリセルを有する複数のトランジスタ層４０を備える構成とする。当該構成とすることで、トランジスタ層３０とトランジスタ層４０との距離を近くすることができる。ローカルビット線が短くなることで、寄生容量を低減することができる。複数のトランジスタ層４１＿１乃至４１＿ｋを垂直方向に繰り返し同じ製造工程を用いて作製することで、製造コストの低減を図ることができる。
図２Ｂは、図２Ａに図示する素子層２０における各構成を回路記号で示した図である。
トランジスタ層３０は、読出し用のトランジスタ３１と、補正回路３５を有する。補正回路３５は、トランジスタ３２、トランジスタ３３、およびトランジスタ３４を有する。トランジスタ層４１＿１乃至４１＿ｋはそれぞれ、複数のメモリセル４２を有する。メモリセル４２は、トランジスタ４３およびキャパシタ４４を有する。トランジスタ４３は、ゲートに接続されたワード線ＷＬの制御に応じて、ローカルビット線ＬＢＬとキャパシタ４４との間の導通状態（オン）又は非導通状態（オフ）を切り替えるスイッチとして機能する。ローカルビット線ＬＢＬは、トランジスタ３１のゲートに接続される。ワード線ＷＬは、ワード線ＷＬに与えられるワード信号（信号ＷＬという場合がある）によってトランジスタ４３のオンまたはオフを切り替える。キャパシタ４４は、固定電位を与える配線ＣＳＬが接続される。
補正回路３５が有する各トランジスタは、図２Ｂに図示するように接続される。具体的には、トランジスタ３３のソースまたはドレインの一方は、トランジスタ３１のゲートに接続される。トランジスタ３３のソースまたはドレインの他方は、トランジスタ３４のソースまたはドレインの一方およびトランジスタ３１のソースまたはドレインの一方に接続される。トランジスタ３３のソースまたはドレインの一方は、トランジスタ３１のソースまたはドレインの他方に接続される。トランジスタ３２のソースまたはドレインの他方は、配線ＳＬに接続される。トランジスタ３４のソースまたはドレインの他方は、グローバルビット線ＧＢＬに接続される。トランジスタ３２、３３、および３４は、ゲートに接続された信号ＲＥ、ＷＥ、およびＭＵＸの制御に応じて、ソースとドレインとの間の導通状態又は非導通状態を切り替えるスイッチとして機能する。信号ＲＥ、ＷＥ、およびＭＵＸは、それぞれスイッチとして機能するトランジスタのオンまたはオフを切り替えるための信号であり、一例としては信号がＨレベルでオン、Ｌレベルでオフとすることができる。
トランジスタ４３は、上述したＯＳトランジスタである。またキャパシタ４４は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお電極を構成する導電体としては、金属の他、導電性を付与した半導体層などを用いることができる。またキャパシタ４４の配置については、詳細は後述するが、トランジスタ４３の上方または下方の重なる位置に配置する構成の他、トランジスタ４３を構成する半導体層あるいは電極等の一部をキャパシタ４４の一方の電極として用いることができる。
トランジスタ３１は、ローカルビット線ＬＢＬの電位に応じて、トランジスタ３１のソースとドレインとの間に電流を流す機能を有する。トランジスタ３１のゲートの電位がトランジスタ３１のしきい値電圧を超えることで、ソースとドレインとの間に電流を流れる。
補正回路３５は、トランジスタ３１のソースとドレインとの間に流れる電流を、配線ＳＬとグローバルビット線ＧＢＬとの間で流すか否かを制御する機能、あるいはグローバルビット線ＧＢＬの電位をローカルビット線ＬＢＬに伝える機能を有する。あるいは、トランジスタ３１のゲートの電位を、トランジスタ３１のソースとドレインとの間を介して配線ＳＬに放電する機能を有する。
トランジスタ層３０が有するトランジスタ３１乃至３４も、トランジスタ４３と同様に、ＯＳトランジスタで構成されることが好ましい。ＯＳトランジスタを用いた素子層２０を構成するトランジスタ層３０および４０は、Ｓｉトランジスタを有するシリコン基板上に積層して配置可能であるため、集積化を容易に行うことができる。
図３Ａでは、半導体装置１０の動作を説明するための図である。図３Ａに図示するように、半導体装置１０の動作は、データをメモリセルに書き込むための動作を行う期間１１０、データを読み出すための補正動作を行う期間１２０、データを読み出す動作を行う期間１３０に大別することができる。
なお半導体装置１０の動作は、図３Ａに図示する順序に限らない。本発明の一態様では、補正回路３５が有する各トランジスタをオフにすることで、トランジスタ３１のゲートに保持された電位、例えばトランジスタ３１のしきい値電圧に相当する電位を保持し続けることができる。そのため、例えば図３Ｂに図示するように、期間１２０と期間１３０との間にしきい値電圧を保持したまま動作を停止する期間１４０を設ける構成とすることができる。または図３Ｃに図示するように、例えば期間１２０を期間１２０＿１および期間１２０＿２のように複数回行い、期間１４０と繰り返し行う動作とすることで、トランジスタ３１のゲートに保持された電位、例えばトランジスタ３１のしきい値電圧に相当する電位のリフレッシュ動作を図ることができる。
図４Ａ、図４Ｂは、期間１１０、すなわちデータ書き込み動作を説明するためのフローおよび回路図である。
データ書き込み動作では、まず図４Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬおよび信号ＲＥをＬレベルとする（動作１１１）。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬによって充電される。グローバルビット線ＧＢＬは、メモリセル４２に書き込むデータに応じた電圧としておく。
次いで図４Ａに図示するように、信号ＷＬ、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＲＥをＬレベルとする（動作１１２）。ローカルビット線ＬＢＬは、キャパシタ４４に電気的に接続された状態となる。キャパシタ４４は、ローカルビット線ＬＢＬによって充電される。ローカルビット線ＬＢＬは、メモリセル４２に書き込むデータに応じた電圧としておく。そしてメモリセル４２にデータが書き込まれる（動作１１３）。動作１１３の模式的な動作について、図４Ｂに図示する。図４Ｂ中、破線矢印はメモリセル４２に書き込むデータに応じた電圧ＶＤＡＴＡを表している。また図４Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
次いで図４Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬ、信号ＲＥをＬレベルとする（動作１１４）。メモリセル４２のキャパシタ４４では、電圧ＶＤＡＴＡが保持される。次いで、図４Ａに図示するように、信号ＷＥ、信号ＭＵＸ、信号ＷＬ、および信号ＲＥをＬレベルとし（動作１１５）、データ書き込み動作が完了する。なお補正動作に移行する場合、動作１１５を省略することも可能である。
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、および図７は、期間１２０、すなわち補正動作を説明するためのフローおよび回路図である。
補正動作では、まず図５Ａに図示するように、信号ＷＥおよび信号ＭＵＸをＨレベル、信号ＷＬおよび信号ＲＥをＬレベルとする（動作１２１）。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬによって充電される。グローバルビット線ＧＢＬは、ローカルビット線ＬＢＬのプリチャージ電圧Ｖｐｒｅ１としておく。そしてグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬがプリチャージされる（動作１２２：ＧＢＬ，ＬＢＬプリチャージ動作）。動作１２２の模式的な動作について、図５Ｂに図示する。図５Ｂ中、破線矢印はグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬに書き込むプリチャージ電圧Ｖｐｒｅ１を表している。また図５Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
次いで図５Ａに図示するように、信号ＷＥおよび信号ＲＥをＨレベル、信号ＷＬおよび信号ＭＵＸをＬレベルとする（動作１２３）。ローカルビット線ＬＢＬは、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して配線ＳＬに電気的に接続された状態となる。ローカルビット線ＬＢＬは、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して、プリチャージ電圧Ｖｐｒｅ１に応じた電荷が放電される。そしてローカルビット線ＬＢＬの電位が、トランジスタ３１のしきい値電圧（Ｖｔｈ）となった時点で放電が止まり、しきい値電圧Ｖｔｈがトランジスタ３１のゲートに保持される（動作１２４：しきい値補正）。配線ＳＬの電位は、ローカルビット線ＬＢＬが放電することができる電位とすることが好ましい。動作１２４の模式的な動作について、図６Ａに図示する。図６Ａ中、破線矢印はローカルビット線ＬＢＬから配線ＳＬに向けて放電によって流れる電流を表している。また図６Ａ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
次いで図５Ａに図示するように、信号ＷＥ、信号ＲＥ、信号ＷＬおよび信号ＭＵＸをＬレベルとする（動作１２５）。ローカルビット線ＬＢＬは、配線ＳＬの電位をＶＳＬ、トランジスタ３１のしきい値電圧をＶｔｈとするとゲートソース間電圧ＶｇｓがＶｔｈとなった状態（Ｖｇｓ＝Ｖｔｈ）、すなわち（Ｖｔｈ＋ＶＳＬ）を保持した状態となる。動作１２５の模式的な動作について、図６Ｂに図示する。図６Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
なお図５Ａに図示する動作のフローは、別の構成とすることもできる。例えば、図７のような動作とすることができる。図７に示すフローが図５Ａと異なる点として、配線ＳＬの電位を動作ごとに切り替える点である。具体的には、動作１２１に対応する動作１２１Ａ、および動作１２５に対応する動作１２５Ａでは、配線ＳＬを電位ＶＳＬ０としておく。そして動作１２３に対応する動作１２３Ａでは、配線ＳＬを電位ＶＳＬ０よりも大きい電位ＶＳＬとする。当該構成とすることで、ローカルビット線ＬＢＬの電位が小さい場合であっても、配線ＳＬに電流を流すことができる。
図８Ａ、図８Ｂは、期間１３０、すなわちデータ読出し動作を説明するためのフローおよび回路図である。
データ読出し動作では、まず図８Ａに図示するように、信号ＷＬをＨレベル、信号ＷＥ、信号ＭＵＸおよび信号ＲＥをＬレベルとする（動作１３１）。当該動作によって、ローカルビット線ＬＢＬは、ローカルビット線ＬＢＬの電圧ＶＳＬ＋Ｖｔｈと、キャパシタ４４の電圧ＶＤＡＴＡと、がチャージシェアリング（動作１３２）、すなわち足しあわされた電荷に応じた電位（ＶＤＡＴＡ＋Ｖｔｈ＋ＶＳＬ）となる。
次いで図８Ａに図示するように、信号ＷＬ、信号ＲＥおよび信号ＭＵＸをＨレベル、信号ＷＥをＬレベルとする（動作１３３）。トランジスタ３１は、ゲートの電位（ＶＤＡＴＡ＋Ｖｔｈ＋ＶＳＬ）に応じて電流（Ｉｄａｔａ）が流れる状態となる。グローバルビット線ＧＢＬは、プリチャージ電圧Ｖｐｒｅ１を与え、電気的に浮遊状態（フローティング）としておく。グローバルビット線ＧＢＬの電位は、トランジスタ３１を流れる電流Ｉｄａｔａに応じてＶｐｒｅ１から変動する（動作１３４）。この変動した電圧を読出し電圧Ｖｒｅａｄとして駆動回路で読み出す（動作１３５）。動作１３４の模式的な動作について、図８Ｂに図示する。図８Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
図９Ａ、図９Ｂは、期間１４０、すなわち休止動作を説明するためのフローおよび回路図である。
休止動作では、まず図９Ａに図示するように、信号ＷＬ、信号ＷＥ、信号ＭＵＸおよび信号ＲＥをＬレベルとする（動作１４１）。当該動作によって、ローカルビット線ＬＢＬの電圧（ＶＳＬ＋Ｖｔｈ）と、キャパシタ４４の電圧ＶＤＡＴＡと、が保持される（動作１４２）。動作１４２の模式的な動作について、図９Ｂに図示する。図９Ｂ中、バツ印を付したトランジスタ記号はオフの状態を表し、バツ印を付していないトランジスタ記号はオンの状態を表す。
図１０Ａでは、図１で図示した、素子層２０＿１乃至２０＿Ｍをシリコン基板５０上に配置した半導体装置１０の斜視図を図示する。図１０Ａでは、垂直方向（ｚ軸方向）に加え、奥行き方向（ｘ軸方向）、水平方向（ｙ軸方向）を表している。
図１０Ａでは、トランジスタ層４１＿１、４１＿２が有するメモリセル４２を点線で図示している。
図１０Ａに図示するように本発明の一態様の半導体装置１０は、ＯＳトランジスタを有するトランジスタ層３０、４０を積層して設ける。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一態様の半導体装置１０は、メモリセル４２を有するトランジスタ層４０を平面方向でなく、垂直方向に積層して配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
また図１０Ｂでは、図１０Ａに図示する素子層２０＿１乃至２０＿Ｍが有する各構成を省略して図示し、シリコン基板５０に設けられる各回路を示す図である。図１０Ｂでは、シリコン基板５０においてＳｉトランジスタで構成される、コントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４を図示している。コントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４については、実施の形態４で詳述する。
また図１１では、図１０Ａに図示する半導体装置１０のトランジスタ層３０、４１＿１、４１＿２を抜き出して図示した図に相当する。図１１では、トランジスタ層４１＿１、４１＿２におけるメモリセルが有するトランジスタ４３およびキャパシタ４４、ローカルビット線ＬＢＬ、並びにワード線ＷＬを図示している。図１１においてローカルビット線ＬＢＬは、視認性を高めるため、破線で図示している。また図１１では、ｚ軸方向において、各トランジスタ層を貫通して設けられるグローバルビット線ＧＢＬを図示している。上述したようにグローバルビット線ＧＢＬは、視認性を高めるため、他の線と比べて太線で図示している。
図１１に図示するように半導体装置１０において、メモリセルが有するトランジスタ４３に接続されるローカルビット線ＬＢＬ、トランジスタ層３０の補正回路およびシリコン基板５０に接続されるグローバルビット線ＧＢＬは、ｚ軸方向つまりシリコン基板５０に垂直方向に設けられる。当該構成とすることで各メモリセルに接続されるローカルビット線ＬＢＬを短くすることができる。そのため、ローカルビット線ＬＢＬの寄生容量を大幅に削減できるため、メモリセルに保持するデータ信号を多値化しても電位を読み出すことができる。また本発明の一態様は、メモリセルに保持されたデータを電流として読み出すことができるため、多値化してもデータの読み出しを容易に行うことができる。
図１２Ａ、図１２Ｂでは、図２Ｂで図示するトランジスタ３１および補正回路３５の変形例を説明するための回路図を示す。図２Ｂにおいて、各トランジスタは、バックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタの構造はこれに限らない。例えば、図１２Ａに図示するように、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ層３０Ａとしてもよい。図１２Ａの構成とすることで、各トランジスタのしきい値電圧などの電気特性を外部より制御しやすくすることができる。
あるいは図１２Ｂに図示するように、ゲート電極に接続されたバックゲート電極を有するトランジスタ層３０Ｂとしてもよい。図１２Ｂの構成とすることで、各トランジスタを流れる電流量を増やすことができる。
図１の半導体装置１０は１種類のメモリセルを有するものとして説明したが、２種類以上のメモリセルを有していてもよい。図１３Ａは、半導体装置１０の変形例に相当する半導体装置１０Ａのブロック図を示す。
半導体装置１０Ａは、トランジスタ層２０とトランジスタ層３０との間に異なる回路構成のメモリセルを有するトランジスタ層９０が設けられる点が半導体装置１０と異なる。
図１３Ｂは、トランジスタ層９０が有するメモリセルの構成例を示す回路図である。メモリセル９１は、トランジスタ９２と、トランジスタ９３と、キャパシタ９４と、を有する。
トランジスタ９２のソースまたはドレインの一方は、トランジスタ９３のゲートと接続されている。トランジスタ９３のゲートは、キャパシタ９４の一方の電極と接続されている。トランジスタ９２のソースまたはドレインの他方、およびトランジスタ９２のソースまたはドレインの一方は、配線ＢＬ２と接続されている。トランジスタ９３のソースまたはドレインの他方は、配線ＳＬ２と接続されている。キャパシタ９４の他方の電極は、配線ＣＡＬと電気的に接続されている。ここで、トランジスタ９２のソースまたはドレインの一方と、トランジスタ９３のゲートと、キャパシタ９４の一方の電極と、が接続されるノードをノードＮとする。
配線ＣＡＬは、キャパシタ９４の他方の電極に所定の電位を印加するための配線としての機能を有する。メモリセル９１からデータを読み出す際の配線ＣＡＬの電位を、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中の配線ＣＡＬの電位と異ならせる。これにより、メモリセル９１からデータを読み出す際のトランジスタ９３の見かけのしきい値電圧を、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中のトランジスタ９３の見かけのしきい値電圧と異ならせることができる。
メモリセル９１が図１３Ｂに示す構成である場合、メモリセル９１にデータを書き込む際、およびメモリセル９１にデータを保持している最中は、メモリセル９１に書き込まれたデータによらず、配線ＳＬ２と配線ＢＬ２との間に電流が流れない。一方、メモリセル９１からデータを読み出す際は、配線ＳＬ２と配線ＢＬ２との間に、メモリセル９１に保持されたデータに対応する電流が流れる。
トランジスタ９２、９３は、ＯＳトランジスタとすることが好ましい。前述のように、ＯＳトランジスタはオフ電流が極めて低い。よって、メモリセル９１に書き込まれたデータに対応する電荷を、ノードＮに長時間保持させることができる。つまり、メモリセル９１において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。
図１３Ｂに示す構成のメモリセル９１は、ＯＳトランジスタをメモリに用いたＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶことができる。ＮＯＳＲＡＭは、非破壊読み出しを行うことができるという特徴を有する。一方、上述したＤＯＳＲＡＭは、保持されたデータを読み出す際は破壊読み出しとなる。
半導体装置１０Ａは、メモリセル９１を有することで読み出し頻度が高いデータをＤＯＳＲＡＭからＮＯＳＲＡＭに書き移すことができる。前述のように、ＮＯＳＲＡＭは非破壊読み出しを行うことができるので、データリフレッシュの頻度を下げることができる。よって、本発明の一態様の半導体装置の消費電力を低減させることができる。なお、図１３Ｂに示すトランジスタ９２、及びトランジスタ９３においては、１つのゲートを有するトランジスタを例示しているがこれに限定されない。例えば、トランジスタ９２、及びトランジスタ９３のいずれか一方または双方は、２つのゲートを有するトランジスタ（フロントゲートと、当該フロントゲートに対向するバックゲートと、を有するトランジスタ）としてもよい。
図１４Ａ、図１４Ｂでは、図１で図示する半導体装置１０の変形例を説明するための模式図を示す。
図１４Ａは、図１で図示する半導体装置１０における素子層２０＿１乃至２０＿Ｍにおいて、トランジスタ層４０をトランジスタ層３０の下層に配置した半導体装置１０Ｂである。図１４Ａに図示する半導体装置１０Ｂは、トランジスタ層３０の下層において、トランジスタ層４９＿１乃至４９＿ｋを有するトランジスタ層４９を有する。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
図１４Ｂは、図１で図示する半導体装置１０における素子層２０＿１乃至２０＿Ｍにおいて、トランジスタ層４０に加えて図１４Ａで説明したトランジスタ層４９を追加した半導体装置１０Ｃである。当該構成においても、読出し用トランジスタのしきい値電圧の補正を行う動作が可能である。
図１５Ａ、図１５Ｂには図２Ｂ等で説明したメモリセル４２に対応する回路図、および当該回路図に対応する回路ブロックを説明する図を示す。図１５Ａ、図１５Ｂに図示するように、メモリセル４２は図面等においてブロックとして表す場合がある。
また、図１５Ｃ、図１５Ｄには図２Ｂ等で説明したトランジスタ３１および補正回路３５を有するトランジスタ層３０に対応する回路図、および当該回路図に対応する回路ブロックを説明する図を示す。図１５Ｃ、図１５Ｄに図示するように、トランジスタ３１および補正回路３５を有するトランジスタ層３０は、図面等において回路３６のブロックとして表す場合がある。
また図１６Ａには、シリコン基板５０にＳｉトランジスタで構成されるメモリセルへのデータの書き込みおよび読み出しを制御するための制御回路５１の回路構成例を示す。制御回路５１は、スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、センスアンプ５５、制御回路５１に接続されるグローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢ、ビット線ＢＬ、ＢＬＢを図示している。
スイッチ回路５２は、図１６Ａに図示するように、例えばｎチャネル型のトランジスタ５２＿１、５２＿２を有する。トランジスタ５２＿１、５２＿２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対と、ビット線ＢＬ、ＢＬＢの配線対と、の導通状態を切り替える。
プリチャージ回路５３は、図１６Ａに図示するように、ｎチャネル型のトランジスタ５３＿１乃至５３＿３で構成される。プリチャージ回路５３は、信号ＥＱに応じて、ビット線ＢＬおよびビット線ＢＬＢの間の電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
プリチャージ回路５４は、図１６Ａに図示するように、ｐチャネル型のトランジスタ５４＿１乃至５４＿３で構成される。プリチャージ回路５４は、信号ＥＱＢに応じて、ビット線ＢＬおよびビット線ＢＬＢの間の電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
センスアンプ５５は、図１６Ａに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ５５＿１、５５＿２およびｎチャネル型のトランジスタ５５＿３、５５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ５５＿１乃至５５＿４は、インバータループを構成するトランジスタである。
また、図１６Ｂには図１６Ａ等で説明した制御回路５１に対応する回路ブロックを説明する図を示す。図１６Ｂに図示するように、制御回路５１は図面等においてブロックとして表す場合がある。
図１７は、図１の半導体装置１０の動作例を説明するための回路図である。図１７では、図１５Ａ乃至図１５Ｄ、および図１６Ａ、図１６Ｂで説明した回路ブロックを用いて図示している。
図１７に図示するようにトランジスタ層４１＿ｋを含むトランジスタ層４０は、複数のメモリセル４２を有する。メモリセルは、対になるローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅに接続される。ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅはプリチャージされるローカルビット線であり、当該ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセルでは、データを保持し続ける。
ローカルビット線ＬＢＬは、回路３６を介してグローバルビット線ＧＢＬに電気的に接続される。ローカルビット線ＬＢＬ＿ｐｒｅは、回路３６＿ｐｒｅを介してグローバルビット線ＧＢＬＢに電気的に接続される。
トランジスタ９７は、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９７は、信号ＳＷ０でオンまたはオフが切り替えられる。
トランジスタ９８は、グローバルビット線ＧＢＬと、制御回路５１側にあるグローバルビット線ＳＡ＿ＧＢＬとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９８は、信号ＳＷ１でオンまたはオフが切り替えられる。
トランジスタ９９は、グローバルビット線ＧＢＬＢと、制御回路５１側にあるグローバルビット線ＳＡ＿ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９９は、信号ＳＷ２でオンまたはオフが切り替えられる。
また図１８では、図１７に示す回路図の動作を説明するためのタイミングチャートを示す。なお図１８のタイミングチャートにおいては、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢの配線対について、データがＨレベルの場合（ｄａｔａ＝Ｈ）、データがＬレベルの場合（ｄａｔａ＝Ｌ）に分けて図示している。
図１８に示すタイミングチャートにおいて、時刻Ｔ１１乃至時刻Ｔ１３はデータ書き込みの期間に相当する。つまり、図４Ａで説明した動作を行う期間に相当する。時刻Ｔ１３乃至時刻Ｔ１６は補正期間に相当する。つまり、図５Ａで説明した動作を行う期間に相当する。時刻Ｔ１６乃至時刻Ｔ１８はデータ読出しの期間に相当する。つまり、図８Ａで説明した動作を行う期間に相当する。なお信号ＣＳＥＬは、時刻Ｔ１１乃至Ｔ２０において、Ｈレベルとする。
時刻Ｔ１１では、信号ＭＵＸ、信号ＷＥをＨレベルとする。信号ＳＷ１、ＳＷ２はＨレベル、信号ＳＷ０はＬレベルとする。その後配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、グローバルビット線ＳＡ＿ＧＢＬまたはグローバルビット線ＳＡ＿ＧＢＬＢの配線対の一方、グローバルビット線ＧＢＬまたはグローバルビット線ＧＢＬＢの配線対の一方が充電される。ローカルビット線ＬＢＬの電位が上昇する。ワード線ＷＬの電位をＨレベルとして、ローカルビット線ＬＢＬに与えられた電位（図１８の場合Ｈレベル）をメモリセル４２に書き込む。
時刻Ｔ１２では、ワード線ＷＬの電位をＬレベルとする。メモリセル４２にデータが保持される。
時刻Ｔ１３では、配線ＳＡＰ、ＳＡＮをともにＶＤＤとし、信号ＥＱ、ＥＱＢを反転させて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対を共にＨレベルとする。ローカルビット線ＬＢＬ＿ｐｒｅがＨレベルの電位にプリチャージされる。その後信号ＭＵＸをＬレベルとする。信号ＷＥも併せてローレベルとしてもよい。
時刻Ｔ１４では、信号ＲＥ、信号ＷＥをＨレベルとする。ローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位は、トランジスタ３１を介した放電により下降する。この放電は、トランジスタ３１のゲートとソースの間の電圧が、トランジスタ３１のしきい値電圧となったところで止まる。
時刻Ｔ１５では、信号ＷＥおよび信号ＲＥを共にＬレベルとする。ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅには、トランジスタ３１のしきい値電圧に応じた電位が保持される。信号ＥＱ、ＥＱＢは、再度反転させ、プリチャージを停止しておく。つまり、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対は、電気的に浮遊状態、フローティング状態となる。
時刻Ｔ１６では、ワード線ＷＬをＨレベルとし、チャージシェアリングを行う。ローカルビット線ＬＢＬの電位がメモリセル４２に書き込んだデータに応じて変化する。Ｈレベルのデータをメモリセル４２に書き込んだ場合、ローカルビット線ＬＢＬの電位が上昇し、Ｌレベルのデータをメモリセル４２に書き込んだ場合、ローカルビット線ＬＢＬの電位が下降する。一方、ローカルビット線ＬＢＬ＿ｐｒｅでは、ワード線ＷＬの動作によるチャージシェアリングを行わないため、電位が変化しない。
時刻Ｔ１７では、信号ＲＥ、信号ＭＵＸをＨレベルとすることで、ローカルビット線ＬＢＬとローカルビット線ＬＢＬ＿ｐｒｅの電位に応じて、回路３６が有するトランジスタ３１と、回路３６＿ｐｒｅが有するトランジスタ３１とに電流が流れる。ローカルビット線ＬＢＬとローカルビット線ＬＢＬ＿ｐｒｅの電位が異なるため、回路３６が有するトランジスタ３１と、回路３６＿ｐｒｅが有するトランジスタ３１と、で流れる電流に差が生じる。この電流の差は、チャージシェアリングによって変化するローカルビット線ＬＢＬの電位、すなわちメモリセル４２から読み出されるデータに応じたものとなる。そのため、メモリセル４２のデータは、図１８に図示するように、グローバルビット線ＳＡ＿ＧＢＬ、グローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢの配線対の電位の変化量に変換することができる。
時刻Ｔ１８では、信号ＲＥをＬレベルとする。そして配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、センスアンプ５５を動作させる。センスアンプ５５が動作することで、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位が確定する。
時刻Ｔ１９では、信号ＳＷ０をＬレベル、信号ＳＷ１をＨレベルとし、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位を、読み出したデータに応じて切り替える。具体的には、データがＨレベルの場合、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位がともにＨレベルに切り替えられる。またデータがＬレベルの場合、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢの配線対の電位がともにＬレベルに切り替えられる。この状態でワード線ＷＬをＨレベルとすることで読み出されたデータの論理に応じた電圧を再びメモリセル４２に書き戻すことができる。
時刻Ｔ２０では、信号ＭＵＸ、信号ＷＬ、信号ＷＥをＬレベルとする。メモリセル４２では、読み出したデータの論理に応じたデータをリフレッシュすることができる。
なお本発明の一態様の半導体装置１０では、メモリセル４２を有するトランジスタ層４１＿１乃至４１＿ｋを積層する構成となる。当該構成は、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくすることができる。その一方でメモリセル４２では、トランジスタ４３のゲートと、ソースまたはドレインと、の間の寄生容量に起因して、電位の変動が生じる虞がある。
図１９Ａには、メモリセル４２が有するトランジスタ４３およびキャパシタ４４、およびローカルビット線ＬＢＬを抜き出した回路図を図示している。図１９Ａにおいて、トランジスタ４３のゲートと、ソースまたはドレインと、の間の寄生容量を容量Ｃｔｄ、Ｃｔｓとして図示している。
ワード線ＷＬの電位の変動に応じて、電気的に浮遊状態であるローカルビット線ＬＢＬの電位は、容量Ｃｔｄ、Ｃｔｓの容量結合に応じて変動する。このような容量結合に応じた電位の変動は、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくした場合に特に大きくなる。
図１９Ｂには、この容量結合に応じた電位の変動を説明するための波形の模式図を図示する。図１９Ｂでは、図１８で示したタイミングチャートの期間Ｔ１６乃至Ｔ１７におけるワード線ＷＬの電位の変化に応じた、ローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位の変動を図示している。ローカルビット線ＬＢＬの電位の変動は、メモリセル４２に書き込まれるデータがＨレベル（ｄａｔａ＝Ｈ）と、Ｌレベル（ｄａｔａ＝Ｌ）と、の場合に分けて図示している。
上述したように本発明の一態様によれば、ローカルビット線ＬＢＬを短くし、メモリセル４２のキャパシタ４４の容量を小さくすることができるため、ローカルビット線ＬＢＬの寄生容量、およびキャパシタ４４の容量が小さくできる。そのため、ワード線ＷＬの電位の変動に比べて、ローカルビット線ＬＢＬの電位の変動が急峻となる。具体的には、時刻Ｔ１６におけるチャージシェアリングにおいてローカルビット線ＬＢＬの電位の変動は、ワード線ＷＬの電位の変動に比べて急峻となる（時刻Ｔ１６＿２）。チャージシェアリング中は、ローカルビット線ＬＢＬおよびキャパシタ４４ともに電気的に浮遊状態であるため、ワード線ＷＬの電位の上昇に伴って、ローカルビット線ＬＢＬの電位が、データがＨレベルおよびＬレベルで上昇する。一方、ワード線ＷＬの電位の変化のない、ローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は生じない。
ワード線ＷＬの電位の上昇に伴う、ローカルビット線ＬＢＬの電位の上昇は、時刻Ｔ１７において、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬ＿ｐｒｅと、の電位の大小関係が反転、例えば、ローカルビット線ＬＢＬのＬレベルの電位を読み出す場合に、ローカルビット線ＬＢＬ＿ｐｒｅの電位を越えて上昇してしまうといった不具合を引き起こす。
そのため、ワード線ＷＬは、時刻Ｔ１７において、ＨレベルからＬレベルに切り替える構成とすることが好ましい。換言すれば、トランジスタ４３は、トランジスタ３１に電流を流してデータ読出しを行うためのトランジスタ３４を導通状態とする期間において、非導通状態とすることが好ましい。図１９Ｃには、時刻Ｔ１７においてワード線ＷＬの電位をＨレベルからＬレベルに切り替えた際のローカルビット線ＬＢＬの電位の変動を説明するための波形の模式図を図示する。
図１９Ｃでは、時刻Ｔ１６乃至Ｔ１６＿２を経たワード線ＷＬの電位の変化、およびローカルビット線ＬＢＬの電位およびローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は、図１９Ｂと同様である。時刻Ｔ１７において、ワード線ＷＬの電位をＨレベルからＬレベルに切り替える。時刻Ｔ１７においては、ローカルビット線ＬＢＬおよびキャパシタ４４ともに電気的に浮遊状態であるため、ワード線ＷＬの電位の下降に伴って、ローカルビット線ＬＢＬの電位が、データがＨレベルおよびＬレベルでともに下降する。一方、ワード線ＷＬの電位の変化のない、ローカルビット線ＬＢＬ＿ｐｒｅの電位の変動は生じない。このようにワード線ＷＬの電位を時刻Ｔ１７において反転させることで、ローカルビット線ＬＢＬと、ローカルビット線ＬＢＬ＿ｐｒｅと、の電位の大小関係の反転を防ぐことができる。
図１９Ｃのワード線ＷＬの動作を図１８に適用することで、図２０のタイミングチャートの動作とすることができる。
本発明の一態様におけるメモリセルおよび補正回路を有するトランジスタ層では、データを読出し用のトランジスタのしきい値電圧が補正された信号として読み出すことができる構成とする。当該構成とすることで、メモリセルから駆動回路に読み出されるデータの信頼性を向上させることができる。また本発明の一態様における半導体装置では、対となるグローバルビット線の間にスイッチを複数配置することで、メモリセルから読み出されるデータの論理でメモリセルにデータを書き戻すことができる。
（実施の形態２）
以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
図２１は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０＿１乃至メモリユニット４７０＿ｍ：ｍは２以上の自然数）が積層して設けられた半導体装置の例を示す図である。図２１では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されており、複数のメモリユニット４７０には、それぞれに対応するトランジスタ層４１３（トランジスタ層４１３＿１乃至トランジスタ層４１３＿ｍ）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿ｎ：ｎは２以上の自然数）が設けられる例を示している。なお、各メモリユニット４７０では、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有する。
なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
また、図２１は、メモリユニットに含まれるトランジスタ２００Ｔ、およびトランジスタ２００Ｍのチャネル長方向の断面図を示す。
図２１に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。また、導電体４２６は、トランジスタ層４１３、およびメモリデバイス層４１５の各層に設けられることが好ましい。
また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
メモリデバイス４２０は、トランジスタ２００Ｍと容量素子２９２を有し、トランジスタ２００Ｍは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。また、トランジスタ２００Ｔとトランジスタ２００Ｍをまとめてトランジスタ２００と称する場合がある。
ここで、トランジスタ２００は、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
酸化物半導体として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物および酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
従って、トランジスタ２００に用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
＜封止構造＞
そこで、外部からの不純物混入を抑制するために、不純物の拡散を抑制する材料（以下、不純物に対するバリア性材料ともいう）を用いて、トランジスタ２００を封止するとよい。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
例えば、水素、および酸素に対する拡散を抑制する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどがある。特に、窒化シリコンまたは窒化酸化シリコンは、水素に対するバリア性が高いため、封止する材質として用いることが好ましい。
また、例えば、水素を捕獲、および固着する機能を有する材料として、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物がある。
トランジスタ３００とトランジスタ２００の間には、バリア性を有する層として、絶縁体２１１、絶縁体２１２、および絶縁体２１４が設けられることが好ましい。絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに水素などの不純物の拡散や透過を抑制する材料を用いることで、半導体基板３１１、トランジスタ３００などに含まれる水素や水等の不純物がトランジスタ２００に拡散することを抑制できる。また、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つに酸素の透過を抑制する材料を用いることで、トランジスタ２００のチャネル、またはトランジスタ層４１３に含まれる酸素が素子層４１１に拡散することを抑制できる。例えば、絶縁体２１１、および絶縁体２１２として水素や水などの不純物の透過を抑制する材料を用い、絶縁体２１４として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２１４として水素を吸い取り、吸蔵する特性を有する材料を用いることがさらに好ましい。絶縁体２１１、および絶縁体２１２として、例えば、窒化シリコン、窒化酸化シリコンなどの窒化物を用いることができる。絶縁体２１４として、例えば、酸化アルミニウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、などの金属酸化物を用いることができる。特に、絶縁体２１４として、酸化アルミニウムを用いることが好ましい。
また、トランジスタ層４１３およびメモリデバイス層４１５の側面、すなわちメモリユニット４７０の側面には絶縁体２８７が設けられることが好ましく、メモリユニット４７０の上面には絶縁体２８２が設けられることが好ましい。このとき絶縁体２８２は、絶縁体２８７と接することが好ましく、絶縁体２８７は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。絶縁体２８７、および絶縁体２８２として、絶縁体２１４に用いることができる材料を用いることが好ましい。
また、絶縁体２８２、および絶縁体２８７を覆うように絶縁体２８３、および絶縁体２８４が設けられることが好ましく、絶縁体２８３は、絶縁体２１１、絶縁体２１２、および絶縁体２１４の少なくとも一つと接することが好ましい。図２１では、絶縁体２８７が絶縁体２１４の側面、絶縁体２１２の側面、および絶縁体２１１の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１１の上面と接する例を示しているが、本実施の形態はこれに限らない。絶縁体２８７が絶縁体２１４の側面、および絶縁体２１２の上面および側面と接し、絶縁体２８３が絶縁体２８７の上面および側面、および絶縁体２１２の上面と接していてもよい。絶縁体２８２、および絶縁体２８７として、絶縁体２１１、および絶縁体２１２に用いることができる材料を用いることが好ましい。
上記構造において、絶縁体２８７、および絶縁体２８２として酸素の透過を抑制する材料を用いることが好ましい。また、絶縁体２８７、および絶縁体２８２として水素を捕獲、および固着する特性を有する材料を用いることがさらに好ましい。トランジスタ２００に近接する側に、水素を捕獲、および固着する機能を有する材料を用いることで、トランジスタ２００中、またはメモリユニット４７０中の水素は、絶縁体２１４、絶縁体２８７、および絶縁体２８２に、捕獲、および固着されるため、トランジスタ２００中の水素濃度を低減することができる。また、絶縁体２８３、および絶縁体２８４として水素や水などの不純物の透過を抑制する材料を用いることが好ましい。
以上のような構造とすることで、メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により囲われる。より具体的には、メモリユニット４７０は、絶縁体２１４、絶縁体２８７、および絶縁体２８２（第１の構造体と表記する場合がある）により囲われ、メモリユニット４７０、および第１の構造体は、絶縁体２１１、絶縁体２１２、絶縁体２８３、および絶縁体２８４（第２の構造体と表記する場合がある）により囲われる。また、このようにメモリユニット４７０を２層以上の複数の構造体により囲う構造を入れ子構造と呼ぶ場合がある。ここで、メモリユニット４７０が複数の構造体により囲われることを、メモリユニット４７０が複数の絶縁体により封止されると表記する場合がある。
また、第２の構造体は、第１の構造体を介して、トランジスタ２００を封止する。従って、第２の構造体の外方に存在する水素は、第２の構造体により、第２の構造体の内部（トランジスタ２００側）への拡散が、抑制される。つまり、第１の構造体は、第２の構造体の内部構造に存在する水素を、効率よく捕獲し、固着することができる。
上記構造として、具体的には、第１の構造体には酸化アルミニウムなどの金属酸化物を用い、第２の構造体には窒化シリコンなどの窒化物を用いることができる。より、具体的には、トランジスタ２００と、窒化シリコン膜との間に、酸化アルミニウム膜を配置するとよい。
さらに、構造体に用いる材料は、成膜条件を適宜設定することにより、膜中の水素濃度を低減することができる。
一般的に、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、被覆性が高い。一方で、ＣＶＤ法に用いる化合物ガスは、水素を含む場合が多く、ＣＶＤ法を用いて成膜した膜は、スパッタリング法を用いて成膜した膜よりも、水素の含有量が多い。
従って、例えば、トランジスタ２００と近接する膜に、膜中の水素濃度が低減された膜（具体的にはスパッタリング法を用いて成膜した膜）を用いるとよい。一方で、不純物の拡散を抑制する膜として、被膜性が高い一方で膜中の水素濃度が比較的高い膜（具体的にはＣＶＤ法を用いて成膜した膜）を用いる場合、トランジスタ２００と、水素濃度が比較的高い一方で被膜性が高い膜との間に、水素を捕獲、および固着する機能を有し、かつ水素濃度が低減された膜を配置するとよい。
つまり、トランジスタ２００に近接して配置する膜は、膜中の水素濃度が比較的低い膜を用いるとよい。一方で、膜中の水素濃度が比較的高い膜は、トランジスタ２００から遠隔して配置するとよい。
上記構造として、具体的には、トランジスタ２００を、ＣＶＤ法を用いて成膜した窒化シリコンを用いて封止する場合、トランジスタ２００と、ＣＶＤ法を用いて成膜した窒化シリコン膜との間に、スパッタリング法を用いて成膜した酸化アルミニウム膜を配置するとよい。さらに好ましくは、ＣＶＤ法を用いて成膜した窒化シリコン膜と、スパッタリング法を用いて成膜した酸化アルミニウム膜との間に、スパッタリング法を用いて成膜した窒化シリコン膜を配置するとよい。
なお、ＣＶＤ法を用いて成膜する場合、水素原子を含まない、または水素原子の含有量が少ない、化合物ガスを用いて成膜することで、成膜した膜に含まれる水素濃度を低減してもよい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間にも、絶縁体２８２、および絶縁体２１４が設けられることが好ましい。また、絶縁体２８２、および絶縁体２１４の間に絶縁体２９６が設けられることが好ましい。絶縁体２９６は、絶縁体２８３、および絶縁体２８４と同様の材料を用いることができる。または、酸化シリコン、酸化窒化シリコンを用いることができる。または、公知の絶縁性材料を用いてもよい。ここで、絶縁体２８２、絶縁体２９６、および絶縁体２１４は、トランジスタ２００を構成する要素であってもよい。絶縁体２８２、絶縁体２９６、および絶縁体２１４がトランジスタ２００の構成要素を兼ねることで、半導体装置の作製にかかる工程数を削減できるため好ましい。
また、各トランジスタ層４１３とメモリデバイス層４１５の間、または各メモリデバイス層４１５の間に設けられる絶縁体２８２、絶縁体２９６、および絶縁体２１４それぞれの側面は、絶縁体２８７と接することが好ましい。このような構造とすることで、トランジスタ層４１３およびメモリデバイス層４１５は、それぞれ絶縁体２８２、絶縁体２９６、絶縁体２１４、絶縁体２８７、絶縁体２８３、および絶縁体２８４により囲われ、封止される。
また、絶縁体２８４の周囲には、絶縁体２７４を設けてもよい。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１に埋め込むように導電体４３０を設けてもよい。導電体４３０は、トランジスタ３００、すなわち素子層４１１に含まれる回路と電気的に接続する。
また、メモリデバイス層４１５では、容量素子２９２がトランジスタ２００Ｍと同じ層に形成されているため、メモリデバイス４２０の高さをトランジスタ２００Ｍと同程度にすることができ、各メモリデバイス層４１５の高さが過剰に大きくなるのを抑制することができる。これにより、比較的容易に、メモリデバイス層４１５の数を増やすことができる。例えば、トランジスタ層４１３、およびメモリデバイス層４１５からなる積層を１００層程度にしてもよい。
＜トランジスタ２００＞
図２２Ａを用いて、トランジスタ層４１３が有するトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタ２００Ｍに用いることができるトランジスタ２００について説明する。
図２２Ａに示すように、トランジスタ２００は、絶縁体２１６と、導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２２２と、絶縁体２２４と、酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と、酸化物２４３（酸化物２４３ａ、および酸化物２４３ｂ）と、絶縁体２７２と、絶縁体２７３と、絶縁体２５０と、導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、を有する。
また、絶縁体２１６、および導電体２０５は、絶縁体２１４上に設けられ、絶縁体２７３上には絶縁体２８０、および絶縁体２８２が設けられる。絶縁体２１４、絶縁体２８０、および絶縁体２８２は、トランジスタ２００の一部を構成しているとみなすことができる。
また、本発明の一態様の半導体装置は、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）を設けてもよい。また、絶縁体２８２上、および導電体２４０上には、導電体２４０と電気的に接続し、配線として機能する導電体２４６（導電体２４６ａ、および導電体２４６ｂ）が設けられる。
また、導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０などから拡散する水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのをさらに低減することができる。また、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
また、導電体２４０の側面に接して設けられる絶縁体２４１としては、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。絶縁体２４１は、絶縁体２７２、絶縁体２７３、絶縁体２８０、および絶縁体２８２に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。
導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
トランジスタ２００において、導電体２６０は、トランジスタの第１のゲートとして機能し、導電体２０５は、トランジスタの第２のゲートとして機能する。また、導電体２４２ａ、および導電体２４２ｂは、ソース電極またはドレイン電極として機能する。
酸化物２３０は、チャネル形成領域を有する半導体として機能する。
絶縁体２５０は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。
ここで、図２２Ａに示すトランジスタ２００は、絶縁体２８０、絶縁体２７３、絶縁体２７２、導電体２４２などに設けた開口部内に、導電体２６０が、酸化物２３０ｃおよび絶縁体２５０を介して、自己整合的に形成される。
つまり、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、絶縁体２８０などに設けた開口を埋めるように形成されるため、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０の位置合わせが不要となる。
ここで、絶縁体２８０などに設けた開口内に、酸化物２３０ｃを設けることが好ましい。従って、絶縁体２５０、および導電体２６０は、酸化物２３０ｃを介して、酸化物２３０ｂ、および酸化物２３０ａの積層構造と重畳する領域を有する。当該構造とすることで、酸化物２３０ｃと絶縁体２５０とを連続成膜により形成することが可能となるため、酸化物２３０と絶縁体２５０との界面を清浄に保つことができる。従って、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。
また、図２２Ａに示すトランジスタ２００は、導電体２６０の底面、および側面が絶縁体２５０に接する。また、絶縁体２５０の底面、および側面は、酸化物２３０ｃと接する。
また、トランジスタ２００は、図２２Ａに示すように、絶縁体２８２と、酸化物２３０ｃとが、直接接する構造となっている。当該構造とすることで、絶縁体２８０に含まれる酸素の導電体２６０への拡散を抑制することができる。
従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
例えば、酸化物半導体として機能する金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。エネルギーギャップの大きい金属酸化物を用いることで、トランジスタ２００の非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
具体的には、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
図２２Ａに示すように、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。ここで、酸化物２３０ｃの側面は、酸化物２４３ａ、酸化物２４３ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７２、絶縁体２７３、および絶縁体２８０に接して設けられていることが好ましい。
つまり、酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、チャネル形成領域と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。例えば、酸化物２３０ｃを２層構造にして、４層の積層構造を設ける構成にしてもよい。
また、酸化物２３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、または１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、または１：１：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、またはＩｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成の金属酸化物を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ－Ｚｎ酸化物（例えば、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成）を用いてもよい。また、酸化物２３０ｂとして、Ｉｎ酸化物を用いてもよい。
また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比もしくはその近傍の組成］、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、またはＧａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｃに、酸化物２３０ｂに用いることのできる材料を適用し、単層または積層で設けてもよい。例えば、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、Ｇａ：Ｚｎ＝２：５［原子数比］もしくはその近傍の組成と、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造、酸化ガリウムと、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成との積層構造などが挙げられる。
なお、実施の形態１に示す、メモリセル４２が有するＯＳトランジスタの構成と、トランジスタ層３０が有するＯＳトランジスタの構成と、を異ならせてもよい。例えば、メモリセル４２に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用い、トランジスタ層３０に設けられるＯＳトランジスタが有する酸化物２３０ｃには、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝１０：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝５：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。
また、酸化物２３０ｂ、酸化物２３０ｃにおいて、膜中のインジウムの比率を高めることで、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため、好適である。また、上述した近傍の組成とは、所望の原子数比の±３０％の範囲を含む。
また、酸化物２３０ｂは、結晶性を有していてもよい。例えば、後述するＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ－ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。また、加熱処理を行っても、酸化物２３０ｂから酸素が、引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
導電体２０５がゲート電極として機能する場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
なお、導電体２０５は、図２２Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。ここで図示しないが、導電体２０５は、酸化物２３０のチャネル幅方向において酸化物２３０ａ、および酸化物２３０ｂよりも外側の領域まで延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
また、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。
図示しないが、チャネル幅方向において、ゲートとして機能する導電体２６０は、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構造とすることにより、導電体２６０から生じる電界を、酸化物２３０ｂに生じるチャネル形成領域全体に作用させやすくなる。従って、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。本明細書において、導電体２６０、および導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５ａは、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を２層で図示したが、３層以上の多層構造としてもよい。
ここで、酸化物半導体と、酸化物半導体の下層に位置する絶縁体、または導電体と、酸化物半導体の上層に位置する絶縁体、または導電体とを、大気開放を行わずに、異なる膜種を連続成膜することで、不純物（特に、水素、水）の濃度が低減された、実質的に高純度真性である酸化物半導体膜を成膜することができるので好ましい。
絶縁体２２２、および絶縁体２７２および絶縁体２７３の少なくとも一つは、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２２２、絶縁体２７２、および絶縁体２７３の少なくとも一つは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
例えば、絶縁体２７３として、窒化シリコンまたは窒化酸化シリコンなどを用い、絶縁体２２２および絶縁体２７２として、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
これにより、水または水素などの不純物が絶縁体２２２を介して、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２２２を介して基板側に、拡散するのを抑制することができる。
また、水または水素などの不純物が、絶縁体２７２および絶縁体２７３を介して配置されている絶縁体２８０などからトランジスタ２００側に拡散するのを抑制することができる。このように、トランジスタ２００を、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２７２、および絶縁体２７３で取り囲む構造とすることが好ましい。
ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、昇温脱離ガス分析（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）にて、酸素分子の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２８３によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体２２２を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体２２２としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
また、酸化物２３０ｂと、ソース電極またはドレイン電極として機能する導電体２４２（導電体２４２ａおよび導電体２４２ｂ）と、の間に酸化物２４３（酸化物２４３ａおよび酸化物２４３ｂ）を配置してもよい。導電体２４２と、酸化物２３０ｂとが接しない構成となるので、導電体２４２が、酸化物２３０ｂの酸素を吸収することを抑制できる。つまり、導電体２４２の酸化を防止することで、導電体２４２の導電率の低下を抑制することができる。従って、酸化物２４３は、導電体２４２の酸化を抑制する機能を有することが好ましい。
ソース電極やドレイン電極として機能する導電体２４２と酸化物２３０ｂとの間に酸素の透過を抑制する機能を有する酸化物２４３を配置することで、導電体２４２と、酸化物２３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ２００の電気特性およびトランジスタ２００の信頼性を向上させることができる。
酸化物２４３として、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種からなる元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。酸化物２４３は、酸化物２３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物２４３として、酸化ガリウムを用いてもよい。また、酸化物２４３として、Ｉｎ－Ｍ－Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物２４３に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２４３の膜厚は、０．５ｎｍ以上５ｎｍ以下が好ましく、より好ましくは、１ｎｍ以上３ｎｍ以下である。また、酸化物２４３は、結晶性を有すると好ましい。酸化物２４３が結晶性を有する場合、酸化物２３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物２４３としては、六方晶などの結晶構造であれば、酸化物２３０中の酸素の放出を抑制できる場合がある。
なお、酸化物２４３は必ずしも設けなくてもよい。その場合、導電体２４２（導電体２４２ａ、および導電体２４２ｂ）と酸化物２３０とが接することで、酸化物２３０中の酸素が導電体２４２へ拡散し、導電体２４２が酸化する場合がある。導電体２４２が酸化することで、導電体２４２の導電率が低下する蓋然性が高い。なお、酸化物２３０中の酸素が導電体２４２へ拡散することを、導電体２４２が酸化物２３０中の酸素を吸収する、と言い換えることができる。
また、酸化物２３０中の酸素が導電体２４２（導電体２４２ａ、および導電体２４２ｂ）へ拡散することで、導電体２４２ａと酸化物２３０ｂとの間、および、導電体２４２ｂと酸化物２３０ｂとの間に異層が形成される場合がある。当該異層は、導電体２４２よりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体２４２と、当該異層と、酸化物２３０ｂとの３層構造は、金属－絶縁体－半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
なお、上記異層は、導電体２４２と酸化物２３０ｂとの間に形成されることに限られず、例えば、異層が、導電体２４２と酸化物２３０ｃとの間に形成される場合や、導電体２４２と酸化物２３０ｂとの間、および導電体２４２と酸化物２３０ｃとの間に形成される場合がある。
酸化物２４３上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁体２７２は、導電体２４２上面に接して設けられており、バリア層として機能することが好ましい。当該構成にすることで、導電体２４２による、絶縁体２８０が有する過剰酸素の吸収を抑制することができる。また、導電体２４２の酸化を抑制することで、トランジスタ２００と配線とのコンタクト抵抗の増加を抑制することができる。よって、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
従って、絶縁体２７２は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７２は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７２としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。また、絶縁体２７２としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。
図２２Ａに示すように、絶縁体２７２は、導電体２４２ｂの上面の一部、および導電体２４２ｂの側面と接する。また、図示しないが、絶縁体２７２は、導電体２４２ａの上面の一部、および導電体２４２ａの側面と接する。また、絶縁体２７２上に絶縁体２７３が配置されている。このようにすることで、例えば絶縁体２８０に添加された酸素が、導電体２４２吸収されることを抑制することができる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
または、当該金属酸化物は、ゲートの一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲートとして機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０は、図２２Ａでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）である場合を考える。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜トランジスタ３００＞
図２２Ｂを用いてトランジスタ３００を説明する。トランジスタ３００は、半導体基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、半導体基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図２２Ｂに示すトランジスタ３００はチャネルが形成される半導体領域３１３（半導体基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板３１１の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板３１１の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図２２Ｂに示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜メモリデバイス４２０＞
次に、図２１に示すメモリデバイス４２０について説明する。なお、メモリデバイス４２０が有するトランジスタ２００Ｍについて、トランジスタ２００と重複する説明は省略する。
メモリデバイス４２０において、トランジスタ２００Ｍの導電体２４２ａは、容量素子２９２の電極の一方として機能し、絶縁体２７２、および絶縁体２７３は、誘電体として機能する。絶縁体２７２、および絶縁体２７３を間に挟み、導電体２４２ａと重畳するように導電体２９０が設けられ、容量素子２９２の電極の他方として機能する。導電体２９０は、隣接するメモリデバイス４２０が有する容量素子２９２の電極の他方として用いてもよい。または、導電体２９０は、隣接するメモリデバイス４２０が有する導電体２９０と電気的に接続してもよい。
導電体２９０は、絶縁体２７２および絶縁体２７３を間に挟み、導電体２４２ａの上面および導電体２４２ａの側面にも配置される。このとき容量素子２９２は、導電体２４２ａと導電体２９０が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
導電体４２４は、導電体２４２ｂと電気的に接続し、かつ導電体２０５を介して下層に位置する導電体４２４と電気的に接続する。
容量素子２９２の誘電体として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。容量素子２９２の誘電体を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、容量素子２９２の誘電体として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。容量素子２９２の誘電体として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、容量素子２９２の誘電体を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
容量素子２９２の誘電体として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２がメモリデバイス４２０に占める面積を削減できる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９０として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
本実施の形態では、導電体４２４を間に挟み、トランジスタ２００Ｍおよび容量素子２９２が対称に配置される例を示している。このように一対のトランジスタ２００Ｍおよび容量素子２９２を配置することにより、トランジスタ２００Ｍと電気的に接続する導電体４２４の数を減らすことができる。そのため、メモリデバイス４２０に必要な面積を削減でき、ビットコストを向上させることができ好ましい。
導電体４２４の側面に絶縁体２４１が設けられている場合、導電体４２４は、導電体２４２ｂの上面の少なくとも一部と接続する。
導電体４２４および導電体２０５を用いることで、メモリユニット４７０内のトランジスタ２００Ｔとメモリデバイス４２０を電気的に接続することができる。
＜メモリデバイス４２０の変形例１＞
次に、図２３Ｂを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ａを説明する。メモリデバイス４２０Ａは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ａを有する。容量素子２９２Ａは、トランジスタ２００Ｍの下方に設けられる。
メモリデバイス４２０Ａでは、導電体２４２ａは、酸化物２４３ａ、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２に設けられた開口内に配置され、該開口底部で導電体２０５と電気的に接続する。導電体２０５は、容量素子２９２Ａと電気的に接続する。
容量素子２９２Ａは、電極の一方として機能する導電体２９４と、誘電体として機能する絶縁体２９５と、電極の他方として機能する導電体２９７を有する。導電体２９７は、絶縁体２９５を間に挟み、導電体２９４と重畳する。また、導電体２９７は、導電体２０５と電気的に接続する。
導電体２９４は、絶縁体２９６上に設けられた絶縁体２９８に形成された開口の底部および側面に設けられ、絶縁体２９５は、絶縁体２９８、および導電体２９４を覆うように設けられる。また、導電体２９７は、絶縁体２９５が有する凹部に埋め込まれるように設けられる。
また、絶縁体２９６に埋め込まれるように導電体２９９が設けられており、導電体２９９は、導電体２９４と電気的に接続する。導電体２９９は、隣接するメモリデバイス４２０Ａの導電体２９４と電気的に接続してもよい。
導電体２９７は、絶縁体２９５を間に挟み、導電体２９４の上面および導電体２９４の側面にも配置される。このとき容量素子２９２Ａは、導電体２９４と導電体２９７が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
容量素子２９２Ａの誘電体として機能する絶縁体２９５として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２９５を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２９５として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２９５として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２９５を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２９５として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ａがメモリデバイス４２０Ａに占める面積を削減できる。そのため、メモリデバイス４２０Ａに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２９７、導電体２９４、および導電体２９９として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２９８として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０の変形例２＞
次に、図２３Ｃを用いて、メモリデバイス４２０の変形例として、メモリデバイス４２０Ｂを説明する。メモリデバイス４２０Ｂは、トランジスタ２００Ｍと、トランジスタ２００Ｍと電気的に接続する容量素子２９２Ｂを有する。容量素子２９２Ｂは、トランジスタ２００Ｍの上方に設けられる。
容量素子２９２Ｂは、電極の一方として機能する導電体２７６と、誘電体として機能する絶縁体２７７と、電極の他方として機能する導電体２７８を有する。導電体２７８は、絶縁体２７７を間に挟み、導電体２７６と重畳する。
絶縁体２８２上に絶縁体２７５が設けられ、導電体２７６は、絶縁体２７５、絶縁体２８２、絶縁体２８０、絶縁体２７３、および絶縁体２７２に形成された開口の底部および側面に設けられる。絶縁体２７７は、絶縁体２８２および導電体２７６を覆うように設けられる。また、導電体２７８は、絶縁体２７７が有する凹部内で導電体２７６と重畳するように設けられ、少なくともその一部は、絶縁体２７７を介して絶縁体２７５上に設けられる。導電体２７８は、隣接するメモリデバイス４２０Ｂが有する容量素子２９２Ｂの電極の他方として用いてもよい。または、導電体２７８は、隣接するメモリデバイス４２０Ｂが有する導電体２７８と電気的に接続してもよい。
導電体２７８は、絶縁体２７７を間に挟み、導電体２７６の上面および導電体２７６の側面にも配置される。このとき容量素子２９２Ｂは、導電体２７６と導電体２７８が重畳する面積により得られる容量より大きい容量が得られるため、好ましい。
また、導電体２７８が有する凹部を埋め込むように絶縁体２７９を設けてもよい。
容量素子２９２Ｂの誘電体として機能する絶縁体２７７として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、および酸化ハフニウムなどを用いることができる。また、これらの材料を積層して用いることができる。絶縁体２７７を積層構造とする場合、酸化アルミニウムと窒化シリコンの積層、酸化ハフニウムと酸化シリコンの積層を用いることができる。ここで、積層の上下は限定されない。例えば、酸化アルミニウムの上に窒化シリコンが積層されてもよいし、窒化シリコンの上に酸化アルミニウムが積層されてもよい。
また、絶縁体２７７として、上記材料よりも高い誘電率を有する酸化ジルコニウムを用いてもよい。絶縁体２７７として、酸化ジルコニウムを単層で用いてもよいし、積層の一部として用いてもよい。例えば、酸化ジルコニウムと酸化アルミニウムの積層を用いることができる。また、絶縁体２７７を３層の積層としてもよく、第１の層、および第３の層に酸化ジルコニウムを用い、第１の層および第３の層の間の第２の層に酸化アルミニウムを用いてもよい。
絶縁体２７７として高い誘電率を有する酸化ジルコニウムを用いることで、容量素子２９２Ｂがメモリデバイス４２０Ｂに占める面積を削減できる。そのため、メモリデバイス４２０Ｂに必要な面積を削減でき、ビットコストを向上させることができ好ましい。
また、導電体２７６、および導電体２７８として、導電体２０５、導電体２４２、導電体２６０、導電体４２４などに用いることができる材料を用いることができる。
また、絶縁体２７５、および絶縁体２７９として、絶縁体２１４、絶縁体２１６、絶縁体２２４、および絶縁体２８０などに用いることができる材料を用いることができる。
＜メモリデバイス４２０とトランジスタ２００Ｔとの接続＞
図２１において一点鎖線で囲んだ領域４２２にて、メモリデバイス４２０は、導電体４２４および導電体２０５を介してトランジスタ２００Ｔのゲートと電気的に接続されているが、本実施の形態はこれに限らない。
図２４は、メモリデバイス４２０が、導電体４２４、導電体２０５、導電体２４６ｂ、および導電体２４０ｂを介してトランジスタ２００Ｔのソースおよびドレインの一方として機能する導電体２４２ｂと電気的に接続する例を示している。
このように、トランジスタ層４１３が有する回路の機能に応じてメモリデバイス４２０とトランジスタ２００Ｔの接続方法を決定することができる。
図２５は、メモリユニット４７０がトランジスタ２００Ｔを有するトランジスタ層４１３と、４層のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４）を有する例を示す。
メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿４は、それぞれ複数のメモリデバイス４２０を有する。
メモリデバイス４２０は、導電体４２４、および導電体２０５を介して異なるメモリデバイス層４１５が有するメモリデバイス４２０、およびトランジスタ層４１３が有するトランジスタ２００Ｔと電気的に接続する。
メモリユニット４７０は、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４により封止される。絶縁体２８４の周囲には絶縁体２７４が設けられる。また、絶縁体２７４、絶縁体２８４、絶縁体２８３、および絶縁体２１１には導電体４３０が設けられ、素子層４１１と電気的に接続する。
また、封止構造の内部には、絶縁体２８０が設けられる。絶縁体２８０は、加熱により酸素を放出する機能を有する。または、絶縁体２８０は、過剰酸素領域を有する。
なお、絶縁体２１１、絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であると好適である。また、絶縁体２１４、絶縁体２８２、および絶縁体２８７は、水素を捕獲、または水素を固着する機能を有する材料であると好適である。
例えば、上記水素に対するブロッキング性が高い機能を有する材料は、窒化シリコン、または窒化酸化シリコンなどが挙げられる。また、上記水素を捕獲、または水素を固着する機能を有する材料は、酸化アルミニウム、酸化ハフニウム、並びにアルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などが挙げられる。
なお、本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
なお、絶縁体２１１、絶縁体２１２、絶縁体２１４、絶縁体２８７、絶縁体２８２、絶縁体２８３、および絶縁体２８４に用いる材料の結晶構造については、特に限定は無いが、非晶質または結晶性を有する構造とすればよい。例えば、水素を捕獲、または水素を固着する機能を有する材料として、非晶質の酸化アルミニウム膜を用いると好適である。非晶質の酸化アルミニウムは、結晶性の高い酸化アルミニウムよりも、水素の捕獲、および固着する量が大きい場合がある。
ここで、絶縁体２８０中の過剰酸素は、絶縁体２８０と接する酸化物半導体中の水素の拡散に対し、下記のようなモデルが考えられる。
酸化物半導体中に存在する水素は、酸化物半導体に接する絶縁体２８０を介して、他の構造体へと拡散する。当該水素の拡散は、絶縁体２８０中の過剰酸素が酸化物半導体中の水素と反応しＯＨ結合となり、当該水素は絶縁体２８０中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または水素を固着する機能を有する材料（代表的には、絶縁体２８２）に到達した際に、水素原子は絶縁体２８２中の原子（例えば、金属原子など）と結合した酸素原子と反応し、絶縁体２８２中に捕獲、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体２８０中に残ると推測される。つまり、当該水素の拡散において、絶縁体２８０中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。
上記のモデルを満たすためには、半導体装置の作製プロセスが重要な要素の一つとなる。
一例として、酸化物半導体に、過剰酸素を有する絶縁体２８０を形成し、その後、絶縁体２８２を形成する。そのあとに、加熱処理を行うことが好ましい。当該加熱処理は、具体的には、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行う。加熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上とする。
上記の加熱処理によって、酸化物半導体中の水素が、絶縁体２８０、絶縁体２８２、および絶縁体２８７を介して、外方に拡散することができる。つまり、酸化物半導体、および当該酸化物半導体近傍に存在する水素の絶対量を低減することができる。
上記加熱処理のあと、絶縁体２８３、および絶縁体２８４を形成する。絶縁体２８３、および絶縁体２８４は、水素に対するブロッキング性が高い機能を有する材料であるため、外方に拡散させた水素、または外部に存在する水素を、内部、具体的には、酸化物半導体、または絶縁体２８０側に入り込むのを抑制することができる。
なお、上記の加熱処理については、絶縁体２８２を形成したあとに行う構成について、例示したが、これに限定されない。例えば、トランジスタ層４１３の形成後、またはメモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３の形成後に、それぞれ上記加熱処理を行ってもよい。また、上記加熱処理によって、水素を外方に拡散させる際には、トランジスタ層４１３の上方または横方向に水素が拡散される。同様に、メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿３形成後に加熱処理をする場合においては、水素は上方または横方向に拡散される。
なお、上記の作製プロセスにおいて、絶縁体２１１と、絶縁体２８３と、が接着することで、上述した封止構造が形成される。
以上のように、上記の構造、および上記の作製プロセスとすることで、水素濃度が低減された酸化物半導体を用いた半導体装置を提供することができる。従って、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
図２６Ａ乃至図２６Ｃは、導電体４２４の配置が図２５と異なる例を示す図である。図２６Ａは、メモリデバイス４２０を上面から見たときのレイアウト図を示し、図２６Ｂは、図２６ＡにＡ１－Ａ２の一点鎖線で示す部位の断面図であり、図２６Ｃは、図２６ＡにＢ１－Ｂ２の一点鎖線で示す部位の断面図である。なお、図２６Ａでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図２６Ａに示すように、導電体４２４が設けられる開口、すなわち導電体４２４は、酸化物２３０ａ、および酸化物２３０ｂと重畳する領域だけでなく、酸化物２３０ａ、および酸化物２３０ｂの外側にも設けられている。図２６Ａでは、導電体４２４が酸化物２３０ａ、および酸化物２３０ｂのＢ２側にはみ出すように設けられる例を示しているが、本実施の形態はこれに限定されない。導電体４２４は酸化物２３０ａ、および酸化物２３０ｂのＢ１側にはみ出すように設けられてもよいし、Ｂ１側およびＢ２側の両方ににはみ出すように設けられてもよい。
図２６Ｂ、および図２６Ｃは、メモリデバイス層４１５＿ｐ－１の上にメモリデバイス層４１５＿ｐが積層される例を示す（ｐは、２以上ｎ以下の自然数）。メモリデバイス層４１５＿ｐ－１が有するメモリデバイス４２０は、導電体４２４、および導電体２０５を介して、メモリデバイス層４１５＿ｐが有するメモリデバイス４２０と電気的に接続する。
図２６Ｂでは、メモリデバイス層４１５＿ｐ－１において、導電体４２４は、メモリデバイス層４１５＿ｐ－１の導電体２４２、およびメモリデバイス層４１５＿ｐの導電体２０５と接続する例を示している。ここで、導電体４２４は、導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の外側でメモリデバイス層４１５＿ｐ－１の導電体２０５とも接続している。
図２６Ｃでは、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って形成され、絶縁体２８０、絶縁体２７３、絶縁体２７２、絶縁体２２４、および絶縁体２２２に形成された開口を介して導電体２０５と電気的に接続されていることがわかる。ここで、導電体４２４が導電体２４２、酸化物２４３、酸化物２３０ｂ、および酸化物２３０ａのＢ２側の側面に沿って設けられる例を図２６Ｂでは点線で示している。また、導電体２４２、酸化物２４３、酸化物２３０ｂ、酸化物２３０ａ、絶縁体２２４、および絶縁体２２２のＢ２側の側面と導電体４２４の間には、絶縁体２４１が形成される場合がある。
導電体４２４を導電体２４２などと重ならない領域にも設けることで、メモリデバイス４２０は、異なるメモリデバイス層４１５に設けられたメモリデバイス４２０と電気的に接続することができる。また、メモリデバイス４２０は、トランジスタ層４１３に設けられたトランジスタ２００Ｔとも電気的に接続することができる。
また、導電体４２４をビット線としたとき、導電体４２４を導電体２４２などと重ならない領域にも設けることで、Ｂ１－Ｂ２方向で隣り合うメモリデバイス４２０のビット線の距離を拡げることができる。図２６Ａに示すように、導電体２４２上における導電体４２４同士の間隔は、ｄ１であるが、酸化物２３０ａより下層、すなわち絶縁体２２４、および絶縁体２２２に形成された開口内に位置する導電体４２４同士の間隔はｄ２となり、ｄ２はｄ１よりも大きくなる。Ｂ１－Ｂ２方向で隣り合う導電体４２４同士の間隔がｄ１である場合に比べ、一部の間隔をｄ２とすることで、導電体４２４の寄生容量を低減することができる。導電体４２４の寄生容量を低減することで、容量素子２９２に必要な容量を低減できるため好ましい。
メモリデバイス４２０では、２つのメモリセルに対して共通のビット線として機能する導電体４２４を設けている。容量に用いられる誘電体の誘電率や、ビット線間の寄生容量を適宜調整することで、各メモリセルのセルサイズを縮小できる。ここでは、チャネル長を３０ｎｍ（３０ｎｍノードともいう）としたときのメモリセルのセルサイズの見積もり、ビット密度の見積もり、およびビットコストの見積もりについて説明する。なお、以下で説明する図２７Ａ乃至図２７Ｄでは、図の理解を容易にするため、導電体２０５の図示を省略する。導電体２０５を設ける場合、導電体２０５は、導電体２６０、および導電体４２４と重畳する領域を有する。
図２７Ａは、容量の誘電体として、１０ｎｍの厚さの酸化ハフニウムとその上に１ｎｍの酸化シリコンを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３２をセルＡと呼ぶ。
セルＡにおけるセルサイズは、４５．２５Ｆ２である。
図２７Ｂは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを順に積層し、メモリデバイス４２０が有する各メモリセルの導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂの間にはスリットが設けられ、導電体２４２および該スリットと重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３３をセルＢと呼ぶ。
セルＢは、セルＡと比較して容量に用いる誘電体の誘電率が高いため、容量の面積を縮小できる。よって、セルＢでは、セルＡと比較して、セルサイズを縮小できる。セルＢにおけるセルサイズは、２５．５３Ｆ２である。
セルＡ、およびセルＢは、図２１、図２３Ａ乃至図２３Ｃ、および図２４に示すメモリデバイス４２０、メモリデバイス４２０Ａ、またはメモリデバイス４２０Ｂが有するメモリセルに対応する。
図２７Ｃは、容量の誘電体として、第１の酸化ジルコニウムと、その上に酸化アルミニウムと、その上に第２の酸化ジルコニウムを積層し、メモリデバイス４２０が有する導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂを各メモリセルが共有し、導電体２４２と重畳する一部、および導電体２４２の外側の一部と重畳するようにビット線として機能する導電体４２４が設けられる例を示す。このようにして得られたメモリセル４３４をセルＣと呼ぶ。
セルＣにおける導電体４２４の間隔は、導電体２４２の上方と比較して、酸化物２３０ａより下層において広くなる。そのため、導電体４２４の寄生容量を低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＣでは、セルＡおよびセルＢと比較して、セルサイズを縮小できる。セルＣにおけるセルサイズは、１７．２０Ｆ２である。
図２７Ｄは、セルＣにおいて導電体２０５および絶縁体２１６を設けない例を示す。このようなメモリセル４３５をセルＤと呼ぶ。
セルＤにおいて導電体２０５および絶縁体２１６を設けないことで、メモリデバイス４２０を薄くすることができる。そのため、メモリデバイス４２０を有するメモリデバイス層４１５を薄くすることができ、メモリデバイス層４１５を複数積層したメモリユニット４７０の高さを低くすることができる。導電体４２４および導電体２０５をビット線とみなしたとき、メモリユニット４７０内でビット線を短くすることができる。ビット線を短くできるため、ビット線の寄生負荷が低減され、導電体４２４の寄生容量をさらに低減することができ、容量の面積を縮小できる。また、導電体２４２、酸化物２４３、酸化物２３０ａ、および酸化物２３０ｂにスリットを設けない。以上より、セルＤでは、セルＡ、セルＢ、およびセルＣと比較して、セルサイズを縮小できる。セルＤにおけるセルサイズは、１５．１２Ｆ２である。
セルＣ、およびセルＤは、図２６Ａ乃至図２６Ｃに示すメモリデバイス４２０が有するメモリセルに対応する。
ここでセルＡ乃至セルＤ、およびセルＤにおいて多値化を行ったセルＥについてビット密度、およびビットコストＣｂの見積もりを行った。また、得られた見積もりについて現在市販されているＤＲＡＭにおけるビット密度、およびビットコストの予想値と比較した。
本発明の一態様の半導体装置におけるビットコストＣｂは、数式１を用いて見積もった。
ここで、ｎはメモリデバイス層の積層数、Ｐｃは共通部分として主に素子層４１１のパターニング回数、Ｐｓはメモリデバイス層４１５およびトランジスタ層４１３の１層あたりのパターニング回数、ＤｄはＤＲＡＭのビット密度、Ｄ３ｄはメモリデバイス層４１５の１層のビット密度、ＰｄはＤＲＡＭのパターニング回数を示す。ただし、Ｐｄにおいて、スケーリングに伴う増加分を含む。
表１に、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１８ｎｍ、および１Ｘｎｍの２種類である。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＥにおけるメモリデバイス層の積層数を５層、１０層、および２０層としてビット密度の見積もりを行った。
表２に、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。なお、ビットコストの比較には、プロセスノードが１ＸｎｍのＤＲＡＭを用いた。また、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＡ乃至セルＤにおけるメモリデバイス層の積層数を５層、１０層、および２０層として見積もりを行った。
また表３には、表１とは異なるビット密度の見積もりとして、市販されているＤＲＡＭのビット密度の予想値、および本発明の一態様の半導体装置のビット密度の見積もりを示す。なお、市販されているＤＲＡＭは、プロセスノードが１Ｘｎｍである。本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＣにおいてメモリデバイス層４１５およびトランジスタ層４１３の積層数を５層、１０層、および１０層で且つ４ｂｉｔ／ｃｅｌｌの多値化を行ったとして見積もりを行った。また表３では、市販されているＤＲＡＭのビットコストから、本発明の一態様の半導体装置の相対ビットコストを見積もった結果を示す。ビット密度と同様に、本発明の一態様の半導体装置のプロセスノードは３０ｎｍとし、セルＣにおいてメモリデバイス層４１５およびトランジスタ層４１３の積層数を５層、１０層、および１０層で且つ４ｂｉｔ／ｃｅｌｌの多値化を行ったとして見積もりを行った。
ＤＲＡＭは微細化が限界だが、本発明の一態様の半導体装置は、ＤＲＡＭでは原理的に不可能な多値化を行うことで、微細化の限界に到達することなく、ＤＲＡＭを超えた高ビット密度と、低コスト、極省電力化が可能である。また、データリフレッシュ頻度がＤＲＡＭのおよそ６万分の１（ＤＲＡＭ：６４ｍｓに１回、本発明の一態様の半導体装置：１ｈに１回）のため、メモリ容量が大きく増加しても、省電力化が可能なメモリとすることができる。
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、およびＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。
＜金属酸化物の構成＞
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図２８Ａを用いて説明を行う。図２８Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図２８Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、およびｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
なお、図２８Ａに示す太枠内の構造は、Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、およびＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図２８Ｂ、図２８Ｃに示す。また、図２８Ｂが石英ガラス、図２８Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図２８Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図２８Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。
図２８Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図２８Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。なお、明確な結晶粒界（グレインバウンダリ－）が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、または電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、およびＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１に記載の半導体装置１０におけるシリコン基板５０に設けられたコントロールロジック回路６１、行駆動回路６２、列駆動回路６３および出力回路６４について説明する。
図２９は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置１０Ｅは、周辺回路８０、およびメモリセルアレイ７０を有する。周辺回路８０は、コントロールロジック回路６１、行駆動回路６２、列駆動回路６３、出力回路６４を有する。
メモリセルアレイ７０は、複数のメモリセル４２を有する。行駆動回路６２は、ロウデコーダ７１およびワード線ドライバ回路７２を有する。列駆動回路６３は、カラムデコーダ８１、プリチャージ回路８２、増幅回路８３、および書き込み回路８４を有する。プリチャージ回路８２は、グローバルビット線ＧＢＬあるいはローカルビット線ＬＢＬなどをプリチャージする機能を有する。増幅回路８３は、グローバルビット線ＧＢＬあるいはローカルビット線ＬＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路６４を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１０Ｅの外部に出力される。
半導体装置１０Ｅには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路８０用の高電源電圧（ＶＤＤ）、メモリセルアレイ７０用の高電源電圧（ＶＩＬ）が供給される。
また半導体装置１０Ｅには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ７１およびカラムデコーダ８１に入力され、ＷＤＡＴＡは書き込み回路８４に入力される。
コントロールロジック回路６１は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ７１、カラムデコーダ８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路６１が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図３０に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３０では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３Ｄ ＮＡＮＤメモリを示している。
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
３Ｄ ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、半導体装置１０等が組み込まれた電子部品の例を、図３１Ａおよび図３１Ｂを用いて説明を行う。
図３１Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３１Ａに示す電子部品７００は、モールド７１１内にシリコン基板５０上に素子層２０が積層された半導体装置１０を有している。図３１Ａは、電子部品７００の内部を示すために、一部を図に反映していない。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
図３１Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置１０が設けられている。
電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３１Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図３２を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
：ＢＬ２：配線、ＳＬ２：配線、ＳＷ０：信号、ＳＷ１：信号、ＳＷ２：信号、Ｔ１１：時刻、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ１５：時刻、Ｔ１６：時刻、Ｔ１７：時刻、Ｔ１８：時刻、Ｔ１９：時刻、１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｅ：半導体装置、２０：素子層、２０＿Ｍ：素子層、２０＿１：素子層、３０：トランジスタ層、３０Ａ：トランジスタ層、３０Ｂ：トランジスタ層、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、３５：補正回路、３６：回路、３６＿ｐｒｅ：回路、４０：トランジスタ層、４１＿ｋ：トランジスタ層、４１＿１：トランジスタ層、４１＿２：トランジスタ層、４２：メモリセル、４３：トランジスタ、４４：キャパシタ、４９：トランジスタ層、４９＿ｋ：トランジスタ層、４９＿１：トランジスタ層、５０：シリコン基板、５１：制御回路、５２：スイッチ回路、５２＿１：トランジスタ、５２＿２：トランジスタ、５３：プリチャージ回路、５３＿１：トランジスタ、５３＿３：トランジスタ、５４：プリチャージ回路、５４＿１：トランジスタ、５４＿３：トランジスタ、５５：センスアンプ、５５＿１：トランジスタ、５５＿２：トランジスタ、５５＿３：トランジスタ、５５＿４：トランジスタ、６１：コントロールロジック回路、６２：行駆動回路、６３：列駆動回路、６４：出力回路、７０：メモリセルアレイ、７１：ロウデコーダ、７２：ワード線ドライバ回路、８０：周辺回路、８１：カラムデコーダ、８２：プリチャージ回路、８３：増幅回路、８４：回路、９０：トランジスタ層、９１：メモリセル、９２：トランジスタ、９３：トランジスタ、９４：キャパシタ、９７：トランジスタ、９８：トランジスタ、９９：トランジスタ、１００：記憶装置、１１０：期間、１１１：動作、１１２：動作、１１３：動作、１１４：動作、１１５：動作、１２０：期間、１２０＿１：期間、１２０＿２：期間、１２１：動作、１２１Ａ：動作、１２２：動作、１２３：動作、１２３Ａ：動作、１２４：動作、１２５：動作、１２５Ａ：動作、１３０：期間、１３１：動作、１３２：動作、１３３：動作、１３４：動作、１３５：動作、１４０：期間、１４１：動作、１４２：動作、１４４：キャパシタ、２００：トランジスタ、２００Ｍ：トランジスタ、２００Ｔ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２１１：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：酸化物、２４３ａ：酸化物、２４３ｂ：酸化物、２４６：導電体、２４６ａ：導電体、２４６ｂ：導電体、２５０：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７６：導電体、２７７：絶縁体、２７８：導電体、２７９：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８４：絶縁体、２８７：絶縁体、２９０：導電体、２９２：容量、２９２Ａ：容量、２９２Ｂ：容量、２９４：導電体、２９５：絶縁体、２９６：絶縁体、２９７：導電体、２９８：絶縁体、２９９：導電体、３００：トランジスタ、３１１：半導体基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、４１１：素子層、４１３：トランジスタ層、４１３＿ｍ：トランジスタ層、４１３＿１：トランジスタ層、４１５：メモリデバイス層、４１５＿ｎ：メモリデバイス層、４１５＿ｐ：メモリデバイス層、４１５＿ｐ－１：メモリデバイス層、４１５＿１：メモリデバイス層、４１５＿３：メモリデバイス層、４１５＿４：メモリデバイス層、４２０：メモリデバイス、４２０Ａ：メモリデバイス、４２０Ｂ：メモリデバイス、４２２：領域、４２４：導電体、４２６：導電体、４２８：導電体、４３０：導電体、４３２：メモリセル、４３３：メモリセル、４３４：メモリセル、４３５：メモリセル、４７０：メモリユニット、４７０＿ｍ：メモリユニット、４７０＿１：メモリユニット、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、８２０：周辺回路、９０１：境界領域、９０２：境界領域、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ、７３００：掃除ロボット

Claims (2)

  1. 第１トランジスタ層と、
    前記第１トランジスタ層上に位置する領域を有する第２トランジスタ層と、を有し、
    前記第１トランジスタ層は、ゲートがローカルビット線と電気的に接続された第１のトランジスタと、前記第１のトランジスタと電気的に接続された補正回路と、を有し、
    前記第２トランジスタ層は、メモリセルを有し、
    前記メモリセルは、前記ローカルビット線と電気的に接続され、
    前記補正回路は、グローバルビット線と電気的に接続され、
    前記補正回路は、前記第１のトランジスタのしきい値電圧に応じた電圧を前記第１のトランジスタのゲートに保持させる機能を有する、半導体装置。
  2. 請求項１において、
    前記補正回路は、第２乃至第４のトランジスタを有し、
    前記第２のトランジスタは、前記第１のトランジスタのゲートと前記第１のトランジスタのソースまたはドレインの一方との間の導通状態を制御する機能を有し、
    前記第３のトランジスタは、前記第１のトランジスタのソースまたはドレインの他方と前記第１のトランジスタに電流を流すための電位が与えられた配線との間の導通状態を制御する機能を有し、
    前記第４のトランジスタは、前記第１のトランジスタのソースまたはドレインの一方と、前記グローバルビット線との間の導通状態を制御する機能を有する、半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022168160A1 (ja) * 2021-02-02 2022-08-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体メモリ装置
TWI769789B (zh) * 2021-04-21 2022-07-01 財團法人工業技術研究院 陣列開關電路及系統晶片封裝結構
WO2023152586A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR20240152314A (ko) * 2022-02-18 2024-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JPWO2023166374A1 (ja) * 2022-03-04 2023-09-07
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area
WO2024047486A1 (ja) * 2022-09-01 2024-03-07 株式会社半導体エネルギー研究所 記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117113A (en) * 1990-07-06 1992-05-26 Thompson And Nielson Electronics Ltd. Direct reading dosimeter
JP3279615B2 (ja) 1991-04-15 2002-04-30 株式会社日立製作所 半導体装置
JP3248468B2 (ja) 1997-10-30 2002-01-21 日本電気株式会社 半導体記憶装置
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP4260469B2 (ja) 2002-12-16 2009-04-30 株式会社ルネサステクノロジ 半導体記憶装置
JP5518313B2 (ja) 2008-08-29 2014-06-11 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及び半導体記憶装置
JP2010232398A (ja) 2009-03-27 2010-10-14 Elpida Memory Inc 半導体装置および半導体装置の制御方法
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP2015041388A (ja) * 2013-08-20 2015-03-02 株式会社半導体エネルギー研究所 記憶装置、及び半導体装置
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2017055967A1 (en) 2015-09-30 2017-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10236875B2 (en) * 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10192871B2 (en) * 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102591915B1 (ko) * 2017-01-27 2023-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법
KR102755184B1 (ko) 2017-06-27 2025-01-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2019048967A1 (ja) * 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器
US20220236785A1 (en) * 2019-06-04 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
US20230176818A1 (en) * 2020-05-22 2023-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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