CN117321761A

CN117321761A - 半导体装置

Info

Publication number: CN117321761A
Application number: CN202280034038.3A
Authority: CN
Inventors: 松崎隆德; 冈本佑树; 大贯达也; 国武宽司
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2021-05-10
Filing date: 2022-04-26
Publication date: 2023-12-29

Abstract

提供一种具有新颖结构的半导体装置。该半导体装置包括：设置有具有驱动第一存储单元的功能的第一外围电路的第一衬底；以及包括第二衬底及具有第一存储单元的第一元件层的第一存储单元层。第一存储单元包括第一晶体管及第一电容器。第一晶体管包括沟道形成区域中含有金属氧化物的半导体层。第一存储单元层在垂直或大致垂直于第一衬底的表面的方向上层叠设置于第一衬底上。第二衬底包括用来进行第一存储单元中的数据写入或读出的电路。第一外围电路与第一存储单元通过设置在第二衬底及第一元件层中的第一贯通电极电连接。

Description

半导体装置

技术领域

本说明书说明半导体装置等。

在本说明书中，半导体装置是指利用半导体特性的装置并是指包含半导体元件(晶体管、二极管、光电二极管等)的电路及具有该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片或者封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。

背景技术

作为可用于晶体管的半导体，金属氧化物受到关注。报告了沟道形成区域中包含金属氧化物半导体的晶体管(下面有时称为“氧化物半导体晶体管”或“OS晶体管”)具有极小的关态电流(例如，非专利文献1、2)。使用OS晶体管的各种半导体装置(例如，非专利文献3、4)被制造。

可以将OS晶体管的制造工序列入现有的Si晶体管的CMOS工序。例如，在专利文献1中公开了多个包括OS晶体管的存储单元阵列的层层叠于设置有Si晶体管的衬底上的结构。

[先行技术文献]

[专利文献]

[专利文献1]美国专利申请公开第2012/0063208号说明书

[非专利文献]

[非专利文献1]S.Yamazaki etal.，“PropertiesofcrystallineIn-Ga-Zn-oxidesemiconductor and its transistor characteristics，”Jpn.J.Appl.Phys.，vol.53，04ED18(2014).

[非专利文献2]K.Kato et al.，“Evaluation of Off-State CurrentCharacteristics of Transistor Using Oxide Semiconductor Material，Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201(2012).

[非专利文献3]S.Amano etal.，“LowPowerLCDisplayUsingIn-Ga-Zn-Oxide TFTsBased on Variable Frame Frequency，“SID Symp.Dig.Papers，vol.41，pp.626-629(2010).

[非专利文献4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：AKey Enabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156(2017).

发明内容

发明所要解决的技术问题

本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置等。另外，本发明的一个方式的目的之一是提供一种在被用作利用极小的关态电流的存储装置的半导体装置中能够减少制造成本的具有新颖结构的半导体装置等。另外，本发明的一个方式的目的之一是提供一种在被用作利用极小的关态电流的存储装置的半导体装置中实现低功耗化的具有新颖结构的半导体装置等。另外，本发明的一个方式的目的之一是提供一种在被用作利用极小的关态电流的存储装置的半导体装置中能够实现装置的小型化的具有新颖结构的半导体装置等。另外，本发明的一个方式的目的之一是提供一种在被用作利用极小的关态电流的存储装置的半导体装置中晶体管的电特性变动小且可靠性优异的具有新颖结构的半导体装置等。

多个目的的描述不妨碍互相目的的存在。本发明的一个方式并不需要实现所例示的所有目的。此外，上述列举的目的以外的目的是从本说明书等的记载自然得知的，而这种目的有可能成为本发明的一个方式的目的。

解决技术问题的手段

本发明的一个方式是一种半导体装置，包括：设置有具有驱动第一存储单元的功能的第一外围电路的第一衬底；以及包括第二衬底及具有第一存储单元的第一元件层的第一存储单元层，其中，第一存储单元包括第一晶体管及第一电容器，第一晶体管包括沟道形成区域中含有金属氧化物的半导体层，第一存储单元层在垂直或大致垂直于第一衬底的表面的方向上层叠设置于第一衬底上，并且，第一外围电路与第一存储单元通过设置在第二衬底及第一元件层中的第一贯通电极电连接。

本发明的一个方式是一种半导体装置，包括：设置有具有驱动第一存储单元的功能的第一外围电路的第一衬底；以及包括第二衬底及具有第一存储单元的第一元件层的第一存储单元层，其中，第一存储单元包括第一晶体管及第一电容器，第一晶体管包括沟道形成区域中含有金属氧化物的半导体层，第一存储单元层在垂直或大致垂直于第一衬底的表面的方向上层叠设置于第一衬底上，第二衬底包括用来进行第一存储单元中的数据写入或读出的放大电路，并且，第一外围电路与第一存储单元通过设置在第二衬底及第一元件层中的第一贯通电极电连接。

在本发明的一个方式的半导体装置中，第一存储单元层优选包括垂直或大致垂直于第一衬底的表面的方向上层叠设置的多个第一元件层。

在本发明的一个方式的半导体装置中，优选的是，包括：设置有具有驱动第二存储单元的功能的第二外围电路的第一衬底；以及设置有包括具有第二存储单元的第二元件层的第二存储单元层的第三衬底，其中第一存储单元层设置在第一衬底与第二存储单元层之间，第二存储单元包括第二晶体管及第二电容器，第二晶体管包括沟道形成区域中含有硅的半导体层，并且第二外围电路与第二存储单元通过设置在第二衬底、第三衬底、第一元件层及第二元件层中的第二贯通电极电连接。

在本发明的一个方式的半导体装置中，优选的是，第一衬底包括CPU，并且第二存储单元具有保持CPU所保持的数据的功能。

在本发明的一个方式的半导体装置中，优选的是，包括：设置有具有驱动第二存储单元的功能的第二外围电路的第一衬底；以及包括第三衬底及具有第二存储单元的第二元件层的第二存储单元层，其中第一存储单元层设置在第一衬底与第二存储单元层之间，第二存储单元包括第三晶体管至第五晶体管以及第三电容器，第三晶体管至第五晶体管包括沟道形成区域中含有金属氧化物的半导体层，并且第二外围电路与第二存储单元通过设置在第二衬底、第三衬底、第一元件层及第二元件层中的第二贯通电极电连接。

在本发明的一个方式的半导体装置中，金属氧化物包含In、Ga及Zn。该半导体装置是优选的。

注意，本发明的其他方式记载于下面所述的实施方式中的说明及附图中。

发明效果

本发明的一个方式可以提供一种具有新颖结构的半导体装置等。另外，本发明的一个方式可以提供一种在被用作利用极小的关态电流的存储装置的半导体装置中能够减少制造成本的具有新颖结构的半导体装置等。另外，本发明的一个方式可以提供一种在被用作利用极小的关态电流的存储装置的半导体装置中实现低功耗化的具有新颖结构的半导体装置等。另外，本发明的一个方式可以提供一种在被用作利用极小的关态电流的存储装置的半导体装置中能够实现装置的小型化的具有新颖结构的半导体装置等。另外，本发明的一个方式可以提供一种在被用作利用极小的关态电流的存储装置的半导体装置中晶体管的电特性变动小且的可靠性优异的具有新颖结构的半导体装置等。

多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。

附图简要说明

图1图1A至图1C是示出半导体装置的结构例子的图。

图2A及图2B是示出半导体装置的结构例子的图。

图3A至图3C是示出半导体装置的结构例子的图。

图4A及图4B是示出半导体装置的结构例子的图。

图5A至图5D是示出半导体装置的结构例子的图。

图6A及图6B是示出半导体装置的结构例子的图。

图7A至图7C是示出半导体装置的结构例子的图。

图8A及图8B是示出半导体装置的结构例子的图。

图9A及图9B是示出半导体装置的结构例子的图。

图10A至图10C是示出半导体装置的结构例子的图。

图11是示出半导体装置的结构例子的图。

图12是示出半导体装置的结构例子的图。

图13A及图13B是示出半导体装置的结构例子的图。

图14是示出半导体装置的结构例子的图。

图15是示出半导体装置的结构例子的图。

图16A及图16B是示出半导体装置的结构例子的图。

图17A及图17B是示出半导体装置的结构例子的图。

图18是示出半导体装置的结构例子的截面示意图。

图19是示出半导体装置的结构例子的截面示意图。

图20是说明半导体装置的结构例子的方框图。

图21是示出半导体装置的结构例子概念图。

图22A及图22B是说明电子构件的一个例子的示意图。

图23是示出电子设备的例子的图。

实施发明的方式

下面，参照附图对实施方式进行说明。注意，本发明的一个方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。

注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。另外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被设为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。

在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素，并有时省略重复说明。

在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。

另外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“[n]”，“[m，n]”等用于识别的符号。例如，将第二个布线GL表示为布线GL[2]。

(实施方式1)

参照图1A至图1C说明作为本发明的一个方式的半导体装置的结构例子。注意，半导体装置是利用半导体特性的装置，也是包括半导体元件(晶体管、二极管、光电二极管等)的电路、包括该电路的装置。本实施方式中说明的半导体装置被用作利用关态电流极小的晶体管的存储装置。

图1A是本实施方式中说明的半导体装置的截面示意图。

图1A所示的半导体装置10A包括设置在衬底25中的外围电路20以及设置有构成存储单元阵列的多个存储单元40_1至40_N(N为整数)的存储单元层31_1至31_N。存储单元层31_1至31_N有时被统称为存储单元层30。

虽然对设置有外围电路20的衬底25是硅衬底的情况进行说明，但本实施方式不局限于此。注意，硅衬底是指以硅为半导体材料的衬底如单晶硅衬底。此外，不局限于硅，也可以将包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料用于衬底。

外围电路20包括用来输出驱动存储单元40_1至40_N的信号的电路诸如行驱动器及列驱动器等。外围电路20有时被称为控制电路、驱动电路或电路。

行驱动器是具有将用来驱动存储单元的信号输出到字线的功能的电路。字线具有对存储单元传送字信号的功能。行驱动器有时被称为字线侧驱动电路。注意，行驱动器包括用来根据所指定的地址选择字线的译码器电路及缓冲器电路等。列驱动器是具有将用来驱动存储单元的信号输出到位线的功能、输出写入到存储单元的数据的功能以及放大从存储单元读出到位线的数据的功能的电路。位线具有对存储单元传送数据的功能。列驱动器有时被称为位线侧驱动电路。注意，列驱动器包括读出放大器、预充电电路、用来根据所指定的地址选择位线的译码器电路等。

外围电路20优选以高速驱动存储单元40_1至40_N。因此，外围电路20优选包括以高速工作的晶体管。外围电路20所包括的晶体管优选为具有优异场效应迁移率且沟道形成区域含有硅的晶体管(Si晶体管)。

存储单元层31_1至31_N都包括元件层51及衬底52。元件层51是包括晶体管及电容器等元件的层。各存储单元层31_1至31_N中的元件层51中分别设置有存储单元40_1至40_N。注意，虽然元件层51中分别示出两个存储单元40_1至40_N，但是实际上可以设置三个以上。

存储单元层31_1至31_N在垂直或大致垂直于衬底25的表面的方向上层叠设置。换言之，元件层51及衬底52在垂直或大致垂直于衬底25的表面的方向上层叠设置。通过采用该结构，可以增大配置在单位面积中的存储单元40_1至40_N个数。由此，可以提高存储密度。为了说明各构成要素的配置，在图1A的截面示意图中，将垂直或大致垂直于衬底25的表面的方向规定为z轴方向。此外，为了便于理解，在说明书中有时将z轴方向称为垂直于衬底25的表面的方向。注意，“大致垂直”是指以85°以上且95°以下的角度配置的状态。

设置在存储单元层31_1至31_N中的贯通电极54以及设置在贯通电极54之间的金属凸块53被用作用来使外围电路20与存储单元40_1至40_N电连接的布线。用作布线的贯通电极54及金属凸块53可以设置在垂直或大致垂直于衬底25的表面的方向上，所以可以缩短外围电路20与存储单元40_1至40_N之间的距离。贯通电极54及金属凸块53可以被用作用来进行存储单元40_1至40_N的数据的写入或读出的位线或者用来使存储单元40_1至40_N成为选择状态的字线。

在图1B中示意性地示出外围电路20与存储单元40_1至40_N之间的数据信号Data。在图1A的半导体装置10A中，可以通过设置在元件层51及衬底52中的贯通电极54、设置在贯通电极54之间的金属凸块53在外围电路20与存储单元40_1至40_N之间进行数据信号Data的输入输出。如上所述，通过用作布线的贯通电极54及金属凸块53，可以缩短外围电路20与存储单元40_1至40_N之间的距离。因此，外围电路20除了与下层的存储单元层31_1之间以外还可以与上层的存储单元层31_N之间进行数据信号Data的输入输出。

以贯通存储单元层31_1至31_N的衬底52及元件层51的方式设置的贯通电极54可以利用TSV(Through SiliconVia：硅穿孔)等贯通电极技术而形成。此外，以贯通存储单元层31_1至31_N的各层的方式设置的贯通电极54可以通过设置在存储单元层31_1至31_N的各层之间的金属凸块53(也称为微凸块)连接。注意，存储单元层31_1至31_N的各层的贯通电极54也可以不用金属凸块53而用Cu-Cu接合连接。Cu-Cu接合是通过使Cu(铜)的焊盘彼此连接而使其电导通的技术。此外，也可以不通过Cu(铜)的焊盘而使贯通电极54彼此直接连接。

图1C示出可用作存储单元40_1至40_N的存储单元的电路结构。图1C所示的存储电路40p包括晶体管41及电容器42。晶体管41的源极和漏极中的一个与布线BL连接。晶体管41的栅极与布线WL连接。晶体管41的源极和漏极中的另一个与电容器42连接。

晶体管41优选为OS晶体管。OS晶体管的关态电流极小。因此，可以在电容器42中长时间保持对应于写入到存储单元40_1至40_N的数据的电荷。换言之，在存储单元40_1至40_N中，可以长时间保持已写入的数据。因此，可以降低刷新数据的频率，而降低本发明的一个方式的半导体装置的功耗。

另外，包括晶体管41的存储电路40p可以被称为将OS晶体管用于存储器的DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：动态氧化物半导体随机存取存储器)。因为该存储电路可以由一个晶体管及一个电容器构成，所以可以实现存储器的高密度化。此外，通过使用OS晶体管，可以延长数据的保持期间。

虽然作为具有没有背栅电极的顶栅极结构或底栅极结构的晶体管示出晶体管41，但是晶体管41的结构不局限于此。晶体管41优选包括背栅电极。通过控制施加到背栅电极的电位，可以控制晶体管41的阈值电压。由此，例如可以增大晶体管41的通态电流，并且可以减小关态电流。

使用OS晶体管的存储单元40_1至40_N可以自由地配置在包括OS晶体管的元件层等中，因此可以易于进行集成化。因此，可以增大配置在单位面积中的存储单元个数，而可以提高存储密度。

另外，OS晶体管具有在高温环境下比Si晶体管优越的电特性。具体而言，即使在125℃以上且150℃以下的高温下，通态电流与关态电流的比率也大，因此可以进行良好的开关工作。此外，OS晶体管在-40℃以上且190℃以下的范围内良好地工作。换言之，OS晶体管的耐热性非常良好。该耐热性比相变存储器(PCM：Phase ChangeMemory)的耐热性(-40℃以上且150℃以下)、可变电阻式随机存取存储器(ReRAM：Resistance RandomAccessMemory)的耐热性(-40℃以上且125℃以下)、磁阻随机存取存储器(MRAM：MagnetoresistiveRandom Access Memory)的耐热性(-40℃以上且105℃以下)等更好。

虽然在图1A中说明通过金属凸块53及贯通电极54将存储单元层30贴合于衬底25的结构，但是也可以采用其他结构。

在图2A及图2B中说明通过贯通电极54连接衬底25所包括的外围电路21的电极和存储单元层30所包括的元件层51的电极的结构。

图2A是可用作图1A的存储单元层31_1至31_N的存储单元层31的截面示意图。图2A示出以接触于衬底52的方式设置的元件层51。此外，图2A示出元件层51上的接合层57。

元件层51包括存储单元40所包括的OS晶体管M_OS以及电极M_Cu。电极M_Cu是形成贯通电极54时被连接的电极。在作为电极M_Cu使用铜(Cu)时，为了抑制形成贯通电极54时的表面氧化，用金(Au)覆盖电极表面是有效的。此外，作为电极M_Cu也可以采用包含铜以外的导电体的结构。

接合层57优选使用氧化硅(SiO_X)等，由此可以使与衬底25的接合面平坦化，而且接合层57的羟基与衬底25的表面的羟基可以形成键合。与氮化硅(SiN)等相比，氧化硅(SiO_X)可以提高表面的平坦性，所以是优选的。此外，在使用含有氧化硅(SiO_X)的层分别形成衬底25的表面上的层以及接合层57并提高该氧化硅的平坦性时，有可能发生如下情况：形成在衬底25的表面上的氧化硅表面的羟基(OH基)与接合层57的氧化硅表面的羟基(OH基)由于范德华力接合，因之后的热处理而生成Si-O-Si键合以及H₂O分子。

图2B是将图2A的存储单元层31以倒装(face-down)方式贴合于衬底25(倒装焊接：face-down bonding)时的截面示意图。衬底25包括外围电路21所包括的Si晶体管M_Si及电极M_Cu。设置在元件层51及衬底52中的贯通电极54以连接存储单元40所包括的电极M_Cu与外围电路21所包括的电极M_Cu的方式设置。

通过提高接合层57的平坦性等，可以不暴露于1000℃以上等高温而在以350℃至450℃为上限的范围内贴合衬底25与存储单元层31。也就是说，可以以不暴露于高温的方式贴合衬底25与存储单元层31。因此，可以抑制起因于元件层51暴露于高温的OS晶体管M_OS的电特性变动。再者，在贴合衬底25与存储单元层31时Si晶体管不暴露于高温，因此可以使用铜布线。

上述衬底25与存储单元层31的贴合不仅对贴合包括OS晶体管的存储单元层31的情况有效，也对贴合包括Si晶体管的存储单元层的情况有效。由于可以将贴合时的温度上限设定为350℃至450℃的范围内，因此也可以实现交替贴合包括Si晶体管的存储单元层和包括OS晶体管的存储单元层的结构。

在本发明的一个方式中，作为设置在各元件层中的晶体管，使用关态电流极小的OS晶体管。因此，可以降低保持于存储单元的数据的刷新频率，可以制造实现了低功耗化的半导体装置。OS晶体管可以层叠地设置并沿垂直方向反复利用相同的制造工序而制造，因此能够实现制造成本的降低。另外，在本发明的一个方式中，构成存储单元的晶体管也可以不沿平面方向而沿垂直方向配置来提高存储密度，因此能够实现装置的小型化。另外，OS晶体管的电特性变动即使在高温环境下也比Si晶体管小，因此可以实现在层叠并集成化了时的晶体管的电特性的变动小且被用作可靠性良好的存储装置的半导体装置。

本实施方式所示的结构可以与其他实施方式等所记载的结构适当地组合而实施。

(实施方式2)

在本实施方式中，说明作为本发明的一个方式的半导体装置的结构例子，其结构与实施方式1不同。注意，关于与实施方式1重复的部分参照上面的说明，而省略详细说明。

图3A是本实施方式中说明的半导体装置的截面示意图。图3A所示的半导体装置10B在实施方式1中说明的存储单元层30的上层还包括其他存储单元层60。作为一个例子，其他存储单元层60包括设置有存储单元70_1及70_N(示出存储单元70_1及70_2)的存储单元层61_1及61_N((示出存储单元层61_1及61_2)。另外，在图3A中，衬底25除了外围电路20之外还包括外围电路21。

外围电路21包括用来输出驱动存储单元70_1至70_N的信号的电路诸如行驱动器及列驱动器等。外围电路21优选以高速驱动存储单元70_1至70_N。因此，外围电路21优选包括以高速工作的晶体管。外围电路21所包括的晶体管优选为具有优异场效应迁移率且沟道形成区域含有硅的晶体管(Si晶体管)。注意，外围电路21有时被称为控制电路、驱动电路或电路。

存储单元层61_1至61_N都包括元件层62及衬底63。存储单元层61_1至61_N在垂直或大致垂直于衬底25的表面的方向上层叠设置。通过采用该结构，可以增大配置在单位面积中的存储单元70_1至70_N个数，由此可以提高存储密度。为了说明各构成要素的配置，在图3A的截面示意图中规定相当于垂直或大致垂直于衬底25的表面的方向的z轴方向。

设置在存储单元层31_1至31_N中的贯通电极54的一部分、设置在存储单元层61_1至61_N中的贯通电极54A以及设置在贯通电极54A与贯通电极54之间的金属凸块53的一部分被用作用来使外围电路21与存储单元70_1至70_N电连接的布线。用作布线的贯通电极54、贯通电极54A及金属凸块53可以设置在垂直或大致垂直于衬底25的表面的方向上，所以可以缩短外围电路21与存储单元70_1至70_N之间的距离。贯通电极54、贯通电极54A及金属凸块53可以被用作用来进行存储单元70_1至70_N的数据的写入或读出的位线或者用来使存储单元70_1至70_N成为选择状态的字线。

图3B示出可用作存储单元70_1至70_N的存储单元的电路结构。图3B所示的存储电路70p包括晶体管71至73及电容器74。晶体管71的源极和漏极中的一个与布线BL连接。晶体管71的栅极与布线WL连接。晶体管71的源极和漏极中的另一个与晶体管72的栅极及电容器74连接。晶体管72的源极和漏极中的一个与布线BL连接。晶体管72的源极和漏极中的另一个与晶体管73的源极和漏极中的一个连接。晶体管73的栅极与供应读出信号的布线RL连接。

注意，虽然图3B示出兼用于数据的写入和读出的布线BL，但是作为布线BL也可以使用不同布线。例如，也可以采用晶体管71、晶体管72分别连接于不同布线BL(读出布线RBL、写入布线WBL)的结构。另外，虽然图3B示出包括三个晶体管的存储电路，但是也可以采用省略晶体管73而包括两个晶体管的存储电路。

晶体管71优选为OS晶体管。OS晶体管的关态电流极小。因此，可以在晶体管72的栅极及电容器74中长时间保持对应于写入到存储单元70_1至70_N的数据的电荷。换言之，在存储单元70_1至70_N中，可以长时间保持已写入的数据。也就是说，存储电路70p具有非易失性特性。在本说明书等中，将用包括OS晶体管的存储电路70p构成的存储单元称为NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory：非易失性氧化物半导体随机存取存储器)。NOSRAM利用电容器的充放电改写数据，由此在原理上没有改写次数上的限制，并可以以低能量进行数据写入及读出。另外，存储单元的电路结构简单，所以容易实现大容量化。因此，NOSRAM是容量大、功耗低且改写耐性高的存储器。

通过作为数据使用3值以上的多值数据，NOSRAM可以与DOSRAM相比使每1个存储单元中的数据大容量化。另外，NOSRAM可以对被写入的数据进行非破坏性读出，所以适合于长时间数据保持。另一方面，DOSRAM对被写入的数据进行破坏性读出，所以适合于写入及读出的频率大的存储层次中的使用。因此，包括DOSRAM的存储单元的存储单元层30优选位于比包括NOSRAM的存储单元的存储单元层60靠近衬底25的位置。也就是说，存储单元层30优选设置在衬底25与存储单元层60之间。

保持在存储单元中的数据可以根据使用状态而适当地传送到NOSRAM。例如，如图3C所示，保持在存储单元40_1至40_N中的数据信号Data可以通过外围电路20及外围电路21传送到存储单元70_1及70_2。

(实施方式3)

在本实施方式中，说明作为本发明的一个方式的半导体装置的结构例子，其结构与实施方式1及2不同。注意，关于与实施方式1及2重复的部分参照上面的说明，而省略详细说明。

图4A是可用于本发明的一个方式的半导体装置的存储单元层31A的截面示意图。图4A所示的存储单元层31A具有如下结构：在实施方式1或2中说明的存储单元层31_1中，元件层51中在z轴方向上层叠有多个存储单元40_1。注意，虽然图4A示出存储单元层31_1，但是存储单元层31_2至存储单元层31_N也是同样的。此外，元件层51中使存储单元40_1彼此连接的布线有时被称为布线LBL(局部位线)。与上述实施方式中说明的贯通电极54不同，布线LBL是由设置在元件层51的层间的导电体构成的布线。

图4B是本实施方式中说明的半导体装置的截面示意图。图4B所示的半导体装置10C具有将图4A中说明的存储单元层31A的结构用于各层的存储单元层31_1至31_N的结构。通过采用该结构，可以在增大单位面积的存储单元的同时减少金属凸块53及贯通电极54，由此可以降低制造成本并提高存储密度。

(实施方式4)

在本实施方式中，说明作为本发明的一个方式的半导体装置的结构例子，其结构与实施方式1至3不同。注意，关于与实施方式1至3重复的部分参照上面的说明，而省略详细说明。

图5A是可用于本发明的一个方式的半导体装置的存储单元层31B的截面示意图。图5A所示的存储单元层31B具有如下结构：在实施方式1至3中说明的存储单元层31_1(存储单元层31_1至31_N)中，能够执行外围电路20的部分功能的外围电路20_1(外围电路20_1至20_N)设置在衬底52中。注意，虽然图5A示出用于存储单元层31_1的例子，但是存储单元层31_2至存储单元层31_N也是同样的。此外，使设置在衬底52中的外围电路20_1与元件层51中的存储单元40_1连接的布线有时被称为布线LBL(局部位线)。与上述实施方式3中说明的布线LBL同样，布线LBL是由设置在衬底52中及元件层51的层间的导电体构成的布线。外围电路20_1(外围电路20_1至20_N)可以是具有外围电路20的部分功能如为了写入或读出数据而放大信号的功能的读出放大器等电路。

图5B是本实施方式中说明的半导体装置的截面示意图。图5B所示的半导体装置10D具有将图5A中说明的存储单元层31B的结构用于各层的存储单元层31_1至31_N的结构。

当例如包括100层以上的存储单元层31_1至31_N时，最上层的存储单元层与外围电路20之间的距离有可能较短。此时，通过使外围电路20_1至20_N具有放大数据的功能，可以在最上层的存储单元层与外围电路20之间输入或输出数据。例如，如图5C所示，关于保持在存储单元40_1至40_N中的数据信号Data，通过在外围电路20_1至20_N中放大数据，可以以存储单元40_1至40_N与外围电路20之间的数据写入速度及读出速度没有产生大差异的方式输入或输出数据。

注意，在图5A中说明的存储单元层31B中，也可以采用元件层51中在z轴方向上层叠设置有多个存储单元40_1的结构。在图5D所示的存储单元层31C中，衬底52中设置有外围电路20_1且元件层51中在z轴方向上层叠设置有多个存储单元40_1。

虽然在图5B中说明通过金属凸块53及贯通电极54将存储单元层31B贴合于衬底25的结构，但是也可以采用其他结构。

在图6A及图6B中说明通过贯通电极54连接衬底25所包括的外围电路21的电极与存储单元层31B所包括的衬底52的电极的结构。

图6A是可用作图5A的存储单元层31_1至31_N的存储单元层31B的截面示意图。图6A示出以接触于衬底52的方式设置的元件层51。此外，图6A示出元件层51上的接合层57。

元件层51包括存储单元40所包括的OS晶体管M_OS。

可用作外围电路20_1至20_N的外围电路20包括Si晶体管M_Si及电极M_Cu。电极M_Cu是形成贯通电极54时被连接的电极。在作为电极M_Cu使用铜(Cu)时，为了抑制形成贯通电极54时的表面氧化，用金(Au)覆盖电极表面是有效的。此外，作为电极M_Cu也可以采用包含铜以外的导电体的结构。

接合层57优选使用氧化硅(SiO_X)等，由此可以使与衬底25的接合面平坦化，而且接合层57的羟基与衬底25的表面的羟基可以形成键合。

图6B是将图6A的存储单元层31B以倒装方式贴合于衬底25(倒装焊接)时的截面示意图。衬底25包括外围电路21所包括的Si晶体管M_Si及电极M_Cu。设置在元件层51及衬底52中的贯通电极54以连接外围电路20所包括的电极M_Cu与外围电路21所包括的电极M_Cu的方式设置。

通过进行接合层57的平坦性的提高等，可以不暴露于1000℃以上等高温而在以350℃至450℃为上限的范围内贴合衬底25与存储单元层31B。也就是说，可以以不暴露于高温的方式贴合衬底25与存储单元层31B。因此，可以抑制起因于元件层51暴露于高温的OS晶体管M_OS的电特性变动。再者，在贴合衬底25与存储单元层31B时Si晶体管不暴露于高温，因此可以使用铜布线。

上述衬底25与存储单元层31B的贴合不仅对贴合包括OS晶体管及Si晶体管的存储单元层31B的情况有效，也对贴合仅包括Si晶体管的存储单元层如包括DRAM等存储单元的存储单元层的情况有效。由于可以将贴合时的温度上限设定为350℃至450℃的范围内，因此也可以实现交替贴合包括Si晶体管的存储单元层和包括OS晶体管及Si晶体管的存储单元层的结构。

(实施方式5)

在本实施方式中，说明作为本发明的一个方式的半导体装置的结构例子，其结构与实施方式1至4不同。注意，关于与实施方式1至4重复的部分参照上面的说明，而省略详细说明。

图7A是本实施方式中说明的半导体装置的截面示意图。图7A示出存储单元层80设置有设置在衬底84中的包括Si晶体管的DRAM(DynamicRandomAccessMemory：动态随机存取存储器)的结构。在图7A中，衬底84包括外围电路81、晶体管82及电容器83。注意，外围电路81有时被称为控制电路、驱动电路或电路。晶体管82及电容器83相当于构成DRAM的存储单元的元件。

图7B是本实施方式中说明的半导体装置的截面示意图。图7B所示的半导体装置10E在实施方式1中说明的存储单元层30的上层包括图7A中说明的存储单元层80。虽然示出单层的存储单元层80，但是存储单元层80也可以是多层的。另外，在图7B中，衬底25除了外围电路20之外还包括外围电路22。

外围电路22包括如行驱动器及列驱动器等电路，该电路用来输出驱动存储单元层80所包括的由晶体管82及电容器83构成的DRAM的存储单元的信号。外围电路22优选包括以高速工作的晶体管。外围电路22所包括的晶体管优选为具有优异场效应迁移率且沟道形成区域含有硅的晶体管(Si晶体管)。注意，外围电路22有时被称为控制电路、驱动电路或电路。

设置在存储单元层31_1至31_N中的贯通电极54、设置在存储单元层80中的贯通电极54B的一部分以及设置在贯通电极54B与贯通电极54之间的金属凸块53的一部分被用作用来使外围电路22与由晶体管82及电容器83构成的DRAM的存储单元电连接的布线。用作布线的贯通电极54、贯通电极54B及金属凸块53可以设置在垂直或大致垂直于衬底25的表面的方向上，所以可以缩短外围电路22与由晶体管82及电容器83构成的DRAM的存储单元之间的距离。贯通电极54、贯通电极54B及金属凸块53可以被用作用来进行由晶体管82及电容器83构成的DRAM的存储单元的数据的写入或读出的位线或者用来使由晶体管82及电容器83构成的DRAM的存储单元成为选择状态的字线。

注意，虽然图7B示出对贴合于衬底25的包括DOSRAM的存储单元的存储单元层30贴合包括DRAM的存储单元的存储单元层80的结构，但是也可以采用其他结构。在图7C中，也可以采用如下结构：对贴合于衬底25的包括多层DRAM的存储单元的存储单元层80贴合包括DOSRAM的存储单元的存储单元层30。另外，作为设置在存储单元层80上的存储单元层，可以采用包括NOSRAM的存储单元的存储单元层代替包括DOSRAM的存储单元的存储单元层，也可以采用将层叠有包括NOSRAM的存储单元的存储单元层和包括DOSRAM的存储单元的存储单元层的存储单元层设置在存储单元层30上的结构。

包括Si晶体管的DRAM具有比包括OS晶体管的DOSRAM优异的数据传送速度。另一方面，与包括Si晶体管的DRAM相比，包括OS晶体管的DOSRAM可以降低刷新数据的频率，所以有效于功耗降低。为了同时实现优异数据传送速度和低功耗化，在本实施方式所示的包括DRAM的半导体装置10E中，采用根据数据的存取状态在多个状态之间切换保持数据的存储单元的状态的结构是有效的。

例如，图8A示出DRAM中保持数据的模式D1以及DOSRAM中保持数据的模式DOS1、DOS2。模式DOS1、DOS2是刷新数据的频率不同的模式，与模式DOS1相比在模式DOS2中进一步降低刷新数据的频率，由此可以进一步降低功耗。图8A所示的各模式根据数据的存取状态被切换，由此可以同时实现优异数据传送速度和低功耗化。

此外，在图8B中，除了图8A所示的DRAM中保持数据的模式D1以及DOSRAM中保持数据的模式DOS1、DOS2之外还示出NOSRAM中保持数据的模式NOS1。包括NOSRAM的存储单元层可以设置在存储单元层30的上层。与DOSRAM不同，NOSRAM可以进行非破坏性读出，因此采用在数据的存取状态较少的情况下切换为NOSRAM中保持数据的模式NOS1的结构是有效的。图8B所示的各模式根据数据的存取状态被切换，由此可以同时实现优异数据传送速度和低功耗化。

在此，图9A示出图8A中说明的DRAM的存储单元所包括的Si晶体管。图9A中示出晶体管82及电容器83的截面示意图。图9A所示的晶体管82中示出嵌入于硅衬底中的栅电极GE、设置在晶体管82的源极一侧的源电极SE、设置在晶体管82的漏极一侧的漏电极DE。此外，将设置在晶体管82的上层的电容器83表示为形成深孔而设置的所谓三维结构电容器。

在此，图9B示出实施方式1的图1C中说明的DOSRAM的存储单元所包括的OS晶体管。图9B中示出晶体管41及电容器42的截面示意图。图9B所示的晶体管41中示出设置在衬底上的与半导体层SEM重叠的区域上的栅电极GE、设置在晶体管41的源极一侧的源电极SE、设置在晶体管41的漏极一侧的漏电极DE。此外，作为设置在晶体管41的上层的电容器42，示出形成深孔而设置的所谓三维结构电容器。

注意，虽然将DOSRAM所包括的OS晶体管上的电容器42表示为三维结构电容器，但是也可以采用其他结构。OS晶体管的关态电流极小，所以可以将电容器的电容估计为小。因此，如图10A所示，也可以采用二维电容器。

DRAM所包括的Si晶体管的关态电流比OS晶体管大。因此，需要使沟道长度(图9A的L_CH)变长以便减小Si晶体管的关态电流。所以，需要以延伸在z轴方向上的方式设置晶体管82，难以减薄衬底。并且，需要增大电容器83的电容以便保持电荷。因此，需要增高电容器83的高度(图9A的H_CAP83)。所以，在包括具有Si晶体管的DRAM的存储单元层中，厚度T_D在设置有晶体管82及电容器83的部分在z轴方向上变大(图10B的存储单元层80)。

另一方面，如实施方式1中说明，DOSRAM所包括的OS晶体管的关态电流极小。因此，不需要使沟道长度(图9B的L_CH)变长如延伸在z轴方向上等以便减小关态电流。所以，晶体管41可以减薄位于z轴方向上的衬底52。并且，不需要增高电容器42的高度(图9B的H_CAP42)以便增大电容器42的电容。因此，在包括具有OS晶体管的DOSRAM的存储单元层中，可以在设置有晶体管41及电容器42的元件层中在z轴方向上减小厚度T_DOS(图10C的存储单元层)。因此，在层叠存储单元层并将其贴合在一起的结构中，与包括DRAM的存储单元层相比，包括DOSRAM的存储单元层各自的厚度可以减小。

(实施方式6)

在本实施方式中，说明作为本发明的一个方式的半导体装置的结构例子，其结构与实施方式1至5不同。注意，关于与实施方式1至5重复的部分参照上面的说明，而省略详细说明。

图11是本实施方式中说明的半导体装置的截面示意图。图11所示的半导体装置10E_PU具有将实施方式5中说明的衬底25中的外围电路22置换成CPU110的结构。

注意，CPU110所保持的数据可以保持在存储单元40_1至40_N以及由晶体管82及电容器83构成的DRAM的存储单元中。另外，CPU110所保持的数据可以保持在具有与存储单元40_1至40_N不同的电路结构的包括OS晶体管的存储单元中。

CPU110高速地进行输入或输出信号的工作，所以起因于电流流过的发热严重。当采用将DRAM贴合于该CPU的结构时，由于该发热的影响而有时难以保持数据。

如图11所示，在本实施方式的结构中，可以隔着包括具有OS晶体管的存储单元40_1至40_N的存储单元层30设置包括DRAM的存储单元层80。OS晶体管在高温环境下也具有较大的通态电流与关态电流之比，所以可以进行良好开关工作。并且，包括DRAM的存储单元层80可以以与CPU110由包括具有OS晶体管的存储单元40_1至40_N的存储单元层30隔开的方式设置。因此，可以实现兼具有利用极小关态电流的存储装置和能够进行高速工作的存储装置这双方的特性的晶体管的电特性变动小且可靠性优异的半导体装置。

接着，说明CPU110的结构例子。在本实施方式中，说明包括能够进行电源门控的CPU核心的CPU110。

图12示出CPU110的结构例子。CPU110包括CPU核心200、L1(一级)高速缓存存储装置(L1 Cache)202、L2高速缓存存储装置(L2Cache)203、总线接口部(总线I/F)205、电力开关210至212、电平转换器(LS)214。CPU核心200包括触发器220。

通过总线接口部205，CPU核心200、L1高速缓存存储装置202与L2高速缓存存储装置203彼此连接。

根据从外部输入的中断信号(中断)、CPU110所生成的信号SLEEP1等的信号，PMU193进行时钟信号GCLK1、各种的PG(电源门控)控制信号的生成。时钟信号GCLK1、PG控制信号被输入到CPU110。PG控制信号控制电力开关210至212、触发器220。

电力开关210、211分别控制向虚拟电源线V_VDD(以下，称为V_VDD线)供应电压VDDD、VDD1。电力开关212控制向电平转换器(LS)214供应电压VDDH。CPU110及PMU193不通过电力开关被输入电压VSSS。PMU193不通过电力开关被输入电压VDDD。

电压VDDD、VDD1是CMOS电路用驱动电压。电压VDD1是低于电压VDDD的休眠状态下的驱动电压。电压VDDH是OS晶体管用驱动电压且高于电压VDDD。

L1高速缓存存储装置202、L2高速缓存存储装置203和总线接口部205的每一个至少包括一个能够进行电源门控的电源定域。能够进行电源门控的电源定域设置有一个或多个电力开关。上述电力开关被PG控制信号控制。

触发器220用于寄存器。触发器220设置有备份电路。以下，说明触发器220。

图13A示出触发器220的电路结构例子。触发器220包括扫描触发器221、备份电路222。扫描触发器221可以设置在图11中的衬底25中，备份电路222可以设置在与存储单元层30相同的层中。

扫描触发器221包括节点D1、Q1、SD、SE、RT、CK、时钟缓冲电路221A。

节点D1是数据输入节点，节点Q1是数据输出节点，节点SD是扫描测试用数据的输入节点。节点SC是信号SCE的输入节点。节点CK是时钟信号GCLK1的输入节点。时钟信号GCLK1被输入到时钟缓冲电路221A。扫描触发器221的模拟开关与时钟缓冲电路221A的节点CK1、CKB1连接。节点RT是复位信号的输入节点。

信号SCE是扫描使能信号，在PMU193生成。PMU193生成信号BK、RC。电平转换器214对信号BK、RC进行电平转移，生成信号BKH、RCH。信号BK是备份信号，信号RC是恢复信号。

扫描触发器221的电路结构不局限于图13A，也可以使用在标准的电路库中准备的触发器。

备份电路222包括节点SD_IN、SN11、晶体管M11至M13及电容器C11。

节点SD_IN是扫描测试数据的输入节点，连接于扫描触发器221的节点Q1。节点SN11是备份电路222的保持节点。电容器C11是用来保持节点SN11的电压的存储电容器。

晶体管M11控制节点Q1与节点SN11之间的导通状态。晶体管M12控制节点SN11与节点SD之间的导通状态。晶体管M13控制节点SD_IN与节点SD之间的导通状态。晶体管M11、M13的开启/关闭被信号BKH控制，晶体管M12的开启/关闭被信号RCH控制。

与上述存储单元层31所包括的晶体管同样，晶体管M11至M13是OS晶体管。晶体管M11至M13具有包括背栅极的结构。晶体管M11至M13的背栅极与供应电压VBG1的电源线电连接。

优选的是，至少晶体管M11、M12为OS晶体管。借助于OS晶体管的关态电流极小的特征，可以抑制节点SN11的电压下降，并且在保持数据时几乎不耗电，所以备份电路222具有非易失性特性。由于通过电容器C11的充放电改写数据，所以备份电路222在原理上对改写次数没有限制，可以以低能量进行数据的写入及读出。

特别优选的是，备份电路222的所有晶体管为OS晶体管。如图13B所示，可以在由硅CMOS电路构成的扫描触发器221上层叠备份电路222。

与扫描触发器221相比，备份电路222的元件个数非常少，由此不需要为了层叠备份电路222改变扫描触发器221的电路结构及布局。也就是说，备份电路222是通用性非常高的备份电路。此外，可以在形成有扫描触发器221的区域内设置备份电路222，由此即使安装备份电路222也可以使触发器220的面积开销为0。因此，通过将备份电路222设置在触发器220，可以进行CPU核心200的电源门控。电源门控所需要的能量少，所以能够高效地对CPU核心200进行电源门控。

通过设置备份电路222，虽然晶体管M11所产生的寄生电容附加到节点Q1，但是其小于与节点Q1连接的逻辑电路所产生的寄生电容，因此不影响到扫描触发器221的工作。也就是说，即使设置备份电路222，实质上触发器220的性能也不会下降。

作为CPU核心200的低功耗状态，例如，可以设定时钟门控状态、电源门控状态及休眠状态。PMU193根据中断信号、信号SLEEP1等选择CPU核心200的低功耗模式。例如，在从正常工作状态转移到时钟门控状态时，PMU193停止生成时钟信号GCLK1。

例如，在从正常工作状态转移到休眠状态时，PMU193进行电压及/或频率调节。例如，在进行电压调节时，为了将电压VDD1输入到CPU核心200，PMU193使电力开关210开启并使电力开关211关闭。电压VDD1是不使扫描触发器221的数据消失的电压。在进行频率调节时，PMU193使时钟信号GCLK1的频率下降。

在将CPU核心200从正常工作状态转移到电源门控状态时，进行将扫描触发器221的数据备份到备份电路222的工作。在将CPU核心200从电源门控状态恢复到正常工作状态时进行将备份电路222的数据再次写入到触发器221的恢复工作。

图14示出CPU核心200的电源门控序列的一个例子。注意，在图14中，t1至t7表示时刻。信号PSE0至PSE2是电力开关210至212的控制信号，在PMU193生成。在信号PSE0为“H”/“L”时，电力开关210为开启/关闭。信号PSE1、PSE2也是同样的。

时刻t1之前是正常工作状态。电力开关210开启，CPU核心200被输入电压VDDD。扫描触发器221进行正常工作。此时，不需要使电平转换器214工作，所以电力开关212关闭，信号SCE、BK、RC处于“L”。节点SC处于“L”，所以扫描触发器221储存节点D1的数据。注意，在图14的例子中，在时刻t1备份电路222的节点SN11处于“L”。

将说明备份时的工作。在工作时刻t1，PMU193停止时钟信号GCLK1而使信号PSE2、BK处于“H”。电平转换器214变为活动状态且将“H”的信号BKH输出到备份电路222。

备份电路222的晶体管M11成为开启状态，扫描触发器221的节点Q1的数据写入到备份电路222的节点SN11。若扫描触发器221的节点Q1为“L”，节点SN11则保持“L”，若节点Q1为“H”，节点SN11则成为“H”。

在时刻t2，PMU193使信号PSE2、BK成为“L”，在时刻t3，PMU193使信号PSE0成为“L。在时刻t3，CPU核心200的状态转移到电源门控状态。此外，也可以在信号BK下降的时序使信号PSE0下降。

将说明电源门控时的工作。在信号PSE0处于“L时V_VDD线的电压下降，所以节点Q1的数据消失。节点SN11继续保持时刻t3的节点Q1的数据。

将说明恢复时的工作。在时刻t4，PMU193使信号PSE0成为“H”，因此从电源门控状态转移到恢复状态。开始V_VDD线的充电，在V_VDD线的电压成为VDDD的状态(时刻t5)时，PMU193使信号PSE2、RC、SCE变为“H”。

晶体管M12开启，电容器C11的电荷分配于节点SN11和节点SD。若节点SN11是“H”，节点SD的电压则上升。节点SC是“H”，节点SC的数据被写入到扫描触发器221的输入侧锁存电路。在时刻t6，向节点CK输入时钟信号GCLK1，输入侧锁存电路的数据被写入到节点Q1。也就是说，节点SN11的数据被写入到节点Q1。

在时刻t7，PMU193使信号PSE2、SCE、RC变为“L”结束恢复工作。

使用OS晶体管的备份电路222的动态及静态功耗都小，所以非常适合于常闭运算。此外，可以将包括含有使用OS晶体管的备份电路222的CPU核心200的CPU110称为NoffCPU(注册商标)。NoffCPU包括非易失性存储器，在不需要工作时可以停止供电。即便安装触发器220，也几乎不会发生CPU核心200的性能下降以及动态电力的增加。

此外，CPU核心200也可以包括能够进行电源门控的多个电源定域。多个电源定域设置有用来控制电压的输入的一个或多个电力开关。此外，CPU核心200也可以具有一个或多个不进行电源门控的电源定域。例如，可以在不进行电源门控的电源定域设置用来控制触发器220、电力开关210至212的控制的电源门控控制电路。

注意，触发器220的应用不局限于CPU110。在CPU110中，也可以将触发器220用于设置在能够进行电源门控的电源定域中的寄存器。

(实施方式7)

图15是本实施方式中说明的半导体装置的截面示意图。图15所示的半导体装置10F具有在层叠图1A中说明的各存储单元层31_1至31_N中的多个的状态下设置贯通电极54的结构。也就是说，在图15所示的半导体装置10F中，可以不用金属凸块53而用贯通电极54连接存储单元层31_1和存储单元层31_2分别包括的存储单元40_1和存储单元40_2。通过采用该结构，可以在增大单位面积的存储单元的同时减少金属凸块53及贯通电极54，由此可以降低制造成本并提高存储密度。

(实施方式8)

在本实施方式中，参照图16A、图16B说明可应用于上述实施方式1至6中说明的半导体装置的电路的变形例子。

图16A说明一种包括层叠在衬底上的存储单元层的半导体装置的结构例子，其包括可以放大保持在存储单元中的数据信号的放大电路。

图16A所示的方框图是可用作实施方式1中说明的存储单元层31_1至存储单元层31_N的存储单元层31的方框图。存储单元层31包括设置在衬底52中的外围电路20、以及设置在元件层51中的多个存储单元40之间的放大电路49。

为了说明各构成要素的配置，图16A所示的示意图中规定z轴方向。此外，为了便于理解，在说明书中有时将z轴方向称为垂直于衬底52表面的方向。在图16A中，在设置在衬底52上的元件层51中，通过在z轴方向上层叠晶体管来设置放大电路49及多个存储单元40。

放大电路49设置在用来使多个存储单元40彼此连接的布线LBL和用来使外围电路20与其上层的电路连接的布线GBL之间。放大电路49包括电路，该电路具有如下功能：放大连接于存储单元40的布线LBL的电位而将其传送到连接于外围电路20的布线GBL的功能；以及将外围电路20的电位传送到连接于存储单元40的布线LBL的功能。布线GBL有时被称为全局位线。布线LBL有时被称为局部位线。布线LBL及布线GBL具有用来进行存储单元的数据写入或读出的位线的功能。另外，在附图中为了提高易见度，使用粗线或粗虚线等示出布线LBL及布线GBL。

图16B示出放大电路49的电路结构例子。放大电路49包括晶体管91至94。晶体管91至94都可以由OS晶体管构成并图示为n沟道型晶体管。

晶体管91是用来在从存储单元40读出数据的期间将布线GBL控制为对应于布线LBL的电位的晶体管。晶体管92是选择信号MUX输入到栅极且根据该选择信号MUX控制源极和漏极之间的开启或关闭的用作开关的晶体管。晶体管93是该写入控制信号WE输入到栅极且根据写入控制信号WE控制源极和漏极之间的开启或关闭的用作开关的晶体管。晶体管94是该读出控制信号RE输入到栅极且根据该读出控制信号RE控制源极和漏极之间的开启或关闭的用作开关的晶体管。另外，对晶体管94的源极一侧施加作为固定电位的接地电位GND。

本发明的一个方式的半导体装置可以通过在衬底上沿垂直方向反复利用相同制造工序设置晶体管而制造。另外，在本发明的一个方式中，可以通过不沿平面方向而沿垂直方向配置构成存储单元的OS晶体管来提高存储密度，因此能够实现存储装置的小型化。通过采用存储单元层31包括放大电路49的结构，布线LBL连接于晶体管91的栅极，由此可以利用布线LBL的微小电位差将数据信号读出到布线GBL。

(实施方式9)

在本实施方式中，示出包括半导体装置10A至10F的集成电路(称为IC芯片)的一个例子。通过将多个裸片安装在封装衬底上，半导体装置10可以成为一个IC芯片。图17A、图17B示出其结构的一个例子。

在图17A所示的IC芯片100A的截面示意图中，在封装衬底101上包括衬底25，作为一个例子包括四层存储单元层31_1及31_4层叠在衬底25上的存储单元层。封装衬底101设置有用来使IC芯片100A与印刷电路板等连接的焊球102。通过反复在接触于衬底52的元件层51中制造OS晶体管的结构，可以实现层叠存储单元层31_1至31_4的结构。另外，可以通过贯通各层的衬底52及元件层51而设置的TSV(Through SiliconVia：硅穿孔)等贯通电极54连接设置在硅衬底中的外围电路与存储单元层31_1至31_4所包括的存储单元等的各电路。另外，各层可以通过贯通各层而设置的贯通电极54以及设置在各层之间的金属凸块53(也称为微凸块)电连接。

作为另一个例子，在图17B所示的IC芯片100B的截面示意图中，在封装衬底101上包括衬底25，作为一个例子包括四层存储单元层31_1及31_4层叠在衬底25上的存储单元层。设置在衬底25中的外围电路(未图示)与存储单元层31_1及31_4所包括的存储单元(未图示)的各电路使用设置在各层的衬底52以及元件层51中的电极55及电极56贴合在一起。作为使用电极55及电极56电接合不同层的技术，可以利用Cu-Cu接合。Cu-Cu接合是通过使Cu(铜)的焊盘彼此连接而使其电导通的技术。

(实施方式10)

以下说明根据本发明的一个方式的半导体装置的截面示意图的一个例子。

图18是示出在包括设置在半导体衬底311的电路的元件层411上层叠地设置存储单位470(存储单位470_1至存储单位470_m：m为2以上的整数。图18示出m＝2的情况)的半导体装置的例子的图。包括设置在半导体衬底311上的电路的元件层411相当于上述实施方式1至6中说明的包括外围电路21等的衬底25。此外，存储单位470相当于上述实施方式1至6中说明的包括存储单元40的存储单元层31。

在图18中，层叠有元件层411以及元件层411上的多个存储单位470。示出如下例子：在多个存储单位470中，衬底450上设置有对应于各存储单位470的晶体管层413(晶体管层413_1至晶体管层413_m)以及各晶体管层413上的多个存储器件层415(存储器件层415_1至存储器件层415_n：n为2以上的整数)。注意，虽然示出在各存储单位470中衬底450上设置有晶体管层413且晶体管层413上设置有存储器件层415的例子，但是本实施方式不局限于此，可以在衬底450上设置多个存储器件层415并在多个存储器件层415上设置晶体管层413，也可以在衬底450上在晶体管层413上下设置存储器件层415。晶体管层413相当于上述实施方式8中说明的放大电路49等所包括的具有晶体管的层。此外，存储器件层415相当于上述实施方式1至6中说明的存储单元40等所包括的具有晶体管的层。

作为半导体衬底311及衬底450所包含的材料，各自可以使用选自Si、Ge、SiGe、GaAs、GaAlAs、GaN和InP中的材料。

元件层411可以包括设置在半导体衬底311的晶体管300且被用作半导体装置的电路(有时称为外围电路)。作为电路的例子，可以举出列驱动器、行驱动器、列译码器、行译码器、读出放大器、预充电电路、放大电路、字线驱动电路、输出电路及控制逻辑电路等。

晶体管层413可以包括晶体管200T且被用作控制各存储单位470的电路。存储器件层415包括存储器件420。本实施方式所示的存储器件420包括晶体管及电容器。

另外，关于上述m值没有特别的限制，然而为2以上且100以下，优选为2以上且50以下，更优选为2以上且10以下。另外，关于上述n值，没有特别的限制，然而为2以上且100以下，优选为2以上且50以下，更优选为2以上且10以下。另外，关于上述m和n的积为4以上且256以下，优选为4以上且128以下，更优选为4以上且64以下。

另外，图18示出存储单位所包括的晶体管200T及存储器件420所包括的晶体管的沟道长度方向的截面图。

如图18所示，半导体衬底311设置有晶体管300，晶体管300上设置有存储单位470所包括的晶体管层413及存储器件层415，并且在一个存储单位470中晶体管层413所包括的晶体管200T和存储器件层415所包括的存储器件420通过多个导电体424电连接，晶体管300和各存储单位470中的晶体管层413所包括的晶体管200T通过导电体426、导电体427及导电体430电连接。此外，导电体426优选通过与晶体管200T的源极、漏极及栅极中的任一个电连接的导电体428与晶体管200T电连接。导电体424优选设置在存储器件层415的各层中。导电体427设置在各存储单位470的最上层中，与导电体426及导电体430电连接。

作为导电体426、导电体427及导电体430所包含的材料，各自可以使用选自Cu、W、Ti、Ta和Al中的材料。

注意，图18示出存储单位470的衬底450设置在晶体管300一侧的例子，但是本实施方式不局限于此。如图19所示，也可以以存储器件层415设置在晶体管300一侧的方式设置存储单位470。

在图18中，导电体426以贯通存储器件层415的方式设置，导电体430以贯通存储器件层415、晶体管层413及衬底450的方式设置。

另一方面，在图19中，导电体426以贯通衬底450及晶体管层413的方式设置，导电体430以贯通衬底450、晶体管层413及存储器件层415的方式设置。

为了抑制导电体426与导电体430之间的泄漏，各侧面优选设置有绝缘体。

另外，优选在导电体424的侧面及导电体426的侧面设置抑制水或氢等杂质或者氧的透过的绝缘体，将在后面说明其详细内容。作为这种绝缘体，优选使用例如氮化硅、氧化铝或氮氧化硅等。

存储器件420包括晶体管及其侧面上的电容器，该晶体管可以具有与晶体管层413所包括的晶体管200T同样的结构。

在此，优选在晶体管200T中将用作氧化物半导体的金属氧化物(以下也称为氧化物半导体)用于包含形成沟道的区域(以下也称为沟道形成区域)的半导体。

例如，作为氧化物半导体优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种)等金属氧化物。另外，作为氧化物半导体也可以使用氧化铟、In-Ga氧化物、In-Zn氧化物，即含有In、Ga及Zn的氧化物半导体。注意，通过使用铟比率高的组成的氧化物半导体，可以提高晶体管的通态电流或场效应迁移率等。

由于将氧化物半导体用于沟道形成区域的晶体管200T的非导通状态下的泄漏电流极小，所以可以提供低功耗的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管200T。

另一方面，在使用氧化物半导体的晶体管中，其电特性因氧化物半导体中的杂质及氧空位而变动，因此该晶体管容易具有常开启特性(该特性是指在不对栅电极施加电压的情况下沟道也存在且电流流过晶体管)。

于是，优选使用杂质浓度及缺陷态密度得到减少的氧化物半导体。注意，在本说明书等中，将杂质浓度低且缺陷态密度低的情况称为高纯度本征或实质上高纯度本征。

因此，优选尽可能减少氧化物半导体中的杂质浓度。另外，作为氧化物半导体中的杂质，例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。

特别是，作为包含在氧化物半导体中的杂质的氢有时在氧化物半导体中形成氧空位(也称为V_O：oxygenvacancy)。此外，氢进入氧空位中的缺陷(下面有时称为V_OH)可能会生成成为载流子的电子。再者，氢的一部分可能会与键合于金属原子的氧起反应而生成成为载流子的电子。

因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。

由此，作为用于晶体管200T的氧化物半导体，优选使用氢等杂质及氧空位得到减少的高纯度本征的氧化物半导体。

(实施方式11)

在本实施方式中，说明实施方式1至6中记载的半导体装置10中的包括用来驱动包括存储单元40的存储单元阵列的电路的外围电路20的详细内容。

图20是示出用作存储器装置的半导体装置的结构例子的方框图。半导体装置10s包括外围电路20及存储单元阵列40MA。外围电路20包括行译码器571、字线驱动器电路572、列驱动器575、输出电路573及控制逻辑电路574。

列驱动器575包括列译码器581、预充电电路582、放大电路583及写入电路584。预充电电路582具有对布线BL等进行预充电的功能。放大电路583具有放大从布线BL读出的数据信号的功能。被放大的数据信号通过输出电路573作为数字的数据信号RDATA输出到半导体装置10s的外部。

对半导体装置10s从外部供应作为电源电压的低电源电压(VSS)、外围电路20用高电源电压(VDD)及存储单元阵列40MA用高电源电压(VIL)。

对半导体装置10s从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。将地址信号ADDR输入到行译码器571及列译码器581，将WDATA输入到写入电路584。

控制逻辑电路574对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器571及列译码器581的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路574所处理的信号不局限于此，也可以根据需要输入其他的控制信号。例如，也可以输入用来判断不良位的控制信号来决定从特定的存储单元的地址读出的数据信号作为不良位。

上述各电路或各信号可以根据需要适当地使用。

一般而言，作为计算机等中的半导体装置，根据其用途可以使用各种存储装置(存储器)。图21示出各种存储装置的阶层。越是上层的存储装置越被要求更快的访问速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。在图21中，从最上层依次示出CPU等运算处理装置中作为寄存器一起安装的存储器、SRAM(StaticRandom AccessMemory)、DRAM(Dynamic RandomAccess Memory)以及3DNAND存储器。

因为CPU等运算处理装置中作为寄存器一起安装的存储器用于运算结果的暂时存储等，所以来自运算处理装置访问的频率高。因此，比起存储容量更需要快的工作速度。此外，寄存器具有保持运算处理装置的设定信息等的功能。

SRAM例如用于高速缓存。高速缓存具有将保持在主存储器中的信息的一部分复制并保持的功能。通过将使用频率高的数据复制在高速缓存中，可以提高对数据访问的速度。

DRAM例如用于主存储器。主存储器具有保持从存储(storage)读出的程序、数据等的功能。DRAM的记录密度大约为0.1至0.3Gbit/mm²。

3DNAND存储器例如用于存储。存储具有保持需要长期保存的数据或运算处理装置所使用的各种程序等的功能。因此，与更快的工作速度相比，存储被要求更大的存储容量和更高的记录密度。用于存储的存储装置的记录密度大约为0.6至6.0Gbit/mm²。

用作本发明的一个方式的存储装置的半导体装置的工作速度快且能够长期间保持数据。本发明的一个方式的半导体装置可以被用作位于包括高速缓存的阶层和主存储器的阶层的双方的边界区域901的半导体装置。此外，本发明的一个方式的半导体装置可以被用作位于包括主存储器的阶层和存储的阶层的双方的边界区域902的半导体装置。

(实施方式12)

本实施方式示出安装有上述实施方式所示的半导体装置等的电子构件及电子设备的例子。

<电子构件>

首先，参照图22A和图22B对组装有半导体装置10等的电子构件的例子进行说明。

图22A示出电子构件700及安装有电子构件700的基板(安装基板704)的立体图。图22A所示的电子构件700在模子711中包括在硅衬底25上层叠存储单元层30的半导体装置10。作为半导体装置10，可以使用实施方式1中说明的半导体装置10A至10F。在图22A中，为了示出电子构件700的内部，在附图中省略其一部分。电子构件700在模子711的外侧包括连接盘(land)712。连接盘712与电极焊盘713电连接，电极焊盘713通过线714与半导体装置10电连接。电子构件700例如安装于印刷电路板702。通过组合多个这样电子构件并使其分别在印刷电路板702上电连接，由此完成安装基板704。

图22B示出电子构件730的立体图。电子构件730是SiP(System inpackage：系统封装)或MCM(Multi ChipModule：多芯片模块)的一个例子。在电子构件730中，封装基板732(印刷电路板)上设置有插板(interposer)731，插板731上设置有半导体装置735及多个半导体装置10。

在电子构件730中示出将半导体装置10用作高宽带存储器(HBM：HighBandwidthMemory)的例子。另外，半导体装置735可以使用CPU、GPU、FPGA等集成电路(半导体装置)。

封装基板732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。

插板731包括多个布线并具有电连接端子间距不同的多个集成电路的功能。多个布线由单层或多层构成。另外，插板731具有将设置于插板731上的集成电路与设置于封装基板732上的电极电连接的功能。因此，有时也将插板称为“重布线基板(rewiringsubstrate)”或“中间基板”。另外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装基板732电连接。另外，在使用硅插板的情况下，也可以使用TSV(ThroughSilicon Via：硅通孔)作为贯通电极。

作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。另一方面，硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。

在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。

另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于其中多个集成电路并排配置于插板上的2.5D封装(2.5D安装)。

另外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选使设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使半导体装置10与半导体装置735的高度一致。

为了将电子构件730安装在其他的基板上，可以在封装基板732的底部设置电极733。图22B示出用焊球形成电极733的例子。通过在封装基板732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极733也可以使用导电针形成。通过在封装基板732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。

电子构件730可以通过各种安装方式安装在其他基板上，而不局限于BGA及PGA。例如，可以采用SPGA(StaggeredPinGridArray：交错针栅阵列)、LGA(LandGridArray：地栅阵列)、QFP(QuadFlat Package：四侧引脚扁平封装)、QFJ(QuadFlatJ-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。

<电子设备>

接着，参照图23对安装有上述电子构件的电子设备的例子进行说明。

机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。电子构件730包括处理器等并具有控制这些外围设备的功能。例如，电子构件700具有储存传感器测得的数据的功能。

麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。

照相机具有拍摄机器人7100的周围的图像的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。

飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。电子构件730具有控制这些外围设备的功能。

例如，用照相机拍摄的图像数据储存至电子构件700。电子构件730可以通过分析图像数据，判断移动时的障碍物的有无等。另外，利用电子构件730可以通过电池的蓄电容量的变化推测电池的剩余电量。

扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7140安装有轮胎、吸入口等。扫地机器人7140可以自动行走，检测垃圾，可以从底面的吸入口吸引垃圾。

例如，电子构件730可以通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测出布线等可能会缠绕在刷子上的物体的情况下，可以停止刷子的旋转。

汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，电子构件730根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行使汽车7160的行驶状态最优化的控制。例如，照相机拍摄的图像数据储存至电子构件700。

电子构件700及/或电子构件730可以安装在电视接收(TV)装置7200、智能手机7210、PC(个人计算机)7220、7230、游戏机7240、游戏机7260等中。

例如，设置在TV装置7200内的电子构件730可以用作图像引擎。例如，电子构件730可以进行噪声去除、分辨率的上变频(up-conversion)等图像处理。

智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。电子构件730控制这些外围设备。

PC7220、PC7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。游戏机7260以无线或有线与控制器7262连接。可以对控制器7262安装电子构件700及/或电子构件730。

本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。

<关于本说明书等的记载的注释>

下面，对上述实施方式及实施方式中的各结构的说明附加注释。

各实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。

另外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。

注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。

另外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。

在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框的分割不局限于说明书中说明的构成要素，而可以根据情况适当地不同。

为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。

在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。

另外，在本说明书等中，“电极”及“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”及“布线”还包括多个“电极”及“布线”被形成为一体的情况等。

另外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。

在本说明书等中，根据情况或状态，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。

在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。

在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。

在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域或者形成沟道的区域中的源极和漏极相对的部分的长度。

在本说明书等中，“A与B连接”除了A与B直接连接的情况以外，还包括A与B电连接的情况。在此，“A与B电连接”的描述是指当在A与B之间存在具有某种电作用的对象物时，能够进行A和B的电信号的授受的情况。

[符号说明]

10A：半导体装置、20：外围电路、25：衬底、30：存储单元层、31_1：存储单元层、31_2：存储单元层、31_N：存储单元层、40_1：存储单元、40_2：存储单元、40_N：存储单元、40p：存储电路、40：存储单元、41：晶体管、42：电容器。

Claims

1.一种半导体装置，包括：

设置有具有驱动第一存储单元的功能的第一外围电路的第一衬底；以及

包括第二衬底及具有所述第一存储单元的第一元件层的第一存储单元层，

其中，所述第一存储单元包括第一晶体管及第一电容器，

所述第一晶体管包括沟道形成区域中含有金属氧化物的半导体层，

所述第一存储单元层在垂直或大致垂直于所述第一衬底的表面的方向上层叠设置于所述第一衬底上，

并且，所述第一外围电路与所述第一存储单元通过设置在所述第二衬底及所述第一元件层中的第一贯通电极电连接。

2.一种半导体装置，包括：

其中，所述第一存储单元包括第一晶体管及第一电容器，

所述第二衬底包括用来进行所述第一存储单元中的数据写入或读出的放大电路，

3.根据权利要求1或2所述的半导体装置，

其中所述第一存储单元层包括垂直或大致垂直于所述第一衬底的表面的方向上层叠设置的多个所述第一元件层。

4.根据权利要求1至3中任一项所述的半导体装置，包括：

设置有具有驱动第二存储单元的功能的第二外围电路的所述第一衬底；以及

设置有包括具有所述第二存储单元的第二元件层的第二存储单元层的第三衬底，

其中第一存储单元层设置在所述第一衬底与所述第二存储单元层之间，

所述第二存储单元包括第二晶体管及第二电容器，

所述第二晶体管包括沟道形成区域中含有硅的半导体层，

并且所述第二外围电路与所述第二存储单元通过设置在所述第二衬底、所述第三衬底、所述第一元件层及所述第二元件层中的第二贯通电极电连接。

5.根据权利要求4所述的半导体装置，

其中所述第一衬底包括CPU，

并且所述第二存储单元具有保持所述CPU所保持的数据的功能。

6.根据权利要求1至3中任一项所述的半导体装置，包括：

包括第三衬底及具有所述第二存储单元的第二元件层的第二存储单元层，

所述第二存储单元包括第三晶体管至第五晶体管以及第三电容器，

所述第三晶体管至第五晶体管包括沟道形成区域中含有金属氧化物的半导体层，

7.根据权利要求1至6中任一项所述的半导体装置，

其中所述金属氧化物包含In、Ga及Zn。