WO2022248985A1 - 半導体装置 - Google Patents

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WO2022248985A1
WO2022248985A1 PCT/IB2022/054652 IB2022054652W WO2022248985A1 WO 2022248985 A1 WO2022248985 A1 WO 2022248985A1 IB 2022054652 W IB2022054652 W IB 2022054652W WO 2022248985 A1 WO2022248985 A1 WO 2022248985A1
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electrode
substrate
layer
transistor
circuit
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松嵜隆徳
大貫達也
岡本佑樹
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株式会社半導体エネルギー研究所
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Definitions

  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to circuits including semiconductor elements (transistors, diodes, photodiodes, etc.), devices having such circuits, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip with an integrated circuit, or an electronic component containing a chip in a package is an example of a semiconductor device. Storage devices, display devices, light-emitting devices, lighting devices, electronic devices, and the like are themselves semiconductor devices and may include semiconductor devices.
  • Metal oxides are attracting attention as semiconductors that can be applied to transistors. It has been reported that a transistor including a metal oxide semiconductor in a channel formation region (hereinafter sometimes referred to as an "oxide semiconductor transistor” or an "OS transistor”) has an extremely low off-state current (eg, a non-metallic transistor). Patent Documents 1 and 2). Various semiconductor devices using OS transistors have been manufactured (eg, Non-Patent Documents 3 and 4).
  • Patent Document 1 discloses a configuration in which a plurality of memory cell array layers having OS transistors are stacked on a substrate provided with Si transistors.
  • An OS transistor is suitable for an access transistor such as a memory cell because it can be stacked and has an extremely small off current.
  • a structure in which element layers each including a plurality of transistors are stacked is preferable.
  • TSV through silicon vias
  • One embodiment of the present invention includes a first substrate, a first element layer provided in contact with the second substrate, and first through electrodes provided in the second substrate and the first element layer,
  • One element layer has a first transistor, a first electrode, a second electrode and a third electrode, the first transistor has a semiconductor layer having a metal oxide in a channel forming region, and the first electrode
  • the third electrode is electrically connected to the third electrode via the two electrodes, the third electrode is exposed on the surface of the first element layer, and the first through electrode is exposed on the surface of the second substrate.
  • the second substrate and the first element layer are stacked vertically or substantially vertically with respect to the surface of the first substrate, and the first transistor is electrically connected to the first electrode.
  • the semiconductor device is provided in a region overlapping with the through electrode.
  • One embodiment of the present invention includes a first substrate, a first element layer provided in contact with the second substrate, and first through electrodes provided in the second substrate and the first element layer,
  • One element layer has a first memory cell, a first electrode, a second electrode and a third electrode.
  • the first memory cell has a first transistor and a capacitor.
  • a semiconductor layer containing an oxide the first electrode is electrically connected to the third electrode through the second electrode; the third electrode is exposed on the surface of the first element layer;
  • the first through-electrode is exposed on the surface of the second substrate and electrically connected to the first electrode, and the second substrate and the first element layer are arranged in a direction perpendicular to or substantially parallel to the surface of the first substrate.
  • the semiconductor device is vertically stacked, and the first transistor and the capacitor are provided in a region overlapping with the first through electrode.
  • One embodiment of the present invention includes a first substrate, a first element layer provided in contact with the second substrate, and first through electrodes provided in the second substrate and the first element layer,
  • a device layer has a first memory cell, a first electrode, a second electrode and a third electrode, the first memory cell having a first transistor and a magnetic tunnel junction device, the first transistor forming a channel.
  • a semiconductor layer having a metal oxide in a region is provided, the first electrode is electrically connected to a third electrode through the second electrode, and the third electrode is exposed on the surface of the first element layer.
  • the first through electrode is exposed on the surface of the second substrate and electrically connected to the first electrode, and the second substrate and the first element layer are perpendicular to the surface of the first substrate.
  • the first transistor and the magnetic tunnel junction element are provided in a region overlapping with the first through-electrode.
  • the magnetic tunnel junction element is preferably a semiconductor device having a laminated structure of a free layer, an insulating layer, and a fixed layer.
  • One embodiment of the present invention includes a first substrate, a first element layer provided in contact with the second substrate, and first through electrodes provided in the second substrate and the first element layer,
  • the one element layer has a plurality of first memory cells, a first circuit, a first electrode, a second electrode and a third electrode, the first memory cells and the first circuit each having a first transistor and a first transistor.
  • 1 transistor has a semiconductor layer having a metal oxide in a channel formation region, a first electrode is electrically connected to a third electrode through a second electrode, and the third electrode is connected to the first element layer.
  • the first through electrode is exposed on the surface of the second substrate and electrically connected to the first electrode, and the second substrate and the first element layer are connected to the first substrate.
  • the first transistor is a semiconductor device provided in a region overlapping with the first through-electrode.
  • the plurality of first memory cells are electrically connected to one of the plurality of bit lines, and the first circuit has a function of selecting one of the plurality of bit lines;
  • a semiconductor device having a function of amplifying and outputting the potential of the bit line is preferable.
  • a semiconductor device is preferable in which the first memory cell is electrically connected to a word line, and the first circuit has a function of amplifying a signal applied to the word line.
  • the first substrate is preferably a semiconductor device provided with a first peripheral circuit having a function of driving a first transistor.
  • a semiconductor device is preferable in which the second electrode is an electrode provided in the same layer as the electrode connected to the first transistor.
  • the second substrate is preferably a semiconductor device that is a silicon substrate.
  • the semiconductor device preferably contains In, Ga, and Zn as the metal oxide.
  • One embodiment of the present invention can provide a semiconductor device or the like with a novel structure.
  • a semiconductor device or the like that functions as a memory device with extremely low off-state current and has a novel structure and whose manufacturing cost can be reduced can be provided.
  • one embodiment of the present invention can provide a semiconductor device or the like which functions as a memory device with extremely low off-state current and which has a novel structure and is excellent in low power consumption.
  • a semiconductor device or the like that functions as a memory device with extremely low off-state current and has a novel structure that can be miniaturized can be provided.
  • a semiconductor device or the like which functions as a memory device with extremely low off-state current and has a novel structure in which variation in electrical characteristics of a transistor is small and reliability is high is provided. can.
  • 1A to 1C are diagrams showing configuration examples of a semiconductor device.
  • 2A and 2B are diagrams showing configuration examples of a semiconductor device.
  • 3A and 3B are diagrams showing configuration examples of a semiconductor device.
  • 4A to 4C are diagrams showing configuration examples of a semiconductor device.
  • 5A to 5C are diagrams showing configuration examples of the semiconductor device.
  • 6A and 6B are diagrams showing configuration examples of a semiconductor device.
  • FIG. 7 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 8 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 9 is a diagram showing a configuration example of a semiconductor device.
  • 10A and 10B are diagrams showing configuration examples of a semiconductor device.
  • 11A and 11B are diagrams showing configuration examples of a semiconductor device.
  • FIG. 12A to 12C are diagrams illustrating configuration examples of semiconductor devices.
  • FIG. 13 is a diagram illustrating a configuration example of an imaging device.
  • FIG. 14 is a diagram illustrating a configuration example of an imaging device.
  • 15A and 15B are diagrams showing configuration examples of a semiconductor device.
  • 16A and 16B are diagrams showing configuration examples of a semiconductor device.
  • 17A and 17B are diagrams showing configuration examples of semiconductor devices.
  • 18A to 18C are diagrams illustrating configuration examples of semiconductor devices.
  • 19A and 19B are diagrams showing configuration examples of a semiconductor device.
  • FIG. 20 is a block diagram illustrating a configuration example of a semiconductor device.
  • FIG. 21 is a conceptual diagram showing a configuration example of a semiconductor device.
  • 22A and 22B are schematic diagrams illustrating an example of an electronic component.
  • FIG. 23 is a diagram illustrating an example of an electronic device;
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Also, the order of the components is not limited. Also, for example, the component referred to as “first” in one of the embodiments of this specification etc. is the component referred to as “second” in another embodiment or the scope of claims It is possible. Further, for example, the component referred to as “first” in one of the embodiments of this specification etc. may be omitted in other embodiments or the scope of claims.
  • the power supply potential VDD may be abbreviated as potential VDD, VDD, or the like. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • an identification code such as "_1”, “_2”, “[n]”, or “[m,n]” is used as the code. may be described with the sign of .
  • the second wiring GL is described as wiring GL[2].
  • a semiconductor device is a device that utilizes semiconductor characteristics, and includes a circuit including a semiconductor element (transistor, diode, photodiode, etc.) and a device having the same circuit.
  • a semiconductor device using a transistor with extremely low off-state current functions as a memory device.
  • a semiconductor device 10 of one embodiment of the present invention includes a plurality of circuit units 30_1 to 30_N (N is a natural number) over a substrate 25 as illustrated in FIG. 1A.
  • the circuit units 30_1 to 30_N may be called a circuit unit layer 30B.
  • 1B and 1C are schematic cross-sectional views illustrating the circuit unit 30 applicable to the circuit units 30_1 to 30_N.
  • the substrate 25 is provided with the peripheral circuit 20 for driving the circuit unit.
  • the substrate 25 on which the peripheral circuit 20 is provided is described as being a silicon substrate, the present embodiment is not limited to this.
  • the silicon substrate refers to a substrate using silicon as a semiconductor material, for example, a single crystal silicon substrate.
  • a material including Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used for the substrate instead of silicon.
  • FIG. 1A illustrates a configuration in which the peripheral circuit 20 provided on the substrate 25 is provided in a region overlapping the circuit units 30_1 to 30_N, but is provided outside the region overlapping the circuit units 30_1 to 30_N on the substrate 25.
  • the circuit unit 30 has a substrate 50 and an element layer 40 provided in contact with the substrate 50 .
  • the element layer 40 has a memory circuit 60 .
  • the memory circuit 60 has memory cells.
  • the memory circuit 60 has elements such as transistors.
  • the circuit units 30_1 to 30_N are stacked vertically or substantially vertically with respect to the surface of the substrate 25 .
  • the element layer 40 and the substrate 50 are stacked vertically or substantially vertically with respect to the surface of the substrate 25 .
  • the number of circuit units 30_1 to 30_N arranged per unit area can be increased. Therefore, the memory density of the memory cells included in the memory circuit 60 can be increased.
  • the direction perpendicular or substantially perpendicular to the surface of the substrate 25 is defined as the z-axis direction in order to explain the arrangement of each component.
  • the z-axis direction may be referred to as a direction perpendicular to the surface of the substrate 25 in the specification.
  • substantially perpendicular means a state in which they are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the peripheral circuit 20 includes circuits that output signals for driving the circuit units 30_1 to 30_N, such as row drivers and column drivers. Peripheral circuitry 20 may be referred to as control circuitry, drive circuitry, or circuitry.
  • a row driver is a circuit that has a function of outputting a signal for driving a memory cell to a word line.
  • a word line has a function of transmitting a word signal to a memory cell.
  • a row driver may be referred to as a word line side driver circuit.
  • the row driver includes a decoder circuit for selecting a word line corresponding to a designated address, a buffer circuit, and the like.
  • a column driver is a circuit having a function of outputting a signal for driving a memory cell to a bit line, a function of outputting data to be written into a memory cell, and a function of amplifying data read from the memory cell to the bit line. .
  • a bit line has a function of transmitting data to a memory cell.
  • a column driver may be referred to as a bit line side drive circuit. Note that the column driver includes a sense amplifier, a precharge circuit, a decoder circuit for selecting a bit line corresponding to a designated address, and the like.
  • the peripheral circuit 20 preferably drives the memory cells of the memory circuit 60 at high speed. Therefore, the peripheral circuit 20 preferably has transistors that operate at high speed.
  • the transistor included in the peripheral circuit 20 is preferably a transistor (Si transistor) having excellent field effect mobility and having a channel formation region containing silicon.
  • FIG. 1B shows the circuit unit 30 applicable to the circuit units 30_1 to 30_N.
  • the circuit unit 30 has a substrate 50 and an element layer 40 provided in contact with the substrate 50 .
  • the substrate 50 is a substrate for forming elements such as transistors included in the element layer 40 .
  • a silicon substrate can be used as the substrate 50 .
  • the element layer 40 has a memory circuit 60 , electrodes 41 , 42 and 43 .
  • the substrate 50 and the device layer 40 have through electrodes 44 .
  • the through electrode 44 is exposed on the surface of the substrate 50 and electrically connected to the electrode 41 .
  • the through electrode 44 is an electrode that penetrates through the substrate 50 after forming the electrodes 41 to 43 on the substrate 50 .
  • the electrode 41 is electrically connected to the electrode 43 via the electrode 42 .
  • the electrode 43 is provided exposed on the surface of the element layer 40 .
  • the electrodes 41 to 43 are electrodes provided on the element layer 40 side on the substrate 50, like the circuit unit 30b shown in FIG. 1C.
  • the electrode 41 is an electrode formed of a conductor provided on the substrate 50 and below the transistors and capacitors of the memory circuit 60 .
  • the electrodes 41 are provided at positions where the through electrodes 44 (not shown) are provided.
  • Examples of materials that can be used for the electrode 41 include metals such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, and tungsten, and alloys containing these metals as main components. be done. A film containing these materials can be used as a single layer or as a laminated structure. Copper is particularly suitable for the electrode 41 .
  • the electrode 42 is an electrode formed of a conductor provided in the same layer as the transistors and capacitors of the memory circuit 60 .
  • the electrode 42 is an electrode having a conductor provided in the same layer as a conductor functioning as a gate electrode, a source electrode or a drain electrode of a transistor 45 in the memory circuit 60, as shown in FIG. 2A, for example.
  • Examples of materials that can be used for the electrode 42 include metals such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, and tungsten, and alloys containing these metals as main components. be done. A film containing these materials can be used as a single layer or as a laminated structure.
  • the electrode 43 is an electrode provided at a position where the electrode 42 is exposed on the surface of the element layer 40, like the circuit unit 30b illustrated in FIG. 1C.
  • Materials that can be used for the electrode 43 include materials similar to those for the electrode 41 .
  • the through electrode 44 can use through electrode technology such as TSV (Through Silicon Via). Specifically, the through electrodes 44 can be formed after bonding the circuit unit 30b to the substrate 25 face down (face down bonding) as shown in the schematic cross-sectional view of FIG. 2B. In FIG. 2B, the substrate 25 having the transistor 21 and the electrode 22 of the peripheral circuit 20 is illustrated as the substrate to which the circuit unit 30b is attached. If substrate 25 is a silicon substrate, transistor 21 may be a Si transistor.
  • the through electrode 44 is provided so as to penetrate the substrate 50 and connect with the electrode 43 provided in the element layer 40 .
  • the through electrode 44 is formed by forming a through hole in the substrate 50 reaching the electrode 41 of the element layer 40, forming a base film such as titanium nitride, and then forming a conductive layer such as Cu inside the hole. can be set in An insulating layer such as silicon oxide may be provided on the side surface of the hole before forming the base film.
  • FIG. 3A An example of the circuit configuration of the memory cells included in the memory circuit 60 is shown in FIG. 3A.
  • Memory cell 46 illustrated in FIG. 3A has transistor 45 and capacitor 47 .
  • One of the source and drain of the transistor 45 is connected to the wiring BL (illustrated by a thick line).
  • a gate of the transistor 45 is connected to the wiring WL.
  • the other of the source and drain of transistor 45 is connected to capacitor 47 .
  • the wiring BL may be called a bit line
  • the wiring WL may be called a word line.
  • the through electrode 44 exposed on the surface of the substrate 50 is provided on the substrate 50 side as the terminal BLD . Further, the electrode 43 exposed on the surface of the element layer 40 is provided on the element layer 40 side as a terminal BLU .
  • the terminals BLD and BLU can function as terminals provided on the front and back sides of the circuit unit 30 by electrically connecting the through electrodes 44 and the electrodes 41 to 43 .
  • FIG. 3B A schematic diagram of a plurality of circuit units 30_1 to 30_N having memory cells 46 stacked on the substrate 25 is shown in FIG. 3B.
  • a wiring corresponding to the wiring BL (indicated by a thick line) is connected to the peripheral circuit 20 via the terminal BLD and the terminal BLU described with reference to FIG. 3A.
  • the wiring WL can also be connected to the peripheral circuit 20 in the same manner.
  • the transistor 45 provided in the element layer 40 is preferably an OS transistor.
  • An OS transistor has an extremely small off-state current. Therefore, the charge corresponding to the data written in the memory cell 46 can be held in the capacitor 47 for a long time. In other words, once written data can be held in the memory cell 46 for a long time. Therefore, the frequency of data refresh can be reduced, and the power consumption of the semiconductor device of one embodiment of the present invention can be reduced.
  • the OS transistors are stacked, the same manufacturing process can be repeated in the vertical direction, so that memory density can be improved and manufacturing cost can be reduced.
  • a memory cell 46 having a transistor 45 can be called a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) using an OS transistor as a memory.
  • a DOSRAM can be configured with one transistor and one capacitor, so that high-density memory can be realized. Further, with the use of the OS transistor, the data retention period can be increased.
  • Transistor 45 is shown as a top-gate structure or bottom-gate structure transistor without a back gate electrode, the structure of the transistor 45 is not limited to this.
  • Transistor 45 preferably has a back gate electrode. By controlling the potential applied to the back gate electrode, the threshold voltage of the transistor 45 can be controlled. Thereby, for example, the ON current of the transistor 45 can be increased and the OFF current can be decreased.
  • the memory cell 46 using the OS transistor can be freely arranged even in a region overlapping with the through electrode 44, so integration can be easily performed. Therefore, the number of memory cells arranged per unit area can be increased, and the memory density can be increased.
  • OS transistors have better electrical characteristics than Si transistors in high-temperature environments. Specifically, even at a high temperature of 125° C. or more and 150° C. or less, a good switching operation can be performed because the ratio of the on-current to the off-current is large.
  • the memory cell 46 may be a NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory). Since NOSRAM rewrites data by charging and discharging a capacitor, there is no limitation on the number of rewrites in principle, and data can be written and read with low energy. NOSRAM is capable of increasing the capacity of data per memory cell compared to DOSRAM by making the data multi-valued with three or more values.
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • connection between the circuit units 30 describes a configuration in which the through electrode 44 and the electrode 43 are directly connected.
  • the through electrodes 44 embedded in the insulating layer 44S and the electrodes 43 embedded in the insulating layer 43S can be connected using Cu--Cu bonding.
  • Cu-Cu bonding is a technique for achieving electrical continuity by connecting Cu (copper) pads to each other.
  • the penetrating electrode 44 and the electrode 43 may be directly connected without a Cu (copper) pad.
  • the through electrode 44 embedded in the insulating layer 44S and the electrode 43 embedded in the insulating layer 43S are placed between the circuit units (between the circuit unit 30_N and the circuit unit 30_N ⁇ 1). ) can be connected via metal bumps 59 (also referred to as microbumps).
  • the circuit units may be connected with the bonding layer 61, and then the through electrode 44 and the electrode 43 may be connected.
  • the bonding layer 61 is preferably made of silicon oxide or the like, which planarizes the surface and allows the hydroxyl groups on the surface of the bonding layer 61 to form bonds. Silicon oxide is preferable because it can improve surface flatness compared to silicon nitride or the like. Note that when the bonding layer 61 is formed of silicon oxide, the hydroxyl groups on the surface of the silicon oxide of the bonding layer 61 are bonded to each other by van der Waals force, and the subsequent heat treatment causes bonding between silicon and oxygen and water molecules. may be generated.
  • the bonding of the circuit units can be performed within a range of 350° C. to 450° C. as the upper limit without exposing them to a high temperature of 1000° C. or higher. In other words, it is possible to bond the circuit units together without exposing them to high temperatures. Therefore, it is possible to suppress variation in electrical characteristics of the OS transistor due to exposure of the circuit unit to high temperatures. In addition, since the Si transistors are not exposed to high temperatures when the circuit units are bonded together, copper wiring can be used.
  • the flatness of the surface on which the through electrodes 44 are provided may be improved.
  • the through electrode 44A has improved flatness on the surface of the substrate 50. As shown in FIG.
  • the substrate 50 in the circuit unit 30 may have a functional circuit 51 having a transistor 52 in a region where the through electrode 44 is not provided, like the circuit unit 30B shown in FIG. 5B.
  • the functional circuit 51 includes, for example, a circuit for outputting a signal for driving the memory circuit 60 included in the element layer 40 .
  • the functional circuit 51 preferably has transistors that operate at high speed.
  • the transistor 52 included in the functional circuit 51 is preferably a Si transistor with excellent field effect mobility.
  • the functional circuit 51 may be a memory circuit, for example, a DRAM (Dynamic Random Access Memory) having a transistor 52 provided on the substrate 50 .
  • DRAM Dynamic Random Access Memory
  • a DRAM with Si transistors is superior in data transfer speed compared to a DOSRAM with OS transistors.
  • a DOSRAM having an OS transistor can reduce the frequency of data refresh compared to a DRAM having a Si transistor, and is therefore effective in reducing power consumption. In order to achieve both data transfer speed and low power consumption, it is effective to switch the state of using DRAM or DOSRAM according to the access state of data.
  • the functional circuit 51 can be a sensor circuit provided on the substrate 50 .
  • a photodiode can be provided by using a silicon substrate as the substrate 50 and adding an impurity element.
  • the sensor circuit can be provided stacked with the circuit unit 30 having the memory circuit 60 .
  • the through-electrode 44 may be an electrode penetrating the substrate 50 and penetrating the element layer 40 .
  • a region where the functional circuit 51 is not provided may have through electrodes 44B penetrating through the substrate 50 and through the element layer 40, like the circuit unit 30C illustrated in FIG. 5C.
  • the through electrode 44B can be connected to an electrode 43A provided in the same layer as the electrode 43.
  • the element layer 40 may be omitted.
  • the front surface and the rear surface may be electrically connected by a through electrode 44B penetrating through the substrate 50A.
  • a substrate 50A having a functional circuit 51 can be placed on the circuit unit layer 30_B illustrated in FIG. 3B, as illustrated in FIG. 6B. Therefore, it is possible to form a semiconductor device in which the circuit unit 30 having the memory cells 46 called DOSRAM and the substrate 50A having the DRAM are laminated.
  • FIG. 7 illustrates the element layer 40 on the substrate 50 .
  • An insulating layer 330 and an electrode 41 are provided on the substrate 50 .
  • a transistor 45 , a capacitor 47 , an electrode 42 and an electrode 43 are illustrated on the electrode 41 .
  • the transistor 45 is an OS transistor.
  • the transistor 45 includes a semiconductor layer 321 , an insulating layer 323 , a conductive layer 324 , a pair of conductive layers 325 , an insulating layer 326 , and a conductive layer 327 .
  • the insulating layer 332 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing from the insulating layer 331 into the transistor 45 and prevents oxygen from desorbing from the semiconductor layer 321 to the insulating layer 332 side.
  • a film into which hydrogen or oxygen is less likely to diffuse than a silicon oxide film such as an aluminum oxide film, a hafnium oxide film, or a silicon nitride film, can be used.
  • a conductive layer 327 is provided over the insulating layer 332 , and an insulating layer 326 is provided to cover the conductive layer 327 .
  • the conductive layer 327 functions as a first gate electrode of the transistor 45, and part of the insulating layer 326 functions as a first gate insulating layer.
  • An oxide insulating film such as a silicon oxide film is preferably used for at least a portion of the insulating layer 326 that is in contact with the semiconductor layer 321 .
  • the upper surface of the insulating layer 326 is preferably planarized.
  • the semiconductor layer 321 is provided on the insulating layer 326 .
  • the semiconductor layer 321 preferably includes a metal oxide (also referred to as an oxide semiconductor) film having semiconductor characteristics.
  • metal oxides include In-M-Zn oxides (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, A metal oxide such as one or more selected from cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc.) may be used.
  • oxide semiconductor indium oxide, In—Ga oxide, or In—Zn oxide, that is, an oxide semiconductor containing In, Ga, and Zn may be used. Note that the on-state current, the field-effect mobility, or the like of the transistor can be increased by using an oxide semiconductor with a high indium ratio.
  • a pair of conductive layers 325 are provided on and in contact with the semiconductor layer 321 and function as a source electrode and a drain electrode.
  • An insulating layer 328 is provided covering the top and side surfaces of the pair of conductive layers 325 and the side surface of the semiconductor layer 321, and the insulating layer 264 is provided on the insulating layer 328.
  • the insulating layer 328 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the semiconductor layer 321 from the insulating layer 264 or the like and oxygen from leaving the semiconductor layer 321 .
  • an insulating film similar to the insulating layer 332 can be used as the insulating layer 328.
  • An opening reaching the semiconductor layer 321 is provided in the insulating layer 328 and the insulating layer 264 .
  • the insulating layer 323 and the conductive layer 324 are buried in contact with the side surfaces of the insulating layer 264 , the insulating layer 328 , and the conductive layer 325 and the top surface of the semiconductor layer 321 .
  • the conductive layer 324 functions as a second gate electrode, and the insulating layer 323 functions as a second gate insulating layer.
  • the top surface of the conductive layer 324, the top surface of the insulating layer 323, and the top surface of the insulating layer 264 are planarized so that their heights are the same or substantially the same, and the insulating layers 329 and 265 are provided to cover them. ing.
  • the insulating layer 330, the insulating layer 331, the insulating layer 264, and the insulating layer 265 function as interlayer insulating layers.
  • the insulating layer 329 functions as a barrier layer that prevents impurities such as water or hydrogen from diffusing into the transistor 45 from the insulating layer 265 or the like.
  • an insulating film similar to the insulating layers 328 and 332 can be used.
  • the electrode 42 preferably has a conductive layer 274a covering the side and bottom surfaces of the opening and a conductive layer 274b in contact with the upper surface of the conductive layer 274a. At this time, a conductive material into which hydrogen and oxygen are difficult to diffuse is preferably used for the conductive layer 274a.
  • a capacitor 47 is provided on the insulating layer 265 .
  • the capacitor 47 has a conductive layer 241, a conductive layer 245, and an insulating layer 243 positioned therebetween.
  • the conductive layer 241 functions as one electrode of the capacitor 47
  • the conductive layer 245 functions as the other electrode of the capacitor 47
  • the insulating layer 243 functions as the dielectric of the capacitor 47 .
  • the conductive layer 241 is provided on the insulating layer 265 and embedded in the insulating layer 254 .
  • the conductive layer 241 is electrically connected to one of the source and drain of the transistor 45 by electrodes embedded in the insulating layers 265 , 329 , 264 and 328 .
  • An insulating layer 243 is provided over the conductive layer 241 .
  • the conductive layer 245 is provided in a region overlapping with the conductive layer 241 with the insulating layer 243 provided therebetween.
  • An insulating layer 255 a is provided to cover the capacitor 47 .
  • the insulating layer 255a is provided with an electrode 42C connected to the electrode 42, and the electrode 43 is provided thereon.
  • Electrode 42C can be provided in the same manner as electrode 42.
  • Electrode 43 can be provided in the same manner as electrode 41 .
  • As the insulating layer 255a various inorganic insulating films such as an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film can be preferably used.
  • FIG. 8 shows a vertical channel transistor 45A in which the semiconductor layer of the transistor 45 of FIG. 7 is provided vertically with respect to the substrate. 8 shows a capacitor 47A having a different shape (deep hole type) from the planar type capacitor 47 shown in FIG.
  • a conductive layer 441 functioning as a wiring BL is provided over the insulating layer 331, and a hole is formed in the stacked body in which the insulating layer 442 and the conductive layer 443 are stacked.
  • An insulating layer 444 is formed on the side surface of the conductive layer 443 provided with the hole.
  • a conductive layer 445, a conductive layer 446, a metal oxide layer 447, a conductive layer 448, an insulating layer 449, and a conductive layer 450 are provided in the hole.
  • a conductive layer 451 is provided over the conductive layer 450 .
  • each metal oxide layer, each conductive layer, and each insulating layer the materials listed as the metal oxide layer, conductive layer, and insulating layer described with reference to FIG. 7 can be used.
  • Each metal oxide layer, each conductive layer, and each insulating layer can be formed by sputtering, CVD, PLD, atomic layer deposition (ALD), or the like.
  • the conductive layer 443 functions as the gate of the transistor 45.
  • the insulating layer 444 functions as a gate insulating film of the transistor 45A.
  • the conductive layer 446 functions as a source electrode or a drain electrode of the transistor 45A.
  • the metal oxide layer 447 functions as a semiconductor layer having a channel formation region of the transistor 45A.
  • Conductive layer 448 and conductive layer 450 function as electrodes of capacitor 47A.
  • the front and back sides of the circuit unit are electrically connected. can do.
  • FIG. 9 shows a vertical channel transistor 45B in which the semiconductor layer of the transistor is provided vertically with respect to the substrate.
  • FIG. 9 illustrates a configuration in which the semiconductor layer of the transistor 45B is provided along the wall surface of the hole.
  • FIG. 9 also shows a deep-hole type capacitor 47B having a structure different from that of the deep-hole type capacitor shown in FIG.
  • a conductive layer 461 functioning as a wiring BL is provided over the insulating layer 331, and a hole is formed in a stacked body in which an insulating layer 462 and a conductive layer 463 are stacked.
  • An insulating layer 464 is formed on the side surfaces of the insulating layer 462 and the conductive layer 463 provided with the hole.
  • a metal oxide layer 466 in contact with the conductive layer 465 is provided in the hole, and an insulating layer 467 is embedded.
  • a conductive layer 468 is provided in contact with the metal oxide layer, and a conductive layer 469, an insulating layer 470, and a conductive layer 471 are provided thereover.
  • a conductive layer 472 is provided over the conductive layer 471 .
  • each metal oxide layer, each conductive layer, and each insulating layer the materials listed as the metal oxide layer, conductive layer, and insulating layer described with reference to FIG. 7 can be used.
  • Each metal oxide layer, each conductive layer, and each insulating layer can be formed by sputtering, CVD, PLD, atomic layer deposition (ALD), or the like.
  • the conductive layer 463 functions as the gate of the transistor 45B.
  • the insulating layer 464 functions as a gate insulating film of the transistor 45B.
  • the conductive layers 465 and 468 function as source and drain electrodes of the transistor 45B.
  • the metal oxide layer 466 functions as a semiconductor layer having a channel formation region of the transistor 45B.
  • the conductive layers 469 and 471 function as electrodes of the capacitor 47B.
  • the front and back sides of the circuit unit are electrically connected. can do.
  • an element such as a transistor can be arranged in a region where the through electrodes are provided. Therefore, in the semiconductor device, the memory density per unit area can be improved.
  • An OS transistor with extremely low off-state current can be used as the transistor provided in the element layer. Therefore, the frequency of refreshing data held in memory cells can be reduced, and the semiconductor device can consume less power.
  • the OS transistor can be stacked and manufactured using the same manufacturing process repeatedly in the vertical direction, so that manufacturing cost can be reduced.
  • transistors included in memory cells are arranged not in a horizontal direction but in a vertical direction, so that memory density can be improved and the size of the device can be reduced.
  • OS transistors have less variation in electrical characteristics than Si transistors even in high-temperature environments, the semiconductor device functions as a highly reliable storage device with less variation in electrical characteristics when stacked and integrated. can be
  • Embodiment 2 In this embodiment, a structure example of a semiconductor device which is one embodiment of the present invention, which is different from that in Embodiment 1, will be described. In addition, about the description which overlaps with Embodiment 1, detailed description is abbreviate
  • FIG. 10A is a schematic cross-sectional view of the semiconductor device described in this embodiment.
  • a circuit unit 30M shown in FIG. 10A is a memory using a magnetic tunnel junction (hereinafter referred to as MTJ) element, which is a variable resistance memory element, in the element layer 40 of the circuit unit 30 described in the first embodiment.
  • MTJ magnetic tunnel junction
  • a configuration having memory cells 46M having STT-MRAM (Spin Transfer Torque-Magnetoresistive Random Access Memory) is shown.
  • a memory cell 46M illustrated in FIG. 10A has an MTJ element 47M in addition to the transistor 45 which is an OS transistor.
  • the through electrode 44 exposed on the surface of the substrate 50 is provided on the substrate 50 side as the terminal BLD .
  • the electrode 43 exposed on the surface of the element layer 40 is provided on the element layer 40 side as a terminal BLU .
  • the terminals BLD and BLU can function as terminals provided on the front and back sides of the circuit unit 30 by electrically connecting the through electrodes 44 and the electrodes 41 to 43 as in FIG. 3A.
  • FIG. 10B illustrates a configuration example of a circuit unit section 30M_B having circuit units 30M_1 to 30M_N to which the circuit unit 30M illustrated in FIG. 10A is applicable.
  • a wiring corresponding to the wiring BL is connected to the peripheral circuit 20 via the terminal BLD and the terminal BLU described in FIG. 10A.
  • the wiring WL can also be connected to the peripheral circuit 20 in the same manner.
  • FIG. 11A shows a circuit diagram of a memory cell 46M having an MTJ element 47M.
  • a memory cell 46M shown in FIG. 11A has a transistor 45 and an MTJ element 47M.
  • a transistor 45 is an OS transistor having a back gate.
  • the MTJ element 47M includes a free layer 136 (also referred to as a recording layer, free layer, or movable layer), a fixed layer 137 (also referred to as a fixed magnetization layer, pinned layer, or reference layer), It has an insulating layer 138 (also called a barrier layer, a tunnel insulating film, or a nonmagnetic layer).
  • the free layer 136 of the MTJ element 47M is called one terminal, and the fixed layer 137 is called the other terminal.
  • One of the source and drain of the transistor 45 is connected to the wiring BL (or BLB).
  • a gate of the transistor 45 is connected to the wiring WL.
  • the other of the source and drain of the transistor 45 is connected to one terminal of the MTJ element 47M.
  • the other terminal of the MTJ element 47M is connected to the wiring SL.
  • a back gate of the transistor 45 is connected to the wiring BGL.
  • the threshold voltage of transistor 45 can be changed by voltage Vbg.
  • FIG. 11B shows a configuration in which the configuration of the capacitor 47 in the schematic cross-sectional view described in FIG. 7 of the first embodiment is replaced with an MTJ element 47M.
  • MTJ element 47M in the configuration illustrated in FIG. Note that the MTJ element shown in FIG. 11B can be used in combination with the vertical channel transistor 45A described in FIG. 8 or the vertical channel transistor 45B described in FIG.
  • Magnesium oxide (MgO), aluminum oxide (Al 2 O 3 ), or the like may be used for the insulating layer 138 .
  • a ferromagnetic material such as iron (Fe) or cobalt (Co), or an alloy thereof may be used for the free layer 136 and the fixed layer 137 .
  • the free layer 136, fixed layer 137 and insulating layer 138 can be formed of a single layer or multiple layers. Note that the free layer 136, the fixed layer 137, and the insulating layer 138 may have insulators or the like on the sidewalls for ease of processing.
  • the MTJ element 47M will now be described with reference to FIGS. 12A to 12C.
  • FIG. 12A is a schematic diagram of the cross-sectional structure of the MTJ element 47M.
  • the MTJ element 47M is composed of a free layer 136 made of a ferromagnetic material and a fixed layer 137 made of a ferromagnetic material separated by an insulating layer 138 .
  • the fixed layer 137 is a layer whose magnetization direction, that is, spin direction is fixed.
  • the free layer 136 is a layer whose magnetization direction, that is, spin direction is not fixed.
  • the resistance value of the MTJ element 47M changes depending on the relative orientation of the magnetization directions of the free layer 136 and the fixed layer 137 (indicated by arrow symbol 139 in FIG. 12A). That is, the MTJ element 47M can take two states depending on the magnetization direction as shown in FIG. 12A.
  • a change in resistance that depends on the direction of magnetization is called tunnel magnetoresistance (hereinafter referred to as TMR).
  • TMR tunnel magnetoresistance
  • a state in which the magnetization directions of the free layer 136 and the fixed layer 137 are aligned is called a parallel state, and the resistance value of the MTJ element 47M at this time is the minimum, and this state can be represented by “P” or data “0”. .
  • a state in which the magnetization directions of the free layer 136 and the fixed layer 137 are opposite to each other is called an antiparallel state, and the resistance value of the MTJ element 47M at this time is maximum, and this state is represented by "AP" or data "1". be able to.
  • AP the resistance value of the MTJ element 47M at this time
  • the MTJ element 47M is a variable resistance memory element that utilizes the fact that resistance changes according to the magnetization direction.
  • the MTJ element 47M is non-volatile, capable of high-speed rewriting, and theoretically has an infinite number of rewrites.
  • the write current of the MTJ element 47M can be reduced as the element is miniaturized.
  • FIG. 12B is a diagram showing the principle of writing by the spin injection method for changing the magnetization directions of the free layer 136 and the fixed layer 137 from the antiparallel state to the parallel state in the MTJ element 47M.
  • a current I AP is passed in the direction from the free layer 136 to the pinned layer 137 .
  • the electrons flow in the direction opposite to the current IAP (see the dotted arrow).
  • This causes injection of spins 133 from the fixed layer 137 to the free layer 136 .
  • a spin-polarized current acts on the magnetization of the free layer 136, flipping the magnetization of the free layer 136 to the same direction as the pinned layer 137, and becoming parallel. Note that the spins 133 to be injected are indicated by dashed arrows.
  • FIG. 12C is a diagram showing the principle of writing the magnetization directions of the free layer 136 and fixed layer 137 in the MTJ element 47M from the parallel state to the antiparallel state by the spin injection method.
  • the MTJ element 47M reverses the magnetization direction of the free layer 136 with respect to the magnetization direction of the fixed layer 137 according to the direction of the current flowing, and when the magnetization directions are parallel to each other, the magnetoresistance decreases. On the other hand, when the magnetization direction of the free layer 136 is antiparallel to the magnetization direction of the fixed layer 137, the magnetoresistance increases. Note that the free layer 136 and the fixed layer 137 in the MTJ element 47M can be used interchangeably by switching the direction of the current. In the MTJ element 47M, the current required for reversing the magnetization can be reduced by miniaturizing the element.
  • the OS transistor can be provided at a position overlapping with the through electrode. Therefore, a circuit including an OS transistor can be provided at a position overlapping with the substrate 25 provided with the Si transistor. An increase in circuit area due to having both the Si transistor and the OS transistor can be suppressed. In order to suppress an increase in circuit area, it is effective to provide an MTJ element over the OS transistor.
  • the OS transistor used as an access transistor needs to have a large W width in order to pass a current for writing data to the MTJ element.
  • a Si transistor as an access transistor
  • both miniaturization and an increase in write current are required.
  • the OS transistor as an access transistor
  • the current required for rewriting the MTJ element can be increased, it is possible to more reliably write and read data in the MTJ element.
  • the OS transistor has a small off current. Therefore, even if the W width direction is designed to be large in order to allow a large amount of current to flow through the access transistor, it is possible to suppress an increase in leakage current when the access transistor is turned off. Therefore, a memory device with low power consumption can be provided. In addition, by applying a potential to the back gate electrode of the OS transistor, variation in electrical characteristics such as a threshold voltage can be suppressed.
  • FIG. 13 is a block diagram illustrating an imaging device, which is an example of a semiconductor device having a memory cell 46M having the MTJ element 47M described in this embodiment.
  • An imaging device 10IS illustrated in FIG. 13 has a circuit unit 30 and an optical conversion layer 90 on a substrate 25 having a peripheral circuit 20.
  • the circuit unit 30 has a configuration in which an element layer 40_1 and an element layer 40_2 are laminated on a substrate 50. As shown in FIG.
  • the substrate 50 has a photoelectric conversion device 83 .
  • a photodiode for example, can be used for the photoelectric conversion device 83 .
  • Photoelectric conversion device 83 is preferably sensitive to visible light.
  • a Si photodiode using silicon as a photoelectric conversion layer can be used for the photoelectric conversion device 83 .
  • the element layer 40_1 can be provided with, for example, a pixel circuit 81 connected to an optical conversion device, a driving circuit 82 for the pixel circuit, and the like.
  • the drive circuit 82 can be formed in the same process as the pixel circuit 81 .
  • the photoelectric conversion device 83 described above can also be said to be an element of the pixel circuit 81 .
  • Each transistor included in the element layer 40_1 can be stacked with the transistor included in the element layer 40_2 by using an OS transistor.
  • the element layer 40_2 can be provided with a memory circuit 60 having a plurality of memory cells 46M. Each transistor included in the element layer 40_2 can be stacked with the transistor included in the element layer 40_1 by using an OS transistor.
  • a circuit using OS transistors included in the element layers 40_1 and 40_2 including OS transistors is formed over the substrate 50 which is a Si device, whereby polishing and bonding steps can be reduced. .
  • the memory circuit 60 has a structure in which the pixel circuits 81 and the photoelectric conversion devices 83 are stacked, so that the data of the photoelectric conversion devices 83 are simultaneously acquired by the plurality of pixel circuits 81, and the global shutter operation of sequentially reading the data is performed. This can be done with a simple circuit configuration.
  • Si transistors include transistors containing amorphous silicon, transistors containing crystalline silicon (microcrystalline silicon, low-temperature polysilicon, single-crystal silicon), and the like. It should be noted that the drive circuit 82 of the pixel circuit may be partially or wholly formed of a Si transistor.
  • a color filter 91 or the like can be used for the optical conversion layer 90 .
  • the optical conversion layer 90 can have a microlens array.
  • FIG. 14 shows a schematic cross-sectional view having elements applicable to the imaging device 10IS described in FIG.
  • the peripheral circuit 20 of the substrate 25 is provided with a plurality of transistors 21, which are Si transistors, as described in the first embodiment. Further, the substrate 25 has the electrodes 22 as described in the first embodiment. The electrodes 22 are electrodes for electrically connecting the plurality of transistors 21 and the circuit unit 30 in the upper layer.
  • the element layer 40_2 of the circuit unit 30 has electrodes 41 to 43, a transistor 45_3 and an MTJ element 47M.
  • the transistor 45_3 is a transistor corresponding to the transistor 45 and an OS transistor.
  • the MTJ element 47M has the free layer 136 made of ferromagnetic material and the fixed layer 137 made of ferromagnetic material separated by the insulating layer 138 between the conductive layers 241 and 245 as described above.
  • An element layer 40_1 included in the circuit unit 30 has transistors 45_1 and 45_2.
  • the transistors 45_1 and 45_2 are OS transistors that can be used in the pixel circuit 81 and the driver circuit 82 .
  • the substrate 50 of the circuit unit 30 has a photoelectric conversion device 83 .
  • the photoelectric conversion device 83 is a pn junction photodiode formed on the substrate 50 which is a silicon substrate, and has a p-type region 84 and an n-type region 85 .
  • the photoelectric conversion device 83 is an embedded photodiode, and the thin p-type region 84 provided on the surface side (current extraction side) of the n-type region 85 can suppress dark current and reduce noise.
  • a groove 86 for separating pixels is provided in the substrate 50, and an insulating layer may be provided in the groove 86. With this configuration, carriers generated in the photoelectric conversion device 83 can be prevented from flowing out to adjacent pixels.
  • An antireflection film may be provided on the upper surface side of the substrate 50 .
  • the optical conversion layer 90 has a color filter 91 , a light shielding layer 92 and a microlens array 93 .
  • the light shielding layer 92 can suppress the inflow of light into adjacent pixels.
  • a metal layer such as aluminum or tungsten can be used as the light shielding layer 92 .
  • the metal layer may be laminated with a dielectric film functioning as an antireflection film.
  • a color filter 91 can be used for the optical conversion layer 90 when the photoelectric conversion device 83 is sensitive to visible light. Obtaining a color image by assigning color filters of colors such as R (red), G (green), B (blue), Y (yellow), C (cyan), and M (magenta) to each pixel. can be done.
  • the microlens array 93 the light passing through each lens passes through the color filter 91 directly below and irradiates the photoelectric conversion device 83 .
  • the condensed light can be incident on the photoelectric conversion device 83, so photoelectric conversion can be performed efficiently.
  • the microlens array 93 is preferably made of resin, glass, or the like, which is highly translucent to the light of the target wavelength.
  • Embodiment 1 when a plurality of element layers formed over different substrates are connected by through electrodes, a transistor is provided in a region where the through electrodes are provided. elements can be arranged. Therefore, in the semiconductor device, the memory density per unit area can be improved.
  • An OS transistor with extremely low off-state current can be used as the transistor provided in the element layer. Therefore, the frequency of refreshing data held in memory cells can be reduced, and the semiconductor device can consume less power.
  • the OS transistor can be stacked and manufactured using the same manufacturing process repeatedly in the vertical direction, so that manufacturing cost can be reduced.
  • transistors included in memory cells are arranged not in a horizontal direction but in a vertical direction, so that memory density can be improved and the size of the device can be reduced.
  • OS transistors have less variation in electrical characteristics than Si transistors even in high-temperature environments, the semiconductor device functions as a highly reliable storage device with less variation in electrical characteristics when stacked and integrated. can be
  • FIG. 15A is a diagram explaining the circuit configuration of a memory string.
  • a selection transistor SST memory transistors MT1 to MT2k (k is an integer equal to or greater than 1), and a selection transistor SDT are electrically connected in series between a wiring BL and a source line SL.
  • the memory transistors MT1 to MT2k are transistors corresponding to the word lines WL1 to WL2k.
  • the memory transistor connected to word line WL1 is memory transistor MT1.
  • the memory transistors MT1 to MT2k are not distinguished, they are referred to as memory transistors MT. The same applies to other elements.
  • the select transistors SST and SDT and the memory transistors MT1 to MT2k are vertical channel transistors whose semiconductor layers are made of metal oxide.
  • the memory transistor MT has a charge storage layer and constitutes a nonvolatile memory cell.
  • Gates of the select transistors SST and SDT are electrically connected to select gate lines SGL and DGL, respectively.
  • Gates of the memory transistors MT1 to MT2k are electrically connected to word lines WL1 to WL2k, respectively.
  • FIG. 15B is a cross-sectional view explaining an example of a memory string.
  • the element layer 40 having memory cell strings has an insulating layer 330 , an electrode 41 and an insulating layer 331 , and a conductive layer 741 on the substrate 50 .
  • the conductive layers 742 and the insulating layers 724 form a laminate that is alternately laminated.
  • a columnar structure having an insulating layer 743, a charge storage layer 744, an insulating layer 745, a metal oxide layer 746, and an insulating layer 747 is provided so as to fill the hole provided in the stack.
  • the lower end of the metal oxide layer 746 is electrically connected to the conductive layer 741, and the upper end of the metal oxide layer 746 is electrically connected to one of the wiring BL and the wiring SL.
  • the vicinity of a region where the conductive layer 742, the insulating layer 743, the charge storage layer 744, the insulating layer 745, and the metal oxide layer 746 overlap functions as the memory transistor MT.
  • the vicinity of the region where the conductive layer 742, the insulating layer 747, and the metal oxide layer 746 overlap functions as select transistors SDT and SST.
  • a memory transistor MT or select transistors SDT and SST are electrically connected in series and constitute a memory string.
  • each metal oxide layer, each conductive layer, and each insulating layer the materials listed as the materials for the metal oxide layer, conductive layer, and insulating layer described with reference to FIG. 7 of Embodiment 1 can be used.
  • Each metal oxide layer, each conductive layer, and each insulating layer can be formed by sputtering, CVD, PLD, atomic layer deposition (ALD), or the like. Silicon nitride, silicon oxynitride, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium, for example, can be used as the charge storage layer.
  • an opening reaching the electrode 41 is formed in the hole in which the columnar structure is provided, and a conductor corresponding to the electrode 42 described in the first embodiment is provided, thereby forming a circuit unit.
  • a configuration in which the front and back surfaces are electrically connected can be employed.
  • Embodiment 1 when a plurality of element layers formed over different substrates are connected by through electrodes, a transistor is provided in a region where the through electrodes are provided. elements can be arranged. Therefore, in the semiconductor device, the memory density per unit area can be improved.
  • Embodiment 4 In this embodiment, modified examples of the circuit that can be applied to the semiconductor device described in Embodiment 1 will be described with reference to FIGS. 16A to 18C.
  • FIG. 16A describes a configuration example in which another functional circuit is added to the element layer 40 having the memory circuit 60 stacked on the substrate 50 in the configuration described in FIG. 1A of the first embodiment.
  • the functional circuit has, for example, a function of selecting a wiring for outputting a data signal held in the memory circuit 60 and amplifying the data signal.
  • a semiconductor device 10c shown in FIG. 16A is a block diagram in which a functional circuit 62 is added in addition to the memory circuit 60 in the element layer 40 of the circuit units 30_1 to 30_N described in Embodiment 1.
  • the memory circuit 60 and the functional circuit 62 may be formed using OS transistors provided in the same layer.
  • FIG. 16B shows a circuit unit 30c that can be applied to the circuit units 30_1 to 30_N shown in FIG. 16A.
  • the circuit unit 30 c has a substrate 50 and an element layer 40 provided in contact with the substrate 50 .
  • the element layer 40 has a functional circuit 62 in addition to the memory circuit 60 , the electrodes 41 , 42 and 43 .
  • the substrate 50 and the device layer 40 have through electrodes 44 .
  • the functional circuit 62 is connected to the memory circuit 60 via wiring provided in the same layer as the electrode 42 .
  • the functional circuit 62 can be electrically connected to the element layer 40 of the peripheral circuit 20 and another circuit unit 30c via the electrode 42, the electrode 41, the electrode 43 and the through electrode 44.
  • FIG. 17A shows an example of a functional circuit 62 connected to the memory cells 46 included in the memory circuit 60 shown in FIG. 3A.
  • the functional circuit 62 has an amplifier circuit 63 and a selection circuit 64 connected to each of the plurality of wirings BL.
  • the amplifier circuit 63 and the selection circuit 64 can have an OS transistor and a capacitor, like the memory circuit 60 included in the element layer 40 .
  • the wiring connected to the memory cell 46 is illustrated as the wiring LBL, and the wiring GBL selected by the selection circuit 64 .
  • the wiring GBL may be called a global bit line.
  • the wiring LBL may be called a local bit line.
  • the wiring LBL and the wiring GBL function as bit lines for writing data to or reading data from the memory cell. Note that in the drawings, the wiring LBL and the wiring GBL may be illustrated with a thick line, a thick dotted line, or the like in order to improve visibility.
  • the amplifier circuit 63 has a function of amplifying a current or potential corresponding to the potential of the wiring LBL for connecting the plurality of memory cells 46 and transmitting the amplified current or potential to the wiring GBL.
  • the selection circuit 64 has a function of selecting a signal according to the current or potential output from the wiring LBL and transmitting it to the wiring GBL.
  • the 17B describes a specific circuit configuration of the functional circuit 62 having the amplifier circuit 63 and the selection circuit 64 shown in FIG. 17A.
  • the functional circuit 62 shown in FIG. 17B shows transistors 65 to 68 included in the circuit for realizing the amplifying function and the selecting function.
  • the transistors 65 to 68 can each be an OS transistor and are illustrated as n-channel transistors.
  • the transistor 65 is a transistor for controlling the potential of the wiring GBL according to the potential of the wiring LBL during the period in which data is read from the memory cell 46 .
  • the transistor 66 is a transistor that receives a selection signal MUX at its gate and functions as a switch whose ON or OFF state between the source and the drain is controlled according to the selection signal MUX.
  • the transistor 67 is a transistor that receives a write control signal WE at its gate and functions as a switch whose on or off state between the source and the drain is controlled according to the write control signal WE.
  • the transistor 68 is a transistor that receives a read control signal RE at its gate and functions as a switch whose ON or OFF state between the source and the drain is controlled according to the read control signal RE.
  • a ground potential GND which is a fixed potential, is applied to the source side of the transistor 68 .
  • the transistor 65 can amplify the potential of the wiring GBL to a potential obtained by amplifying the potential of the wiring LBL.
  • the transistor 66 can select a signal corresponding to the current or potential output from the wiring LBL and transmit the selected signal to the wiring GBL in accordance with the selection signal MUX and the read control signal RE.
  • the functional circuit 62 since the functional circuit 62 includes the transistor 67 and the transistor 68, data can be written to and read from the memory cell 46 through the wiring GBL and the wiring LBL.
  • a semiconductor device of one embodiment of the present invention can be manufactured by repeatedly providing a transistor using the same manufacturing process in the vertical direction over a substrate.
  • OS transistors included in memory cells are arranged not in a plane direction but in a vertical direction, so that memory density can be improved and a device can be miniaturized.
  • the wiring LBL is connected to the gate of the transistor 65, so that a data signal can be read to the wiring GBL using a slight potential difference in the wiring LBL.
  • the functional circuit 62 described in one aspect of the present invention may have another configuration.
  • the amplifier circuit 63A may be connected to the wiring WL of the memory cell 46 like the functional circuit 62A of the circuit unit 30d shown in FIG. 18A.
  • the amplifier circuit 63A included in the functional circuit 62A has a function of amplifying and transmitting the control signal of the transistor 45 applied to the wiring WL. With this structure, the on/off state of the transistor 45 can be controlled more reliably using the signal of the peripheral circuit 20 provided over the substrate 25 .
  • the distance between the element layer 40 of the uppermost circuit unit and the peripheral circuit 20 may be long.
  • data can be input/output between the uppermost memory cell and the peripheral circuit 20 by having the function of amplifying data in the functional circuit 62 provided for each circuit unit.
  • the memory cell 46 included in the element layer 40 and the peripheral circuit 20 are the circuit units in the uppermost layer, there is no large difference in data write speed and read speed. Data can be input/output.
  • the amplifier circuit 63A included in the functional circuit 62A can be provided in the element layer 40 by using an OS transistor.
  • an inverter circuit having a transistor 70 and a transistor 71 illustrated in FIG. 18B may be used to amplify and output the signal of the peripheral circuit 20 to the wiring WL.
  • an inverter circuit having a transistor 71 and a resistance element 72 illustrated in FIG. 18C may be used to amplify and output a signal of the peripheral circuit 20 to the wiring WL.
  • FIGS. 19A and 19B An example of the configuration is shown in FIGS. 19A and 19B.
  • a schematic cross-sectional view of an IC chip 100A shown in FIG. 19A has a substrate 25 on a package substrate 101, and four layers of circuit units 30_1 to 30_4 are stacked on the substrate 25 as an example.
  • the package substrate 101 is provided with solder balls 102 for connecting the IC chip 100A to a printed circuit board or the like.
  • the circuit units 30_1 to 30_4 can have a stacked structure by repeating a structure in which an OS transistor is formed in the element layer 40 in contact with the substrate 50 .
  • a peripheral circuit (not shown) provided on the substrate 25 and each circuit included in the circuit units 30_1 to 30_4 are provided in the through electrodes 44 provided through the substrate 50 and the element layers 40 of each layer, and in the element layers.
  • each layer can be connected by electrodes 41 to 43 which are connected to each other. Further, each layer can be electrically connected via a metal bump 59 (also referred to as a microbump) provided between each layer of the through electrode 44 and the electrode 43 provided penetrating each layer.
  • a metal bump 59 also referred to as a microbump
  • the schematic cross-sectional view of an IC chip 100B shown in FIG. 19B has a substrate 25 on a package substrate 101, and four layers of circuit units 30_1 to 30_4 are stacked on the substrate 25, as an example.
  • Peripheral circuits (not shown) provided on the substrate 25 and memory circuits (not shown) of the circuit units 30_1 to 30_4 include through electrodes 44 provided through the substrate 50 and element layers 40 of each layer, and Of the electrodes 41 to 43 provided in the element layer, the electrode 43 and the through electrode 44 are used for bonding.
  • Cu—Cu bonding can be used as a technique for electrically bonding different layers using the electrodes 43 and the through electrodes 44 .
  • Cu-Cu bonding is a technique for achieving electrical continuity by connecting Cu (copper) pads to each other.
  • FIG. 20 is a block diagram showing a configuration example of a semiconductor device that functions as a memory device.
  • the semiconductor device 10s has a peripheral circuit 20 and a memory cell array 40MA having a plurality of memory circuits 40p.
  • the peripheral circuit 20 has a row decoder 571 , a word line driver circuit 572 , a column driver 575 , an output circuit 573 and a control logic circuit 574 .
  • the column driver 575 has a column decoder 581, a precharge circuit 582, an amplifier circuit 583, and a write circuit 584.
  • the precharge circuit 582 has a function of precharging the wiring BL and the like.
  • the amplifier circuit 583 has a function of amplifying the data signal read from the wiring BL. The amplified data signal is output to the outside of the semiconductor device 10s via the output circuit 573 as a digital data signal RDATA.
  • the semiconductor device 10s is externally supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 20, and a high power supply voltage (VIL) for the memory cell array 40MA as power supply voltages.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • Control signals CE, WE, RE
  • an address signal ADDR Address signal
  • WDATA Data signal
  • Address signal ADDR is input to row decoder 571 and column decoder 581
  • WDATA is input to write circuit 584 .
  • the control logic circuit 574 processes external input signals (CE, WE, RE) to generate control signals for the row decoder 571 and column decoder 581 .
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 574 is not limited to this, and other control signals may be input as necessary. For example, a control signal for determining a defective bit may be input, and a data signal read from a specific memory cell address may be specified as a defective bit.
  • FIG. 21 shows various storage devices for each hierarchy.
  • a storage device located in a higher layer is required to have a higher access speed, and a storage device located in a lower layer is required to have a larger storage capacity and a higher recording density.
  • FIG. 21 shows, in order from the top layer, a memory embedded as a register in an arithmetic processing unit such as a CPU, SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory), and 3D NAND memory.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • 3D NAND memory 3D NAND memory
  • the memory embedded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, so it is frequently accessed by the arithmetic processing unit. Therefore, an operating speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used for cache, for example.
  • the cache has a function of duplicating and holding part of the information held in the main memory. By replicating frequently used data in the cache, access speed to the data can be increased.
  • a DRAM is used, for example, as a main memory.
  • the main memory has a function of holding programs, data, etc. read from the storage.
  • the recording density of DRAM is approximately 0.1 to 0.3 Gbit/mm 2 .
  • 3D NAND memory is used for storage, for example.
  • the storage has a function of holding data requiring long-term storage or various programs used in the arithmetic processing unit. Therefore, the storage is required to have a larger storage capacity and a higher recording density than the operating speed.
  • the recording density of storage devices used for storage is approximately 0.6 to 6.0 Gbit/mm 2 .
  • a semiconductor device functioning as a memory device of one embodiment of the present invention operates at high speed and can hold data for a long time.
  • a semiconductor device of one embodiment of the present invention can be preferably used as a semiconductor device located in a boundary region 901 including both a hierarchy in which a cache is located and a hierarchy in which a main memory is located.
  • the semiconductor device of one embodiment of the present invention can be preferably used as a semiconductor device located in the boundary region 902 including both the tier where the main memory is located and the tier where the storage is located.
  • This embodiment mode shows an example of an electronic component and an electronic device in which the semiconductor device or the like described in the above embodiment mode is incorporated.
  • FIG. 22A shows a perspective view of an electronic component 700 and a board (mounting board 704) on which the electronic component 700 is mounted.
  • Electronic component 700 shown in FIG. 22A has semiconductor device 10 in which circuit unit 30 is laminated on substrate 25 in mold 711 .
  • the semiconductor device 10 described in the first embodiment can be applied.
  • FIG. 22A does not reflect part of the drawing in order to show the inside of electronic component 700 .
  • Electronic component 700 has lands 712 outside mold 711 . Land 712 is electrically connected to electrode pad 713 , and electrode pad 713 is electrically connected to semiconductor device 10 by wire 714 .
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed board 702 .
  • FIG. 22B A perspective view of the electronic component 730 is shown in FIG. 22B.
  • Electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • An electronic component 730 includes an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 10 provided on the interposer 731 .
  • the electronic component 730 shows an example of using the semiconductor device 10 as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • an integrated circuit semiconductor device
  • a CPU, GPU, or FPGA can be used.
  • a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used for the package substrate 732 .
  • a silicon interposer, a resin interposer, or the like can be used as the interposer 731 .
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches. A plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuit provided over the interposer 731 to electrodes provided over the package substrate 732 . For these reasons, the interposer is sometimes called a "rewiring board" or an "intermediate board".
  • through electrodes are provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrodes.
  • a TSV Through Silicon Via
  • a silicon interposer is preferably used as the interposer 731 . Since silicon interposers do not require active elements, they can be manufactured at a lower cost than integrated circuits. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • HBM In HBM, it is necessary to connect many wires in order to achieve a wide memory bandwidth. Therefore, an interposer for mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer that mounts the HBM.
  • the reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur.
  • a 2.5D package 2.5-dimensional packaging in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided overlapping the electronic component 730 .
  • a heat sink it is preferable that the heights of the integrated circuits provided over the interposer 731 be uniform.
  • semiconductor device 10 and semiconductor device 735 have the same height.
  • An electrode 733 may be provided on the bottom of the package substrate 732 in order to mount the electronic component 730 on another substrate.
  • FIG. 22B shows an example of forming the electrodes 733 with solder balls.
  • BGA All Grid Array
  • the electrodes 733 may be formed of conductive pins.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA.
  • a mounting method such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) be able to.
  • the robot 7100 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (infrared sensor, ultrasonic sensor, acceleration sensor, piezo sensor, optical sensor, gyro sensor, etc.), and a movement mechanism.
  • Electronic component 730 has a processor and the like, and has a function of controlling these peripheral devices.
  • electronic component 700 has a function of storing data acquired by a sensor.
  • the microphone has the function of detecting acoustic signals such as the user's voice and environmental sounds.
  • the speaker also has the function of emitting audio signals such as voice and warning sounds.
  • the robot 7100 can analyze an audio signal input via a microphone and emit a necessary audio signal from a speaker. Robot 7100 can communicate with the user using a microphone and speaker.
  • the camera has a function of imaging the surroundings of the robot 7100.
  • Robot 7100 also has a function of moving using a moving mechanism.
  • the robot 7100 can capture an image of its surroundings using a camera, analyze the image, and sense the presence or absence of an obstacle when moving.
  • the flying object 7120 has a propeller, a camera, a battery, etc., and has the function of autonomous flight.
  • Electronic component 730 has the function of controlling these peripheral devices.
  • image data captured by a camera is stored in the electronic component 700 .
  • the electronic component 730 can analyze the image data and sense the presence or absence of obstacles when moving.
  • the electronic component 730 can estimate the remaining amount of the battery from the change in the storage capacity of the battery.
  • the cleaning robot 7140 has a display on the top, multiple cameras on the sides, a brush, operation buttons, various sensors, and so on. Although not shown, the cleaning robot 7140 is equipped with tires, a suction port, and the like. The cleaning robot 7140 can run by itself, detect dust, and suck the dust from a suction port provided on the bottom surface.
  • the electronic component 730 can analyze the image captured by the camera and determine the presence or absence of obstacles such as walls, furniture, or steps. In addition, when an object such as wiring that is likely to get entangled in the brush is detected by image analysis, the rotation of the brush can be stopped.
  • a car 7160 has an engine, tires, brakes, a steering device, a camera, and so on.
  • electronic component 730 performs controls for optimizing driving conditions of vehicle 7160 based on data such as navigation information, speed, engine status, gear selection status, and frequency of brake use.
  • image data captured by a camera is stored in electronic component 700 .
  • the electronic component 700 and/or the electronic component 730 can be incorporated into a TV device 7200 (television receiver), a smart phone 7210, a PC (personal computer) 7220, 7230, a game machine 7240, a game machine 7260, and the like.
  • the electronic component 730 built into the TV device 7200 can function as an image engine.
  • electronic component 730 performs image processing such as noise removal and resolution up-conversion.
  • the smart phone 7210 is an example of a mobile information terminal.
  • a smartphone 7210 has a microphone, a camera, a speaker, various sensors, and a display portion.
  • Electronic components 730 control these peripherals.
  • PC7220 and PC7230 are examples of notebook PCs and stationary PCs, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • Game machine 7240 is an example of a handheld game machine.
  • Game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is wirelessly or wiredly connected to the game machine 7260 . Controller 7262 may also incorporate electronic component 700 and/or electronic component 730 .
  • the content (may be part of the content) described in one embodiment may be another content (may be part of the content) described in the embodiment, and/or one or more
  • the contents described in another embodiment (or part of the contents) can be applied, combined, or replaced.
  • electrode and “wiring” in this specification and the like do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage
  • the voltage can be translated into a potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and the potential applied to the wiring or the like may be changed depending on the reference potential.
  • a switch is one that has the function of being in a conducting state (on state) or a non-conducting state (off state) and controlling whether or not to allow current to flow.
  • a switch has a function of selecting and switching a path through which current flows.
  • the channel length refers to, for example, a region in which a semiconductor (or a portion of the semiconductor in which current flows when the transistor is on) overlaps with a gate in a top view of a transistor, or a channel is formed.
  • the channel width refers to, for example, a region where a semiconductor (or a portion of the semiconductor where current flows when the transistor is on) overlaps with a gate electrode, or a region where a channel is formed. is the length of the part where the drain and the drain face each other.
  • a and B are connected includes not only direct connection between A and B, but also electrical connection.
  • a and B are electrically connected means that when there is an object having some kind of electrical action between A and B, an electric signal can be exchanged between A and B. What to say.

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Abstract

新規な構成の半導体装置を提供すること。 第１基板と、第２基板に接して設けられた第１素子層と、第２基板および第１素子層に設けられた第１貫通電極と、を有する。第１素子層は、第１メモリセル、第１電極、第２電極および第３電極を有する。第１メモリセルは、第１トランジスタを有する。第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有する。第１電極は、第２電極を介して第３電極と電気的に接続される。第３電極は、第１素子層の表面に露出して設けられる。第１貫通電極は、第２基板の表面に露出して設けられるとともに、第１電極と電気的に接続される。第２基板および第１素子層は、第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられる。第１トランジスタは、第１貫通電極と重なる領域に設けられる。

Description

半導体装置
　本明細書は、半導体装置等について説明する。
　本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、またはパッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　トランジスタに適用可能な半導体として金属酸化物が注目されている。チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、オフ電流が極めて小さいことが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
　ＯＳトランジスタの製造プロセスは、従来のチャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）とのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６−６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９−１５６（２０１７）．
　ＯＳトランジスタは、積層して設けることができる点や、オフ電流が極めて小さい点で、メモリセルなどのアクセストランジスタに好適である。特にメモリセルなど単位面積当たりの記憶密度の向上が求められる記憶装置では、複数のトランジスタを有する素子層を積層して設ける構成が好ましい。
　素子層を積層する構成の場合、積層数が増えるほど、素子の作製に要する工程数が増えることになる。そのため素子層を積層する場合、異なる基板に設けられた複数の素子層を、シリコン貫通ビア（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ：ＴＳＶ）などの貫通電極で電気的に接続し、１チップ化することが好ましい。
　しかしながら、異なる基板に作製された複数の素子層をＴＳＶなどの貫通電極で接続する場合、貫通電極が設けられる領域において、トランジスタなどの素子を配置することが難しい。素子層をＴＳＶなどの貫通電極で接続する半導体装置において、特にＴＳＶによる開口部分の口径が素子のサイズに対して非常に大きい場合、トランジスタを配置できない領域も大きくなるといった虞がある。そのため、素子層をＴＳＶなどの貫通電極で接続する半導体装置において、単位面積当たりの記憶密度の向上が図れないといった虞がある。
　本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
　本発明の一態様は、第１基板と、第２基板に接して設けられた第１素子層と、第２基板および第１素子層に設けられた第１貫通電極と、を有し、第１素子層は、第１トランジスタ、第１電極、第２電極および第３電極を有し、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１電極は、第２電極を介して第３電極と電気的に接続され、第３電極は、第１素子層の表面に露出して設けられ、第１貫通電極は、第２基板の表面に露出して設けられるとともに、第１電極と電気的に接続され、第２基板および第１素子層は、第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、第１トランジスタは、第１貫通電極と重なる領域に設けられる、半導体装置である。
　本発明の一態様は、第１基板と、第２基板に接して設けられた第１素子層と、第２基板および第１素子層に設けられた第１貫通電極と、を有し、第１素子層は、第１メモリセル、第１電極、第２電極および第３電極を有し、第１メモリセルは、第１トランジスタおよび容量を有し、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１電極は、第２電極を介して第３電極と電気的に接続され、第３電極は、第１素子層の表面に露出して設けられ、第１貫通電極は、第２基板の表面に露出して設けられるとともに、第１電極と電気的に接続され、第２基板および第１素子層は、第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、第１トランジスタおよび容量は、第１貫通電極と重なる領域に設けられる、半導体装置である。
　本発明の一態様は、第１基板と、第２基板に接して設けられた第１素子層と、第２基板および第１素子層に設けられた第１貫通電極と、を有し、第１素子層は、第１メモリセル、第１電極、第２電極および第３電極を有し、第１メモリセルは、第１トランジスタおよび磁気トンネル接合素子を有し、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１電極は、第２電極を介して第３電極と電気的に接続され、第３電極は、第１素子層の表面に露出して設けられ、第１貫通電極は、第２基板の表面に露出して設けられるとともに、第１電極と電気的に接続され、第２基板および第１素子層は、第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、第１トランジスタおよび磁気トンネル接合素子は、第１貫通電極と重なる領域に設けられる、半導体装置である。
　本発明の一態様において、磁気トンネル接合素子は、自由層と、絶縁層と、固定層と、の積層構造を有する、半導体装置が好ましい。
　本発明の一態様は、第１基板と、第２基板に接して設けられた第１素子層と、第２基板および第１素子層に設けられた第１貫通電極と、を有し、第１素子層は、複数の第１メモリセル、第１回路、第１電極、第２電極および第３電極を有し、第１メモリセルおよび第１回路はそれぞれ、第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、第１電極は、第２電極を介して第３電極と電気的に接続され、第３電極は、第１素子層の表面に露出して設けられ、第１貫通電極は、第２基板の表面に露出して設けられるとともに、第１電極と電気的に接続され、第２基板および第１素子層は、第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、第１トランジスタは、第１貫通電極と重なる領域に設けられる、半導体装置である。
　本発明の一態様において、複数の第１メモリセルは、複数のビット線のいずれか一に電気的に接続され、第１回路は、複数のビット線のいずれか一を選択する機能と、選択されたビット線の電位を増幅して出力する機能と、を有する、半導体装置が好ましい。
　本発明の一態様において、第１メモリセルは、ワード線に電気的に接続され、第１回路は、ワード線に与える信号を増幅する機能を有する、半導体装置が好ましい。
　本発明の一態様において、第１基板は、第１トランジスタを駆動する機能を有する第１周辺回路が設けられる、半導体装置が好ましい。
　本発明の一態様において、第２電極は、第１トランジスタに接続される電極と同じ層に設けられる電極である、半導体装置が好ましい。
　本発明の一態様において、第２基板は、シリコン基板である、半導体装置が好ましい。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極めて小さいオフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１Ａ乃至図１Ｃは、半導体装置の構成例を示す図である。
図２Ａおよび図２Ｂは、半導体装置の構成例を示す図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を示す図である。
図４Ａ乃至図４Ｃは、半導体装置の構成例を示す図である。
図５Ａ乃至図５Ｃは、半導体装置の構成例を示す図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を示す図である。
図７は、半導体装置の構成例を示す図である。
図８は、半導体装置の構成例を示す図である。
図９は、半導体装置の構成例を示す図である。
図１０Ａおよび図１０Ｂは、半導体装置の構成例を示す図である。
図１１Ａおよび図１１Ｂは、半導体装置の構成例を示す図である。
図１２Ａ乃至図１２Ｃは、半導体装置の構成例を示す図である。
図１３は、撮像装置の構成例を示す図である。
図１４は、撮像装置の構成例を示す図である。
図１５Ａおよび図１５Ｂは、半導体装置の構成例を示す図である。
図１６Ａおよび図１６Ｂは、半導体装置の構成例を示す図である。
図１７Ａおよび図１７Ｂは、半導体装置の構成例を示す図である。
図１８Ａ乃至図１８Ｃは、半導体装置の構成例を示す図である。
図１９Ａおよび図１９Ｂは、半導体装置の構成例を示す図である。
図２０は、半導体装置の構成例を説明するブロック図である。
図２１は、半導体装置の構成例を示す概念図である。
図２２Ａおよび図２２Ｂは、電子部品の一例を説明する模式図である。
図２３は、電子機器の例を示す図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
　本発明の一態様である半導体装置の構成例について、図１Ａ乃至図１Ｃを参照して説明する。なお半導体装置は半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置である。例えば、オフ電流が極めて小さいトランジスタを利用した半導体装置は、記憶装置としての機能を有する。
　図１Ａ乃至図１Ｃは、本実施の形態で説明する半導体装置の断面模式図である。本発明の一態様の半導体装置１０は、図１Ａに図示するように、基板２５上に複数の回路ユニット３０＿１乃至３０＿Ｎ（Ｎは自然数）を有する。
　回路ユニット３０＿１乃至３０＿Ｎ（Ｎは自然数）は、回路ユニット層３０Ｂという場合がある。図１Ｂおよび図１Ｃは、回路ユニット３０＿１乃至３０＿Ｎに適用可能な回路ユニット３０を説明する断面模式図である。
　基板２５は、回路ユニットを駆動するための周辺回路２０が設けられる。周辺回路２０が設けられる基板２５は、シリコン基板であるとして説明するが、本実施の形態はこれに限らない。なおシリコン基板は、シリコンを半導体材料とする基板、例えば単結晶シリコンの基板をいう。なおシリコンに限らず、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料を基板に用いてもよい。なお図１Ａにおいて、基板２５に設けられる周辺回路２０は、回路ユニット３０＿１乃至３０＿Ｎと重なる領域に設けられる構成を図示しているが、基板２５において回路ユニット３０＿１乃至３０＿Ｎと重なる領域外に設けられていてもよい。
　回路ユニット３０は、基板５０と、基板５０に接して設けられた素子層４０を有する。素子層４０は、メモリ回路６０を有する。メモリ回路６０は、メモリセルを有する。メモリ回路６０は、トランジスタ等の素子を有する。
　回路ユニット３０＿１乃至３０＿Ｎは、基板２５の表面に対して垂直方向または概略垂直方向に積層して設けられる。換言すれば、素子層４０および基板５０は、基板２５の表面に対して垂直方向または概略垂直方向に積層して設けられる。当該構成とすることで、単位面積あたりに配置する回路ユニット３０＿１乃至３０＿Ｎの数を増やすことができる。そのため、メモリ回路６０が有するメモリセルのメモリ密度を高めることができる。
　図１Ａに示す断面模式図は、各構成の配置を説明するため、基板２５の表面に対して垂直方向または概略垂直方向をｚ軸方向と規定している。なお理解を容易にするため、明細書中、ｚ軸方向を基板２５の表面に対して垂直な方向と呼ぶ場合がある。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。
　周辺回路２０は、ロウドライバおよびカラムドライバなど回路ユニット３０＿１乃至３０＿Ｎを駆動するための信号を出力する回路を含む。周辺回路２０は、制御回路、駆動回路、または回路という場合がある。
　ロウドライバは、メモリセルを駆動するための信号をワード線に出力する機能を有する回路である。ワード線は、メモリセルにワード信号を伝える機能を有する。ロウドライバは、ワード線側駆動回路という場合がある。なおロウドライバは、指定されたアドレスに応じたワード線を選択するためのデコーダ回路、およびバッファ回路等を含む。カラムドライバは、メモリセルを駆動するための信号をビット線に出力する機能、およびメモリセルに書き込むデータを出力する機能、およびメモリセルからビット線に読み出されるデータを増幅する機能を有する回路である。ビット線は、メモリセルにデータを伝える機能を有する。カラムドライバは、ビット線側駆動回路という場合がある。なおカラムドライバは、センスアンプ、プリチャージ回路、指定されたアドレスに応じたビット線を選択するためのデコーダ回路等を含む。
　周辺回路２０は、メモリ回路６０が有するメモリセルを高速に駆動することが好ましい。そのため周辺回路２０は、高速で動作するトランジスタを有することが好ましい。周辺回路２０が有するトランジスタは、電界効果移動度に優れた、チャネル形成領域がシリコンを有するトランジスタ（Ｓｉトランジスタ）とすることが好ましい。
　図１Ｂでは、回路ユニット３０＿１乃至３０＿Ｎに適用可能な回路ユニット３０を示す。回路ユニット３０は、基板５０と、基板５０に接して設けられた素子層４０と、を有する。基板５０は、素子層４０が有するトランジスタなどの素子を形成するための基板である。基板５０としては、シリコン基板を用いることができる。
　素子層４０は、メモリ回路６０、電極４１、電極４２および電極４３を有する。基板５０および素子層４０は、貫通電極４４を有する。貫通電極４４は、基板５０の表面に露出して設けられるとともに、電極４１と電気的に接続される。なお貫通電極４４は、基板５０上に電極４１乃至４３を形成した後に、基板５０を貫通して設けられる電極である。
　電極４１は、電極４２を介して電極４３と電気的に接続される。電極４３は、素子層４０の表面に露出して設けられる。
　電極４１乃至４３は、図１Ｃに図示する回路ユニット３０ｂのように、基板５０上の素子層４０側に設けられる電極である。
　電極４１は、基板５０上において、メモリ回路６０が有するトランジスタおよび容量の下層に設けられる導電体で形成される電極である。電極４１は、貫通電極４４（図示せず）が設けられる位置に設けられる。電極４１に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、及びタングステンなどの金属、並びに、当該金属を主成分とする合金などが挙げられる。これらの材料を含む膜を単層で、または積層構造として用いることができる。特に電極４１としては、銅が好適である。
　電極４２は、メモリ回路６０が有するトランジスタおよび容量などと同じ層に設けられる導電体で形成される電極である。電極４２は、例えば図２Ａに図示するように、メモリ回路６０が有するトランジスタ４５のゲート電極、あるいはソース電極またはドレイン電極として機能する導電体と同じ層に設けられる導電体を有する電極である。電極４２に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、及びタングステンなどの金属、並びに、当該金属を主成分とする合金などが挙げられる。これらの材料を含む膜を単層で、または積層構造として用いることができる。
　電極４３は、図１Ｃに図示する回路ユニット３０ｂのように、電極４２が素子層４０の表面に露出して設けられる位置に設けられる電極である。電極４３に用いることのできる材料としては、電極４１と同様の材料が挙げられる。
　貫通電極４４は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）等の貫通電極技術を用いることができる。具体的に貫通電極４４は、図２Ｂに図示する断面模式図のように回路ユニット３０ｂをフェースダウンで基板２５に貼り合わせ（フェースダウンボンディング）た後に形成することができる。図２Ｂでは、回路ユニット３０ｂが貼り合わされる基板として、周辺回路２０が有するトランジスタ２１および電極２２を有する基板２５を図示している。基板２５がシリコン基板の場合、トランジスタ２１はＳｉトランジスタとすることができる。貫通電極４４は、基板５０を貫通し、素子層４０に設けられる電極４３と、を接続するよう設けられる。
　なお貫通電極４４は、基板５０に素子層４０の電極４１に達する貫通する孔を形成した後、窒化チタン等の下地膜を形成し、続いて孔の内部にＣｕなどの導電層を形成することで設けることができる。下地膜を形成する前に、孔の側面に酸化シリコンなどの絶縁層を設ける構成としてもよい。
　メモリ回路６０が有するメモリセルの回路構成の一例を図３Ａに図示する。図３Ａに図示するメモリセル４６は、トランジスタ４５および容量４７を有する。トランジスタ４５のソースまたはドレインの一方は、配線ＢＬ（太線で図示）に接続されている。トランジスタ４５のゲートは、配線ＷＬに接続されている。トランジスタ４５のソースまたはドレインの他方は、容量４７に接続されている。なお配線ＢＬはビット線、配線ＷＬはワード線という場合がある。
　配線ＢＬにおいて、基板５０の表面に露出して設けられる貫通電極４４は、端子ＢＬＤとして基板５０側に設けられる。また、素子層４０の表面に露出して設けられる電極４３は、端子ＢＬＵとして素子層４０側に設けられる。端子ＢＬＤおよび端子ＢＬＵは、貫通電極４４と、電極４１乃至４３が電気的に接続されることで、回路ユニット３０の表裏に設けられる端子として機能することができる。
　メモリセル４６を有する、複数の回路ユニット３０＿１乃至３０＿Ｎが基板２５上に積層された模式図を図３Ｂに示す。図３Ｂに示すように、配線ＢＬ（太線で図示）に相当する配線が、図３Ａで説明した端子ＢＬＤおよび端子ＢＬＵを介して、周辺回路２０に接続される。なお図示していないが、配線ＷＬについても同様に周辺回路２０と接続することができる。
　なお素子層４０に設けられるトランジスタ４５は、ＯＳトランジスタとすることが好ましい。ＯＳトランジスタはオフ電流が極めて小さい。よって、メモリセル４６に書き込まれたデータに対応する電荷を、容量４７に長時間保持させることができる。つまり、メモリセル４６において、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。またＯＳトランジスタは、積層して設けることで、垂直方向に繰り返し同じ製造工程を用いて作製することができるため、メモリ密度の向上および製造コストの低減を図ることができる。
　トランジスタ４５を有するメモリセル４６は、ＯＳトランジスタをメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶことができる。ＤＯＳＲＡＭは、一つのトランジスタ、及ぶ一つのキャパシタで構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を大きくすることができる。
　トランジスタ４５はバックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ４５の構造はこれに限らない。トランジスタ４５は、バックゲート電極を有することが好ましい。バックゲート電極に印加する電位を制御することで、トランジスタ４５のしきい値電圧を制御することができる。これにより、例えばトランジスタ４５のオン電流を大きくし、オフ電流を小さくすることができる。
　ＯＳトランジスタを用いたメモリセル４６は、貫通電極４４と重なる領域であっても自由に配置可能であるため、集積化を容易に行うことができる。そのため、単位面積あたりに配置するメモリセルの数を増やすことができ、メモリ密度を高めることができる。
　またＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
　なおメモリセル４６は、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）であってもよい。ＮＯＳＲＡＭは、キャパシタの充放電によってデータの書き換えを行うため、原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込み及び読み出しが可能である。ＮＯＳＲＡＭは、データを３値以上の多値にすることで、ＤＯＳＲＡＭと比べて１メモリセル当たりのデータを大容量化することができる。
　なお回路ユニット３０同士の接続は、貫通電極４４と電極４３とを直接接続する構成を説明している。例えば図４Ａに図示するように、絶縁層４４Ｓに埋め込まれた貫通電極４４と、絶縁層４３Ｓに埋め込まれた電極４３と、をＣｕ−Ｃｕ接合を用いて接続する構成とすることができる。Ｃｕ−Ｃｕ接合は、Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術である。またＣｕ（銅）のパッドを介することなく、貫通電極４４と電極４３とを直接接続する構成としてもよい。
　また図４Ｂに図示するように、絶縁層４４Ｓに埋め込まれた貫通電極４４と、絶縁層４３Ｓに埋め込まれた電極４３と、を、回路ユニットの間（回路ユニット３０＿Ｎ、回路ユニット３０＿Ｎ−１の間を図示）に設けられた金属バンプ５９（マイクロバンプともいう）を介して接続することができる。
　また図４Ｃに図示するように、回路ユニット同士（回路ユニット３０＿Ｎ、回路ユニット３０＿Ｎ−１）を接合層６１で接続した後、貫通電極４４と電極４３とを接続する構成とすることもできる。接合層６１は、表面を平坦化するとともに、接合層６１表面の水酸基同士が結合を形成することができる、酸化ケイ素などが好適である。酸化ケイ素は、窒化ケイ素などと比較して、表面の平坦性を向上させることができるため、好ましい。なお、酸化ケイ素で接合層６１を形成する場合、接合層６１の酸化ケイ素表面の水酸基同士がファンデルワールス力で接合され、その後の熱処理により、ケイ素−酸素間の結合と、水分子と、が生成される可能性がある。
　回路ユニット同士の貼り合わせは、接合層６１の平坦性を高める等によって、１０００℃以上といった高温に曝すことなく、３５０℃乃至４５０℃を上限とする範囲で行うことが可能である。つまり、回路ユニット同士の貼り合わせは、高温に曝すことなく行うことが可能である。そのため回路ユニットが高温に曝されることに伴う、ＯＳトランジスタの電気特性の変動を抑制することが可能となる。加えて、回路ユニット同士の貼り合わせにおいて、Ｓｉトランジスタが高温に曝されることがないため、銅配線を用いることが可能となる。
　また回路ユニット３０においては、貫通電極４４が設けられる面の平坦性を高める構成としてもよい。例えば、図５Ａに図示する回路ユニット３０Ａにおいて貫通電極４４Ａは、基板５０の表面において平坦性が高められている。
　また回路ユニット３０において基板５０は、貫通電極４４が設けられない領域において、図５Ｂに図示する回路ユニット３０Ｂのように、トランジスタ５２を有する機能回路５１を有していてもよい。
　なお機能回路５１は、例えば、素子層４０が有するメモリ回路６０を駆動するための信号を出力するための回路を含む。機能回路５１は、高速で動作するトランジスタを有することが好ましい。機能回路５１が有するトランジスタ５２は、電界効果移動度に優れた、Ｓｉトランジスタとすることが好ましい。あるいは機能回路５１は、メモリ回路としてもよく、例えば基板５０に設けられるトランジスタ５２を有するＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とすることができる。
　Ｓｉトランジスタを有するＤＲＡＭは、ＯＳトランジスタを有するＤＯＳＲＡＭと比較して、データ転送速度に優れている。ＯＳトランジスタを有するＤＯＳＲＡＭは、Ｓｉトランジスタを有するＤＲＡＭと比較して、データリフレッシュの頻度を下げることができるため、消費電力の低減に有効である。データ転送速度および低消費電力化の両立を図るには、データのアクセス状態に応じてＤＲＡＭまたはＤＯＳＲＡＭを使用する状態を切り替える構成が有効である。
　あるいは機能回路５１は、基板５０に設けられるセンサ回路とすることも可能である。例えば、基板５０としてシリコン基板を用い、不純物元素を添加することでフォトダイオードを設けることができる。センサ回路は、メモリ回路６０を有する回路ユニット３０と積層して設けることができる。
　また回路ユニット３０において、貫通電極４４は、基板５０を貫通し、且つ素子層４０を貫通する電極としてもよい。例えば機能回路５１が設けられない領域において、図５Ｃに図示する回路ユニット３０Ｃのように、基板５０を貫通し、且つ素子層４０を貫通する貫通電極４４Ｂを有していてもよい。貫通電極４４Ｂは、電極４３と同じ層に設けられる電極４３Ａに接続することができる。
　図５Ｂに図示するように、基板５０に、トランジスタ５２を有する機能回路５１を設け、当該機能回路５１をメモリ回路として用いる場合、素子層４０を省略してもよい。この場合、図６Ａに図示するように、基板５０Ａを貫通する貫通電極４４Ｂにて表面と裏面を電気的に接続する構成とすればよい。
　機能回路５１を有する基板５０Ａは、図６Ｂに図示するように、図３Ｂに図示する回路ユニット層３０＿Ｂ上に配置することができる。そのため、上述したＤＯＳＲＡＭと呼称するメモリセル４６を有する回路ユニット３０と、ＤＲＡＭを有する基板５０Ａと、を積層した半導体装置とすることができる。
　次いで素子層４０の構成例について、一例として示す図７を参照して説明する。
　図７に示す断面模式図では、基板５０上の素子層４０を図示している。基板５０上には、絶縁層３３０、電極４１を有する。電極４１上には、トランジスタ４５、容量４７、電極４２、電極４３を図示している。
　トランジスタ４５は、ＯＳトランジスタである。トランジスタ４５は、半導体層３２１、絶縁層３２３、導電層３２４、一対の導電層３２５、絶縁層３２６、及び、導電層３２７を有する。
　絶縁層３３２は、絶縁層３３１から水または水素などの不純物がトランジスタ４５に拡散すること、及び半導体層３２１から絶縁層３３２側に酸素が脱離することを防ぐバリア層として機能する。絶縁層３３２としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、窒化シリコン膜などの、酸化シリコン膜よりも水素または酸素が拡散しにくい膜を用いることができる。
　絶縁層３３２上に導電層３２７が設けられ、導電層３２７を覆って絶縁層３２６が設けられている。導電層３２７は、トランジスタ４５の第１のゲート電極として機能し、絶縁層３２６の一部は、第１のゲート絶縁層として機能する。絶縁層３２６の少なくとも半導体層３２１と接する部分には、酸化シリコン膜等の酸化物絶縁膜を用いることが好ましい。絶縁層３２６の上面は、平坦化されていることが好ましい。
　半導体層３２１は、絶縁層３２６上に設けられる。半導体層３２１は、半導体特性を有する金属酸化物（酸化物半導体ともいう）膜を有することが好ましい。金属酸化物としては、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、つまりＩｎと、Ｇａと、Ｚｎと、を含む酸化物半導体を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　一対の導電層３２５は、半導体層３２１上に接して設けられ、ソース電極及びドレイン電極として機能する。
　一対の導電層３２５の上面及び側面、並びに半導体層３２１の側面等を覆って絶縁層３２８が設けられ、絶縁層３２８上に絶縁層２６４が設けられている。絶縁層３２８は、半導体層３２１に絶縁層２６４等から水または水素などの不純物が拡散すること、及び半導体層３２１から酸素が脱離することを防ぐバリア層として機能する。絶縁層３２８としては、上記絶縁層３３２と同様の絶縁膜を用いることができる。
　絶縁層３２８及び絶縁層２６４に、半導体層３２１に達する開口が設けられている。当該開口の内部において、絶縁層２６４、絶縁層３２８、及び導電層３２５の側面、並びに半導体層３２１の上面に接する絶縁層３２３と、導電層３２４とが埋め込まれている。導電層３２４は、第２のゲート電極として機能し、絶縁層３２３は第２のゲート絶縁層として機能する。
　導電層３２４の上面、絶縁層３２３の上面、及び絶縁層２６４の上面は、それぞれ高さが一致または概略一致するように平坦化処理され、これらを覆って絶縁層３２９及び絶縁層２６５が設けられている。
　絶縁層３３０、絶縁層３３１、絶縁層２６４及び絶縁層２６５は、層間絶縁層として機能する。絶縁層３２９は、トランジスタ４５に絶縁層２６５等から水または水素などの不純物が拡散することを防ぐバリア層として機能する。絶縁層３２９としては、上記絶縁層３２８及び絶縁層３３２と同様の絶縁膜を用いることができる。
　一対の導電層３２５の一方、あるいは電極４１と電気的に接続する電極４２は、絶縁層３２８、絶縁層３３２、絶縁層３３１、絶縁層２６５、絶縁層３２９、及び絶縁層２６４に埋め込まれるように設けられている。ここで、電極４２は、開口の側面及び底面を覆う導電層２７４ａと、導電層２７４ａの上面に接する導電層２７４ｂとを有することが好ましい。このとき、導電層２７４ａとして、水素及び酸素が拡散しにくい導電材料を用いることが好ましい。
　絶縁層２６５上には、容量４７が設けられている。
　容量４７は、導電層２４１と、導電層２４５と、これらの間に位置する絶縁層２４３を有する。導電層２４１は容量４７の一方の電極として機能し、導電層２４５は容量４７の他方の電極として機能し、絶縁層２４３は容量４７の誘電体として機能する。
　導電層２４１は絶縁層２６５上に設けられ、絶縁層２５４に埋め込まれている。導電層２４１は、絶縁層２６５、絶縁層３２９、絶縁層２６４および絶縁層３２８に埋め込まれた電極によってトランジスタ４５のソースまたはドレインの一方と電気的に接続されている。絶縁層２４３は導電層２４１を覆って設けられる。導電層２４５は、絶縁層２４３を介して導電層２４１と重なる領域に設けられている。
　容量４７を覆って、絶縁層２５５ａが設けられる。絶縁層２５５ａには、電極４２に接続される電極４２Ｃが設けられ、その上に電極４３が設けられる。電極４２Ｃは、電極４２と同様に設けることができる。電極４３は、電極４１と同様に設けることができる。絶縁層２５５ａとしては、それぞれ、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜などの各種無機絶縁膜を好適に用いることができる。
　また図８では、図７で示すトランジスタ４５の構成とは異なる断面模式図の構成について説明する。図８では、図７のトランジスタ４５の半導体層が基板に対して縦方向に設けられた、縦チャネル型のトランジスタ４５Ａを示している。また図８では、図７で示したプレーナ型の容量４７とは異なる形状（深孔型）の容量４７Ａを示している。
　図８に示す縦チャネル型のトランジスタ４５Ａおよび深孔型の容量４７Ａを有する素子層４０は、基板５０上に、絶縁層３３０、電極４１および絶縁層３３１を有する。絶縁層３３１上に配線ＢＬとして機能する導電層４４１を設け、絶縁層４４２と導電層４４３とが積層された積層体に、穴部を形成する。穴部を設けた導電層４４３の側面には、絶縁層４４４を形成する。当該穴部には、導電層４４５、導電層４４６、金属酸化物層４４７、導電層４４８、絶縁層４４９、導電層４５０を設ける。導電層４５０上には、導電層４５１を設ける。
　なお各金属酸化物層、各導電層および各絶縁層は、上記図７で説明した金属酸化物層、導電層および絶縁層として挙げた材料を用いることができる。また各金属酸化物層、各導電層および各絶縁層の成膜は、スパッタリング法、ＣＶＤ法、またはＰＬＤ法、原子層堆積法（ＡＬＤ）などを用いて行うことができる。
　導電層４４３は、トランジスタ４５のゲートとして機能する。絶縁層４４４は、トランジスタ４５Ａのゲート絶縁膜として機能する。導電層４４６は、トランジスタ４５Ａのソース電極またはドレイン電極として機能する。金属酸化物層４４７はトランジスタ４５Ａのチャネル形成領域を有する半導体層として機能する。導電層４４８および導電層４５０は、容量４７Ａの電極として機能する。
　なお上記トランジスタ４５Ａおよび容量４７Ａを設ける穴部に、電極４１に達する開口を形成し、電極４２に相当する導電体を設ける構成とすることで、回路ユニットの表裏が電気的に接続された構成とすることができる。
　また図９では、図７および図８に示すトランジスタ４５、４５Ａの構成とは異なる断面模式図の構成について説明する。図９では、図８と同様に、トランジスタの半導体層が基板に対して縦方向に設けられた、縦チャネル型のトランジスタ４５Ｂを示している。図９では、図８と異なり、トランジスタ４５Ｂの半導体層が穴部の壁面に沿って設けられる構成を図示している。また図９では、図８で示した深孔型の容量とは異なる構成の深孔型の容量４７Ｂを示している。
　図９に示す縦チャネル型のトランジスタ４５Ｂおよび深孔型の容量４７Ｂを有する素子層４０は、基板５０上に、絶縁層３３０、電極４１および絶縁層３３１を有する。絶縁層３３１上に配線ＢＬとして機能する導電層４６１を設け、絶縁層４６２と導電層４６３とが積層された積層体に、穴部を形成する。穴部を設けた絶縁層４６２および導電層４６３の側面には、絶縁層４６４を形成する。当該穴部には、導電層４６５に接する金属酸化物層４６６を設け、絶縁層４６７を埋め込む。金属酸化物層に接する導電層４６８を設け、その上に導電層４６９、絶縁層４７０、導電層４７１を設ける。導電層４７１上には、導電層４７２を設ける。
　なお各金属酸化物層、各導電層および各絶縁層には、上記図７で説明した金属酸化物層、導電層および絶縁層として挙げた材料を用いることができる。また各金属酸化物層、各導電層および各絶縁層の成膜は、スパッタリング法、ＣＶＤ法、またはＰＬＤ法、原子層堆積法（ＡＬＤ）などを用いて行うことができる。
　導電層４６３は、トランジスタ４５Ｂのゲートとして機能する。絶縁層４６４は、トランジスタ４５Ｂのゲート絶縁膜として機能する。導電層４６５、４６８は、トランジスタ４５Ｂのソース電極またはドレイン電極として機能する。金属酸化物層４６６はトランジスタ４５Ｂのチャネル形成領域を有する半導体層として機能する。導電層４６９および導電層４７１は、容量４７Ｂの電極として機能する。
　なお上記トランジスタ４５Ｂおよびトランジスタ４５Ｂを設ける穴部に、電極４１に達する開口を形成し、電極４２に相当する導電体を設ける構成とすることで、回路ユニットの表裏が電気的に接続された構成とすることができる。
　本発明の一形態は、異なる基板に作製された複数の素子層を貫通電極で接続する場合、貫通電極が設けられる領域において、トランジスタなどの素子を配置することができる。そのため半導体装置において、単位面積当たりの記憶密度の向上を図ることができる。
　また、素子層に設けられるトランジスタとして、オフ電流が極めて小さいＯＳトランジスタを用いることができる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
（実施の形態２）
　本実施の形態では、本発明の一態様である半導体装置の構成例について、実施の形態１とは異なる構成を説明する。なお実施の形態１と重複する説明については、説明を援用するものとして詳細な説明を省略する。
　図１０Ａは、本実施の形態で説明する半導体装置の断面模式図である。図１０Ａに示す回路ユニット３０Ｍは、実施の形態１で説明した回路ユニット３０の素子層４０に、抵抗変化型の記憶素子である磁気トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪ）素子を使用したメモリであるＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ−Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有するメモリセル４６Ｍを有する構成を図示している。
　図１０Ａに図示するメモリセル４６Ｍは、ＯＳトランジスタであるトランジスタ４５の他、ＭＴＪ素子４７Ｍを有する。図１０Ａでは、配線ＢＬにおいて、基板５０の表面に露出して設けられる貫通電極４４は、端子ＢＬＤとして基板５０側に設けられる。また、素子層４０の表面に露出して設けられる電極４３は、端子ＢＬＵとして素子層４０側に設けられる。端子ＢＬＤおよび端子ＢＬＵは、図３Ａと同様に、貫通電極４４、電極４１乃至４３が電気的に接続されることで、回路ユニット３０の表裏に設けられる端子として機能することができる。
　また図１０Ｂには、図３Ｂと同様にして、図１０Ａに示す回路ユニット３０Ｍが適用可能な回路ユニット３０Ｍ＿１乃至３０Ｍ＿Ｎを有する回路ユニット部３０Ｍ＿Ｂの構成例を図示している。図１０Ｂでは、図１０Ａと同様に、配線ＢＬ（太線で図示）に相当する配線が、図１０Ａで説明した端子ＢＬＤおよび端子ＢＬＵを介して、周辺回路２０に接続される。なお図示していないが、配線ＷＬについても同様に周辺回路２０と接続することができる。
　図１１Ａには、ＭＴＪ素子４７Ｍを有するメモリセル４６Ｍの回路図を図示している。図１１Ａに示すメモリセル４６Ｍは、トランジスタ４５、ＭＴＪ素子４７Ｍを有する。トランジスタ４５はバックゲートを有するＯＳトランジスタである。ＭＴＪ素子４７Ｍは、強磁性膜の単層または積層で構成される自由層１３６（記録層、フリー層、可動層ともいう）、固定層１３７（磁化固定層、ピン層、参照層ともいう）、絶縁層１３８（障壁層、トンネル絶縁膜、非磁性層ともいう）を有する。なお本明細書においては、ＭＴＪ素子４７Ｍの自由層１３６を一方の端子、固定層１３７を他方の端子という。
　トランジスタ４５のソースまたはドレインの一方は、配線ＢＬ（またはＢＬＢ）に接続される。トランジスタ４５のゲートは、配線ＷＬに接続される。トランジスタ４５のソースまたはドレインの他方は、ＭＴＪ素子４７Ｍの一方の端子に接続される。ＭＴＪ素子４７Ｍの他方の端子は、配線ＳＬに接続される。トランジスタ４５のバックゲートは、配線ＢＧＬに接続される。電圧Ｖｂｇによってトランジスタ４５のしきい値電圧を変更することができる。
　図１１Ｂは、上記実施の形態１の図７で説明した断面模式図において容量４７の構成をＭＴＪ素子４７Ｍに置き換えた構成を示している。図１１Ｂに図示する構成でＭＴＪ素子４７Ｍは、導電層２４１と導電層２４５との間に、自由層１３６、固定層１３７、および絶縁層１３８を有する。なお図１１Ｂに図示するＭＴＪ素子は、図８で説明した縦チャネル型のトランジスタ４５Ａ、または図９で説明した縦チャネル型のトランジスタ４５Ｂと組み合わせて用いることができる。
　絶縁層１３８には、酸化マグネシウム（ＭｇＯ）、または酸化アルミニウム（Ａｌ２Ｏ３）等を用いればよい。自由層１３６及び固定層１３７には、鉄（Ｆｅ）、またはコバルト（Ｃｏ）等の強磁性体又はこれらの合金を用いればよい。自由層１３６、固定層１３７および絶縁層１３８は、単層または複数の層で形成することができる。なお自由層１３６、固定層１３７および絶縁層１３８は、加工を容易にするため、側壁に絶縁物等を有する構成でもよい。
　ここでＭＴＪ素子４７Ｍについて図１２Ａ乃至図１２Ｃを参照して説明する。
　図１２ＡはＭＴＪ素子４７Ｍの断面構造の模式図である。ＭＴＪ素子４７Ｍは、絶縁層１３８で隔てられた強磁性体からなる自由層１３６及び強磁性体からなる固定層１３７によって構成されている。
　固定層１３７は、磁化方向、つまりスピンの向きが固定されている層である。自由層１３６は磁化方向、つまりスピンの向きが固定されていない層である。
　ＭＴＪ素子４７Ｍの抵抗値は、自由層１３６および固定層１３７の磁化方向（図１２Ａ中、矢印シンボル１３９で図示）の相対的向きによって変化する。つまりＭＴＪ素子４７Ｍは、図１２Ａに図示するように磁化方向によって２つの状態を取り得る。磁化方向に依存する抵抗変化は、トンネル磁気抵抗（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ、以下、ＴＭＲと呼ぶ。）と呼ばれている。自由層１３６と固定層１３７の磁化方向がそろっている状態を平行状態と呼び、このときのＭＴＪ素子４７Ｍの抵抗値が最小となり、当該状態を“Ｐ”またはデータ“０”で表すことができる。自由層１３６と固定層１３７の磁化方向が逆を向いている状態を反平行状態と呼び、このときのＭＴＪ素子４７Ｍの抵抗値が最大となり、当該状態を“ＡＰ”またはデータ“１”で表すことができる。自由層１３６の磁化の状態を固定層１３７に対して平行又は反平行に制御することにより“０”または“１”の記録、つまり、データの書き込みができる。ＭＴＪ素子４７Ｍは、磁化方向に応じて抵抗変化が生じることを利用した抵抗変化型のメモリ素子である。
　ＭＴＪ素子４７Ｍは、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。ＭＴＪ素子４７Ｍの書き込み電流は素子の微細化と共に縮小可能である。
　次に、ＭＴＪ素子４７Ｍの動作原理について説明する。図１２Ｂは、ＭＴＪ素子４７Ｍにおいて自由層１３６と固定層１３７の磁化方向を反平行状態から平行状態とするための、スピン注入方式で書き込む原理を示す図である。
　図１２Ｂに示すように、反平行状態（“ＡＰ”）から平行状態（“Ｐ”）に書き込むためには、自由層１３６から固定層１３７の向きで電流ＩＡＰを流す。このとき、電子は電流ＩＡＰと逆向きに流れる（点線矢印参照）。これにより、固定層１３７から自由層１３６へスピン１３３の注入が起きる。スピン分極された電流が自由層１３６の磁化に作用し、自由層１３６の磁化が固定層１３７と同じ向きに反転し、平行状態になる。なお注入されるスピン１３３は、破線矢印で図示している。
　図１２Ｃは、ＭＴＪ素子４７Ｍにおいて自由層１３６と固定層１３７の磁化方向を平行状態から反平行状態にスピン注入方式によって書き込む原理を示す図である。
　図１２Ｃに示すように、図１２Ｂとは逆に平行状態（“Ｐ”）から反平行状態（“ＡＰ”）に書き込むためには、固定層１３７から自由層１３６への向きで電流ＩＰを流す。注入されたスピンは、自由層１３６で相殺されるが、絶縁層１３８で反射した電子は、自由層１３６と逆向きの磁化を持つ。絶縁層１３８で反射したスピンは自由層１３６の磁化を反転させ、反平行状態になる。なお反射するスピン１３３は、点線矢印で図示している。
　ＭＴＪ素子４７Ｍは流す電流の向きによって、自由層１３６の磁化方向を固定層１３７の磁化方向に対して反転させ、磁化方向が互いに平行の場合には、磁気抵抗が小さくなる。一方、自由層１３６の磁化方向が固定層１３７の磁化方向に対して反平行状態になると、磁気抵抗が大きくなる。なおＭＴＪ素子４７Ｍにおける自由層１３６と固定層１３７は、電流の向きを切り替えることで入れ替えて用いることも可能である。なおＭＴＪ素子４７Ｍでは、素子を微細化することで磁化の反転に必要な電流を小さくすることができる。
　ＯＳトランジスタは、貫通電極と重なる位置に設けることができる。そのため、Ｓｉトランジスタが設けられる基板２５と重なる位置にＯＳトランジスタで構成される回路を設ける構成とすることができる。ＳｉトランジスタとＯＳトランジスタとを併せ持つことによる回路面積の増加を抑制することができる。また回路面積の増加を抑制するためには、ＯＳトランジスタ上にＭＴＪ素子を設ける構成とすることも有効である。
　アクセストランジスタとして用いるＯＳトランジスタは、ＭＴＪ素子にデータを書き込むための電流を流すためにＷ幅を大きくとる必要がある。アクセストランジスタとしてＳｉトランジスタを用いる場合には、微細化と書き込み電流の増大の双方を行う必要がある。一方でＯＳトランジスタをアクセストランジスタとする構成の場合、トランジスタでの微細化とＯＳトランジスタでの書き込み電流の増大とを層ごとに分けて設計することが可能になる。そのため限られたセル面積の中で、ＯＳトランジスタのＷ幅を大きくすること、およびＭＴＪ素子の微細化、を一度に実現することができる。したがって、高集積化と低消費電力化との両立を図ることができる。またＭＴＪ素子の書き換えに要する電流を大きくとることができることによって、より確実にＭＴＪ素子のデータの書き込み及び読み出しを図ることができる。
　またＯＳトランジスタは、オフ電流が小さい。そのためアクセストランジスタで電流を多く流すためにＷ幅方向を大きく設計しても、アクセストランジスタのオフ時のリーク電流の増大を抑制することができる。従って、低消費電力化が図られた記憶装置とすることができる。またＯＳトランジスタは、バックゲート電極に電位を与えることで閾値電圧等の電気特性の変動を抑制することができる。
　図１３は、本実施の形態で説明したＭＴＪ素子４７Ｍを有するメモリセル４６Ｍを有する半導体装置の一例である撮像装置を説明するブロック図である。
　図１３に図示する撮像装置１０ＩＳは、周辺回路２０を有する基板２５上に、回路ユニット３０と、光学変換層９０を有する。回路ユニット３０は、基板５０上に素子層４０＿１および素子層４０＿２が積層された構成を有する。
　基板５０は、光電変換デバイス８３を有する。光電変換デバイス８３には、例えば、フォトダイオードなどを用いることができる。光電変換デバイス８３は、可視光に感度を有することが好ましい。例えば、光電変換デバイス８３にシリコンを光電変換層に用いるＳｉフォトダイオードを用いることができる。
　素子層４０＿１は、例えば、光学変換デバイスに接続される画素回路８１および画素回路の駆動回路８２などを設けることができる。駆動回路８２は、画素回路８１と共通の工程で形成することができる。なお上述した光電変換デバイス８３は、画素回路８１の要素ということもできる。素子層４０＿１が有する各トランジスタは、ＯＳトランジスタとすることで、素子層４０＿２が有するトランジスタと積層して設けることができる。
　素子層４０＿２は、複数のメモリセル４６Ｍを有するメモリ回路６０を設けることができる。素子層４０＿２が有する各トランジスタは、ＯＳトランジスタとすることで、素子層４０＿１が有するトランジスタと積層して設けることができる。
　トランジスタを複数積層する場合、研磨工程および貼り合わせ工程が複数回必要になる。そのため、工程数が多い、専用の装置が必要、歩留まりが低いなどの課題があり、製造コストも高い。本発明の一態様では、Ｓｉデバイスである基板５０上にＯＳトランジスタを有する素子層４０＿１および４０＿２が有するＯＳトランジスタを用いた回路を形成することで、研磨工程および貼り合わせ工程を削減することができる。
　メモリ回路６０は、画素回路８１および光電変換デバイス８３と積層して設ける構成とすることで、複数の画素回路８１で光電変換デバイス８３のデータを一斉に取得し、順次読み出しを行うグローバルシャッタ動作を簡易な回路構成で行うことができる。
　基板２５が有する周辺回路２０には、実施の形態１で説明したように、Ｓｉトランジスタであるトランジスタ２１が複数設けられる。周辺回路２０は、光電変換デバイス８３のデータを高速動作によって処理することが望ましい。このような構成では、電界効果移動度の高いトランジスタを用いることが好ましい。例えば、Ｓｉトランジスタを用いることが好ましい。Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（微結晶シリコン、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。なお、画素回路の駆動回路８２は、一部または全部をＳｉトランジスタで形成してもよい。
　光学変換層９０には、例えば、カラーフィルタ９１などを用いることができる。また、光学変換層９０は、マイクロレンズアレイを有することができる。
　次いで、図１４には、図１３で説明した撮像装置１０ＩＳに適用可能な素子を有する断面模式図を示す。
　基板２５が有する周辺回路２０は、実施の形態１で説明したように、Ｓｉトランジスタであるトランジスタ２１が複数設けられる。また基板２５は、実施の形態１で説明したように、電極２２を有する。電極２２は、複数のトランジスタ２１と、上層にある回路ユニット３０と、を電気的に接続するための電極である。
　回路ユニット３０が有する素子層４０＿２は、電極４１乃至４３、トランジスタ４５＿３およびＭＴＪ素子４７Ｍを有する。トランジスタ４５＿３は、トランジスタ４５に相当するトランジスタであり、ＯＳトランジスタである。ＭＴＪ素子４７Ｍは、上述したように導電層２４１、２４５の間に、絶縁層１３８で隔てられた強磁性体からなる自由層１３６及び強磁性体からなる固定層１３７を有する。
　回路ユニット３０が有する素子層４０＿１は、トランジスタ４５＿１、４５＿２を有する。トランジスタ４５＿１、４５＿２は、画素回路８１および駆動回路８２に用いることができるＯＳトランジスタである。
　回路ユニット３０が有する基板５０は、光電変換デバイス８３を有する。光電変換デバイス８３は、シリコン基板である基板５０に形成されたｐｎ接合型のフォトダイオードであり、ｐ型領域８４およびｎ型領域８５を有する。光電変換デバイス８３は埋め込み型フォトダイオードであり、ｎ型領域８５の表面側（電流の取り出し側）に設けられた薄いｐ型領域８４によって暗電流を抑えノイズを低減させることができる。
　基板５０には画素を分離する溝８６が設けられ、当該溝８６には絶縁層を設ける構成とすることができる。当該構成により、光電変換デバイス８３内で発生したキャリアが隣接する画素に流出することを抑えることができる。なお基板５０の上面側に反射防止膜が設けられていてもよい。
　光学変換層９０は、カラーフィルタ９１、遮光層９２、およびマイクロレンズアレイ９３を有する。
　遮光層９２は、隣接する画素への光の流入を抑えることができる。遮光層９２としては、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
　光電変換デバイス８３が可視光に感度を有するとき、光学変換層９０にカラーフィルタ９１を用いることができる。カラーフィルタにＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色のカラーフィルタを画素別に割り当てることにより、カラー画像を得ることができる。
　マイクロレンズアレイ９３は、個々のレンズを通る光が直下のカラーフィルタ９１を通り、光電変換デバイス８３に照射されるようになる。マイクロレンズアレイ９３を設けることにより、集光した光を光電変換デバイス８３に入射することができるため、効率よく光電変換を行うことができる。マイクロレンズアレイ９３は、目的の波長の光に対して透光性の高い樹脂またはガラスなどで形成することが好ましい。
　本実施の形態で説明した本発明の一形態は、上記実施の形態１と同様に、異なる基板に作製された複数の素子層を貫通電極で接続する場合、貫通電極が設けられる領域において、トランジスタなどの素子を配置することができる。そのため半導体装置において、単位面積当たりの記憶密度の向上を図ることができる。
　また、素子層に設けられるトランジスタとして、オフ電流が極めて小さいＯＳトランジスタを用いることができる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様である半導体装置の構成例について、実施の形態１および実施の形態２とは異なる構成を説明する。なお実施の形態１および実施の形態２と重複する説明については、説明を援用するものとして詳細な説明を省略する。
　本実施の形態では、素子層４０に縦チャネル型のメモリストリングを有するメモリ回路を有する構成例について説明する。
　図１５Ａは、メモリストリングの回路構成を説明する図である。図１５Ａに示すメモリストリングでは、配線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。
　なお、メモリトランジスタＭＴ１乃至ＭＴ２ｋは、ワード線ＷＬ１乃至ＷＬ２ｋに対応するトランジスタである。例えばワード線ＷＬ１に接続されるメモリトランジスタは、メモリトランジスタＭＴ１である。メモリトランジスタＭＴ１乃至ＭＴ２ｋを区別しない場合、メモリトランジスタＭＴと呼ぶ。その他の要素についても同様である。
　選択トランジスタＳＳＴ、ＳＤＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋは、それぞれ、半導体層が金属酸化物で形成されている縦チャネル型のトランジスタである。メモリトランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
　選択トランジスタＳＳＴ、ＳＤＴのゲートは、それぞれ、選択ゲート線ＳＧＬ、ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ２ｋのゲートは、それぞれ、ワード線ＷＬ１乃至ＷＬ２ｋに電気的に接続されている。
　次いで図１５Ｂは、メモリストリングの一例を説明する断面図である。
　メモリセルストリングを有する素子層４０は、基板５０上に、絶縁層３３０、電極４１および絶縁層３３１、および導電層７４１を有する。導電層７４２と絶縁層７２４とは、交互に積層された積層体を構成する。積層体に設けられた穴部を埋めるように、絶縁層７４３、電荷蓄積層７４４、絶縁層７４５、金属酸化物層７４６、および絶縁層７４７を有する柱状構造体が設けられる。
　柱状構造体において金属酸化物層７４６の下端を導電層７４１と電気的に接続し、金属酸化物層７４６の上端を配線ＢＬおよび配線ＳＬの一方と電気的に接続する。導電層７４２と、絶縁層７４３、電荷蓄積層７４４、絶縁層７４５および金属酸化物層７４６と、が重なる領域近傍がメモリトランジスタＭＴとして機能する。導電層７４２、絶縁層７４７および金属酸化物層７４６と、が重なる領域近傍が選択トランジスタＳＤＴ、ＳＳＴとして機能する。メモリトランジスタＭＴまたは選択トランジスタＳＤＴ、ＳＳＴが電気的に直列に接続されており、これらがメモリストリングを構成している。
　なお各金属酸化物層、各導電層および各絶縁層には、上記実施の形態１の図７で説明した金属酸化物層、導電層および絶縁層の材料として挙げた材料を用いることができる。また各金属酸化物層、各導電層および各絶縁層の成膜は、スパッタリング法、ＣＶＤ法、またはＰＬＤ法、原子層堆積法（ＡＬＤ）などを用いて行うことができる。電荷蓄積層としては、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いることができる。
　なお図示していないが、柱状構造体を設ける穴部に、電極４１に達する開口を形成し、実施の形態１で説明した電極４２に相当する導電体を設ける構成とすることで、回路ユニットの表裏が電気的に接続された構成とすることができる。
　本実施の形態で説明した本発明の一形態は、上記実施の形態１と同様に、異なる基板に作製された複数の素子層を貫通電極で接続する場合、貫通電極が設けられる領域において、トランジスタなどの素子を配置することができる。そのため半導体装置において、単位面積当たりの記憶密度の向上を図ることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態１で説明した半導体装置に適用可能な回路の変形例について、図１６Ａ乃至図１８Ｃを参照して説明する。
　図１６Ａは、実施の形態１の図１Ａで説明した構成において、基板５０上に積層されたメモリ回路６０を有する素子層４０に、別の機能回路を追加する構成例について説明する。機能回路は、一例として、メモリ回路６０に保持されたデータ信号を出力する配線を選択、当該データ信号を増幅する機能を有する。
　図１６Ａに示す半導体装置１０ｃは、実施の形態１で説明した回路ユニット３０＿１乃至回路ユニット３０＿Ｎにおける素子層４０において、メモリ回路６０の他、機能回路６２を追加したブロック図である。素子層４０において、メモリ回路６０および機能回路６２は、積層して設けられるよう図示しているが、同じ層に設けられる構成でもよい。例えば、同じ層に設けられるＯＳトランジスタを用いてメモリ回路６０および機能回路６２を構成すればよい。
　図１６Ｂでは、図１６Ａに図示する回路ユニット３０＿１乃至３０＿Ｎに適用可能な回路ユニット３０ｃを示す。回路ユニット３０ｃは、基板５０と、基板５０に接して設けられた素子層４０と、を有する。
　素子層４０は、メモリ回路６０、電極４１、電極４２および電極４３の他、機能回路６２を有する。基板５０および素子層４０は、貫通電極４４を有する。機能回路６２は、電極４２と同じ層に設けられる配線を介してメモリ回路６０に接続される。機能回路６２は、電極４２、電極４１、電極４３および貫通電極４４を介して、周辺回路２０および別の回路ユニット３０ｃが有する素子層４０と電気的に接続することができる。
　図１７Ａには、図３Ａで図示したメモリ回路６０が有するメモリセル４６に接続される機能回路６２の一例を示す。機能回路６２は、複数の配線ＢＬのそれぞれに接続される増幅回路６３および選択回路６４を有する。増幅回路６３および選択回路６４は、素子層４０が有するメモリ回路６０と同様、ＯＳトランジスタおよび容量を有する構成とすることができる。
　図１７Ａでは、メモリセル４６に接続される配線を配線ＬＢＬ、選択回路６４で選択される配線ＧＢＬとして図示している。配線ＧＢＬはグローバルビット線と呼ぶ場合がある。配線ＬＢＬは、ローカルビット線と呼ぶ場合がある。配線ＬＢＬおよび配線ＧＢＬは、メモリセルのデータの書き込みまたは読出しを行うためのビット線の機能を有する。なお図面において、配線ＬＢＬおよび配線ＧＢＬは、視認性を高めるため、太線あるいは点線太線等で図示する場合がある。
　増幅回路６３は、複数のメモリセル４６同士を接続するための配線ＬＢＬの電位に応じた電流または電位を、増幅して配線ＧＢＬに伝える機能を有する。選択回路６４は、配線ＬＢＬが出力する電流または電位に応じた信号を選択して、配線ＧＢＬに伝える機能を有する。
　図１７Ｂでは、図１７Ａで示した増幅回路６３および選択回路６４を有する機能回路６２の具体的な回路構成について説明する。図１７Ｂに示す機能回路６２では、増幅機能および選択機能を実現するための回路が有するトランジスタ６５乃至６８を図示している。トランジスタ６５乃至６８はそれぞれＯＳトランジスタで構成することができ、ｎチャネル型のトランジスタとして図示している。
　トランジスタ６５は、メモリセル４６からデータを読み出す期間において、配線ＬＢＬの電位に応じた電位に配線ＧＢＬを制御するためのトランジスタである。トランジスタ６６は、選択信号ＭＵＸがゲートに入力され、当該選択信号ＭＵＸに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ６７は、書き込み制御信号ＷＥがゲートに入力され、当該書き込み制御信号ＷＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ６８は、読み出し制御信号ＲＥがゲートに入力され、当該読み出し制御信号ＲＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。なおトランジスタ６８のソース側は、固定電位であるグラウンド電位ＧＮＤが与えられる。
　トランジスタ６５は、配線ＧＢＬの電位を、配線ＬＢＬの電位を増幅した電位に増幅することができる。トランジスタ６６は、選択信号ＭＵＸおよび読み出し制御信号ＲＥに応じて、配線ＬＢＬが出力する電流または電位に応じた信号を選択して、配線ＧＢＬに伝えることができる。また機能回路６２は、トランジスタ６７およびトランジスタ６８を有することで、配線ＧＢＬおよび配線ＬＢＬを介したメモリセル４６へのデータの書きこみおよび読出しを行うことができる。
　本発明の一形態の半導体装置は、基板上の垂直方向に繰り返し同じ製造工程を用いてトランジスタを設けることで、作製することができる。本発明の一形態は、メモリセルを構成するＯＳトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。素子層４０が機能回路６２を有する構成とすることで、配線ＬＢＬをトランジスタ６５のゲートに接続するため、配線ＬＢＬのわずかな電位差を用いて配線ＧＢＬにデータ信号を読み出すことができる。
　また本発明の一態様で説明した機能回路６２は、別の構成でもよい。例えば図１８Ａに図示する回路ユニット３０ｄが有する機能回路６２Ａのように増幅回路６３Ａがメモリセル４６の配線ＷＬに接続された構成とすることもできる。
　機能回路６２Ａが有する増幅回路６３Ａは、配線ＷＬに与えられるトランジスタ４５の制御信号を増幅して伝える機能を有する。当該構成とすることで、基板２５に設けられる周辺回路２０の信号を用いて、より確実にトランジスタ４５のオンまたはオフを制御することができる。
　回路ユニット３０＿１乃至３０＿Ｎとして、例えば１００層以上とする場合、最上層の回路ユニットが有する素子層４０では周辺回路２０との間の距離が長くなる場合がある。この場合、回路ユニットごとに設けられる機能回路６２においてデータを増幅する機能を有することで、最上層のメモリセルと周辺回路２０との間でデータを入出力することが可能となる。具体的には、素子層４０が有するメモリセル４６と、周辺回路２０との間で、最上層の回路ユニットであるかに関わらず、データの書き込み速度及び読み出し速度に大きな差が生じることなく、データを入出力することが可能となる。
　なお機能回路６２Ａが有する増幅回路６３Ａは、ＯＳトランジスタを有する構成とすることで素子層４０に設けることができる。例えば図１８Ｂに図示するトランジスタ７０およびトランジスタ７１を有するインバータ回路を用いて周辺回路２０の信号を配線ＷＬに増幅して出力する構成とすることができる。または図１８Ｃに図示するトランジスタ７１および抵抗素子７２を有するインバータ回路を用いて周辺回路２０の信号を配線ＷＬに増幅して出力する構成とすることができる。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、半導体装置１０を有する集積回路（ＩＣチップという）の一例を示す。半導体装置１０は、複数のダイをパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。図１９Ａおよび図１９Ｂに、その構成の一例を示す。
　図１９Ａに図示するＩＣチップ１００Ａの断面模式図は、パッケージ基板１０１上に基板２５を有し、一例として４層の回路ユニット３０＿１乃至３０＿４が基板２５上に積層されている。パッケージ基板１０１には、ＩＣチップ１００Ａをプリント基板等と接続するためのソルダーボール１０２が設けられている。回路ユニット３０＿１乃至３０＿４は、基板５０に接する素子層４０においてＯＳトランジスタを作成する構成を繰り返すことで、積層した構成とすることができる。また基板２５に設けられる周辺回路（図示せず）と、回路ユニット３０＿１乃至３０＿４が有する各回路は、各層の基板５０および素子層４０を貫通して設けられた貫通電極４４、および素子層に設けられる電極４１乃至４３で接続することができる。また各層は、各層を貫通して設けられた貫通電極４４および電極４３各層の間に設けられた金属バンプ５９（マイクロバンプともいう）を介して電気的に接続することができる。
　また別の例として図１９Ｂに図示するＩＣチップ１００Ｂの断面模式図は、パッケージ基板１０１上に基板２５を有し、一例として４層の回路ユニット３０＿１乃至３０＿４が基板２５上に積層されている。基板２５に設けられる周辺回路（図示せず）と、回路ユニット３０＿１乃至３０＿４が有するメモリ回路（図示せず）は、各層の基板５０および素子層４０を貫通して設けられた貫通電極４４、および素子層に設けられる電極４１乃至４３のうち、電極４３および貫通電極４４を用いて貼り合わされる。電極４３および貫通電極４４を用いて異なる層を電気的に接合する技術としては、Ｃｕ−Ｃｕ接合を用いることができる。Ｃｕ−Ｃｕ接合は、Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術である。
（実施の形態６）
　本実施の形態では、実施の形態１に記載の半導体装置１０におけるメモリ装置として機能するメモリ回路６０を駆動するための回路を有する周辺回路２０の詳細について説明する。
　図２０は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置１０ｓは、周辺回路２０、および複数のメモリ回路４０ｐを有するメモリセルアレイ４０ＭＡを有する。周辺回路２０は、ロウデコーダ５７１、ワード線ドライバ回路５７２、カラムドライバ５７５、出力回路５７３、コントロールロジック回路５７４を有する。
　カラムドライバ５７５は、カラムデコーダ５８１、プリチャージ回路５８２、増幅回路５８３、および書き込み回路５８４を有する。プリチャージ回路５８２は、配線ＢＬなどをプリチャージする機能を有する。増幅回路５８３は、配線ＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路５７３を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１０ｓの外部に出力される。
　半導体装置１０ｓには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２０用の高電源電圧（ＶＤＤ）、メモリセルアレイ４０ＭＡ用の高電源電圧（ＶＩＬ）が供給される。
　また半導体装置１０ｓには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ５７１およびカラムデコーダ５８１に入力され、ＷＤＡＴＡは書き込み回路５８４に入力される。
　コントロールロジック回路５７４は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ５７１、カラムデコーダ５８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路５７４が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
　なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図２１に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図２１では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラム、データなどを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータ、または演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態７）
　本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、半導体装置１０等が組み込まれた電子部品の例を、図２２Ａおよび図２２Ｂを用いて説明を行う。
　図２２Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２２Ａに示す電子部品７００は、モールド７１１内に基板２５上に回路ユニット３０が積層された半導体装置１０を有している。半導体装置１０としては、実施の形態１で説明した半導体装置１０を適用することができる。図２２Ａは、電子部品７００の内部を示すために、一部を図に反映していない。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　図２２Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置１０が設けられている。
　電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２２Ｂでは、電極７３３をソルダーボールで形成する例を示している。パッケージ基板７３２の底部にソルダーボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
　次に、上記電子部品を備えた電子機器の例について図２３を用いて説明を行う。
　ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
　マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
　カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
　飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
　例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
　掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
　例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
　自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
　電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
　例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
　スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
　ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、あるいは、複数の回路にわたって一つの機能が関わる場合、があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」および「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」および「配線」の用語は、複数の「電極」および「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
１０：半導体装置、２０：周辺回路、２５：基板、３０＿Ｂ：回路ユニット層、３０：回路ユニット、４０：素子層、４１：電極、４２：電極、４３：電極、４４：貫通電極、５０：基板、６０：メモリ回路

Claims (11)

  1. 　第１基板と、
    　第２基板に接して設けられた第１素子層と、
    　前記第２基板および前記第１素子層に設けられた第１貫通電極と、を有し、
    　前記第１素子層は、第１トランジスタ、第１電極、第２電極および第３電極を有し、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記第１電極は、前記第２電極を介して前記第３電極と電気的に接続され、
    　前記第３電極は、前記第１素子層の表面に露出して設けられ、
    　前記第１貫通電極は、前記第２基板の表面に露出して設けられるとともに、前記第１電極と電気的に接続され、
    　前記第２基板および前記第１素子層は、前記第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、
    　前記第１トランジスタは、前記第１貫通電極と重なる領域に設けられる、半導体装置。
  2. 　第１基板と、
    　第２基板に接して設けられた第１素子層と、
    　前記第２基板および前記第１素子層に設けられた第１貫通電極と、を有し、
    　前記第１素子層は、第１メモリセル、第１電極、第２電極および第３電極を有し、
    　前記第１メモリセルは、第１トランジスタおよび容量を有し、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記第１電極は、前記第２電極を介して前記第３電極と電気的に接続され、
    　前記第３電極は、前記第１素子層の表面に露出して設けられ、
    　前記第１貫通電極は、前記第２基板の表面に露出して設けられるとともに、前記第１電極と電気的に接続され、
    　前記第２基板および前記第１素子層は、前記第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、
    　前記第１トランジスタおよび前記容量は、前記第１貫通電極と重なる領域に設けられる、半導体装置。
  3. 　第１基板と、
    　第２基板に接して設けられた第１素子層と、
    　前記第２基板および前記第１素子層に設けられた第１貫通電極と、を有し、
    　前記第１素子層は、第１メモリセル、第１電極、第２電極および第３電極を有し、
    　前記第１メモリセルは、第１トランジスタおよび磁気トンネル接合素子を有し、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記第１電極は、前記第２電極を介して前記第３電極と電気的に接続され、
    　前記第３電極は、前記第１素子層の表面に露出して設けられ、
    　前記第１貫通電極は、前記第２基板の表面に露出して設けられるとともに、前記第１電極と電気的に接続され、
    　前記第２基板および前記第１素子層は、前記第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、
    　前記第１トランジスタおよび前記磁気トンネル接合素子は、前記第１貫通電極と重なる領域に設けられる、半導体装置。
  4. 　請求項３において、
    　前記磁気トンネル接合素子は、
    　自由層と、絶縁層と、固定層と、の積層構造を有する、半導体装置。
  5. 　第１基板と、
    　第２基板に接して設けられた第１素子層と、
    　前記第２基板および前記第１素子層に設けられた第１貫通電極と、を有し、
    　前記第１素子層は、複数の第１メモリセル、第１回路、第１電極、第２電極および第３電極を有し、
    　前記第１メモリセルおよび前記第１回路はそれぞれ、第１トランジスタを有し、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有し、
    　前記第１電極は、前記第２電極を介して前記第３電極と電気的に接続され、
    　前記第３電極は、前記第１素子層の表面に露出して設けられ、
    　前記第１貫通電極は、前記第２基板の表面に露出して設けられるとともに、前記第１電極と電気的に接続され、
    　前記第２基板および前記第１素子層は、前記第１基板の表面に対して垂直方向または概略垂直方向に積層して設けられ、
    　前記第１トランジスタは、前記第１貫通電極と重なる領域に設けられる、半導体装置。
  6. 　請求項５において、
    　複数の前記第１メモリセルは、複数のビット線のいずれか一に電気的に接続され、
    　前記第１回路は、複数の前記ビット線のいずれか一を選択する機能と、選択された前記ビット線の電位を増幅して出力する機能と、を有する、半導体装置。
  7. 　請求項５または請求項６において、
    　前記第１メモリセルは、ワード線に電気的に接続され、
    　前記第１回路は、前記ワード線に与える信号を増幅する機能を有する、半導体装置。
  8. 　請求項１乃至７のいずれか一において、
    　前記第１基板は、第１トランジスタを駆動する機能を有する第１周辺回路が設けられる、半導体装置。
  9. 　請求項１乃至８のいずれか一において、
    　第２電極は、前記第１トランジスタに接続される電極と同じ層に設けられる電極である、半導体装置。
  10. 　請求項１乃至９のいずれか一において、
    　前記第２基板は、シリコン基板である、半導体装置。
  11. 　請求項１乃至１０のいずれか一において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
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