KR20240011766A - 반도체 장치 - Google Patents
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Abstract
신규 구성의 반도체 장치를 제공한다. 제 1 기판과, 제 2 기판에 접하여 제공된 제 1 소자층과, 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가진다. 제 1 소자층은 제 1 메모리 셀, 제 1 전극, 제 2 전극, 및 제 3 전극을 가진다. 제 1 메모리 셀은 제 1 트랜지스터를 가진다. 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가진다. 제 1 전극은 제 2 전극을 통하여 제 3 전극과 전기적으로 접속된다. 제 3 전극은 제 1 소자층의 표면에 노출되어 제공된다. 제 1 관통 전극은 제 2 기판의 표면에 노출되어 제공됨과 함께 제 1 전극과 전기적으로 접속된다. 제 2 기판 및 제 1 소자층은 제 1 기판의 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 제 1 트랜지스터는 제 1 관통 전극과 중첩되는 영역에 제공된다.
Description
본 명세서에서는 반도체 장치 등에 대하여 설명한다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 가진 칩, 또는 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체로서, 금속 산화물이 주목을 받고 있다. 채널 형성 영역에 금속 산화물 반도체를 가지는 트랜지스터(이하, "산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고 부르는 경우가 있음)는 오프 전류가 매우 작다는 것이 보고되어 있다(예를 들어 비특허문헌 1, 비특허문헌 2). OS 트랜지스터가 사용된 다양한 반도체 장치가 제작되어 있다(예를 들어, 비특허문헌 3, 비특허문헌 4).
OS 트랜지스터의 제조 공정은 종래의 채널 형성 영역에 실리콘을 가지는 트랜지스터(Si 트랜지스터)의 CMOS 공정에 포함시킬 수 있고, OS 트랜지스터는 Si 트랜지스터 위에 적층하는 것이 가능하다. 예를 들어 특허문헌 1에서는 OS 트랜지스터를 가진 메모리 셀 어레이의 층을 Si 트랜지스터가 제공된 기판 위에 복수로 적층한 구성에 대하여 개시(開示)되어 있다.
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014).
K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012).
S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010).
T. Ishizu et al., "Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI," ECS Tran., vol.79, pp.149-156(2017).
OS 트랜지스터는 적층하여 제공할 수 있는 점이나 오프 전류가 매우 작은 점에서 메모리 셀 등의 액세스 트랜지스터로서 적합하다. 특히 메모리 셀 등의 단위 면적당 기억 밀도의 향상이 요구되는 기억 장치에서는 복수의 트랜지스터를 가지는 소자층을 적층하여 제공하는 구성이 바람직하다.
소자층을 적층하는 구성의 경우, 적층수가 많아질수록 소자의 제작에 필요한 공정수가 증가된다. 그러므로 소자층을 적층하는 경우, 상이한 기판에 제공된 복수의 소자층을 실리콘 관통 비어(Through Silicon Via: TSV) 등의 관통 전극에서 전기적으로 접속하여 1칩화하는 것이 바람직하다.
그러나 상이한 기판에 제작된 복수의 소자층을 TSV 등의 관통 전극에서 접속하는 경우, 관통 전극이 제공되는 영역에 트랜지스터 등의 소자를 배치하는 것이 어렵다. 소자층을 TSV 등의 관통 전극에서 접속하는 반도체 장치에 있어서 특히 TSV에 의한 개구 부분의 구경이 소자의 크기에 대하여 매우 큰 경우, 트랜지스터를 배치할 수 없는 영역도 커지는 등의 우려가 있다. 그러므로 소자층을 TSV 등의 관통 전극에서 접속하는 반도체 장치에 있어서 단위 면적당 기억 밀도의 향상을 실현할 수 없는 등의 우려가 있다.
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 제조 비용의 저감을 실현할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력성이 우수한 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 장치의 소형화를 실현할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 예시한 과제를 모두 해결할 필요는 없다. 또한 열거한 것 외의 과제가 본 명세서의 기재로부터 저절로 명백해지고, 이러한 과제들도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 제 1 기판과, 제 2 기판에 접하여 제공된 제 1 소자층과, 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가지고, 제 1 소자층은 제 1 트랜지스터, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고, 제 1 전극은 제 2 전극을 통하여 제 3 전극과 전기적으로 접속되고, 제 3 전극은 제 1 소자층의 표면에 노출되어 제공되고, 제 1 관통 전극은 제 2 기판의 표면에 노출되어 제공됨과 함께 제 1 전극과 전기적으로 접속되고, 제 2 기판 및 제 1 소자층은 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고, 제 1 트랜지스터는 제 1 관통 전극과 중첩되는 영역에 제공되는 반도체 장치이다.
본 발명의 일 형태는 제 1 기판과, 제 2 기판에 접하여 제공된 제 1 소자층과, 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가지고, 제 1 소자층은 제 1 메모리 셀, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고, 제 1 메모리 셀은 제 1 트랜지스터 및 용량 소자를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고, 제 1 전극은 제 2 전극을 통하여 제 3 전극과 전기적으로 접속되고, 제 3 전극은 제 1 소자층의 표면에 노출되어 제공되고, 제 1 관통 전극은 제 2 기판의 표면에 노출되어 제공됨과 함께 제 1 전극과 전기적으로 접속되고, 제 2 기판 및 제 1 소자층은 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고, 제 1 트랜지스터 및 용량 소자는 제 1 관통 전극과 중첩되는 영역에 제공되는 반도체 장치이다.
본 발명의 일 형태는 제 1 기판과, 제 2 기판에 접하여 제공된 제 1 소자층과, 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가지고, 제 1 소자층은 제 1 메모리 셀, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고, 제 1 메모리 셀은 제 1 트랜지스터 및 자기 터널 접합 소자를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고, 제 1 전극은 제 2 전극을 통하여 제 3 전극과 전기적으로 접속되고, 제 3 전극은 제 1 소자층의 표면에 노출되어 제공되고, 제 1 관통 전극은 제 2 기판의 표면에 노출되어 제공됨과 함께 제 1 전극과 전기적으로 접속되고, 제 2 기판 및 제 1 소자층은 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고, 제 1 트랜지스터 및 자기 터널 접합 소자는 제 1 관통 전극과 중첩되는 영역에 제공되는 반도체 장치이다.
본 발명의 일 형태에 있어서 자기 터널 접합 소자는 자유층과, 절연층과, 고정층의 적층 구조를 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태는 제 1 기판과, 제 2 기판에 접하여 제공된 제 1 소자층과, 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가지고, 제 1 소자층은 복수의 제 1 메모리 셀, 제 1 회로, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고, 제 1 메모리 셀 및 제 1 회로는 각각 제 1 트랜지스터를 가지고, 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고, 제 1 전극은 제 2 전극을 통하여 제 3 전극과 전기적으로 접속되고, 제 3 전극은 제 1 소자층의 표면에 노출되어 제공되고, 제 1 관통 전극은 제 2 기판의 표면에 노출되어 제공됨과 함께 제 1 전극과 전기적으로 접속되고, 제 2 기판 및 제 1 소자층은 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고, 제 1 트랜지스터는 제 1 관통 전극과 중첩되는 영역에 제공되는 반도체 장치이다.
본 발명의 일 형태에 있어서 복수의 제 1 메모리 셀은 복수의 비트선 중 어느 하나와 전기적으로 접속되고, 제 1 회로는 복수의 비트선 중 어느 하나를 선택하는 기능과 선택된 비트선의 전위를 증폭하여 출력하는 기능을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서 제 1 메모리 셀은 워드선과 전기적으로 접속되고, 제 1 회로는 워드선에 공급하는 신호를 증폭하는 기능을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서 제 1 기판에는 제 1 트랜지스터를 구동하는 기능을 가지는 제 1 주변 회로가 제공되는 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서 제 2 전극은 제 1 트랜지스터와 접속되는 전극과 같은 층에 제공되는 전극인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 2 기판은 실리콘 기판인 반도체 장치가 바람직하다.
본 발명의 일 형태에 있어서, 금속 산화물은 In과, Ga과, Zn을 포함하는 반도체 장치가 바람직하다.
또한 상기 외의 본 발명의 일 형태에 대해서는 이하의 실시형태에서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 제조 비용의 저감을 실현할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 저소비 전력성이 우수한 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 장치의 소형화를 실현할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에 있어서, 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공할 수 있다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에서, 상기 외의 과제, 효과, 및 신규 특징에 대해서는 본 명세서의 기재 및 도면으로부터 저절로 명백해진다.
도 1의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 2의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 3의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 4의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 5의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 6의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 7은 반도체 장치의 구성예를 나타낸 도면이다
도 8은 반도체 장치의 구성예를 나타낸 도면이다.
도 9는 반도체 장치의 구성예를 나타낸 도면이다.
도 10의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 11의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 12의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 13은 촬상 장치의 구성예를 나타낸 도면이다
도 14는 촬상 장치의 구성예를 나타낸 도면이다
도 15의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 16의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 17의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 18의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 19의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 20은 반도체 장치의 구성예를 설명하는 블록도이다.
도 21은 반도체 장치의 구성예를 나타낸 개념도이다
도 22의 (A) 및 (B)는 전자 부품의 일례를 설명하는 모식도이다.
도 23은 전자 기기의 예를 나타낸 도면이다.
도 2의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 3의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 4의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 5의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 6의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 7은 반도체 장치의 구성예를 나타낸 도면이다
도 8은 반도체 장치의 구성예를 나타낸 도면이다.
도 9는 반도체 장치의 구성예를 나타낸 도면이다.
도 10의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 11의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 12의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 13은 촬상 장치의 구성예를 나타낸 도면이다
도 14는 촬상 장치의 구성예를 나타낸 도면이다
도 15의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 16의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 17의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 18의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 도면이다.
도 19의 (A) 및 (B)는 반도체 장치의 구성예를 나타낸 도면이다.
도 20은 반도체 장치의 구성예를 설명하는 블록도이다.
도 21은 반도체 장치의 구성예를 나타낸 개념도이다
도 22의 (A) 및 (B)는 전자 부품의 일례를 설명하는 모식도이다.
도 23은 전자 기기의 예를 나타낸 도면이다.
이하에서 본 발명의 실시형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명의 일 형태는 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서 등에서 '제 1', '제 2' 및 '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것은 아니다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
본 명세서에서 예를 들어 전원 전위(VDD)를 전위(VDD), VDD 등이라고 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때는 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 부기하여 기재하는 경우가 있다. 예를 들어 두 번째의 배선(GL)을 배선(GL[2])이라고 기재한다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치의 구성예에 대하여, 도 1의 (A) 내지 (C)를 참조하여 설명한다. 또한 반도체 장치는 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치이다. 예를 들어 오프 전류가 매우 작은 트랜지스터를 이용한 반도체 장치는 기억 장치로서의 기능을 가진다.
도 1의 (A) 내지 (C)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 본 발명의 일 형태의 반도체 장치(10)는 도 1의 (A)에 도시된 바와 같이 기판(25) 위에 복수의 회로 유닛(30_1) 내지 회로 유닛(30_N)(N은 자연수)을 가진다.
회로 유닛(30_1) 내지 회로 유닛(30_N)(N은 자연수)은 회로 유닛층(30B)이라고 하는 경우가 있다. 도 1의 (B) 및 (C)는 회로 유닛(30_1) 내지 회로 유닛(30_N)에 적용할 수 있는 회로 유닛(30)을 설명하는 단면 모식도이다.
기판(25)은 회로 유닛을 구동하기 위한 주변 회로(20)가 제공된다. 주변 회로(20)가 제공되는 기판(25)은 실리콘 기판인 것으로 설명되지만 본 실시형태는 이에 한정되지 않는다. 또한 실리콘 기판은 실리콘을 반도체 재료로 하는 기판, 예를 들어 단결정 실리콘 기판을 말한다. 또한 실리콘에 한정되지 않고 Ge(저마늄), SiGe(실리콘 저마늄), GaAs(갈륨 비소), GaAlAs(갈륨 알루미늄 비소) 등을 가지는 재료를 기판에 사용하여도 좋다. 또한 도 1의 (A)에서 기판(25)에 제공되는 주변 회로(20)는 회로 유닛(30_1) 내지 회로 유닛(30_N)과 중첩되는 영역에 제공되는 구성으로 도시되었지만, 기판(25)에서 회로 유닛(30_1) 내지 회로 유닛(30_N)과 중첩되는 영역의 외부에 제공되어도 좋다.
회로 유닛(30)은 기판(50)과 기판(50)에 접하여 제공된 소자층(40)을 가진다. 소자층(40)은 메모리 회로(60)를 가진다. 메모리 회로(60)는 메모리 셀을 가진다. 메모리 회로(60)는 트랜지스터 등의 소자를 가진다.
회로 유닛(30_1) 내지 회로 유닛(30_N)은 기판(25)의 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 바꿔 말하면 소자층(40) 및 기판(50)은 기판(25)의 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공된다. 상기 구성으로 함으로써 단위 면적당 배치하는 회로 유닛(30_1) 내지 회로 유닛(30_N)의 개수를 늘릴 수 있다. 그러므로 메모리 회로(60)가 가지는 메모리 셀의 메모리 밀도를 높일 수 있다.
도 1의 (A)에 나타낸 단면 모식도에서는 각 구성의 배치를 설명하기 위하여 기판(25)의 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향을 z축 방향으로 규정한다. 또한 이해를 용이하게 하기 위하여, 명세서에서 z축 방향을 기판(25)의 표면에 대하여 수직인 방향이라고 하는 경우가 있다. 또한 "실질적으로 수직"이란, 85° 이상 95° 이하의 각도로 배치되어 있는 상태를 말한다.
주변 회로(20)는 행 드라이버 및 열 드라이버 등 회로 유닛(30_1) 내지 회로 유닛(30_N)을 구동하기 위한 신호를 출력하는 회로를 포함한다. 주변 회로(20)는 제어 회로, 구동 회로, 또는 회로라고 하는 경우가 있다.
행 드라이버는 워드선에 메모리 셀을 구동하기 위한 신호를 출력하는 기능을 가지는 회로이다. 워드선은 메모리 셀에 워드 신호를 공급하는 기능을 가진다. 행 드라이버는 워드선 측 구동 회로라고 하는 경우가 있다. 또한 행 드라이버는 지정된 어드레스에 대응하는 워드선을 선택하기 위한 디코더 회로 및 버퍼 회로 등을 포함한다. 열 드라이버는 메모리 셀을 구동하기 위한 신호를 비트선에 출력하는 기능, 메모리 셀에 기록하는 데이터를 출력하는 기능, 및 메모리 셀로부터 비트선으로 판독되는 데이터를 증폭하는 기능을 가지는 회로이다. 비트선은 메모리 셀에 데이터를 전달하는 기능을 가진다. 열 드라이버는 비트선 측 구동 회로라고 하는 경우가 있다. 또한 열 드라이버는 감지 증폭기, 프리차지 회로, 지정된 어드레스에 대응하는 비트선을 선택하기 위한 디코더 회로 등을 포함한다.
주변 회로(20)는 메모리 회로(60)가 가지는 메모리 셀을 고속으로 구동하는 것이 바람직하다. 그러므로 주변 회로(20)는 고속으로 동작하는 트랜지스터를 가지는 것이 바람직하다. 주변 회로(20)가 가지는 트랜지스터는 전계 효과 이동도가 우수한 채널 형성 영역이 실리콘을 가지는 트랜지스터(Si 트랜지스터)로 하는 것이 바람직하다.
도 1의 (B)에는 회로 유닛(30_1) 내지 회로 유닛(30_N)에 적용할 수 있는 회로 유닛(30)을 나타내었다. 회로 유닛(30)은 기판(50)과 기판(50)에 접하여 제공된 소자층(40)을 가진다. 기판(50)은 소자층(40)이 가지는 트랜지스터 등의 소자를 형성하기 위한 기판이다. 기판(50)으로서는 실리콘 기판을 사용할 수 있다.
소자층(40)은 메모리 회로(60), 전극(41), 전극(42), 및 전극(43)을 가진다. 기판(50) 및 소자층(40)은 관통 전극(44)을 가진다. 관통 전극(44)은 기판(50)의 표면에 노출되어 제공됨과 함께 전극(41)과 전기적으로 접속된다. 또한 관통 전극(44)은 기판(50) 위에 전극(41) 내지 전극(43)을 형성한 후에 기판(50)을 관통하여 제공되는 전극이다.
전극(41)은 전극(42)을 통하여 전극(43)과 전기적으로 접속된다. 전극(43)은 소자층(40)의 표면에 노출되어 제공된다.
전극(41) 내지 전극(43)은 도 1의 (C)에 도시된 회로 유닛(30b)과 같이 기판(50) 위의 소자층(40) 측에 제공되는 전극이다.
전극(41)은 메모리 회로(60)가 가지는 트랜지스터 및 용량 소자의 하층에 제공되는 도전체를 사용하여 기판(50) 위에 형성되는 전극이다. 전극(41)은 관통 전극(44)(도시하지 않았음)이 제공되는 위치에 제공된다. 전극(41)에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 그리고 상기 금속을 주성분으로 하는 합금 등이 있다. 이들 재료를 포함한 막을 단층으로 또는 적층 구조로 사용할 수 있다. 특히 전극(41)으로서는 구리가 적합하다.
전극(42)은 메모리 회로(60)가 가지는 트랜지스터 및 용량 소자 등과 같은 층에 제공되는 도전체로 형성되는 전극이다. 전극(42)은 예를 들어 도 2의 (A)에 도시된 바와 같이 메모리 회로(60)가 가지는 트랜지스터(45)의 게이트 전극, 소스 전극, 또는 드레인 전극으로서 기능하는 도전체와 같은 층에 제공되는 도전체를 가지는 전극이다. 전극(42)에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 그리고 상기 금속을 주성분으로 하는 합금 등이 있다. 이들 재료를 포함한 막을 단층으로 또는 적층 구조로 사용할 수 있다.
전극(43)은 도 1의 (C)에 도시된 회로 유닛(30b)과 같이 전극(42)이 소자층(40)의 표면에 노출되어 제공되는 위치에 제공되는 전극이다. 전극(43)에 사용할 수 있는 재료로서는 전극(41)과 같은 재료를 들 수 있다.
관통 전극(44)은 TSV(Through Silicon Via) 등의 관통 전극 기술을 사용할 수 있다. 구체적으로는 관통 전극(44)은 도 2의 (B)에 도시된 단면 모식도와 같이 회로 유닛(30b)을 페이스 다운으로 기판(25)에 접합(페이스 다운 본딩)한 후에 형성할 수 있다. 도 2의 (B)에는 회로 유닛(30b)이 접합된 기판으로서 주변 회로(20)가 가지는 트랜지스터(21) 및 전극(22)을 가지는 기판(25)을 도시하였다. 기판(25)이 실리콘 기판인 경우, 트랜지스터(21)는 Si 트랜지스터로 할 수 있다. 관통 전극(44)은 기판(50)을 관통하여 소자층(40)에 제공되는 전극(43)과 접속하도록 제공된다.
또한 관통 전극(44)은 기판(50)에 소자층(40)의 전극(41)에 도달하는 관통하는 구멍을 형성한 후, 질화 타이타늄 등의 하지막을 형성하고, 이어서 구멍의 내부에 Cu 등의 도전층을 형성함으로써 제공할 수 있다. 하지막을 형성하기 전에 구멍의 측면에 산화 실리콘 등의 절연층을 제공하는 구성으로 하여도 좋다.
메모리 회로(60)가 가지는 메모리 셀의 회로 구성의 일례를 도 3의 (A)에 도시하였다. 도 3의 (A)에 도시된 메모리 셀(46)은 트랜지스터(45) 및 용량 소자(47)를 가진다. 트랜지스터(45)의 소스 및 드레인 중 한쪽은 배선(BL)(굵은 선으로 도시하였음)과 접속되어 있다. 트랜지스터(45)의 게이트는 배선(WL)과 접속되어 있다. 트랜지스터(45)의 소스 및 드레인 중 다른 쪽은 용량 소자(47)와 접속되어 있다. 또한 배선(BL)은 비트선, 배선(WL)은 워드선이라고 하는 경우가 있다.
배선(BL)에서 기판(50)의 표면에 노출되어 제공되는 관통 전극(44)은 단자(BLD)로서 기판(50) 측에 제공된다. 또한 소자층(40)의 표면에 노출되어 제공되는 전극(43)은 단자(BLU)로서 소자층(40) 측에 제공된다. 단자(BLD) 및 단자(BLU)는 관통 전극(44)과 전극(41) 내지 전극(43)이 전기적으로 접속됨으로써 회로 유닛(30)의 앞면 및 뒷면에 제공되는 단자로서 기능할 수 있다.
메모리 셀(46)을 가지는 복수의 회로 유닛(30_1) 내지 회로 유닛(30_N)이 기판(25) 위에 적층된 모식도를 도 3의 (B)에 나타내었다. 도 3의 (B)에 나타낸 바와 같이 배선(BL)(굵은 선으로 도시하였음)에 상당하는 배선이 도 3의 (A)에서 설명한 단자(BLD) 및 단자(BLU)를 통하여 주변 회로(20)와 접속된다. 또한 도시하지 않았지만 배선(WL)에 대해서도 마찬가지로 주변 회로(20)와 접속할 수 있다.
또한 소자층(40)에 제공되는 트랜지스터(45)는 OS 트랜지스터로 하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 매우 작다. 따라서, 메모리 셀(46)에 기록된 데이터에 대응하는 전하가 용량 소자(47)에 장시간 유지될 수 있다. 즉 메모리 셀(46)에 있어서, 한번 기록한 데이터가 장시간 유지될 수 있다. 그러므로, 데이터 리프레시의 빈도를 낮추고, 본 발명의 일 형태의 반도체 장치의 소비 전력을 저감할 수 있다. 또한 OS 트랜지스터는 적층하여 제공함으로써, 같은 제조 공정을 반복적으로 사용하여 수직 방향으로 제작할 수 있기 때문에, 메모리 밀도의 향상 및 제조 비용의 저감을 실현할 수 있다.
트랜지스터(45)를 가지는 메모리 셀(46)은 OS 트랜지스터가 메모리에 사용된 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부를 수 있다. DOSRAM은 하나의 트랜지스터 및 하나의 커패시터로 구성될 수 있기 때문에 메모리의 고밀도화를 실현할 수 있다. 또한 OS 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있다.
트랜지스터(45)를 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 도시하였지만, 트랜지스터(45)의 구조는 이에 한정되지 않는다. 트랜지스터(45)는 백 게이트 전극을 가지는 것이 바람직하다. 백 게이트 전극에 인가하는 전위를 제어함으로써, 트랜지스터(45)의 문턱 전압을 제어할 수 있다. 이에 의하여, 예를 들어 트랜지스터(45)의 온 전류를 크게 하고, 오프 전류를 작게 할 수 있다.
OS 트랜지스터를 사용한 메모리 셀(46)은 관통 전극(44)과 중첩되는 영역이어도 자유로이 배치할 수 있기 때문에 집적화를 용이하게 수행할 수 있다. 그러므로 단위 면적당 배치하는 메모리 셀의 개수를 늘릴 수 있고 메모리 밀도를 높일 수 있다.
또한 OS 트랜지스터는 고온 환경하에 있어서, Si 트랜지스터보다 우수한 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하와 같은 높은 온도에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다.
또한 메모리 셀(46)은 NOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)이어도 좋다. NOSRAM은 커패시터의 충방전에 의하여 데이터의 재기록을 수행하기 때문에 원리적으로는 재기록 횟수에 제한이 없고, 또한 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다. NOSRAM은 데이터를 3진 이상의 다치(多値)로 함으로써 DOSRAM에 비하여 메모리 셀 하나당 데이터를 대용량화할 수 있다.
또한 회로 유닛(30)들의 접속은 관통 전극(44)과 전극(43)을 직접 접속하는 구성을 설명하였다. 예를 들어 도 4의 (A)에 도시된 바와 같이 절연층(44S)에 매립된 관통 전극(44)과 절연층(43S)에 매립된 전극(43)을 Cu-Cu 접합을 사용하여 접속하는 구성으로 할 수 있다. Cu-Cu 접합은 Cu(구리) 패드들을 접속함으로써 전기적 도통을 실현하는 기술이다. 또한 Cu(구리)의 패드를 통하지 않고 관통 전극(44)과 전극(43)을 직접 접속하는 구성으로 하여도 좋다,
또한 도 4의 (B)에 도시된 바와 같이 절연층(44S)에 매립된 관통 전극(44)과 절연층(43S)에 매립된 전극(43)을 회로 유닛 사이(회로 유닛(30_N), 회로 유닛(30_N-1) 사이를 도시하였음)에 제공된 금속 범프(59)(마이크로 범프라고도 함)를 통하여 접속할 수 있다.
또한 도 4의 (C)에 도시된 바와 같이 회로 유닛들(회로 유닛(30_N), 회로 유닛(30_N-1))을 접합층(61)에서 접속한 후, 관통 전극(44)과 전극(43)을 접속하는 구성으로 할 수도 있다. 접합층(61)은 표면을 평탄화하는 것과 함께 접합층(61) 표면의 수산기들이 결합을 형성할 수 있는 산화 실리콘 등이 적합하다. 산화 실리콘은 질화 실리콘 등에 비하여 표면의 평탄성을 향상시킬 수 있기 때문에 바람직하다. 또한 산화 실리콘으로 접합층(61)을 형성하는 경우, 접합층(61)의 산화 실리콘 표면의 수산기들이 판데르발스력으로 접합되고, 그 후의 열처리에 의하여 실리콘-산소 간의 결합과 물 분자가 생성될 가능성이 있다.
회로 유닛들의 접합은 예를 들어 접합층(61)의 평탄성을 높임으로써 1000℃이상 등의 고온에 노출시키지 않고 350℃ 내지 450℃를 상한으로 하는 범위에서 수행할 수 있다. 즉 회로 유닛들의 접합은 고온에 노출시키지 않고 수행할 수 있다. 그러므로 회로 유닛이 고온에 노출되는 것에 따른 OS 트랜지스터의 전기 특성의 변동을 억제할 수 있다. 또한 회로 유닛들의 접합에서 Si 트랜지스터가 고온에 노출되지 않기 때문에 구리 배선을 사용할 수 있다.
또한 회로 유닛(30)은 관통 전극(44)이 제공되는 면의 평탄성을 높이는 구성을 가져도 좋다. 예를 들어 도 5의 (A)에 도시된 회로 유닛(30A)에서 관통 전극(44A)은 기판(50)의 표면의 평탄성이 높다.
또한 회로 유닛(30)에서 기판(50)은 관통 전극(44)이 제공되지 않는 영역에서 도 5의 (B)에 도시된 회로 유닛(30B)과 같이 트랜지스터(52)를 가지는 기능 회로(51)를 가져도 좋다.
또한 기능 회로(51)는 예를 들어 소자층(40)이 가지는 메모리 회로(60)를 구동하기 위한 신호를 출력하기 위한 회로를 포함한다. 기능 회로(51)는 고속으로 동작하는 트랜지스터를 가지는 것이 바람직하다. 기능 회로(51)가 가지는 트랜지스터(52)는 전계 효과 이동도가 우수한 Si 트랜지스터로 하는 것이 바람직하다. 또는 기능 회로(51)는 메모리 회로로 하여도 좋고, 예를 들어 기판(50)에 제공되는 트랜지스터(52)를 가지는 DRAM(Dynamic Random Access Memory)으로 할 수 있다.
Si 트랜지스터를 가지는 DRAM은 OS 트랜지스터를 가지는 DOSRAM에 비하여 데이터 전송(轉送) 속도가 우수하다. OS 트랜지스터를 가지는 DOSRAM은 Si 트랜지스터를 가지는 DRAM에 비하여 데이터 리프레시의 빈도를 낮출 수 있기 때문에 소비 전력의 저감에 유효하다. 데이터 전송 속도 및 소비 전력 저감을 모두 실현하기 위해서는 데이터의 액세스 상태에 따라 DRAM 또는 DOSRAM을 사용하는 상태를 전환하는 구성이 유효하다.
또는 기능 회로(51)는 기판(50)에 제공되는 센서 회로로 할 수도 있다. 예를 들어 기판(50)으로서 실리콘 기판을 사용하여 불순물 원소를 첨가함으로써 포토다이오드를 제공할 수 있다. 센서 회로는 메모리 회로(60)를 가지는 회로 유닛(30)과 적층하여 제공할 수 있다.
또한 회로 유닛(30)에서 관통 전극(44)은 기판(50)을 관통하고, 또한 소자층(40)을 관통하는 전극으로 하여도 좋다. 예를 들어 기능 회로(51)가 제공되지 않는 영역에서 도 5의 (C)에 도시된 유닛(30C)과 같이 기판(50)을 관통하고, 또한 소자층(40)을 관통하는 관통 전극(44B)을 가져도 좋다. 관통 전극(44B)은 전극(43)과 같은 층에 제공되는 전극(43A)과 접속할 수 있다.
도 5의 (B)에 도시된 바와 같이 기판(50)에 트랜지스터(52)를 가지는 기능 회로(51)를 제공하고 상기 기능 회로(51)를 메모리 회로로서 사용하는 경우, 소자층(40)을 생략하여도 좋다. 이 경우, 도 6의 (A)에 도시된 바와 같이, 기판(50A)을 관통하는 관통 전극(44B)에서 앞면과 뒷면을 전기적으로 접속하는 구성으로 하면 좋다.
기능 회로(51)를 가지는 기판(50A)은 도 6의 (B)에 도시된 바와 같이 도 3의 (B)에 도시된 회로 유닛층(30_B) 위에 배치될 수 있다. 그러므로 상술한 DOSRAM이라고 부르는 메모리 셀(46)을 가지는 회로 유닛(30)과 DRAM을 가지는 기판(50A)을 적층한 반도체 장치로 할 수 있다.
다음으로 소자층(40)의 구성예에 대하여 일례로서 나타낸 도 7을 참조하여 설명한다.
도 7에 나타낸 단면 모식도에는 기판(50) 위의 소자층(40)을 나타내었다. 기판(50) 위에는 절연층(330), 전극(41)을 가진다. 전극(41) 위에는 트랜지스터(45), 용량 소자(47), 전극(42), 전극(43)을 도시하였다.
트랜지스터(45)는 OS 트랜지스터이다. 트랜지스터(45)는 반도체층(321), 절연층(323), 도전층(324), 한 쌍의 도전층(325), 절연층(326), 및 도전층(327)을 가진다.
절연층(332)은 절연층(331)으로부터 트랜지스터(45)로 물 또는 수소 등의 불순물이 확산되는 것 및 반도체층(321)으로부터 절연층(332) 측으로 산소가 이탈되는 것을 방지하는 배리어층으로서 기능한다. 절연층(332)으로서는 예를 들어 산화 알루미늄막, 산화 하프늄막, 질화 실리콘막 등, 산화 실리콘막보다 수소 또는 산소가 확산되기 어려운 막을 사용할 수 있다.
절연층(332) 위에 도전층(327)이 제공되고, 도전층(327)을 덮어 절연층(326)이 제공되어 있다. 도전층(327)은 트랜지스터(45)의 제 1 게이트 전극으로서 기능하고, 절연층(326)의 일부는 제 1 게이트 절연층으로서 기능한다. 절연층(326)의 적어도 반도체층(321)과 접하는 부분에는 산화 실리콘막 등의 산화물 절연막을 사용하는 것이 바람직하다. 절연층(326)의 상면은 평탄화되어 있는 것이 바람직하다.
반도체층(321)은 절연층(326) 위에 제공된다. 반도체층(321)은 반도체 특성을 가지는 금속 산화물(산화물 반도체라고도 함)막을 가지는 것이 바람직하다. 금속 산화물로서는 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물 반도체로서 산화 인듐, In-Ga 산화물, In-Zn 산화물, 즉 In과, Ga과, Zn을 포함하는 산화물 반도체를 사용하여도 좋다. 또한 인듐의 비율이 높은 조성의 산화물 반도체로 함으로써, 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있다.
한 쌍의 도전층(325)은 반도체층(321) 위에 접하여 제공되고, 소스 전극 및 드레인 전극으로서 기능한다.
한 쌍의 도전층(325)의 상면 및 측면, 그리고 반도체층(321)의 측면 등을 덮어 절연층(328)이 제공되고, 절연층(328) 위에 절연층(264)이 제공되어 있다. 절연층(328)은 절연층(264) 등으로부터 반도체층(321)으로 물 또는 수소 등의 불순물이 확산되는 것, 및 반도체층(321)으로부터 산소가 이탈되는 것을 방지하는 배리어층으로서 기능한다. 절연층(328)으로서는 상기 절연층(332)과 같은 절연막을 사용할 수 있다.
절연층(328) 및 절연층(264)에는 반도체층(321)에 도달하는 개구가 제공되어 있다. 상기 개구의 내부에 있어서, 절연층(264), 절연층(328), 및 도전층(325)의 측면, 그리고 반도체층(321)의 상면에 접하는 절연층(323)과, 도전층(324)이 매립되어 있다. 도전층(324)은 제 2 게이트 전극으로서 기능하고, 절연층(323)은 제 2 게이트 절연층으로서 기능한다.
도전층(324)의 상면, 절연층(323)의 상면, 및 절연층(264)의 상면은 각각 높이가 일치하거나 실질적으로 일치하도록 평탄화 처리가 실시되고, 이들을 덮어 절연층(329) 및 절연층(265)이 제공되어 있다.
절연층(330), 절연층(331), 절연층(264), 및 절연층(265)은 층간 절연층으로서 기능한다. 절연층(329)은 절연층(265) 등으로부터 트랜지스터(45)로 물 또는 수소 등의 불순물이 확산되는 것을 방지하는 배리어층으로서 기능한다. 절연층(329)으로서는 상기 절연층(328) 및 절연층(332)과 같은 절연막을 사용할 수 있다.
한 쌍의 도전층(325)의 한쪽, 또는 전극(41)과 전기적으로 접속하는 전극(42)은 절연층(328), 절연층(332), 절연층(331), 절연층(265), 절연층(329), 및 절연층(264)에 매립되도록 제공되어 있다. 여기서 전극(42)은 개구의 측면 및 바닥면을 덮는 도전층(274a)과 도전층(274a)의 상면에 접하는 도전층(274b)을 가지는 것이 바람직하다. 이때, 도전층(274a)에는 수소 및 산소가 확산되기 어려운 도전 재료를 사용하는 것이 바람직하다.
절연층(265) 위에는 용량 소자(47)가 제공되어 있다.
용량 소자(47)는 도전층(241)과, 도전층(245)과, 이들 사이에 위치하는 절연층(243)을 포함한다. 도전층(241)은 용량 소자(47)의 한쪽 전극으로서 기능하고, 도전층(245)은 용량 소자(47)의 다른 쪽 전극으로서 기능하고, 절연층(243)은 용량 소자(47)의 유전체로서 기능한다.
도전층(241)은 절연층(265) 위에 제공되고, 절연층(254)에 매립되어 있다. 도전층(241)은 절연층(265), 절연층(329), 절연층(264), 및 절연층(328)에 매립된 전극에 의하여 트랜지스터(45)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다. 절연층(243)은 도전층(241)을 덮어 제공된다. 도전층(245)은 절연층(243)을 개재(介在)하여 도전층(241)과 중첩된 영역에 제공되어 있다.
용량 소자(47)를 덮어 절연층(255a)이 제공된다. 절연층(255a)에는 전극(42)과 접속되는 전극(42C)이 제공되고, 그 위에 전극(43)이 제공된다. 전극(42C)은 전극(42)과 마찬가지로 제공할 수 있다. 전극(43)은 전극(41)과 마찬가지로 제공할 수 있다. 절연층(255a)으로서는 각각 산화 절연막, 질화 절연막, 산화질화 절연막, 및 질화산화 절연막 등의 각종 무기 절연막을 적합하게 사용할 수 있다.
또한 도 8에서는 도 7에서 나타낸 트랜지스터(45)의 구성과는 다른 단면 모식도의 구성에 대하여 설명한다. 도 8에는 도 7의 트랜지스터(45)의 반도체층이 기판에 대하여 세로 방향으로 제공된 수직 채널형 트랜지스터(45A)를 나타내었다. 또한 도 8에는 도 7에서 나타낸 플레이너형 용량 소자(47)와는 다른 형상(심공(deep hole)형)의 용량 소자(47A)를 나타내었다.
도 8에 나타낸 수직 채널형 트랜지스터(45A) 및 심공형 용량 소자(47A)를 가지는 소자층(40)은 기판(50) 위에 절연층(330), 전극(41), 및 절연층(331)을 가진다. 절연층(331) 위에 배선(BL)으로서 기능하는 도전층(441)을 제공하고 절연층(442)과 도전층(443)이 적층된 적층체에 구멍부를 형성한다. 구멍부를 제공한 도전층(443)의 측면에는 절연층(444)을 형성한다. 상기 구멍부에는 도전층(445), 도전층(446), 금속 산화물층(447), 도전층(448), 절연층(449), 도전층(450)을 제공한다. 도전층(450) 위에는 도전층(451)을 제공한다.
또한 각 금속 산화물층, 각 도전층, 및 각 절연층은 상기 도 7에서 설명한 금속 산화물층, 도전층, 및 절연층으로서 예를 든 재료를 사용할 수 있다. 또한 각 금속 산화물층, 각 도전층, 및 각 절연층의 성막은 스퍼터링법, CVD법, PLD법, 또는 원자층 퇴적법(ALD) 등을 사용하여 수행할 수 있다.
도전층(443)은 트랜지스터(45)의 게이트로서 기능한다. 절연층(444)은 트랜지스터(45A)의 게이트 절연막으로서 기능한다. 도전층(446)은 트랜지스터(45A)의 소스 전극 또는 드레인 전극으로서 기능한다. 금속 산화물층(447)은 트랜지스터(45A)의 채널 형성 영역을 가지는 반도체층으로서 기능한다. 도전층(448) 및 도전층(450)은 용량 소자(47A)의 전극으로서 기능한다.
또한 상기 트랜지스터(45A) 및 용량 소자(47A)를 제공하는 구멍부에 전극(41)에 도달하는 개구를 형성하고 전극(42)에 상당하는 도전체를 제공하는 구성으로 함으로써 회로 유닛의 앞면 및 뒷면이 전기적으로 접속된 구성으로 할 수 있다.
또한 도 9에서는 도 7 및 도 8에서 나타낸 트랜지스터(45), 트랜지스터(45A)의 구성과는 다른 단면 모식도의 구성에 대하여 설명한다. 도 9에는 도 8과 마찬가지로 트랜지스터의 반도체층이 기판에 대하여 세로 방향으로 제공된 수직 채널형 트랜지스터(45B)를 나타내었다. 도 9에는 도 8과 달리 트랜지스터(45B)의 반도체층이 구멍부의 벽면을 따라 제공되는 구성을 도시하였다. 또한 도 9에는 도 8에서 나타낸 심공형 용량 소자와는 다른 구성의 심공형 용량 소자(47B)를 나타내었다.
도 9에 나타낸 수직 채널형 트랜지스터(45B) 및 심공형 용량 소자(47B)를 가지는 소자층(40)은 기판(50) 위에 절연층(330), 전극(41), 및 절연층(331)을 가진다. 절연층(331) 위에 배선(BL)으로서 기능하는 도전층(461)을 제공하고 절연층(462)과 도전층(463)이 적층된 적층체에 구멍부를 형성한다. 구멍부를 제공한 절연층(462) 및 도전층(463)의 측면에는 절연층(464)을 형성한다. 상기 구멍부에는 도전층(465)에 접하는 금속 산화물층(466)을 제공하고 절연층(467)을 매립한다. 금속 산화물층에 접하는 도전층(468)을 제공하고 그 위에 도전층(469), 절연층(470), 도전층(471)을 제공한다. 도전층(471) 위에는 도전층(472)을 제공한다.
또한 각 금속 산화물층, 각 도전층, 및 각 절연층에는 상기 도 7에서 설명한 금속 산화물층, 도전층, 및 절연층으로서 예를 든 재료를 사용할 수 있다. 또한 각 금속 산화물층, 각 도전층, 및 각 절연층의 성막은 스퍼터링법, CVD법, PLD법, 또는 원자층 퇴적법(ALD) 등을 사용하여 수행할 수 있다.
도전층(463)은 트랜지스터(45B)의 게이트로서 기능한다. 절연층(464)은 트랜지스터(45B)의 게이트 절연막으로서 기능한다. 도전층(465), 도전층(468)은 트랜지스터(45B)의 소스 전극 또는 드레인 전극으로서 기능한다. 금속 산화물층(466)은 트랜지스터(45B)의 채널 형성 영역을 가지는 반도체층으로서 기능한다. 도전층(469) 및 도전층(471)은 용량 소자(47B)의 전극으로서 기능한다.
또한 상기 트랜지스터(45B) 및 트랜지스터(45B)를 제공하는 구멍부에 전극(41)에 도달하는 개구를 형성하고 전극(42)에 상당하는 도전체를 제공하는 구성으로 함으로써 회로 유닛의 앞면 및 뒷면이 전기적으로 접속된 구성으로 할 수 있다.
본 발명의 일 형태는 상이한 기판에 제작된 복수의 소자층을 관통 전극에서 접속하는 경우, 관통 전극이 제공되는 영역에서 트랜지스터 등의 소자를 배치할 수 있다. 그러므로 반도체 장치에서 단위 면적당 기억 밀도의 향상을 실현할 수 있다.
또한 소자층에 제공되는 트랜지스터로서, 오프 전류가 매우 작은 OS 트랜지스터를 사용할 수 있다. 그러므로, 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 실현된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 반복적으로 같은 제조 공정을 사용하여 제작할 수 있고, 제조 비용의 저감을 실현할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도의 향상을 실현할 수 있고, 장치의 소형화를 실현할 수 있다. 또한, OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1과는 다른 구성을 설명한다. 또한 실시형태 1과 중복되는 부분에 대해서는 위 설명을 원용하는 것으로 하여 자세한 설명을 생략한다.
도 10의 (A)는 본 실시형태에서 설명하는 반도체 장치의 단면 모식도이다. 도 10의 (A)에는 회로 유닛(30M)이 실시형태 1에서 설명한 회로 유닛(30)의 소자층(40)에 저항 변화형 기억 소자인 자기 터널 접합(Magnetic Tunnel Junction: 이하, MTJ) 소자를 사용한 메모리인 STT-MRAM(Spin Transfer Torque-Magnetoresistive Random Access Memory)을 가지는 메모리 셀(46M)을 가지는 구성을 도시하였다.
도 10의 (A)에 도시된 메모리 셀(46M)은 OS 트랜지스터인 트랜지스터(45) 외에 MTJ 소자(47M)를 가진다. 도 10의 (A)에서는 배선(BL)에서 기판(50)의 표면에 노출되어 제공되는 관통 전극(44)은 단자(BLD)로서 기판(50) 측에 제공된다. 또한 소자층(40)의 표면에 노출되어 제공되는 전극(43)은 단자(BLU)로서 소자층(40) 측에 제공된다. 단자(BLD) 및 단자(BLU)는 도 3의 (A)와 마찬가지로 관통 전극(44)과 전극(41) 내지 전극(43)이 전기적으로 접속됨으로써 회로 유닛(30)의 앞면 및 뒷면에 제공되는 단자로서 기능할 수 있다.
또한 도 10의 (B)에는 도 3의 (B)와 마찬가지로 도 10의 (A)에 나타낸 회로 유닛(30M)이 적용할 수 있는 회로 유닛(30M_1) 내지 회로 유닛(30M_N)을 가지는 회로 유닛부(30M_B)의 구성예를 도시하였다. 도 10의 (B)에서는 도 10의 (A)와 마찬가지로 배선(BL)(굵은 선으로 도시하였음)에 상당하는 배선이 도 10의 (A)에서 설명한 단자(BLD) 및 단자(BLU)를 통하여 주변 회로(20)에 접속된다. 또한 도시하지 않았지만 배선(WL)에 대해서도 마찬가지로 주변 회로(20)와 접속할 수 있다.
도 11의 (A)는 MTJ 소자(47M)를 가지는 메모리 셀(46M)의 회로도이다. 도 11의 (A)에 도시된 메모리 셀(46M)은 트랜지스터(45), MTJ 소자(47M)를 가진다. 트랜지스터(45)는 백 게이트를 가지는 OS 트랜지스터이다. MTJ 소자(47M)는 강자성막의 단층 또는 적층으로 구성되는 자유층(136)(기록층, 프리층, 가동층이라고도 함), 고정층(137)(자화 고정층, 핀층, 참조층이라고도 함), 절연층(138)(장벽층, 터널 절연막, 비자성층이라고도 함)을 가진다. 또한 본 명세서에서는 MTJ 소자(47M)의 자유층(136)을 한쪽 단자, 고정층(137)을 다른 쪽 단자라고 한다.
트랜지스터(45)의 소스 및 드레인 중 한쪽은 배선(BL)(또는 BLB)과 접속된다. 트랜지스터(45)의 게이트는 배선(WL)과 접속된다. 트랜지스터(45)의 소스 및 드레인 중 다른 쪽은 MTJ 소자(47M)의 한쪽 단자와 접속된다. MTJ 소자(47M)의 다른 쪽 단자는 배선(SL)과 접속된다. 트랜지스터(45)의 백 게이트는 배선(BGL)과 접속된다. 전압 Vbg에 의하여 트랜지스터(45)의 문턱 전압을 변경할 수 있다.
도 11의 (B)에는 상기 실시형태 1의 도 7에서 설명한 단면 모식도에서 용량 소자(47)의 구성을 MTJ 소자(47M)로 치환한 구성을 나타내었다. 도 11의 (B)에 도시된 구성에서 MTJ 소자(47M)는 도전층(241)과 도전층(245) 사이에 자유층(136), 고정층(137), 및 절연층(138)을 가진다. 또한 도 11의 (B)에 도시된 MTJ 소자는 도 8에 설명한 수직 채널형 트랜지스터(45A) 또는 도 9에서 설명한 수직 채널형 트랜지스터(45B)와 조합하여 사용할 수 있다,
절연층(138)에는 산화 마그네슘(MgO) 또는 산화 알루미늄(Al2O3) 등을 사용하면 좋다. 자유층(136) 및 고정층(137)에는 철(Fe) 또는 코발트(Co) 등의 강자성체 또는 이들 합금을 사용하면 좋다. 자유층(136), 고정층(137), 및 절연층(138)은 단층 또는 복수의 층으로 형성할 수 있다. 또한 자유층(136), 고정층(137), 및 절연층(138)은 가공을 용이하게 하기 위하여 측벽에 절연물 등을 가지는 구성을 가져도 좋다.
여기서 MTJ 소자(47M)에 대하여 도 12의 (A) 내지 (C)를 참조하여 설명한다.
도 12의 (A)는 MTJ 소자(47M)의 단면 구조의 모식도이다. MTJ 소자(47M)는 절연층(138)으로 이격된 강자성체로 이루어지는 자유층(136) 및 강자성체로 이루어지는 고정층(137)으로 구성되어 있다.
고정층(137)은 자화 방향, 즉 스핀의 방향이 고정되어 있는 층이다. 자유층(136)은 자화 방향, 즉 스핀의 방향이 고정되어 있지 않은 층이다.
MTJ 소자(47M)의 저항값은 자유층(136) 및 고정층(137)의 자화 방향(도 12의 (A)에서 화살표 기호(139)로 나타내었음)의 상대적인 방향에 따라 변화된다. 즉 MTJ 소자(47M)는 도 12의 (A)에 도시된 바와 같이 자화 방향에 따라 2개의 상태를 취할 수 있다. 자화 방향에 의존하는 저항 변화는 터널 자기 저항(Tunnel Magnetoresistance, 이하, TMR라고 부름)이라고 불린다. 자유층(136)과 고정층(137)의 자화 방향이 일치된 상태를 평행 상태라고 부르고, 이때의 MTJ 소자(47M)의 저항값은 최소가 되고, 상기 상태를 "P" 또는 데이터 "0"으로 나타낼 수 있다. 자유층(136)과 고정층(137)의 자화 방향이 서로 반대인 상태를 반평행 상태라고 부르고, 이때의 MTJ 소자(47M)의 저항값은 최대가 되고, 상기 상태를 "AP" 또는 데이터 "1"로 나타낼 수 있다. 자유층(136)의 자화의 상태를 고정층(137)에 대하여 평행 또는 반평행으로 제어함으로써 "0" 또는 "1"의 기록, 즉 데이터의 기록을 할 수 있다. MTJ 소자(47M)는 자화 방향에 따라 저항 변화가 생기는 것을 이용한 저항 변화형 메모리 소자이다.
MTJ 소자(47M)는 비휘발성, 고속 재기록이 가능하고 원리적으로는 재기록 횟수에 제한이 없다. MTJ 소자(47M)의 재기록 전류는 소자의 미세화와 함께 축소할 수 있다.
다음으로 MTJ 소자(47M)의 동작 원리에 대하여 설명한다. 도 12의 (B)는 MTJ 소자(47M)에서 자유층(136)과 고정층(137)의 자화 방향을 반평행 상태로부터 평행 상태로 하기 위한 스핀 주입 방식으로 기록하는 원리를 나타낸 도면이다.
도 12의 (B)에 나타낸 바와 같이 반평행 상태("AP")로부터 평행 상태("P")로 기록하기 위해서는 자유층(136)으로부터 고정층(137) 방향으로 전류(IAP)를 흘린다. 이때, 전자는 전류(IAP)와 반대 방향으로 흐른다(점선 화살표 참조). 이에 의하여 고정층(137)으로부터 자유층(136)으로 스핀(133)의 주입이 일어난다. 스핀 분극된 전류가 자유층(136)의 자화에 작용하여 자유층(136)의 자화가 고정층(137)과 같은 방향으로 반전하여 평행 상태가 된다. 또한 주입되는 스핀(133)은 파선 화살표로 나타내었다.
도 12의 (C)는 MTJ 소자(47M)에서 자유층(136)과 고정층(137)의 자화 방향을 평행 상태로부터 반평행 상태로 스핀 주입 방식으로 기록하는 원리를 나타낸 도면이다.
도 12의 (C)에 나타낸 바와 같이 도 12의 (B)와는 반대로 평행 상태("P")로부터 반평행 상태("AP")로 기록하기 위해서는 고정층(137)으로부터 자유층(136) 방향으로 전류(IP)를 흘린다. 주입된 스핀은 자유층(136)에서 상쇄되지만 절연층(138)에서 반사된 전자는 자유층(136)과 반대 방향의 자화를 가진다. 절연층(138)에서 반사된 스핀은 자유층(136)의 자화를 반전시켜 반평행 상태가 된다. 또한 반사되는 스핀(133)은 점선 화살표로 나타내었다.
MTJ 소자(47M)는 흘리는 전류의 방향에 따라 자유층(136)의 자화 방향을 고정층(137)의 자화 방향에 대하여 반전시켜 자화 방향이 서로 평행인 경우에는 자기 저항이 작아진다. 한편, 자유층(136)의 자화 방향이 고정층(137)의 자화 방향에 대하여 반평행 상태가 되면 자기 저항이 커진다. 또한 MTJ 소자(47M)에서의 자유층(136)과 고정층(137)은 전류의 방향을 전환함으로써 서로 바꿔 사용할 수도 있다. 또한 MTJ 소자(47M)에서는 소자를 미세화함으로써 자화의 반전에 필요한 전류를 작게 할 수 있다.
OS 트랜지스터는 관통 전극과 중첩되는 위치에 제공할 수 있다. 그러므로 Si 트랜지스터가 제공되는 기판(25)과 중첩되는 위치에 OS 트랜지스터로 구성되는 회로를 제공하는 구성으로 할 수 있다. Si 트랜지스터와 OS 트랜지스터를 겸비하는 것에 의한 회로 면적의 증가를 억제할 수 있다. 또한 회로 면적의 증가를 억제하기 위해서는 OS 트랜지스터 위에 MTJ 소자를 제공하는 구성으로 하는 것도 유효하다.
액세스 트랜지스터로서 사용하는 OS 트랜지스터는 MTJ 소자에 데이터를 기록하기 위한 전류를 흘리기 위하여 W폭을 크게 확보할 필요가 있다. 액세스 트랜지스터로서 Si 트랜지스터를 사용하는 경우에는 미세화와 기록 전류의 증대의 양쪽을 수행할 필요가 있다. 한편, OS 트랜지스터를 액세스 트랜지스터로 하는 구성의 경우, 트랜지스터에서의 미세화와 OS 트랜지스터에서의 기록 전류의 증대를 층마다 나누어 설계할 수 있다. 그러므로 제한된 셀 면적에서 OS 트랜지스터의 W폭을 크게 하는 것 및 MTJ 소자의 미세화를 한번에 실현할 수 있다. 따라서 고집적화와 저소비 전력화를 모두 실현할 수 있다. 또한 MTJ 소자의 재기록에 필요한 전류를 크게 확보할 수 있으면 더 확실하게 MTJ 소자의 데이터의 기록 및 판독을 실현할 수 있다.
또한 OS 트랜지스터는 오프 전류가 작다. 그러므로 액세스 트랜지스터에서 전류를 많이 흘리기 위하여 W폭 방향을 크게 설계하여도 액세스 트랜지스터의 오프 시의 누설 전류의 증대를 억제할 수 있다. 따라서 저소비 전력화가 실현된 기억 장치로 할 수 있다. 또한 OS 트랜지스터는 백 게이트 전극에 전위를 공급함으로써 문턱 전압 등의 전기 특성의 변동을 억제할 수 있다.
도 13은 본 실시형태에서 설명한 MTJ 소자(47M)를 가지는 메모리 셀(46M)을 가지는 반도체 장치의 일례인 촬상 장치를 설명하는 블록도이다.
도 13에 도시된 촬상 장치(10IS)는 주변 회로(20)를 가지는 기판(25) 위에 회로 유닛(30)과 광학 변환층(90)을 가진다. 회로 유닛(30)은 기판(50) 위에 소자층(40_1) 및 소자층(40_2)이 적층된 구성을 가진다.
기판(50)은 광전 변환 디바이스(83)를 가진다. 광전 변환 디바이스(83)로서는, 예를 들어 포토다이오드 등을 사용할 수 있다. 광전 변환 디바이스(83)는 가시광에 감도를 가지는 것이 바람직하다. 예를 들어, 실리콘을 광전 변환층에 사용하는 Si 포토다이오드를 광전 변환 디바이스(83)로서 사용할 수 있다.
소자층(40_1)은 예를 들어 광학 변환 디바이스와 접속되는 화소 회로(81) 및 화소 회로의 구동 회로(82) 등을 제공할 수 있다. 구동 회로(82)는 화소 회로(81)와 공통의 공정으로 형성할 수 있다. 또한 상술한 광전 변환 디바이스(83)는 화소 회로(81)의 요소라고도 할 수 있다. 소자층(40_1)이 가지는 각 트랜지스터는 OS 트랜지스터로 함으로써 소자층(40_2)이 가지는 트랜지스터와 적층하여 제공할 수 있다.
소자층(40_2)은 복수의 메모리 셀(46M)을 가지는 메모리 회로(60)를 제공할 수 있다. 소자층(40_2)이 가지는 각 트랜지스터는 OS 트랜지스터로 함으로써 소자층(40_1)이 가지는 트랜지스터와 적층하여 제공할 수 있다.
트랜지스터를 복수로 적층하는 경우, 연마 공정 및 접합 공정을 여러 번 수행할 필요가 있다. 그러므로, 공정수가 많거나, 전용 장치가 필요하거나, 수율이 낮다는 등의 과제가 있고, 제조 비용도 높다. 본 발명의 일 형태에서는 Si 디바이스인 기판(50) 위에 OS 트랜지스터를 가지는 소자층(40_1) 및 소자층(40_2)이 가지는 OS 트랜지스터를 사용한 회로를 형성함으로써 연마 공정 및 접합 공정을 줄일 수 있다.
메모리 회로(60)를 화소 회로(81) 및 광전 변환 디바이스(83)와 적층하여 제공하는 구성으로 함으로써, 복수의 화소 회로(81)에서 광전 변환 디바이스(83)의 데이터를 동시에 취득하여 순차적으로 판독을 수행하는 글로벌 셔터 동작을 간단한 회로 구성으로 수행할 수 있다.
기판(25)이 가지는 주변 회로(20)에는 실시형태 1에서 설명한 바와 같이 Si 트랜지스터인 트랜지스터(21)가 복수 개 제공된다. 주변 회로(20)는 광전 변환 디바이스(83)의 데이터를 고속 동작에 의하여 처리하는 것이 바람직하다. 이와 같은 구성에서는 전계 효과 이동도가 높은 트랜지스터를 사용하는 것이 바람직하다. 예를 들어 Si 트랜지스터를 사용하는 것이 바람직하다. Si 트랜지스터로서는 비정질 실리콘을 가지는 트랜지스터, 결정성 실리콘(미결정 실리콘, 저온 폴리실리콘, 단결정 실리콘)을 가지는 트랜지스터 등을 들 수 있다. 또한 일부 또는 모두에 Si 트랜지스터를 사용하여, 화소 회로의 구동 회로(82)를 형성하여도 좋다.
광학 변환층(90)으로서는, 예를 들어 컬러 필터(91) 등을 사용할 수 있다. 또한 광학 변환층(90)은 마이크로렌즈 어레이를 가질 수 있다.
다음으로 도 14에는 도 13에서 설명한 촬상 장치(10IS)에 적용할 수 있는 소자를 가지는 단면 모식도를 나타내었다.
기판(25)이 가지는 주변 회로(20)는 실시형태 1에서 설명한 바와 같이 Si 트랜지스터인 트랜지스터(21)가 복수 개 제공된다. 또한 기판(25)은 실시형태 1에서 설명한 바와 같이 전극(22)을 가진다. 전극(22)은 복수의 트랜지스터(21)와 상층에 있는 회로 유닛(30)을 전기적으로 접속하기 위한 전극이다.
회로 유닛(30)이 가지는 소자층(40_2)은 전극(41) 내지 전극(43), 트랜지스터(45_3), 및 MTJ 소자(47M)를 가진다. 트랜지스터(45_3)는 트랜지스터(45)에 상당하는 트랜지스터이며 OS 트랜지스터이다. MTJ 소자(47M)는 상술한 바와 같이 도전층(241)과 도전층(245) 사이에 절연층(138)으로 이격된 강자성체로 이루어지는 자유층(136) 및 강자성체로 이루어지는 고정층(137)을 가진다.
회로 유닛(30)이 가지는 소자층(40_1)은 트랜지스터(45_1), 트랜지스터(45_2)를 가진다. 트랜지스터(45_1), 트랜지스터(45_2)는 화소 회로(81) 및 구동 회로(82)에 사용할 수 있는 OS 트랜지스터이다.
회로 유닛(30)이 가지는 기판(50)은 광전 변환 디바이스(83)를 가진다. 광전 변환 디바이스(83)는 실리콘 기판인 기판(50)에 형성된 pn 접합형 포토다이오드이고, p형 영역(84) 및 n형 영역(85)을 가진다. 광전 변환 디바이스(83)는 매립형 포토다이오드이고, n형 영역(85)의 표면 측(전류 추출 측)에 제공된 얇은 p형 영역(84)에 의하여 암전류를 억제하여 노이즈를 저감할 수 있다.
기판(50)에는 화소를 분리하는 홈(86)이 제공되고 상기 홈(86)에는 절연층을 제공하는 구성으로 할 수 있다. 상기 구성에 의하여 광전 변환 디바이스(83) 내에서 발생한 캐리어가 인접한 화소에 유출되는 것을 억제할 수 있다. 또한 기판(50)의 상면 측에 반사 방지막이 제공되어도 좋다.
광학 변환층(90)은 컬러 필터(91), 차광층(92), 및 마이크로렌즈 어레이(93)를 가진다.
차광층(92)은 인접한 화소에 광이 들어가는 것을 억제할 수 있다. 차광층(92)으로서는 알루미늄, 텅스텐 등의 금속층을 사용할 수 있다. 또한 상기 금속층과, 반사 방지막으로서의 기능을 가지는 유전체막을 적층하여도 좋다.
광전 변환 디바이스(83)가 가시광에 감도를 가지는 경우, 광학 변환층(90)에 컬러 필터(91)를 사용할 수 있다. 컬러 필터에 R(적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색깔의 컬러 필터를 화소별로 할당함으로써, 컬러 화상을 얻을 수 있다.
마이크로렌즈 어레이(93)는 각각의 렌즈를 통과하는 광이 바로 아래의 컬러 필터(91)를 통과하고, 광전 변환 디바이스(83)에 조사된다. 마이크로렌즈 어레이(93)를 제공함으로써, 집광한 광을 광전 변환 디바이스(83)에 입사시킬 수 있기 때문에, 광전 변환을 효율적으로 수행할 수 있다. 마이크로렌즈 어레이(93)는 목적하는 파장의 광에 대한 투광성이 높은 수지 또는 유리 등으로 형성되는 것이 바람직하다.
본 실시형태에서 설명한 본 발명의 일 형태는 상기 실시형태 1과 마찬가지로 상이한 기판에 제작된 복수의 소자층을 관통 전극에서 접속하는 경우, 관통 전극이 제공되는 영역에서 트랜지스터 등의 소자를 배치할 수 있다. 그러므로 반도체 장치에서 단위 면적당 기억 밀도의 향상을 실현할 수 있다.
또한 소자층에 제공되는 트랜지스터로서, 오프 전류가 매우 작은 OS 트랜지스터를 사용할 수 있다. 그러므로, 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 실현된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 반복적으로 같은 제조 공정을 사용하여 제작할 수 있고, 제조 비용의 저감을 실현할 수 있다. 또한 본 발명의 일 형태는, 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도의 향상을 실현할 수 있고, 장치의 소형화를 실현할 수 있다. 또한, OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터에 비하여 전기 특성의 변동이 작으므로, 적층하며 집적화할 때의 트랜지스터의 전기 특성의 변동이 작고 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 구성예에 대하여 실시형태 1 및 실시형태 2와는 다른 구성을 설명한다. 또한 실시형태 1 및 실시형태 2와 중복되는 부분에 대해서는 위 설명을 원용하는 것으로 하여 자세한 설명을 생략한다.
본 실시형태에서는 소자층(40)에 수직 채널형 메모리 스트링을 가지는 메모리 회로를 가지는 구성예에 대하여 설명한다.
도 15의 (A)는 메모리 스트링의 회로 구성을 설명하는 도면이다. 도 15의 (A)에 나타낸 메모리 스트링에서는 배선(BL)과 소스선(SL) 사이에 선택 트랜지스터(SST), 메모리 트랜지스터(MT1) 내지 메모리 트랜지스터(MT2k)(k는 1 이상의 정수), 선택 트랜지스터(SDT)가 전기적으로 직렬로 접속되어 있다.
또한 메모리 트랜지스터(MT1) 내지 메모리 트랜지스터(MT2k)는 워드선(WL1) 내지 워드선(WL2k)에 대응하는 트랜지스터이다. 예를 들어 워드선(WL1)과 접속되는 메모리 트랜지스터는 메모리 트랜지스터(MT1)이다. 메모리 트랜지스터(MT1) 내지 메모리 트랜지스터(MT2k)를 구별하지 않는 경우, 메모리 트랜지스터(MT)라고 부른다. 그 외의 요소에 대하여도 마찬가지이다.
선택 트랜지스터(SST), 선택 트랜지스터(SDT), 메모리 트랜지스터(MT1) 내지 메모리 트랜지스터(MT2k)는 각각 반도체층이 금속 산화물로 형성되어 있는 수직 채널형 트랜지스터이다. 메모리 트랜지스터(MT)는 전하 축적층을 구비하고, 비휘발성 메모리 셀을 구성한다.
선택 트랜지스터(SST), 선택 트랜지스터(SDT)의 게이트는 각각 선택 게이트선(SGL), 선택 게이트선(DGL)과 전기적으로 접속되어 있다. 메모리 트랜지스터(MT1) 내지 메모리 트랜지스터(MT2k)의 게이트는 각각 워드선(WL1) 내지 워드선(WL2k)과 전기적으로 접속되어 있다.
다음으로 도 15의 (B)는 메모리 스트링의 일례을 설명하는 단면도이다.
메모리 셀 스트링을 가지는 소자층(40)은 기판(50) 위에 절연층(330), 전극(41), 절연층(331), 및 도전층(741)을 가진다. 도전층(742)과 절연층(724)은 번갈아 적층된 적층체를 구성한다. 적층체에 제공된 구멍부를 매립하도록 절연층(743), 전하 축적층(744), 절연층(745), 금속 산화물층(746), 및 절연층(747)을 가지는 기둥 형상을 가진 구조체가 제공된다.
기둥 형상을 가진 구조체에서 금속 산화물층(746)의 하단을 도전층(741)과 전기적으로 접속하고, 금속 산화물층(746)의 상단을 배선(BL) 및 배선(SL) 중 한쪽과 전기적으로 접속한다. 도전층(742)과, 절연층(743), 전하 축적층(744), 절연층(745), 및 금속 산화물층(746)이 중첩되는 영역 근방이 메모리 트랜지스터(MT)로서 기능한다. 도전층(742)과, 절연층(747) 및 금속 산화물층(746)이 중첩되는 영역 근방이 선택 트랜지스터(SDT), 선택 트랜지스터(SST)로서 기능한다. 메모리 트랜지스터(MT) 또는 선택 트랜지스터(SDT), 선택 트랜지스터(SST)가 전기적으로 직렬로 접속되고, 이들이 메모리 스트링을 구성한다.
또한 각 금속 산화물층, 각 도전층, 및 각 절연층에는 상기 실시형태 1의 도 7에서 설명한 금속 산화물층, 도전층, 및 절연층의 재료로서 예를 든 재료를 사용할 수 있다. 또한 각 금속 산화물층, 각 도전층, 및 각 절연층의 성막은 스퍼터링법, CVD법, PLD법, 또는 원자층 퇴적법(ALD) 등을 사용하여 수행할 수 있다. 전하 축적층으로서는 예를 들어 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 또는 알루미늄 및 하프늄을 가지는 산화물을 사용할 수 있다.
또한 도시하지 않았지만 기둥 형상을 가진 구조체를 제공하는 구멍부에 전극(41)에 도달하는 개구를 형성하고, 실시형태 1에서 설명한 전극(42)에 상당하는 도전체를 제공하는 구성으로 함으로써 회로 유닛의 앞면 및 뒷면이 전기적으로 접속된 구성으로 할 수 있다.
본 실시형태에서 설명한 본 발명의 일 형태는 상기 실시형태 1과 마찬가지로 상이한 기판에 제작된 복수의 소자층을 관통 전극에서 접속하는 경우, 관통 전극이 제공되는 영역에서 트랜지스터 등의 소자를 배치할 수 있다. 그러므로 반도체 장치에서 단위 면적당 기억 밀도의 향상을 실현할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태 1에서 설명한 반도체 장치에 적용할 수 있는 회로의 변형예에 대하여, 도 16의 (A) 내지 도 18의 (C)를 참조하여 설명한다.
도 16의 (A)는 실시형태 1의 도 1의 (A)에서 설명한 구성에서 기판(50) 위에 적층된 메모리 회로(60)를 가지는 소자층(40)에 다른 기능 회로를 추가하는 구성예에 대하여 설명한다. 기능 회로는 일례로서 메모리 회로(60)에 유지된 데이터 신호를 출력하는 배선을 선택하고, 상기 데이터 신호를 증폭하는 기능을 가진다.
도 16의 (A)에 나타낸 반도체 장치(10c)는 실시형태 1에서 설명한 회로 유닛(30_1) 내지 회로 유닛(30_N)에서의 소자층(40)에 메모리 회로(60)에 더하여 기능 회로(62)를 추가한 블록도이다. 소자층(40)에서 메모리 회로(60) 및 기능 회로(62)는 적층하여 제공되도록 도시하였지만 같은 층에 제공되는 구성이어도 좋다. 예를 들어 같은 층에 제공되는 OS 트랜지스터를 사용하여 메모리 회로(60) 및 기능 회로(62)를 구성하면 좋다.
도 16의 (B)에는 도 16의 (A)에 도시된 회로 유닛(30_1) 내지 회로 유닛(30_N)에 적용할 수 있는 회로 유닛(30c)을 나타내었다. 회로 유닛(30c)은 기판(50)과 기판(50)에 접하여 제공된 소자층(40)을 가진다.
소자층(40)은 메모리 회로(60), 전극(41), 전극(42), 및 전극(43) 외에 기능 회로(62)를 가진다. 기판(50) 및 소자층(40)은 관통 전극(44)을 가진다. 기능 회로(62)는 전극(42)과 같은 층에 제공되는 배선을 통하여 메모리 회로(60)와 접속된다. 기능 회로(62)는 전극(42), 전극(41), 전극(43), 및 관통 전극(44)을 통하여 주변 회로(20) 및 다른 회로 유닛(30c)이 가지는 소자층(40)과 전기적으로 접속할 수 있다.
도 17의 (A)에는 도 3의 (A)에 도시된 메모리 회로(60)가 가지는 메모리 셀(46)과 접속되는 기능 회로(62)의 일례를 나타내었다. 기능 회로(62)는 복수의 배선(BL) 각각과 접속되는 증폭 회로(63) 및 선택 회로(64)를 가진다. 증폭 회로(63) 및 선택 회로(64)는 소자층(40)이 가지는 메모리 회로(60)와 마찬가지로 OS 트랜지스터 및 용량 소자를 가지는 구성으로 할 수 있다.
도 17의 (A)에서는 메모리 셀(46)과 접속되는 배선을 배선(LBL), 선택 회로(64)에서 선택되는 배선(GBL)으로서 도시하였다. 배선(GBL)을 글로벌 비트선이라고 부르는 경우가 있다. 배선(LBL)을 로컬 비트선이라고 부르는 경우가 있다. 배선(LBL) 및 배선(GBL)은 메모리 셀의 데이터의 기록 또는 판독을 수행하기 위한 비트선의 기능을 가진다. 또한 도면에 있어서, 시인성을 높이기 위하여 배선(LBL) 및 배선(GBL)은 굵은 선 또는 굵은 점선 등으로 나타낸 경우가 있다.
증폭 회로(63)는 복수의 메모리 셀(46)들을 접속하기 위한 배선(LBL)의 전위에 따른 전류 또는 전위를 증폭하여 배선(GBL)에 전달하는 기능을 가진다. 선택 회로(64)는 배선(LBL)이 출력하는 전류 또는 전위에 따른 신호를 선택하여 배선(GBL)에 전달하는 기능을 가진다.
도 17의 (B)에서는 도 17의 (A)에 나타낸 증폭 회로(63) 및 선택 회로(64)를 가지는 기능 회로(62)의 구체적인 회로 구성에 대하여 설명한다. 도 17의 (B)에 나타낸 기능 회로(62)에서는 증폭 기능 및 선택 기능을 실현하기 위한 회로가 가지는 트랜지스터(65) 내지 트랜지스터(68)를 도시하였다. 트랜지스터(65) 내지 트랜지스터(68)는 각각 OS 트랜지스터로 구성될 수 있고, n채널형 트랜지스터로서 도시되었다.
트랜지스터(65)는 메모리 셀(46)로부터 데이터를 판독하는 기간에서 배선(GBL)의 전위를 배선(LBL)의 전위에 따른 전위로 제어하기 위한 트랜지스터이다. 트랜지스터(66)는 선택 신호(MUX)가 게이트에 입력되고 상기 선택 신호(MUX)에 따라 소스와 드레인 사이의 온 또는 오프가 제어되는 스위치로서 기능하는 트랜지스터이다. 트랜지스터(67)는 기록 제어 신호(WE)가 게이트에 입력되고 상기 기록 제어 신호(WE)에 따라 소스와 드레인 사이의 온 또는 오프가 제어되는 스위치로서 기능하는 트랜지스터이다. 트랜지스터(68)는 판독 제어 신호(RE)가 게이트에 입력되고 상기 판독 제어 신호(RE)에 따라 소스와 드레인 사이의 온 또는 오프가 제어되는 스위치로서 기능하는 트랜지스터이다. 또한 트랜지스터(68)의 소스 측에는 고정 전위인 그라운드 전위(GND)가 공급된다.
트랜지스터(65)는 배선(GBL)의 전위를 배선(LBL)의 전위를 증폭한 전위로 증폭할 수 있다. 트랜지스터(66)는 선택 신호(MUX) 및 판독 제어 신호(RE)에 따라 배선(LBL)이 출력하는 전류 또는 전위에 따른 신호를 선택하여 배선(GBL)에 전달할 수 있다. 또한 기능 회로(62)는 트랜지스터(67) 및 트랜지스터(68)를 가짐으로써 배선(GBL) 및 배선(LBL)을 통한 메모리 셀(46)에 대한 데이터의 기록 및 판독을 수행할 수 있다.
본 발명의 일 형태의 반도체 장치는 기판 위의 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 트랜지스터를 제공함으로써 제작할 수 있다. 본 발명의 일 형태는, 메모리 셀을 구성하는 OS 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도의 향상을 실현할 수 있고, 장치의 소형화를 실현할 수 있다. 소자층(40)이 기능 회로(62)를 가지는 구성으로 하면, 배선(LBL)이 트랜지스터(65)의 게이트에 접속되기 때문에 배선(LBL)의 미세한 전위차를 사용하여 배선(GBL)에 데이터 신호를 판독할 수 있다.
또한 본 발명의 일 형태에서 설명한 기능 회로(62)는 다른 구성이어도 좋다. 예를 들어 도 18의 (A)에 도시된 회로 유닛(30d)이 가지는 기능 회로(62A)와 같이 증폭 회로(63A)가 메모리 셀(46)의 배선(WL)과 접속된 구성으로 할 수도 있다.
기능 회로(62A)가 가지는 증폭 회로(63A)는 배선(WL)에 공급되는 트랜지스터(45)의 제어 신호를 증폭하여 전달하는 기능을 가진다. 상기 구성으로 함으로써 기판(25)에 제공되는 주변 회로(20)의 신호를 사용하여 더 확실하게 트랜지스터(45)의 온 또는 오프를 제어할 수 있다.
회로 유닛(30_1) 내지 회로 유닛(30_N)을 예를 들어 100층 이상으로 하는 경우, 최상층의 회로 유닛이 가지는 소자층(40)에서는 주변 회로(20)와의 사이의 거리가 길어지는 경우가 있다. 이 경우, 회로 유닛마다 제공되는 기능 회로(62)에서 데이터를 증폭하는 기능을 가짐으로써 최상층의 메모리 셀과 주변 회로(20) 사이에서 데이터를 입출력할 수 있다. 구체적으로는 최상층의 회로 유닛인지 여부에 상관없이, 소자층(40)이 가지는 메모리 셀(46)과 주변 회로(20) 사이에서 데이터의 기록 속도 및 판독 속도에 큰 차이 없이 데이터를 입출력할 수 있다.
또한 기능 회로(62A)가 가지는 증폭 회로(63A)는 OS 트랜지스터를 가지는 구성으로 함으로써 소자층(40)에 제공할 수 있다. 예를 들어 도 18의 (B)에 도시된 트랜지스터(70) 및 트랜지스터(71)를 가지는 인버터 회로를 사용하여 주변 회로(20)의 신호를 배선(WL)에 증폭하여 출력하는 구성으로 할 수 있다. 또는 도 18의 (C)에 도시된 트랜지스터(71) 및 저항 소자(72)를 가지는 인버터 회로를 사용하여 주변 회로(20)의 신호를 배선(WL)에 증폭하여 출력하는 구성으로 할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치(10)를 가지는 집적 회로(IC칩이라고 함)의 일례를 설명한다. 반도체 장치(10)는 복수의 다이를 패키지용 기판 위에 실장함으로써 하나의 IC칩으로 할 수 있다. 도 19의 (A) 및 (B)에 그 구성의 일례를 나타내었다.
도 19의 (A)에 도시된 IC칩(100A)의 단면 모식도에서는 패키지 기판(101) 위에 기판(25)을 가지고, 일례로서 4층의 회로 유닛(30_1) 내지 회로 유닛(30_4)이 기판(25) 위에 적층되어 있다. 패키지 기판(101)에는 IC칩(100A)을 인쇄 기판 등과 접속하기 위한 솔더 볼(solder ball)(102)이 제공되어 있다. 회로 유닛(30_1) 내지 회로 유닛(30_4)은 기판(50)에 접하는 소자층(40)에서 OS 트랜지스터를 제작하는 구성을 반복함으로써 적층한 구성으로 할 수 있다. 또한 기판(25)에 제공되는 주변 회로(도시하지 않았음)와 회로 유닛(30_1) 내지 회로 유닛(30_4)이 가지는 각 회로는 각 층의 기판(50) 및 소자층(40)을 관통하여 제공된 관통 전극(44) 및 소자층에 제공되는 전극(41) 내지 전극(43)에서 접속할 수 있다. 또한 각 층은 각 층을 관통하여 제공된 관통 전극(44) 및 전극(43) 각 층 사이에 제공된 금속 범프(59)(마이크로 범프라고도 함)를 통하여 전기적으로 접속될 수 있다.
또한 다른 예로서 도 19의 (B)에 도시된 IC칩(100B)의 단면 모식도에서는 패키지 기판(101) 위에 기판(25)을 가지고, 일례로서 4층의 회로 유닛(30_1) 내지 회로 유닛(30_4)이 기판(25) 위에 적층되어 있다. 기판(25)에 제공되는 주변 회로(도시하지 않았음)와 회로 유닛(30_1) 내지 회로 유닛(30_4)이 가지는 메모리 회로(도시하지 않았음)는 각 층의 기판(50) 및 소자층(40)을 관통하여 제공된 관통 전극(44) 및 소자층에 제공되는 전극(41) 내지 전극(43) 중 전극(43) 및 관통 전극(44)을 사용하여 접합된다. 전극(43) 및 관통 전극(44)을 사용하여 다른 층을 전기적으로 접합하는 기술로서는 Cu-Cu 접합을 사용할 수 있다. Cu-Cu 접합은 Cu(구리) 패드들을 접속함으로써 전기적 도통을 실현하는 기술이다.
(실시형태 6)
본 실시형태에서는 실시형태 1에 기재된 반도체 장치(10)에서의 메모리 장치로서 기능하는 메모리 회로(60)를 구동하기 위한 회로를 가지는 주변 회로(20)의 자세한 사항에 대하여 설명한다.
도 20은 메모리 장치로서 기능하는 반도체 장치의 구성예를 나타낸 블록도이다. 반도체 장치(10s)는 주변 회로(20) 및 복수의 메모리 회로(40p)를 가지는 메모리 셀 어레이(40MA)를 가진다. 주변 회로(20)는 행 디코더(571), 워드선 드라이버 회로(572), 열 드라이버(575), 출력 회로(573), 컨트롤 로직 회로(574)를 가진다.
열 드라이버(575)는 열 디코더(581), 프리차지 회로(582), 증폭 회로(583), 및 기록 회로(584)를 가진다. 프리차지 회로(582)는 배선(BL) 등을 프리차지하는 기능을 가진다. 증폭 회로(583)는 배선(BL)으로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 증폭된 데이터 신호는 출력 회로(573)를 통하여 디지털 데이터 신호(RDATA)로서 반도체 장치(10s)의 외부에 출력된다.
반도체 장치(10s)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(20)용 고전원 전압(VDD), 메모리 셀 어레이(40MA)용 고전원 전압(VIL)이 공급된다.
또한, 반도체 장치(10s)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더(571) 및 열 디코더(581)에 입력되고, WDATA는 기록 회로(584)에 입력된다.
컨트롤 로직 회로(574)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여 행 디코더(571), 열 디코더(581)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(574)가 처리하는 신호는, 이에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다. 예를 들어, 불량 비트를 판정하기 위한 제어 신호를 입력하고, 특정된 메모리 셀의 어드레스로부터 판독되는 데이터 신호를 불량 비트로서 특정하여도 좋다.
또한 상술한 각 회로 또는 각 신호는 필요에 따라 적절히 취사할 수 있다.
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치(메모리)가 사용된다. 도 21에 각종 기억 장치를 계층마다 도시하였다. 상층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 하층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 21에는 CPU 등의 연산 처리 장치에 레지스터로서 포함되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 위에서부터 이 순서대로 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 포함되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서 빠른 동작 속도가 기억 용량보다 더 요구된다. 또한 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시(cache)에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지에서 판독된 프로그램, 데이터 등을 유지하는 기능을 가진다. DRAM의 기록 밀도는 약 0.1Gbit/mm2 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터 또는 연산 처리 장치에서 사용되는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서 스토리지에서는 큰 기억 용량과 높은 기록 밀도가 동작 속도보다 더 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 약 0.6Gbit/mm2 내지 6.0Gbit/mm2이다.
본 발명의 일 형태의 기억 장치로서 기능하는 반도체 장치는 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태의 반도체 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다.
(실시형태 7)
본 실시형태는 상기 실시형태에 나타낸 반도체 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸 것이다.
<전자 부품>
우선, 반도체 장치(10) 등이 제공된 전자 부품의 예를 도 22의 (A) 및 (B)를 사용하여 설명한다.
도 22의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 22의 (A)에 나타낸 전자 부품(700)은 기판(25) 위에 회로 유닛(30)이 적층된 반도체 장치(10)를 몰드(711) 내에 가진다. 반도체 장치(10)로서는 실시형태 1에서 설명한 반도체 장치(10)를 적용할 수 있다. 도 22의 (A)에서는 전자 부품(700)의 내부를 나타내기 위하여 일부를 도면에 반영하지 않았다. 전자 부품(700)은 몰드(711)의 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)와 전기적으로 접속되고, 전극 패드(713)는 반도체 장치(10)와 와이어(714)에 의하여 전기적으로 접속된다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이러한 전자 부품이 복수로 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
도 22의 (B)는 전자 부품(730)의 사시도이다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 반도체 장치(10)가 제공되어 있다.
전자 부품(730)에서는 반도체 장치(10)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP, MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 반도체 장치(10)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 22의 (B)에는 전극(733)을 솔더 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 솔더 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로 상기 전자 부품을 가진 전자 기기의 예에 대하여 도 23을 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)에서는, 마이크로폰 및 스피커를 사용하여 사용자와 의사소통할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 저장된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 저장된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
<본 명세서 등의 기재에 관한 부기>
상술한 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 제시되는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어느 하나의 실시형태에 기재되는 내용(일부의 내용이어도 좋음)은 그 실시형태에 기재되는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에 기재되는 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 행할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어느 하나의 실시형태에 기재되는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에 기재되는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에 기재되는 도면(일부이어도 좋음)을 조합함으로써 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에 있어서, 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어려우므로, 하나의 회로에 복수의 기능이 관련되는 경우 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 명확성을 위하여 모식적으로 도시된 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍 차이로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자 또는 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전극" 및 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극" 및 "배선"이라는 용어는, 복수의 "전극" 및 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 '막', '층' 등의 말은 경우에 따라 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 스위치란 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
본 명세서 등에서 'A와 B가 접속된다'란 A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, 'A와 B가 전기적으로 접속되어 있다'란 A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
10: 반도체 장치, 20: 주변 회로, 25: 기판, 30_B: 회로 유닛층, 30: 회로 유닛, 40: 소자층, 41: 전극, 42: 전극, 43: 전극, 44: 관통 전극, 50: 기판, 60: 메모리 회로
Claims (11)
- 반도체 장치로서,
제 1 기판과,
제 2 기판에 접하여 제공된 제 1 소자층과,
상기 제 2 기판 및 제 1 소자층에 제공된 제 1 관통 전극을 가지고,
상기 제 1 소자층은 제 1 트랜지스터, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고,
상기 제 1 전극은 상기 제 2 전극을 통하여 상기 제 3 전극과 전기적으로 접속되고,
상기 제 3 전극은 상기 제 1 소자층의 표면에 노출되어 제공되고,
상기 제 1 관통 전극은 상기 제 2 기판의 표면에 노출되어 제공됨과 함께 상기 제 1 전극과 전기적으로 접속되고,
상기 제 2 기판 및 상기 제 1 소자층은 상기 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고,
상기 제 1 트랜지스터는 상기 제 1 관통 전극과 중첩되는 영역에 제공되는, 반도체 장치. - 반도체 장치로서,
제 1 기판과,
제 2 기판에 접하여 제공된 제 1 소자층과,
상기 제 2 기판 및 상기 제 1 소자층에 제공된 제 1 관통 전극을 가지고,
상기 제 1 소자층은 제 1 메모리 셀, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고,
상기 제 1 메모리 셀은 제 1 트랜지스터 및 용량 소자를 가지고,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고,
상기 제 1 전극은 상기 제 2 전극을 통하여 상기 제 3 전극과 전기적으로 접속되고,
상기 제 3 전극은 상기 제 1 소자층의 표면에 노출되어 제공되고,
상기 제 1 관통 전극은 상기 제 2 기판의 표면에 노출되어 제공됨과 함께 상기 제 1 전극과 전기적으로 접속되고,
상기 제 2 기판 및 상기 제 1 소자층은 상기 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고,
상기 제 1 트랜지스터 및 상기 용량 소자는 상기 제 1 관통 전극과 중첩되는 영역에 제공되는, 반도체 장치. - 반도체 장치로서,
제 1 기판과,
제 2 기판에 접하여 제공된 제 1 소자층과,
상기 제 2 기판 및 상기 제 1 소자층에 제공된 제 1 관통 전극을 가지고,
상기 제 1 소자층은 제 1 메모리 셀, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고,
상기 제 1 메모리 셀은 제 1 트랜지스터 및 자기 터널 접합 소자를 가지고,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고,
상기 제 1 전극은 상기 제 2 전극을 통하여 상기 제 3 전극과 전기적으로 접속되고,
상기 제 3 전극은 상기 제 1 소자층의 표면에 노출되어 제공되고,
상기 제 1 관통 전극은 상기 제 2 기판의 표면에 노출되어 제공됨과 함께 상기 제 1 전극과 전기적으로 접속되고,
상기 제 2 기판 및 상기 제 1 소자층은 상기 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고,
상기 제 1 트랜지스터 및 상기 자기 터널 접합 소자는 상기 제 1 관통 전극과 중첩되는 영역에 제공되는, 반도체 장치. - 제 3 항에 있어서,
상기 자기 터널 접합 소자는
자유층과, 절연층과, 고정층의 적층 구조를 가지는, 반도체 장치. - 반도체 장치로서,
제 1 기판과,
제 2 기판에 접하여 제공된 제 1 소자층과,
상기 제 2 기판 및 상기 제 1 소자층에 제공된 제 1 관통 전극을 가지고,
상기 제 1 소자층은 복수의 제 1 메모리 셀, 제 1 회로, 제 1 전극, 제 2 전극, 및 제 3 전극을 가지고,
상기 제 1 메모리 셀 및 상기 제 1 회로는 각각 제 1 트랜지스터를 가지고,
상기 제 1 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 반도체층을 가지고,
상기 제 1 전극은 상기 제 2 전극을 통하여 상기 제 3 전극과 전기적으로 접속되고,
상기 제 3 전극은 상기 제 1 소자층의 표면에 노출되어 제공되고,
상기 제 1 관통 전극은 상기 제 2 기판의 표면에 노출되어 제공됨과 함께 상기 제 1 전극과 전기적으로 접속되고,
상기 제 2 기판 및 상기 제 1 소자층은 상기 제 1 기판 표면에 대하여 수직 방향 또는 실질적으로 수직인 방향으로 적층하여 제공되고,
상기 제 1 트랜지스터는 상기 제 1 관통 전극과 중첩되는 영역에 제공되는, 반도체 장치. - 제 5 항에 있어서,
복수의 상기 제 1 메모리 셀은 복수의 비트선 중 어느 하나와 전기적으로 접속되고,
상기 제 1 회로는 복수의 상기 비트선 중 어느 하나를 선택하는 기능과 선택된 상기 비트선의 전위를 증폭하여 출력하는 기능을 가지는, 반도체 장치. - 제 5 항 또는 제 6 항에 있어서,
상기 제 1 메모리 셀은 워드선과 전기적으로 접속되고,
상기 제 1 회로는 상기 워드선에 공급하는 신호를 증폭하는 기능을 가지는, 반도체 장치. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 1 기판에는 제 1 트랜지스터를 구동하는 기능을 가지는 제 1 주변 회로가 제공되는, 반도체 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
제 2 전극은 상기 제 1 트랜지스터와 접속되는 전극과 같은 층에 제공되는 전극인, 반도체 장치. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 2 기판은 실리콘 기판인, 반도체 장치. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 금속 산화물은 In과, Ga과, Zn을 포함하는, 반도체 장치.
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