TW202030730A - 記憶體裝置 - Google Patents

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Abstract

提供一種新穎的記憶體裝置。在驅動電路層上層疊N個(N是2以上的自然數)包括配置為矩陣狀的多個記憶單元的存儲層。記憶單元包括兩個電晶體以及一個電容器。將氧化物半導體用於構成電晶體的半導體。記憶單元與寫入字線、選擇線、電容線、寫入位元線及讀出位元線電連接。藉由將寫入位元線及讀出位元線延伸在層疊方向上，縮短記憶單元與驅動電路層之間的信號傳輸距離。

Description

記憶體裝置
本發明的一個實施方式係關於一種記憶體裝置、半導體裝置或使用上述裝置的電子裝置。
但是，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本說明書等所公開的發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。另外，顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、成像裝置及電子裝置等有時可以說是半導體裝置。或者，有時可以說是包括半導體裝置。
近年來，隨著使用資料量的增大，需要具有更大的記憶容量的半導體裝置。為了增加每單位面積的記憶容量，有效的是層疊記憶單元(參照專利文獻1及專利文獻2)。藉由層疊設置記憶單元，可以與記憶單元的層疊數相應地增加每單位面積的記憶容量。
[專利文獻]
[專利文獻1]美國專利申請公開第2011/0065270A1公報
[專利文獻2]美國專利第9634097B2號公報
在專利文獻1及專利文獻2中，層疊有多個記憶元件(也稱為記憶單元)，它們串聯連接來構成三維結構的記憶單元陣列(也稱為記憶體串(memory string))。另一方面，在這樣的三維結構的記憶單元陣列中，記憶元件的層疊數越多，記憶單元間的串聯電阻就越高，記憶單元陣列的電阻就越高。而在記憶單元陣列的電阻變高的情況下，有流過記憶單元陣列的電流的損耗以及記憶單元陣列的發熱等問題。
另外，在專利文獻1中，形成為柱狀的半導體圖案與包括電荷積蓄層的絕緣體接觸。另外，在專利文獻2中，形成為柱狀的半導體圖案與被用作穿隧電介質的絕緣體接觸。當半導體與絕緣體接觸時，在它們的介面處有時形成陷阱中心。形成在半導體和絕緣體的介面處的陷阱中心俘獲電子，使電晶體的臨界電壓向正方向上漂移，因此有可能給電晶體的導通狀態下的電流驅動力，亦即通態電流(on-state current)、場效移動率或可靠性帶來負面影響。
本發明的一個實施方式的目的之一是提供一種積體度高的記憶體裝置。另外，本發明的目的之一是提供一種可靠性高的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗低的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。注意，本發明的一個實施方式並不需要實現所有上述目的。除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
在驅動電路層上層疊N個(N是2以上的自然數)包括配置為矩陣狀的多個記憶單元的存儲層。記憶單元包括兩個電晶體以及一個電容器。將氧化物半導體用於構成電晶體的半導體。記憶單元與寫入字線、選擇線、電容線、寫入位元線及讀出位元線電連接。藉由將寫入位元線及讀出位元 線延伸在層疊方向上，縮短記憶單元與驅動電路層之間的信號傳輸距離。
本發明的一個實施方式是一種記憶體裝置，該記憶體裝置包括N個(N是2以上的自然數)存儲層、驅動電路層、多個第一佈線以及多個第二佈線。N個存儲層層疊在驅動電路層上。驅動電路層包括多個第一電路。多個第一佈線在N個存儲層的層疊方向上延伸並設置為P行R列(P及R是1以上的自然數)的矩陣狀。多個第二佈線在層疊方向上延伸並設置為P行Q列(P及Q是2以上的自然數)的矩陣狀。N個存儲層各自包括設置為P行Q列的矩陣狀的多個記憶單元、Q列的第三佈線、Q列的第四佈線以及Q列的第五佈線。在第k個存儲層中，第i行第2×s-1列的記憶單元和第i行第2×s列的記憶單元與第i行第s列的第一佈線電連接，第i行第2×s-1列的記憶單元與第i行第2×s-1列的第二佈線、第2×s-1列的第三佈線、第2×s-1列的第四佈線及第2×s-1列的第五佈線電連接。第一佈線和第二佈線與多個第一電路中的任一個電連接。
另外，作為本發明的另一個實施方式，在上述記憶體裝置中，第i行第2×s-1列的記憶單元包括第一電晶體、第二電晶體以及電容器。第一電晶體的源極和汲極中的一個與第二電晶體的閘極及電容器的一個電極電連接。第一電晶體的源極和汲極中的另一個與第一佈線電連接。第一電晶體的閘極與第三佈線電連接。第一電晶體的源極和汲極中的一個與第四佈線電連接。第一電晶體的源極和汲極中的另一個與第二佈線電連接。電容器的另一個電極與第五佈線電連接。
另外，在上述結構中，較佳為在驅動電路層與多個記憶單元之間還包括功能層。功能層包括多個第二電路。第一佈線和第二佈線也可以藉由多個第二電路中的任一個與第一電路電連接。
第一電晶體和第二電晶體中的至少一個較佳為在半導體中包含氧化物。另外，該氧化物較佳為包含In和Zn中的任一個或兩個。或者，該氧化物較佳為包含In、Ga及Zn。
另外，較佳的是，上述電路包括多個電晶體，多個電晶體在半導體中包含矽。
根據本發明的一個實施方式可以提供一種積體度高的記憶體裝置。另外，可以提供一種可靠性高的記憶體裝置。另外，可以提供一種功耗低的記憶體裝置。另外，可以提供一種新穎的記憶體裝置。另外，可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述效果以外的效果。
10‧‧‧記憶單元
11A‧‧‧電晶體
11B‧‧‧電晶體
12‧‧‧電容器
21‧‧‧電晶體
22‧‧‧電晶體
31‧‧‧感測放大器電路
32‧‧‧AND電路
33‧‧‧類比開關
34‧‧‧類比開關
100‧‧‧記憶體裝置
110‧‧‧驅動電路層
111‧‧‧週邊電路
112‧‧‧控制電路
115‧‧‧週邊電路
120‧‧‧存儲層
121‧‧‧行解碼器
122‧‧‧列解碼器
123‧‧‧行驅動器
124‧‧‧列驅動器
125‧‧‧輸入電路
126‧‧‧輸出電路
127‧‧‧RW陣列
128‧‧‧電壓生成電路
129‧‧‧RW電路
141‧‧‧PSW
142‧‧‧PSW
在圖式中：
圖1A及圖1B是示出記憶體裝置的結構例子的圖；
圖2是說明驅動電路層的結構例子的圖；
圖3是說明存儲層的結構例子的圖；
圖4是示出存儲層的一部分以及驅動電路層的一部分的圖；
圖5是示出存儲層的一部分的圖；
圖6是示出位元線、記憶單元及RW電路的連接例子的圖；
圖7A及圖7B是示出記憶單元的結構例子的圖；
圖8A及圖8B是示出記憶單元的結構例子的圖；
圖9A及圖9B是示出多閘極電晶體的圖；
圖10是用來說明記憶單元的工作的時序圖；
圖11A及圖11B是用來說明記憶單元的工作的圖；
圖12A及圖12B是用來說明記憶單元的工作的圖；
圖13是說明讀/寫電路的結構例子的圖；
圖14A至圖14C是示出記憶體裝置的結構例子的圖；
圖15A及圖15B是示出記憶體裝置的結構例子的圖；
圖16是示出存儲層的一部分以及驅動電路層的一部分的圖；
圖17是示出位元線與RW電路的連接例子的圖；
圖18A及圖18B是示出記憶體裝置的結構例子的圖；
圖19是示出存儲層的一部分、功能層的一部分及驅動電路層的一部分的圖；
圖20是示出位元線、選擇電路及RW電路的連接例子的圖；
圖21是說明選擇電路的結構例子的圖；
圖22A及圖22B是根據本發明的一個實施方式的記憶體裝置的俯視圖及剖面圖；
圖23A及圖23B是根據本發明的一個實施方式的記憶體裝置的俯視圖及剖面圖；
圖24是根據本發明的一個實施方式的記憶體裝置的俯視圖；
圖25是根據本發明的一個實施方式的記憶體裝置的剖面圖；
圖26是根據本發明的一個實施方式的記憶體裝置的剖面圖；
圖27是根據本發明的一個實施方式的記憶體裝置的剖面圖；
圖28A是說明IGZO的結晶結構的分類的圖，圖28B是說明石英玻璃的XRD譜的圖，圖28C是說明結晶性IGZO的XRD譜的圖；
圖29A及圖29B是說明電子構件的一個例子的圖；
圖30是說明電子裝置的例子的圖。
圖31是以層級示出各種記憶體裝置的圖；
圖32A至圖32E是說明記憶體裝置的應用例子的圖；
圖33是示出IoT網路的分層結構以及需求規格的傾向的圖；
圖34是工廠自動化的概念圖。
參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
此外，為了便於對發明的理解，圖式等示出的各結構的位置、大小和 範圍等有時不表示實際上的位置、大小和範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。例如，在實際的製程中，有時由於蝕刻等處理而光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時省略圖示。
另外，尤其在俯視圖(也稱為平面圖)或透視圖等中，為了易於理解圖式，有時省略部分組件的記載。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在本說明書等中，電子電路中的“端子”是指進行電流的輸入或輸出、電壓的輸入或輸出以及/或者信號的接收或發送的部分。因此，佈線或電極的一部分有時被用作端子。
另外，在本說明書等中，“上”或“下”不侷限於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，“絕緣層A上的電極B”不需要在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
另外，由於“源極”及“汲極”的功能，例如在採用不同極性的電晶體時或在電路工作中電流的方向變化時等，根據工作條件等而相互調換，因此很難限定哪個是“源極”，哪個是“汲極”。因此，在本說明書中，“源極”及“汲極”可以互相調換。
在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開的情況包括：X與Y電連接的情況；以及X與Y直接連接的情況。
在此，X、Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
作為X與Y直接連接的情況的一個例子，可以舉出X與Y不藉由能夠 電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件及負載等)連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件及負載等)。另外，開關具有控制成為導通狀態(開啟狀態)或非導通狀態(關閉狀態)而控制是否使電流流過的功能。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
另外，在本說明書中，“平行”例如是指在-10°以上且10°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為-5°以上且5°以下的情況。另外，“垂直”或“正交”例如是指在80°以上且100°以下的角度的範圍中配置兩條直線的狀態。因此，也包括角度為85°以上且95°以下的情況。
另外，在本說明書等中，除非特別敘述，關於計數值或計量值提到“同一”、“相同”、“相等”或“均勻”等的情況下，包括±20%的變動作為誤差。
另外，電壓多指某個電位與參考電位(例如，接地電位或源極電位等)之間的電位差。因此，有時也可以互換“電壓”與“電位”的稱謂。在本說明書等中，除非特別敘述，電壓和電位是可以互換的。
注意，例如當導電性充分低時，即使表示為“半導體”也具有“絕緣體”的特性。因此，也可以使用“絕緣體”代替“半導體”。此時，“半導體”和“絕緣體”的境界模糊，因此難以精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。
另外，例如當導電性充分高時，即使表示為“半導體”也具有“導電體”的特性。因此，也可以使用“導電體”代替“半導體”。此時，“半導體”和“導電體”的境界模糊，因此難以精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。
本說明書等中的“第一”、“第二”等序數詞是為了避免組件的混同而使用的，其並不表示製程順序或者層疊順序等的順序或次序。另外，關於本說明書等中不附加序數詞的用詞，為了避免組件的混同在申請專利範圍中有時對該用詞附加序數詞。注意，關於本說明書等中附加序數詞的用詞，在申請專利範圍中有時對該用詞附加其他序數詞。注意，關於本說明書等中附加有序數詞的用詞，在申請專利範圍中有時省略其序數詞。
另外，在本說明書等中，電晶體的”開啟狀態”(有時省略為“開啟”)是指可以看作電晶體的源極和汲極電短路的狀態(也稱為“導通狀態”)。或者，除非特別敘述，在n通道電晶體中，“開啟狀態”是指閘極與源極間的電壓(也稱為“閘極電壓”或“Vg”)為臨界電壓(也稱為“Vth”)以上的狀態，在p通道電晶體中，“開啟狀態”是指Vg為Vth以下的狀態。
另外，電晶體的“關閉狀態”(有時省略為“關閉”)是指可以看作電晶體的源極和汲極電遮斷的狀態(也稱為“非導通狀態”)。或者，除非特別敘述，在n通道電晶體中，關閉狀態是指Vg低於Vth的狀態，在p通道電晶體中，關閉狀態是指Vg高於Vth的狀態。
此外，在本說明書等中，“通態電流”有時是指在電晶體處於開啟狀態時流過源極和汲極之間的電流。此外，“關態電流(off-state current)”有時是指在電晶體處於關閉狀態時流過源極和汲極之間的電流。
另外，在本說明書等中，高電源電位VDD(也稱為“VDD”或“H電位”)是指比低電源電位VSS高的電位的電源電位。另外，低電源電位VSS(也稱為“VSS”或“L電位”)是指比高電源電位VDD低的電位的電源電位。此外，也可以將接地電位用作VDD或VSS。例如，在VDD是接地電位時，VSS是低於接地電位的電位，在VSS是接地電位時，VDD是高於接地電位的電位。
另外，在本說明書等中，閘極是指閘極電極及閘極佈線的一部分或全部。閘極佈線是指用來電連接至少一個電晶體的閘極電極與其他電極或其他佈線的佈線。
另外，在本說明書等中，源極是指源極區域、源極電極及源極佈線的一部分或全部。源極區域是指半導體層中的電阻率為一定值以下的區域。源極電極是指導電層中的連接到源極區域的部分。源極佈線是指用來電連接至少一個電晶體的源極電極與其他電極或其他佈線的佈線。
另外，在本說明書等中，汲極是指汲極區域、汲極電極及汲極佈線的一部分或全部。汲極區域是指半導體層中的電阻率為一定值以下的區域。汲極電極是指導電層中的連接到汲極區域的部分。汲極佈線是指用來電連接至少一個電晶體的汲極電極與其他電極或其他佈線的佈線。
實施方式1
使用圖式說明本發明的一個實施方式的記憶體裝置。注意，有時在圖式中附上表示X方向、Y方向以及Z方向的箭頭。X方向、Y方向以及Z方向是指彼此正交或交叉的方向。
圖1A及圖1B示出本發明的一個實施方式的記憶體裝置100的立體圖。記憶體裝置100包括驅動電路層110、N個(N是2以上的自然數)存儲層120。驅動電路層110包括多個RW陣列127等多個電路。另外，存儲層120的每一個包括多個記憶單元10。注意，在圖1B中，以虛線表示存儲層120。
N個存儲層120設置在驅動電路層110上。藉由將N個存儲層120設置在驅動電路層110上，可以減小記憶體裝置100的佔有面積。另外，可以增高每單位面積的記憶容量。
在圖1A中，將第一個存儲層120記載為存儲層120_1，將第二個存儲層120記載為存儲層120_2，將第三個存儲層120記載為存儲層120_3。與此同樣，將第k個(k是1以上的自然數)存儲層120記載為存儲層120_k，將第N個存儲層120記載為存儲層120_N。注意，在本說明書等中，在說明有關N個存儲層120整體的內容的情況或者示出N個存儲層120的各層之間共同的內容的情況下，有時簡單地記載為“存儲層120”。
〈驅動電路層110的結構例子〉
說明驅動電路層110的結構例子。圖2是說明驅動電路層110的結構例子的方塊圖。驅動電路層110包括PSW141(功率開關)、PSW142、週邊電路115及RW陣列127。週邊電路115包括週邊電路111、控制電路112及電壓生成電路128。
在驅動電路層110中，根據需要可以適當地取捨各電路、各信號及各電壓。或者，也可以增加其它電路或其它信號。信號BW、CE、GW、CLK、WAKE、ADDR、WDA、PON1、PON2為從外部輸入的信號，信號RDA為輸出到外部的信號。信號CLK為時脈信號。
另外，信號BW、CE及信號GW是控制信號。信號CE為晶片賦能信號，信號GW為全局寫入賦能信號，信號BW為位元組寫入賦能信號。信號ADDR為位址信號。信號WDA為寫入資料信號，信號RDA為讀出資料信號。信號PON1、PON2為電源閘控控制用信號。此外，信號PON1、PON2也可以在控制電路112中生成。
控制電路112為具有控制驅動電路層110的整體工作的功能的邏輯電路。例如，控制電路對信號CE、信號GW及信號BW進行邏輯運算來決定記憶體裝置100的工作模式(例如，寫入工作、讀出工作)。或者，控制電路112生成週邊電路111的控制信號，以執行上述工作模式。
電壓生成電路128具有生成負電壓(VBG)的功能。WAKE具有控制對電壓生成電路128輸入CLK的功能。例如，當WAKE被供應H位準的信號時，信號CLK被輸入到電壓生成電路128，電壓生成電路128生成VBG。
週邊電路111是用來對記憶單元10進行資料的寫入及讀出的電路。週邊電路111包括行解碼器121、列解碼器122、行驅動器123、列驅動器124、輸入電路125、輸出電路126及RW陣列127。
行解碼器121及列解碼器122具有對信號ADDR進行解碼的功能。行解碼器121是用來為存儲層120按層指定要訪問行的電路，列解碼器122是用來為存儲層120按層指定要訪問列的電路。行驅動器123具有選擇連 接到由行解碼器121為存儲層120按層指定的行的記憶單元10的字線的功能。列驅動器124具有如下功能：將資料藉由後述的RW電路129而寫入存儲層120的記憶單元10的功能；從存儲層120的記憶單元10藉由後述的RW電路129而讀出資料的功能；保持所讀出的資料的功能等。
輸入電路125具有保持信號WDA的功能。輸入電路125中保持的資料輸出到列驅動器124。輸入電路125的輸出資料是寫入存儲層120的資料(Din)。列驅動器124從存儲層120讀出的資料(Dout)被輸出至輸出電路126。輸出電路126具有保持Dout的功能。另外，輸出電路126具有將Dout輸出到記憶體裝置100的外部的功能。從輸出電路126輸出的資料信號為信號RDA。
PSW141具有控制向週邊電路115供給VDD的功能。PSW142具有控制向行驅動器123供給VHM的功能。在此，記憶體裝置100的高電源電壓為VDD，低電源電壓為GND(接地電位)。另外，VHM是在存儲層120中使用的高電源電壓，並有時高於VDD。利用信號PON1控制PSW141的開/關，利用信號PON2控制PSW142的開/關。在圖2中，週邊電路115中被供應VDD的電源域的個數為1，但是也可以為多個。此時，可以對各電源域設置功率開關。
RW陣列127包括配置為P行R列(P及R是2以上的自然數)的矩陣狀的多個讀/寫電路(RW電路129)。在圖2等中，將設置在第一行第一列的RW電路129記載為RW電路129[1,1]。另外，將設置在第i行第s列(i是1以上且P以下的自然數，s是1以上且R以下的自然數)的RW電路129記載為RW電路129[i,s]。另外，將設置在第P行第R列的RW電路129記載為RW電路129[P,R]。
注意，在本說明書等中，在說明有關RW電路129整體的內容的情況或者示出各RW電路129之間共同的內容的情況下，有時簡單地記載為“RW電路129”。
RW電路129與後述的位元線電連接，並具有將資料寫入存儲層120的記憶單元10的功能以及讀出記憶單元10所保持的資料的功能。
〈存儲層120的結構例子〉
說明N個存儲層120的結構例子。各存儲層120包括設置為P行Q列(Q是2以上的自然數)的矩陣狀的多個記憶單元10。圖3是從Z方向看第k個存儲層120(存儲層120_k)時的方塊圖。在本說明書等中，X方向相當於行方向，Y方向相當於列方向，Z方向相當於存儲層120的層疊方向。
在圖3等中，將設置在第k個存儲層120的第一行第一列的記憶單元10記載為記憶單元10[1,1]_k。另外，將設置在第k個存儲層120的第i行第j列(j是1以上且Q以下的自然數)的記憶單元10記載為記憶單元10[i,j]_k。另外，將設置在第k個存儲層120的第P行第Q列的記憶單元10記載為記憶單元10[P,Q]_k。
注意，在本說明書等中，在說明有關記憶單元10整體的內容的情況或者示出各記憶單元10之間共同的內容的情況下，有時簡單地記載為“記憶單元10”。
另外，存儲層120的各層包括Q個字線WWL、Q個電容線CL以及Q個選擇線SL。Q個字線WWL、Q個電容線CL以及Q個選擇線SL具有在列方向(Y方向)上延伸的區域。
在圖3等中，將設置在第k個存儲層120中的第一列的字線WWL記載為字線WWL[1]_k。另外，將設置在第k個存儲層120中的第j列的字線WWL記載為字線WWL[j]_k。另外，將設置在第k個存儲層120中的第Q列的字線WWL記載為字線WWL[Q]_k。電容線CL及選擇線SL的記載也與字線WWL同樣。
注意，在本說明書等中，在說明有關字線WWL整體的內容的情況或者示出各字線WWL之間共同的內容的情況下，有時簡單地記載為“字線WWL”。除了字線WWL以外，其他佈線及電極等也同樣地記載。
在存儲層120_k中，設置在第j列的字線WWL、設置在第j列的電容線CL及設置在第j列的選擇線SL與設置在第j列的記憶單元10電連接。
此外，一般而言，電容線CL被供應固定電位。在電容線CL被供應固定電位的情況下，電容線CL也可以在列方向上不延伸。例如，電容線CL也可以在行方向上延伸。另外，可以將任意的多個電容線CL彼此電連接。
另外，記憶體裝置100包括在Z方向上延伸並設置為P行R列的矩陣狀的位元線WBL、以及在Z方向上延伸並設置為P行Q列的矩陣狀的位元線RBL(參照圖3及圖4)。
在Q是奇數的情況下，表示列位置的R與Q的關係可以使用公式1或公式2表示。
R=(Q+1)/2‧‧‧(公式1)
Q=2×R-1‧‧‧(公式2)
在Q是偶数的情况下，表示列位置的R与Q的关系可以使用公式3或公式4表示。
R=Q/2‧‧‧(公式3)
Q=2×R‧‧‧(公式4)
位元線WBL具有與存儲層120_k重疊的區域。位元線RBL具有與存儲層120_k重疊的區域。
在圖3等中，將設置在第i行第s列的位元線WBL記載為位元線WBL[i,s]。另外，在圖3等中，將設置在第i行第j列的位元線WRBL記載為位元線RBL[i,j]。
在存儲層120_k中，一個位元線WBL與兩個記憶單元10電連接。明確而言，位元線WBL[i,s]與記憶單元10[i,2×s-1]_k及記憶單元10[i,2×s]_k電連接。圖3等示出j是2×s-1的情況。
另外，在存儲層120_k中，位元線RBL[i,j]與記憶單元10[i,j]_k電連接。
圖4是示出N個存儲層120的一部分以及驅動電路層110的一部分的立體圖。圖5是示出N個存儲層120的一部分的立體圖。圖5示出存儲層120_k的一部分及存儲層120_k-1的一部分的結構例子。另外，圖6是示出位元線WBL、位元線RBL、記憶單元10及RW電路129的連接例子的圖。
位元線WBL[i,s]、位元線RBL[i,j]及位元線RBL[i,j+1]與RW電路129[i,s]電連接(參照圖4及圖6)。圖4及圖6等示出j是2×s-1且j+1是2×s的情況。
在j是奇數的情況下，表示列位置的s與j的關係可以使用公式5或公式6表示。
s=(j+1)/2‧‧‧(公式5)
j=2×s-1‧‧‧(公式6)
在j是偶數的情況下，表示列位置的s與j的關係可以使用公式7或公式8表示。
s=j/2‧‧‧(公式7)
j=2×s‧‧‧(公式8)
〈記憶單元10的結構例子〉
接著，說明記憶單元10的結構例子。記憶單元10包括電晶體11A、電晶體11B及電容器12(參照圖7A)。電晶體11A的源極和汲極中的一個與節點FN電連接，電晶體11A的源極和汲極中的另一個與位元線WBL電連接，電晶體11A的閘極與字線WWL電連接。電晶體11B的源極和汲極中的一個與選擇線SL電連接，電晶體11B的源極和汲極中的另一個與位 元線RBL電連接，電晶體11B的閘極與節點FN電連接。
電容器12設置在節點FN與電容線CL之間。明確而言，電容器12的一個電極與節點FN電連接，電容器12的另一個電極與電容線CL電連接。
作為電晶體11A及電晶體11B，較佳為使用在形成通道的半導體層中使用金屬氧化物之一的氧化物半導體的電晶體(也稱為“OS電晶體”)。
OS電晶體的關態電流可以極小。明確而言，室溫下的每通道寬度為1μm的關態電流可以低於1×10-20A，較佳為低於1×10-22A，更佳為低於1×10-24A。
另外，即使在高溫環境下，OS電晶體的關態電流也幾乎不增加。明確而言，即使在室溫以上且200℃以下的環境溫度下，關態電流也幾乎不增加。藉由將OS電晶體用作構成半導體裝置的電晶體，可以實現即使在高溫環境下也穩定地工作並具有高可靠性的記憶體裝置。
藉由將OS電晶體用作電晶體11A，可以使電容器12小。或者，可以使用電晶體等寄生電容代替電容器12，而不設置電容器12。其結果是，可以縮小記憶體裝置的佔有面積。注意，有時將OS電晶體用作構成記憶單元的電晶體而成的記憶元件稱為“OS記憶體”。
因為氧化物半導體可以利用濺射法等形成，所以可以藉由改良習知的生產設備的一部分而製造OS電晶體。因此，可以抑制設備投資。另外，在OS電晶體的製程中，不需要在將矽用於形成通道的半導體層的電晶體(也稱為Si電晶體)的製程中進行的雜質導入製程等。藉由將OS電晶體用作構成存儲層120的電晶體，可以使存儲層120的多層化的實現變容易。
另外，可以將包括背閘極的電晶體用作電晶體11A和電晶體11B中的至少一個。在圖7B中，示出作為電晶體11A及電晶體11B都使用包括背閘極的電晶體的例子。另外，在圖7B中，示出在電晶體11A及電晶體11B各自中閘極和背閘極電連接的例子。
以與閘極夾著半導體層的通道形成區域的方式配置背閘極。背閘極可 以起到與閘極同樣的作用。另外，藉由改變背閘極的電位，可以改變電晶體的臨界電壓。
由於閘極和背閘極由導電層或其電阻率小的半導體層等形成，因此具有防止在電晶體的外部產生的電場影響到形成通道的半導體層的功能(尤其是對靜電的靜電遮蔽功能)。亦即，可以防止由於靜電等外部的電場的影響而使電晶體的電特性變動。此外，藉由設置背閘極，可以減少BT測試前後的電晶體的臨界電壓的變化量。
另外，如圖8A所示，可以將電晶體11A的背閘極電連接到佈線BGL1，將電晶體11B的背閘極電連接到佈線BGL2。背閘極的電位也可以與閘極相等，也可以是接地電位(GND電位)或任意電位。
另外，如圖8B所示，可以將電晶體11A的背閘極和電晶體11B的背閘極電連接到佈線BGL。
另外，電晶體11A及電晶體11B也可以是雙閘極型電晶體。圖9A示出雙閘極型電晶體21的電路圖符號的例子。
電晶體21具有串聯連接電晶體Tr1與電晶體Tr2而成的結構。在圖9A中，示出如下狀態：電晶體Tr1的源極和汲極中的一個與端子S電連接，電晶體Tr1的源極和汲極中的另一個與電晶體Tr2的源極和汲極中的一個電連接，電晶體Tr2的源極和汲極中的另一個與端子D電連接。另外，在圖9A中，示出電晶體Tr1與電晶體Tr2的閘極彼此電連接並與端子G電連接的狀態。
圖9A所示的電晶體21具有藉由改變端子G的電位來切換端子S和端子D之間的導通狀態或非導通狀態的功能。因此，雖然雙閘極型電晶體的電晶體21包括電晶體Tr1和電晶體Tr2，但是實質上被用作一個電晶體。亦即，可以說，在圖9A中，電晶體21的源極和汲極中的一個與端子S電連接，電晶體21的源極和汲極中的另一個與端子D電連接，電晶體21的閘極與端子G電連接。
另外，電晶體11A及電晶體11B也可以是三閘極型電晶體。圖9B示出三閘極型電晶體22的電路圖符號的例子。
電晶體22具有串聯連接電晶體Tr1、電晶體Tr2和電晶體Tr3而成的結構。在圖9B中，示出如下狀態：電晶體Tr1的源極和汲極中的一個與端子S電連接，電晶體Tr1的源極和汲極中的另一個與電晶體Tr2的源極和汲極中的一個電連接，電晶體Tr2的源極和汲極中的另一個與電晶體Tr3的源極和汲極中的一個電連接，電晶體Tr3的源極和汲極中的另一個與端子D電連接。另外，在圖9B中，示出電晶體Tr1、電晶體Tr2和電晶體Tr3的閘極彼此電連接並與端子G電連接的狀態。
圖9B所示的電晶體22具有藉由改變端子G的電位來切換端子S和端子D之間的導通狀態或非導通狀態的功能。因此，雖然三閘極型電晶體的電晶體22包括電晶體Tr1、電晶體Tr2和電晶體Tr3，但是實質上被用作一個電晶體。亦即，可以說，在圖9B中，電晶體22的源極和汲極中的一個與端子S電連接，電晶體22的源極和汲極中的另一個與端子D電連接，電晶體22的閘極與端子G電連接。
有時將如電晶體21及電晶體22那樣的包括多個閘極並多個閘極彼此電連接而成電晶體稱為“多閘極型電晶體”或”多閘極電晶體”。
〈記憶單元10的工作例子〉
接著，說明記憶單元10的資料寫入工作例子以及讀出工作例子。在本實施方式中，作為電晶體11A及電晶體11B使用n通道型電晶體。圖10是用來說明記憶單元10的工作例子的時序圖。圖11A、圖11B、圖12A及圖12B是用來說明記憶單元10的工作例子的電路圖。
此外，在圖式等中，為了表示佈線及電極的電位，有時在與佈線及電極相鄰的位置附上表示H電位的“H”或者表示L電位的“L”。此外，有時對發生電位變化的佈線及電極以帶框的形式附上“H”或“L”。此外，在電晶體處於關閉狀態下，有時在該電晶體上重疊地附上符號“×”。
首先，在期間T0中，字線WWL、位元線WBL及節點FN是L電位， 位元線RBL及選擇線SL是H電位(參照圖10)。
[資料寫入工作]
在期間T1中，對字線WWL及位元線WBL供應H電位(參照圖10及圖11A)。此時，電晶體11A處於開啟狀態，作為表示“1”的資料，H電位寫入到節點FN。更準確地說，使節點FN的電位成為H電位之量的電荷供應到節點FN。
電晶體11B的閘極、源極及汲極都是H電位，電晶體11B處於關閉狀態。
[保持工作]
在期間T2中，對字線WWL供應L電位。此時，電晶體11A變為關閉狀態，保持寫入到節點FN的資料(參照圖10及圖11B)。
如上所述，OS電晶體是關態電流極小的電晶體。藉由將OS電晶體用作電晶體11A，可以長期間保持寫入到節點FN的資料。因此，不需要節點FN的電位更新，可以降低記憶單元10的功耗。因此，可以降低記憶體裝置100的功耗。
並且，與Si電晶體相比，OS電晶體的汲極耐壓更高。因此，藉由作為電晶體11A使用OS電晶體，可以擴大保持在節點FN中的電位的範圍。因此，可以增加保持在節點FN中的資訊量。
[讀出工作]
在期間T3中，對位元線RBL進行H電位的預充電。就是說，在保持H電位的狀態下，使位元線RBL處於浮動狀態(參照圖10及圖12A)。
接著，在期間T4中，對選擇線SL供應L電位(參照圖10及圖12B)。此時，當節點FN保持H電位時，電晶體11B變為開啟狀態，位元線RBL和選擇線SL變為導通狀態。由此，位元線RBL的電位從H電位變為L電位。
另一方面，在作為表示“0”的資料L電位寫入到節點FN的情況下，即使對選擇線SL供應L電位，電晶體11B也不處於開啟狀態。因此，藉由檢測出L電位供應到選擇線SL時的位元線RBL的電位變化，可以讀出寫入到記憶單元10的資料。
在使用OS電晶體的記憶單元10中，藉由OS電晶體電荷寫入到節點FN，因此不需要習知的快閃記憶體所需的高電壓，可以實現高速寫入工作。另外，也不進行對浮動閘極或電荷俘獲層的電荷注入以及從浮動閘極或電荷俘獲層的電荷抽出，因此使用OS電晶體的記憶單元10在實質上可以無限地進行資料的寫入及讀出。與快閃記憶體不同，即使在反復改寫工作中，也觀察不到使用OS電晶體的記憶單元10中的電子俘獲中心的增加所導致的不穩定性。與習知的快閃記憶體相比，使用OS電晶體的記憶單元10的劣化更少且可以得到更高的可靠性。
在使用OS電晶體的記憶單元10中，沒有如磁記憶體或電阻式記憶體等那樣的原子級的結構變化。因此，使用OS電晶體的記憶單元10具有比磁記憶體及電阻式記憶體良好的改寫耐性。
另外，在本發明的一個實施方式的記憶體裝置100中，記憶單元10和RW電路129藉由具有在Z方向上延伸的區域的位元線WBL及位元線RBL電連接。因此，位元線WBL及位元線RBL的引繞距離短，佈線電阻及寄生電容小。
〈RW電路129的結構例子〉
在列驅動器124中，按每個列設置有圖13所示的RW電路129。圖13是示出RW電路129的結構例子的電路圖。
RW電路129包括電晶體M21至電晶體M26、感測放大器電路31、AND電路32、類比開關33及類比開關34。RW電路129根據信號SEN、信號SEP、信號PRE、信號RSEL、信號WSEL、信號GRSEL及信號GWSEL而工作。
從列驅動器124供應到RW電路129的資料DIN藉由電連接到節點NW 的位元線WBL而寫入到記憶單元10。另外，藉由電連接到節點NR的位元線RBL從記憶單元10讀出的資料從RW電路129作為資料DOUT輸出到列驅動器124。
資料DIN及資料DOUT是內部信號，分別相當於資料信號WDA及資料信號RDA。
[預充電電路]
電晶體M21被用作預充電電路。位元線RBL由電晶體M21預充電到電位VDD。信號PRE是預充電信號，由信號PRE控制電晶體M21的導通狀態。
[感測放大器電路]
感測放大器電路31在讀出工作中判斷輸入到位元線RBL的資料是高位準還是低位準。另外，感測放大器電路31在寫入工作中被用作暫時保持被輸入的資料DIN的閂鎖電路。
圖13所示的感測放大器電路31是閂鎖型感測放大器。感測放大器電路31包括兩個反相器電路，一個反相器電路的輸入節點與另一個反相器電路的輸出節點連接。將一個反相器電路的輸入節點和輸出節點分別記載為節點NS和節點NSB，互補資料保持在節點NS及節點NSB中。
信號SEN及信號SEP是用來使感測放大器電路31活化的感測放大器賦能信號，參考電位Vref是讀出判斷電位。感測放大器電路31以參考電位Vref為基準而判斷出活化時的節點NSB的電位是高位準還是低位準。
AND電路32控制節點NS與位元線WBL之間的導通狀態。另外，類比開關33控制節點NSB與位元線RBL之間的導通狀態，類比開關34控制節點NS與供應參考電位Vref的佈線之間的導通狀態。
信號WSEL是寫入選擇信號，並控制AND電路32。信號RSEL是讀出選擇信號，並控制類比開關33及類比開關34。
[輸出MUX電路]
電晶體M22及電晶體M23構成輸出MUX(多工器)電路。信號GRSEL是全局讀出選擇信號，並控制輸出MUX電路。
輸出MUX電路具有輸出從感測放大器電路31讀出的資料DOUT的功能。
[寫入驅動電路]
電晶體M24至電晶體M26構成寫入驅動電路。信號GWSEL是全局寫入選擇信號，並控制寫入驅動電路。寫入驅動電路具有將被輸入的資料DIN寫入到感測放大器電路31的功能。
寫入驅動電路具有選擇要寫入資料DIN的列的功能。寫入驅動電路根據信號GWSEL以位元組單位、半字單位或一個字單位寫入資料。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，說明記憶體裝置100的變形例子。作為記憶體裝置100的變形例子，圖14A示出記憶體裝置100A。在本實施方式中，對記憶體裝置100A的與記憶體裝置100不同之處進行說明。關於在本實施方式中沒有說明的內容，可以參照其他實施方式等。
〈記憶體裝置100A〉
記憶體裝置100A具有驅動電路層110上層疊有M個存儲塊130的結構。在圖14A等中，將第一個存儲塊130記載為存儲塊130_1，將第M(M是2以上的自然數)個存儲塊130記載為存儲塊130_M。另外，將第t(t是1以上且M以下的自然數)個存儲塊130記載為存儲塊130_t。
一個存儲塊130(例如，存儲塊130_t)包括具有RW陣列127的功能層160、R(R是1以上的自然數)個存儲層120。功能層160例如可以使用OS電晶體構成。在圖14A等中，將包括在存儲塊130_1中的功能層160 記載為功能層160_1，將包括在第M個存儲塊130中的功能層160記載為功能層160_M。另外，將包括在第t個存儲塊130中的功能層160記載為功能層160_t。
圖14B示出存儲塊130_t的結構例子。在圖14B所示的存儲塊130_t中，功能層160上層疊有R個存儲層120。包括在R個存儲層120中的記憶單元10藉由包括在R個存儲層120中的位元線WBL及位元線RBL與包括在功能層160_t中的RW陣列127電連接。
將N個存儲層120分為多個塊，將RW陣列127設置在每塊，由此可以縮短位元線WBL及位元線RBL。藉由縮短位元線WBL及位元線RBL，從記憶單元10到RW陣列127的信號傳輸距離變短，因此可以提高記憶體裝置的工作速度。另外，位元線WBL及位元線RBL的寄生電容得到降低，因此可以降低功耗。另外，可以容易實現利用一個記憶單元進行多位元存儲的多層單元。此外，RW陣列127具有讀出記憶單元10所保持的資料或者將資料寫入到記憶單元10的功能。注意，功能層160所包括的電路不侷限於RW陣列127，也可以設置具有各種功能的電路等。因此，有時將RW陣列127稱為功能電路。
表示包括在存儲塊130_t中的存儲層120的個數的R較佳為表示存儲塊130的總數的M的約數。
另外，如圖14C所示，可以在功能層160的上下設置存儲層120。圖14C示出在功能層160的上下各設置兩個存儲層120的例子。藉由以夾有功能層160的方式配置多個存儲層120，可以進一步縮短信號傳輸距離。注意，層疊在功能層160上的存儲層120以及層疊在功能層160下的存儲層120分別為一個以上即可。因此，不侷限於圖14C所示的兩個。
層疊在功能層160上的存儲層120的個數與層疊在功能層160下的存儲層120的個數較佳為相等。因此，在圖14C所示的存儲塊130_t中，表示存儲層120的總計的R較佳為偶數。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，說明記憶體裝置100的變形例子。作為記憶體裝置100的變形例子，圖15A示出記憶體裝置100B。在本實施方式中，對記憶體裝置100B的與記憶體裝置100不同之處進行說明。關於在本實施方式中沒有說明的內容，可以參照其他實施方式等。
〈記憶體裝置100B〉
記憶體裝置100B包括驅動電路層110A代替記憶體裝置100的驅動電路層110。圖15B是說明驅動電路層110A的結構例子的方塊圖。驅動電路層110A包括RW陣列127A代替驅動電路層110的RW陣列127。驅動電路層110A的除了RW陣列127A以外的結構與驅動電路層110相同，因此在本實施方式中省略詳細的說明。
RW陣列127A相對於一行的記憶單元10包括一個RW電路129。在圖15B等中，將第一行的RW電路129記載為RW電路129[1]，將第i行的RW電路129記載為RW電路129[i]。另外，將第P行的RW電路129記載為RW電路129[P]。
圖16是示出N個存儲層120的一部分及驅動電路層110A的一部分的立體圖。另外，圖17是示出第i行的RW電路129(RW電路129[i])、第i行的位元線WBL(位元線WBL[i,1]至位元線WBL[i,R])、第i行的位元線RBL(位元線RBL[i,1]至位元線RBL[i,Q])的連接例子的圖。
RW電路129[i]與位元線WBL[i,1]至位元線WBL[i,R]及位元線RBL[i,1]至位元線RBL[i,Q]電連接。
當採用RW陣列127A的結構時，與將RW電路129配置為P行Q列的矩陣狀的情況相比，RW電路129的設計彈性可以更高。另外，因為可以縮小RW陣列127A的佔有面積，所以可以提高包括在驅動電路層110A中的所有的電路的設計彈性。
〈記憶體裝置100C〉
在上述記憶體裝置100B中包括在一行的所有的位元線與一個RW電路129連接，因此施加到該RW電路129的佈線電容等負載容易變大。尤其是，在記憶體裝置的記憶容量增加而包括在一行中的位元線個數增加的情況下，其影響變大，資料的讀/寫速度或精度等容易降低。
於是，藉由在記憶單元10和RW電路129之間設置選擇電路153，減少在讀/寫工作中電連接到RW電路129的位元線WBL及位元線RBL的個數，降低施加到RW電路129的負載。
圖18A示出記憶體裝置100C。記憶體裝置100C是記憶體裝置100B的變形例子。因此，為了減少反復說明，對記憶體裝置100C的與記憶體裝置100B的不同之處進行說明。
記憶體裝置100C在存儲層120和驅動電路層110A之間包括功能層150。圖18B是說明功能層150的結構例子的方塊圖。功能層150包括控制電路151及選擇電路群152。
選擇電路群152相對於一行的記憶單元10包括一個選擇電路153。在圖18B等中，將第一行的選擇電路153記載為選擇電路153[1]，將第i行的選擇電路153記載為選擇電路153[i]。另外，將第P行的選擇電路153記載為選擇電路153[P]。
圖19是示出存儲層120的一部分、功能層150的一部分以及驅動電路層110A的一部分的立體圖。另外，圖20是示出第i行的RW電路129(RW電路129[i])、第i行的選擇電路153(選擇電路153[i])、第i行的位元線WBL(圖20中的位元線WBL[i,1]至位元線WBL[i,6])及第i行的位元線RBL(圖20中的位元線RBL[i,1]至位元線RBL[i,12])的連接例子的圖。
第i行的位元線WBL及第i行的位元線RBL與選擇電路153[i]電連接。選擇電路153[i]藉由佈線154W[i]及佈線154R[i]與RW電路129[i]電連接。佈線154W[i]與RW電路129[i]的節點NW電連接。佈線154R[i] 與RW電路129[i]的節點NR電連接(參照圖19)。
選擇電路153包括G(G是2以上的自然數)個開關群155。在本實施方式等中，將第一個開關群155記載為開關群155[1]。在圖20中，示出第二個開關群155的開關群155[2]以及第三個開關群155的開關群155[3]。
使用圖21更詳細地說明選擇電路153[i]的結構例子。如上所述，選擇電路153[i]包括多個開關群155。在圖21中示出兩個開關群155(開關群155[1]及開關群155[2])。一個開關群155包括多個開關156。圖21示出在開關群155[1]中包括開關156[11]至開關156[19]的例子。與此相同，示出在開關群155[2]中包括開關156[21]至開關156[29]的例子。
開關156[11]設置在位元線WBL[i,1]和佈線154W[i]之間。開關156[12]設置在位元線RBL[i,1]和佈線154R[i]之間。開關156[13]設置在位元線RBL[i,2]和佈線154R[i]之間。開關156[14]設置在位元線WBL[i,2]和佈線154W[i]之間。開關156[15]設置在位元線RBL[i,3]和佈線154R[i]之間。開關156[16]設置在位元線RBL[i,4]和佈線154R[i]之間。開關156[17]設置在位元線WBL[i,3]和佈線154W[i]之間。開關156[18]設置在位元線RBL[i,5]和佈線154R[i]之間。開關156[19]設置在位元線RBL[i,6]和佈線154R[i]之間。
控制電路151與週邊電路115電連接。另外，控制電路151具有藉由佈線157[1]控制開關群155[1]的工作的功能。換言之，根據藉由佈線157[1]從控制電路151供應的信號控制開關156[11]至開關156[19]的導通狀態(開啟狀態)和非導通狀態(關閉狀態)。
當藉由佈線157[1]從控制電路151供應使開關156[11]至開關156[19]處於導通狀態的信號時，位元線WBL[i,1]至位元線WBL[i,3]及佈線154W[i]變為導通狀態。另外，位元線RBL[i,1]至位元線RBL[i,6]及佈線154R[i]變為導通狀態。
開關156[21]設置在位元線WBL[i,4]和佈線154W[i]之間。開關156[22]設置在位元線RBL[i,7]和佈線154R[i]之間。開關156[23]設置在 位元線RBL[i,8]和佈線154R[i]之間。開關156[24]設置在位元線WBL[i,5]和佈線154W[i]之間。開關156[25]設置在位元線RBL[i,9]和佈線154R[i]之間。開關156[26]設置在位元線RBL[i,10]和佈線154R[i]之間。開關156[27]設置在位元線WBL[i,6]和佈線154W[i]之間。開關156[28]設置在位元線RBL[i,11]和佈線154R[i]之間。開關156[29]設置在位元線RBL[i,12]和佈線154R[i]之間。
控制電路151具有藉由佈線157[2]控制開關群155[2]的工作的功能。換言之，根據藉由佈線157[2]從控制電路151供應的信號控制開關156[21]至開關156[29]的導通狀態和非導通狀態。
當藉由佈線157[2]從控制電路151供應使開關156[21]至開關156[29]處於導通狀態的信號時，位元線WBL[i,4]至位元線WBL[i,6]及佈線154W[i]變為導通狀態。另外，位元線RBL[i,7]至位元線RBL[i,12]及佈線154R[i]變為導通狀態。
另外，佈線157[3]具有將控制信號傳輸到開關群155[3](未圖示)所包括的多個開關156的功能。
控制電路151根據所使用的位元線而選擇要處於開啟狀態的開關群155。例如，在進行連接到位元線RBL[i,7]的記憶單元10的資料的讀/寫工作的情況下，控制電路151使開關群155[2]變為開啟狀態且使其他開關群155變為關閉狀態。
藉由選擇要處於開啟狀態的開關群155，可以減少讀/寫工作中電連接到RW電路129的位元線WBL及位元線RBL的個數。因此，可以降低施加到RW電路129的佈線電容等負載。
在本實施方式中，示出三個位元線WBL及六個位元線RBL連接到一個開關群155的結構，但是連接到一個開關群155的位元線WBL及位元線RBL的個數不侷限於此。另外，也可以將位元線WBL和位元線RBL中的一個電連接到開關群155且將位元線WBL和位元線RBL中的另一個電連接到RW電路129。
另外，開關群155的個數G較佳為包括在一行中的位元線WBL的個數R的約數。或者，開關群155的個數G較佳為包括在一行中的位元線RBL的個數Q的約數。
作為開關156，可以使用MEMS(Micro Electro Mechanical Systems：微機電系統)元件或電晶體等切換元件。當將電晶體用作開關156時，較佳為使用OS電晶體。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式4
以下，使用圖22至圖27說明根據上述實施方式的記憶體裝置的一個例子。首先，說明構成該記憶體裝置的記憶單元的結構例子。
〈記憶單元的結構例子〉
圖22A及圖22B示出構成根據本發明的一個實施方式的記憶體裝置的記憶單元860的結構。圖22A是記憶單元860及其附近的俯視圖。另外，圖22B是記憶單元860的剖面圖，圖22B對應於在圖22A中以點劃線A1-A2示出的部分。圖22B示出電晶體600的通道長度方向的剖面以及電晶體700的通道寬度方向的剖面。注意，在圖22A的俯視圖中，為了明確起見，省略部分組件。注意，圖22A中的X方向、Y方向以及Z方向是指彼此正交或交叉的方向。在此，較佳的是，X方向及Y方向平行於或大致平行於基板面，Z方向垂直於或大致垂直於基板面。
本實施方式所示的記憶單元860包括電晶體600、電晶體700及電容器655。記憶單元860對應於上述實施方式中的記憶單元10，電晶體600、電晶體700及電容器655分別對應於上述實施方式中的電晶體11A、電晶體11B及電容器12。因此，電晶體600的源極和汲極中的一個、電晶體700的閘極和電容器655的一個電極電連接。
如圖22A及圖22B所示，在記憶單元860中，絕緣體614上配置有電 晶體600及電晶體700，電晶體600及電晶體700的一部分上配置有絕緣體680，電晶體600、電晶體700及絕緣體680上配置有絕緣體682，絕緣體682上配置有絕緣體685，絕緣體685上配置有電容器655，電容器655上配置有絕緣體688。絕緣體614、絕緣體680、絕緣體682、絕緣體685及絕緣體688被用作層間膜。
在此，電晶體600包括：絕緣體614上的絕緣體616；以埋入絕緣體616中的方式配置的導電體605(導電體605a及導電體605b)；絕緣體616及導電體605上的絕緣體622；絕緣體622上的絕緣體624；絕緣體624上的氧化物630a；氧化物630a上的氧化物630b；氧化物630b上的氧化物643a及氧化物643b；氧化物643a上的導電體642a；氧化物643b上的導電體642b：與絕緣體624的一部分、氧化物630a的側面、氧化物630b的側面、氧化物643a的側面、導電體642a的側面、導電體642a的頂面、氧化物643b的側面、導電體642b的側面及導電體642b的頂面接觸的絕緣體672；絕緣體672上的絕緣體673；氧化物630b上的氧化物630c；氧化物630c上的絕緣體650；以及在絕緣體650上並與氧化物630c重疊的導電體660(導電體660a及導電體660b)。另外，氧化物630c與氧化物643a的側面、氧化物643b的側面、導電體642a的側面及導電體642b的側面接觸。如圖22B所示，導電體660的頂面以與絕緣體650的頂面、氧化物630c的頂面及絕緣體680的頂面大致對齊的方式配置。另外，絕緣體682與導電體660、絕緣體650、氧化物630c及絕緣體680的各頂面接觸。
注意，以下，有時將氧化物630a、氧化物630b及氧化物630c統稱為氧化物630。另外，有時將氧化物643a和氧化物643b統稱為氧化物643。另外，有時將導電體642a和導電體642b統稱為導電體642。
在電晶體600中，導電體660被用作閘極，導電體642a及導電體642b分別被用作源極或汲極。另外，導電體605被用作背閘極。在電晶體600中，被用作閘極的導電體660以填埋形成在絕緣體680等中的開口的方式自對準地形成。如此，在根據本實施方式的記憶體裝置中，無需對準位置就可以在導電體642a和導電體642b之間的區域中準確地配置導電體660。
此外，電晶體700包括：絕緣體614上的絕緣體616；以埋入絕緣體 616中的方式配置的導電體705(導電體705a及導電體705b)；絕緣體616及導電體705上的絕緣體622；絕緣體622上的絕緣體624；絕緣體624上的氧化物730a；氧化物730a上的氧化物730b；氧化物730b上的氧化物743a及氧化物743b；氧化物743a上的導電體742a；氧化物743b上的導電體742b；與絕緣體624的一部分、氧化物730a的側面、氧化物730b的側面、氧化物743a的側面、導電體742a的側面、導電體742a的頂面、氧化物743b的側面、導電體742b的側面及導電體742b的頂面接觸的絕緣體672；絕緣體672上的絕緣體673；氧化物730b上的氧化物730c；氧化物730c上的絕緣體750；以及在絕緣體750上並與氧化物730c重疊的導電體760(導電體760a及導電體760b)。另外，氧化物730c與氧化物743a的側面、氧化物743b的側面、導電體742a的側面及導電體742b的側面接觸。在此，如圖22B所示，導電體760的頂面以與絕緣體750的頂面、氧化物730c的頂面及絕緣體680的頂面大致對齊的方式配置。另外，絕緣體682與導電體760、絕緣體750、氧化物730c及絕緣體680的各頂面接觸。
注意，以下，有時將氧化物730a、氧化物730b及氧化物730c統稱為氧化物730。另外，有時將氧化物743a和氧化物743b統稱為氧化物743。另外，有時將導電體742a和導電體742b統稱為導電體742。
在電晶體700中，導電體760被用作閘極，導電體742a及導電體742b分別被用作源極或汲極。另外，導電體705被用作背閘極。在電晶體700中，被用作閘極的導電體760以填埋形成在絕緣體680等中的開口的方式自對準地形成。如此，在根據本實施方式的記憶體裝置中，無需對準就可以在導電體742a和導電體742b之間的區域中準確地配置導電體760。
在此，電晶體700形成在與電晶體600相同的層中，並具有與電晶體600相同的結構。因此，雖然未圖示，但是電晶體700的通道長度方向的剖面具有與圖22B所示的電晶體600的通道長度方向的剖面相同的結構。就是說，未圖示在剖面圖中的氧化物743和導電體742也具有與圖22B所示的氧化物643和導電體642相同的結構。雖然未圖示，但是電晶體600的通道寬度方向的剖面具有與圖22B所示的電晶體700的通道寬度方向的剖面相同的結構。
因此，氧化物730具有與氧化物630相同的結構，可以參照氧化物630的記載。導電體705具有與導電體605相同的結構，可以參照導電體605的記載。氧化物743具有與氧化物643相同的結構，可以參照氧化物643的記載。導電體742具有與導電體642相同的結構，可以參照導電體642的記載。絕緣體750具有與絕緣體650相同的結構，可以參照絕緣體650的記載。導電體760具有與導電體660相同的結構，可以參照導電體660的記載。下面，在沒有特別的記載的情況下，如上所述，電晶體700的結構可以參照電晶體600的結構的記載。
另外，較佳為在電晶體600及電晶體700中將被用作氧化物半導體的金屬氧化物(下面，有時稱為氧化物半導體)用於包括形成通道的區域(以下，也稱為通道形成區域)的氧化物630及氧化物730。
例如，被用作氧化物半導體的金屬氧化物的能隙為2eV以上，較佳為2.5eV以上。藉由使用能隙較寬的金屬氧化物，可以使電晶體600的非導通狀態下的洩漏電流(關態電流)為極小。
作為氧化物半導體，例如較佳為使用In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等金屬氧化物。特別是，作為元素M可以使用鋁、鎵、釔或錫。此外，作為氧化物半導體也可以使用In-M氧化物、In-Zn氧化物或M-Zn氧化物。
因為在通道形成區域中使用氧化物半導體的電晶體600及電晶體700具有極小的關態電流，因此可以提供一種功耗低的半導體裝置。另外，即使在高溫環境下，電晶體600及電晶體700的關態電流也幾乎不增加。明確而言，即使在室溫以上且200℃以下的環境溫度下，關態電流也幾乎不增加。因此，可以實現即使在高溫環境下也穩定地工作並具有高可靠性的記憶體裝置。
因為電晶體600的關態電流極小，所以可以將電容器655的電容值設定為小。由此，可以縮小記憶單元860的佔有面積，實現記憶體裝置的集成化。
如圖22A所示，導電體742a、導電體660、導電體605及導電體705較佳為在Y方向上延伸。藉由採用這樣的結構，導電體742a被用作上述實施方式中的選擇線SL。另外，導電體660被用作上述實施方式中的字線WWL。另外，導電體605被用作上述實施方式中的佈線BGL1。另外，導電體705被用作上述實施方式中的佈線BGL2。
電容器655包括絕緣體685上的導電體646a、覆蓋導電體646a的絕緣體686、以及與導電體656的至少一部分重疊地配置在絕緣體686上的導電體656。在此，導電體646a被用作電容器655的一個電極，導電體646b被用作電容器655的另一個電極。另外，絕緣體686被用作電容器655的電介質。
另外，較佳為將導電體656延伸在Y方向上並用作上述實施方式中的電容線CL。
另外，絕緣體622、絕緣體624、絕緣體672、絕緣體673、絕緣體680、絕緣體682及絕緣體685中形成有開口，以填埋在該開口的方式設置被用作插頭的導電體640(導電體640a、導電體640b、導電體640c及導電體640d)。另外，絕緣體685和導電體640以其頂面對齊的方式設置。
導電體640a的底面與導電體642a接觸，導電體640a的頂面與電體646a接觸。導電體640c的底面與導電體760接觸，導電體640c的頂面與導電體646a接觸。如此，電晶體600的源極和汲極中的一個、電晶體700的閘極和電容器655的一個電極電連接。
導電體640b與導電體642b的側面接觸地設置。導電體640b的下方設置有導電體615及導電體607，導電體640b的上方設置有導電體646b及導電體657。導電體607設置在形成於絕緣體614中的開口中。這裡，導電體615形成在與導電體605相同的層中，並具有與導電體605相同的結構。另外，導電體646b形成在與導電體646a相同的層中，並具有與導電體646a相同的結構。另外，導電體657設置在形成於絕緣體686及絕緣體688中的開口中。
導電體640b藉由導電體607及導電體615與下層的記憶單元860的導電體640b電連接。另外，導電體640b藉由導電體646b及導電體657與上層的記憶單元860的導電體640b電連接。如此，導電體607、導電體615、導電體640b、導電體646b及導電體657在Z方向上延伸，並被用作上述實施方式中的位元線WBL。
另外，雖然在剖面圖中未圖示，但是導電體640d與導電體742b的側面接觸地設置。另外，導電體640d的下方設置有導電體715。導電體640d與上層及下層的導電體640d電連接。如此，導電體715及導電體640d等在Z方向上延伸，並被用作上述實施方式中的位元線RBL。
如圖22B所示，藉由將電晶體600和電晶體700形成在相同層中，可以以同一製程形成電晶體600和電晶體700。因此，可以縮短記憶體裝置的製程，提高生產率。
注意，在記憶單元860中，以使電晶體600的通道長度方向和電晶體700的通道長度方向平行的方式設置電晶體600、電晶體700及電容器655，但是本實施方式所示的記憶體裝置不侷限於此。圖22等所示的記憶單元860只是記憶體裝置的結構的一個例子，可以根據電路結構或驅動方法使用具有適當結構的電晶體或電容器等。
[記憶單元的詳細結構]
以下，說明根據本發明的一個實施方式的記憶單元860的詳細結構。以下，電晶體700的組件可以參照電晶體600的組件的記載。
如圖22所示，氧化物630較佳為包括絕緣體624上的氧化物630a、氧化物630a上的氧化物630b以及配置在氧化物630b上且其至少一部分與氧化物630b的頂面接觸的氧化物630c。在此，較佳為以其側面與氧化物643a、氧化物643b、導電體642a、導電體642b、絕緣體672、絕緣體673及絕緣體680接觸的方式設置氧化物630c。
也就是說，氧化物630包括氧化物630a、氧化物630a上的氧化物630b 及氧化物630b上的氧化物630c。當氧化物630b下設置有氧化物630a時，可以抑制雜質從形成在氧化物630a下的結構物擴散到氧化物630b。當氧化物630b上設置有氧化物630c時，可以抑制雜質從形成在氧化物630c的上方的結構物擴散到氧化物630b。
注意，在電晶體600中，在通道形成區域及其附近層疊有氧化物630a、氧化物630b及氧化物630c的三層，但是本發明不侷限於此。例如，可以設置氧化物630b的單層、氧化物630b與氧化物630a的兩層結構、氧化物630b與氧化物630c的兩層結構或者四層以上的疊層結構。例如，也可以使氧化物630c具有兩層結構來形成四層的疊層結構。
另外，氧化物630較佳為具有由各金屬原子的原子個數比互不相同的氧化物構成的疊層結構。明確而言，用於氧化物630a的金屬氧化物的構成元素中的元素M的原子個數比較佳為大於用於氧化物630b的金屬氧化物的構成元素中的元素M的原子個數比。另外，用於氧化物630a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物630b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物630b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物630a的金屬氧化物中的相對於元素M的In的原子個數比。另外，氧化物630c可以使用可用於氧化物630a或氧化物630b的金屬氧化物。另外，用於氧化物630c的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物630b的金屬氧化物中的相對於元素M的In的原子個數比。
明確而言，作為氧化物630a使用In：Ga：Zn=1：3：4[原子個數比]或其附近的組成、或者1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。
另外，作為氧化物630b使用In：Ga：Zn=4：2：3[原子個數比]或其附近的組成、或者1：1：1[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物630b也可以使用In：Ga：Zn=5：1：3[原子個數比]或其附近的組成、或者In：Ga：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物。另外，作為氧化物630b也可以使用In-Zn氧化物(例如，In：Zn=2：1[原子個數比]或其附近的組成、In：Zn=5：1[原子個數比]或其附近的組成、或者In：Zn=10：1[原子個數比]或其附近的組成)。另外，作為氧化物630b也 可以使用In氧化物。
另外，作為氧化物630c，使用In：Ga：Zn=1：3：4[原子個數比或其附近的組成]、Ga：Zn=2：1[原子個數比]或其附近的組成、或者Ga：Zn=2：5[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物630c使用可用於氧化物630b的材料，並且以單層或疊層設置。例如，作為氧化物630c具有疊層結構時的具體例子，可以舉出In：Ga：Zn=4：2：3[原子個數比]或其附近的組成和In：Ga：Zn=1：3：4[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：1[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、Ga：Zn=2：5[原子個數比]或其附近的組成和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構、以及氧化鎵和In：Ga：Zn=4：2：3[原子個數比]或其附近的組成的疊層結構等。
另外，在氧化物630b及氧化物630c中，藉由提高膜中的銦的比率，可以提高電晶體的通態電流或場效移動率等，所以是較佳的。另外，上述的附近的組成包括所希望的原子個數比的±30%的範圍。
另外，可以根據電晶體被要求的工作頻率等，改變包含在金屬氧化物中的元素的組成。例如，可以將包括在記憶單元中的電晶體的金屬氧化物的組成設定為In：Ga：Zn=4：2：3[原子個數比]或其附近，將包括在驅動電路層110中的電晶體的金屬氧化物的組成設定為In：Ga：Zn=5：1：3[原子個數比]或其附近。注意，也可以將包括在驅動電路層110中的電晶體的金屬氧化物的組成設定為In：Ga：Zn=10：1：3[原子個數比]或其附近或者In：Zn=2：1[原子個數比]或其附近。
另外，氧化物630b也可以具有結晶性。例如，較佳為使用下述CAAC-OS(c-axis aligned crystalline oxide semiconductor)。CAAC-OS等具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物630b抽出氧。此外，即使進行加熱處理也可以減少氧從氧化物630b被抽出，所以電晶體600在製程中的高溫度(所謂熱積存：thermal budget)中也是穩定的。
較佳為在設置於包括絕緣體680的層間膜的開口中設置氧化物630c。 因此，絕緣體650及導電體660包括隔著氧化物630c與氧化物630b和氧化物630a的疊層結構重疊的區域。藉由採用該結構，可以連續形成氧化物630c及絕緣體650，從而可以保持氧化物630和絕緣體650的介面的清潔。因此，介面散射給載子傳導帶來的影響減少，從而電晶體600可以得到大通態電流及高頻率特性。
另外，較佳為將載子濃度低的氧化物半導體用作氧化物630(例如，氧化物630b)。在以降低氧化物半導體的載子濃度為目的的情況下，降低氧化物半導體中的雜質濃度以降低缺陷態密度，即可。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。另外，作為氧化物半導體中的雜質，例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
特別是，包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧空位(也稱為VO：oxygen vacancy)。再者，有時氫進入氧空位中的缺陷(以下，有時稱為VOH)被用作施體而產生作為載子的電子。有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。此外，由於氧化物半導體中的氫容易因熱、電場等壓力而移動，因此當氧化物半導體包含多量的氫時，也有電晶體的可靠性會下降的憂慮。
VOH會被用作氧化物半導體的施體。然而，難以對該缺陷定量地進行評價。於是，在氧化物半導體中，有時不是根據施體濃度而是根據載子濃度進行評價。由此，在本說明書等中，有時作為氧化物半導體的參數，不採用施體濃度而採用假定為不被施加電場的狀態的載子濃度。也就是說，有時可以將本說明書等所記載的“載子濃度”換稱為“施體濃度”。
如上所述，在將氧化物半導體用作氧化物630的情況下，較佳為儘量減少氧化物630中的VOH來使該氧化物630成為高純度本質或實質上高純度本質。為了得到這種VOH被充分減少的氧化物半導體，重要的是：去除氧化物半導體中的水分、氫等雜質(有時記載為脫水、脫氫化處理)；以及對氧化物半導體供應氧來填補氧空位(有時也稱為加氧化處理)。藉由將VOH等雜質被充分減少的氧化物半導體用於電晶體的通道形成區域，可 以賦予穩定的電特性。
在氧化物630b中，利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)測得的氫濃度可以低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。藉由將氫等雜質被充分減少的氧化物630用於電晶體600的通道形成區域，可以實現常開啟特性，可以具有穩定的電特性並提高可靠性。
另外，當作為氧化物630使用氧化物半導體時，較佳為用作通道形成區域的區域的氧化物半導體的載子濃度為1×1018cm-3以下，更佳為低於1×1017cm-3，進一步較佳為低於1×1016cm-3，更佳的是低於1×1013cm-3，進一步較佳的是低於1×1012cm-3。對用作通道形成區域的區域的氧化物半導體的載子濃度的下限值沒有特殊限定，例如，可以將其設定為1×10-9cm-3。
於是，較佳的是，作為絕緣體614、絕緣體622、絕緣體672、絕緣體673及絕緣體682使用抑制雜質的擴散的材料(以下，也稱為對雜質的阻擋性材料)，減少氫等雜質擴散到氧化物630。注意，在本說明書等中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，是指俘獲並固定所對應的物質(也稱為吸雜)的功能。另外，在本說明書等中，有時將具有阻擋性的絕緣膜稱為阻擋絕緣膜。
例如，作為具有抑制氫及氧的擴散的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。特別是，氮化矽或氮氧化矽對氫具有高阻擋性，所以較佳為被用作密封材料。
例如，作為具有俘獲並固定氫的功能的材料，有氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物等金屬氧化物。
例如，作為絕緣體614較佳為使用氧化鋁或氧化鉿等。由此，可以抑制水或氫等雜質的從基板一側向電晶體600一側的擴散。或者，可以抑制絕緣體624等所包含的氧向基板一側擴散。
導電體605以與氧化物630及導電體660重疊的方式配置。另外，導電體605較佳為以嵌入絕緣體616中的方式設置。
在導電體605被用作背閘極的情況下，藉由獨立地改變供應到導電體605的電位而不使其與施加到導電體660的電位聯動，可以控制電晶體600的臨界電壓(Vth)。尤其是，藉由對導電體605施加負電位，可以使電晶體600的Vth更大且可以減小關態電流。因此，與不對導電體605施加負電位的情況相比，在對導電體605施加負電位的情況下，可以減小對導電體660施加的電位為0V時的汲極電流。
另外，如圖22A所示，導電體605較佳為比氧化物630中的不與導電體642a及導電體642b重疊的區域大。尤其是，導電體605較佳為延伸到與氧化物630的通道寬度方向交叉的端部的外側的區域。就是說，較佳為在氧化物630的通道寬度方向的側面的外側，導電體605和導電體660隔著絕緣體重疊。或者，藉由將導電體605設置得大，可以在形成導電體605後的製程的使用電漿的處理中，有時可以緩和局部帶電(也稱為電荷積聚(charge up))。但是，本發明的一個實施方式不侷限於此。導電體605至少與位於導電體642a和導電體642b之間的氧化物630重疊，即可。
此外，以絕緣體624的底面為標準，氧化物630a及氧化物630b和導電體660不重疊的區域中的導電體660的底面較佳為位於比氧化物630b的底面低的位置上。
如圖式所示，藉由使被用作閘極的導電體660具有隔著氧化物630c及絕緣體650覆蓋通道形成區域的氧化物630b的側面及頂面的結構，容易使從導電體660產生的電場作用於產生在氧化物630b中的通道形成區域整體。因此，可以增大電晶體600的通態電流來提高頻率特性。在本說明書中，將由第一閘極及第二閘極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel(S-channel)結構。
導電體605a較佳為抑制水或氫等雜質及氧的透過的導電體。例如，可以使用鈦、氮化鈦、鉭或氮化鉭。此外，導電體605b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，在圖式中，導電體605為兩層，但是 也可以採用三層以上的多層結構。
另外，較佳為絕緣體616、絕緣體680絕緣體685及絕緣體688的介電常數低於絕緣體614的介電常數。藉由將介電常數低的材料用於層間膜，可以降低佈線間產生的寄生電容。例如，作為絕緣體616、絕緣體680、絕緣體685及絕緣體688，可以適當地使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加了氟的氧化矽、添加了碳的氧化矽、添加了碳及氮的氧化矽或具有空孔的氧化矽等。
例如，絕緣體616、絕緣體680、絕緣體685及絕緣體688可以使用不包含氫原子或其氫原子的含量少的化合物氣體並採用CVD法或ALD法形成。
例如，在形成上述絕緣膜時，作為沉積氣體主要使用具有包含矽原子的分子的氣體。當減少上述絕緣膜所包含的氫時，該包含矽原子的分子所具有的氫原子較佳為少，更佳的是，該包含矽原子的分子不具有氫原子。當然，具有包含矽原子的分子的氣體以外的沉積氣體所包含的氫原子也較佳為少，更佳的是，該沉積氣體不包含氫原子。
在由Six-Ry表示上述包含矽原子的分子時，例如，作為官能基R可以使用異氰酸酯基(-N=C=O)、氰酸酯基(-O-C≡N)、氰基(-C≡N)、重氮基(=N2)、疊氮基(-N3)、亞硝基(-NO)及硝基(-NO2)中的至少一個。例如，滿足1
Figure 108142818-A0202-12-0038-36
x
Figure 108142818-A0202-12-0038-37
3、1
Figure 108142818-A0202-12-0038-38
y
Figure 108142818-A0202-12-0038-39
8，即可。作為這種包含矽原子的分子，例如可以使用四異氰酸酯基矽烷、四氰酸酯基矽烷、四氰基矽烷、六異氰酸酯基矽烷、八異氰酸酯基矽烷等。在此例示出了矽原子與相同種類的官能基鍵合的分子，但是本實施方式不侷限於此。可以採用矽原子也與不同種類的官能基鍵合的結構。
此外，例如，作為官能基R，還可以使用鹵素(Cl、Br、I或F)。例如，滿足1
Figure 108142818-A0202-12-0038-40
x
Figure 108142818-A0202-12-0038-41
2、1
Figure 108142818-A0202-12-0038-42
y
Figure 108142818-A0202-12-0038-43
6，即可。作為這種包含矽原子的分子，例如可以使用四氯矽烷(SiCl4)、六氯二矽烷(Si2Cl6)等。示出了以氯為官能基的例子，但是也可以將氯以外的溴、碘、氟等鹵素用作官能基。此外，也可以採用矽原子與不同種類的鹵素鍵合的結構。
絕緣體622及絕緣體624具有作為閘極絕緣體的功能。
在此，在與氧化物630接觸的絕緣體624中，較佳為藉由加熱使氧脫離。在本說明書中，有時將藉由加熱脫離的氧稱為過量氧。例如，作為絕緣體624適當地使用氧化矽或氧氮化矽等，即可。藉由以與氧化物630接觸的方式設置包含過量氧的絕緣體，可以減少氧化物630中的氧空位，從而可以提高電晶體600的可靠性。
明確而言，作為絕緣體624，較佳為使用藉由加熱使部分氧脫離的氧化物材料。藉由加熱使氧脫離的氧化物是指在熱脫附譜(TDS(Thermal Desorption Spectroscopy))分析中氧分子的脫離量為1.0×1018molecules/cm3以上，較佳為1.0×1019molecules/cm3以上，進一步較佳為2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。另外，進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
絕緣體622較佳為被用作抑制水或氫等雜質從基板一側混入電晶體600中的阻擋絕緣膜。例如，絕緣體622的氫透過性較佳為比絕緣體624低。藉由由絕緣體622及絕緣體683圍繞絕緣體624及氧化物630等，可以抑制水或氫等雜質從外部進入電晶體600中。
再者，絕緣體622較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)。例如，絕緣體622的氧透過性較佳為比絕緣體624低。藉由使絕緣體622具有抑制氧或雜質的擴散的功能，可以減少氧化物630所包含的氧擴散到絕緣體622的下側，所以是較佳的。此外，可以抑制導電體605與絕緣體624及氧化物630所包含的氧起反應。
絕緣體622較佳為使用包含作為絕緣材料的鋁和鉿中的一個或兩個的氧化物的絕緣體。作為包含鋁和鉿中的一個或兩個的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體622時，絕緣體622被用作抑制氧從氧化物630釋放或 氫等雜質從電晶體600的周圍部進入氧化物630的層。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。或者，還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
此外，作為絕緣體622，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，而有時發生洩漏電流等問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
另外，絕緣體622及絕緣體624也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。
此外，也可以在氧化物630b和被用作源極電極或汲極電極的導電體642(導電體642a及導電體642b)之間配置氧化物643(氧化物643a及氧化物643b)。此時，導電體642和氧化物630不接觸，因此可以抑制導電體642吸收氧化物630的氧。也就是說，藉由防止導電體642的氧化，可以抑制導電體642的導電率下降。因此，氧化物643較佳為具有抑制導電體642的氧化的功能。
由此，氧化物643較佳為具有抑制氧的透過的功能。當在被用作源極電極或汲極電極的導電體642和氧化物630b之間配置具有抑制氧的透過的功能的氧化物643時，導電體642和氧化物630b之間的電阻得到減少，所以是較佳的。藉由採用這種結構，可以提高電晶體600的電特性及電晶體600的可靠性。
作為氧化物643，也可以使用包含元素M的金屬氧化物。特別是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物643中的元素M的濃度較 佳為比氧化物630b高。另外，作為氧化物643，還可以使用氧化鎵。此外，作為氧化物643，還可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物643的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物630b的金屬氧化物中的相對於In的元素M的原子個數比。此外，氧化物643的厚度較佳為0.5nm以上且5nm以下，較佳為1nm以上且3nm以下。另外，氧化物643較佳為具有結晶性。在氧化物643具有結晶性時，可以適當地抑制氧從氧化物630釋放。例如，只要氧化物643具有六方晶等結晶結構，就有時可以抑制氧從氧化物630釋放。
另外，不必須設置氧化物643。在此情況下，因導電體642(導電體642a及導電體642b)和氧化物630接觸而氧化物630中的氧擴散到導電體642中，由此導電體642會氧化。導電體642的導電率因氧化而下降的蓋然性高。注意，可以將氧化物630中的氧擴散到導電體642的情況換稱為導電體642吸收氧化物630中的氧的情況。
此外，在氧化物630中的氧擴散到導電體642(導電體642a及導電體642b)時，在導電體642a和氧化物630b之間及導電體642b和氧化物630b之間有可能形成不必要的層。因為該不必要的層包含比導電體642多的氧，所以推測為該不必要的層具有絕緣性。此時，可以將導電體642、該不必要的層和氧化物630b的三層結構認為是由金屬-絕緣體-半導體構成的三層結構，並且有時將其稱為MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體結結構。
注意，上述不必要的層不侷限於形成在導電體642和氧化物630b之間，例如，不必要的層有可能形成在導電體642和氧化物630c之間或者導電體642和氧化物630b之間及導電體642和氧化物630c之間。
在氧化物643上設置被用作源極電極及汲極電極的導電體642(導電體642a及導電體642b)。導電體642的厚度例如為1nm以上且50nm以下，較佳為2nm以上且25nm以下，即可。
作為導電體642，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭中的金 屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如，較佳為使用氮化鉭、氮化鈦、氮化鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。
絕緣體672較佳為與導電體642頂面接觸地設置，並被用作阻擋絕緣膜。另外，較佳為在絕緣體672上設置被用作阻擋絕緣膜的絕緣體673。藉由採用該結構，可以抑制導電體642吸收絕緣體680所包含的過量氧。此外，藉由抑制導電體642的氧化，可以抑制電晶體600和佈線之間的接觸電阻的增加。由此，可以對電晶體600賦予良好的電特性及可靠性。
因此，絕緣體672及絕緣體673較佳為具有抑制氧的擴散的功能。例如，絕緣體672較佳為具有比絕緣體680更能抑制氧的擴散的功能。作為絕緣體672，例如較佳為形成包含鋁和鉿中的一個或兩個的氧化物的絕緣體。此外，作為絕緣體673，例如，使用氮化矽或氮氧化矽，即可。
此外，還可以抑制水或氫等雜質從隔著絕緣體672及絕緣體673配置的絕緣體680等向電晶體600一側擴散。如此，較佳為採用由具有抑制水或氫等雜質及氧的擴散的功能的絕緣體672及絕緣體673圍繞電晶體600的結構。
絕緣體650被用作閘極絕緣體。絕緣體650較佳為與氧化物630c的頂面接觸地配置。絕緣體650可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
與絕緣體624同樣，絕緣體650較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體650以與氧化物630c的頂面接觸的方式設置藉由加熱釋放氧的絕緣體，可以有效地對氧化物630b的通道形成區域供應氧。與絕緣體624中同樣，較佳為降低絕緣體650中的水或氫等雜質的濃度。絕 緣體650的厚度較佳為1nm以上且20nm以下。
另外，也可以在絕緣體650與導電體660之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體650擴散到導電體660。藉由設置抑制氧的擴散的金屬氧化物，抑制氧從絕緣體650擴散到導電體660。換言之，可以抑制供應到氧化物630的氧量的減少。另外，可以抑制因絕緣體650中的氧所導致的導電體660的氧化。
另外，該金屬氧化物有時被用作閘極絕緣體的一部分。因此，在將氧化矽或氧氮化矽等用於絕緣體650的情況下，作為該金屬氧化物較佳為使用作為相對介電常數高的high-k材料的金屬氧化物。藉由使閘極絕緣體具有絕緣體650與該金屬氧化物的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
明確而言，可以使用包含選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺和鎂等中的一種或兩種以上的金屬氧化物。特別是，較佳為使用作為包含鋁及鉿中的一個或兩個的氧化物的絕緣體的氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。
或者，該金屬氧化物有時被用作閘極的一部分。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極的導電體，較佳為使用含有包含在形成通道的金屬氧化物中的金屬元素及氧的導電材料。此外，也可以使用含有上述金屬元素及氮的導電材料。此外，可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。此外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
導電體660以其底面及側面與絕緣體650接觸的方式配置。雖然在圖22中，導電體660具有兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體660a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體660a具有抑制氧的擴散的功能時，可以抑制絕緣體650所包含的氧使導電體660b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕或氧化釕等。
此外，作為導電體660b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，由於導電體660還被用作佈線，所以較佳為使用導電性高的導電體。例如，可以使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體660b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
例如，絕緣體680較佳為使用氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。尤其是，因為氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此外，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。另外，絕緣體680也可以具有層疊有上述材料的結構，例如，可以採用藉由濺射法形成的氧化矽和在其上層疊的藉由CVD法形成的氧氮化矽的疊層結構。此外，還可以在其上層疊氮化矽。
在此，絕緣體680較佳為包含過量氧。例如，作為絕緣體680適當地使用氧化矽或氧氮化矽等，即可。藉由以與氧化物630接觸的方式設置包含過量氧的絕緣體680，可以減少氧化物630中的氧空位，從而可以提高電晶體600的可靠性。為了使絕緣體680包含過量氧，例如，可以在包含氧 的氛圍下利用濺射法形成絕緣體682。藉由在包含氧的氛圍下利用濺射法形成絕緣體682，可以在進行成膜的同時對絕緣體680添加氧。
另外，較佳為降低絕緣體680中的水或氫等雜質濃度。另外，絕緣體680的頂面也可以被平坦化。
絕緣體682較佳為被用作抑制水或氫等雜質從上方混入絕緣體680中的阻擋絕緣膜。另外，絕緣體682較佳為被用作抑制氧的透過的阻擋絕緣膜。作為絕緣體682，例如，可以使用氧化鋁、氮化矽或氮氧化矽等絕緣體。例如，作為絕緣體682，可以使用對氧的阻擋性高的氧化鋁。
如圖22B所示，絕緣體682具有與氧化物630c直接接觸的結構。藉由採用該結構，可以抑制絕緣體680所包含的氧擴散到導電體660。因此，可以將絕緣體680所包含的氧藉由氧化物630c高效地供應到氧化物630a及氧化物630b，從而可以減少氧化物630a及氧化物630b中的氧空位來提高電晶體600的電特性及可靠性。
另外，較佳為在絕緣體682上設置被用作層間膜的絕緣體685。與絕緣體624等中同樣，較佳為降低絕緣體685中的水或氫等雜質的濃度。
導電體640較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體640也可以具有疊層結構。另外，在圖22A的俯視圖中，導電體640具有圓形狀，但是不侷限於此。例如，在俯視時，導電體640也可以具有橢圓等大致圓形狀、四角形等多角形狀、使四角形等多角形的角部帶弧形的形狀。
當導電體640採用疊層結構時，較佳為使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕或氧化釕等。可以以單層或疊層使用具有抑制水或氫等雜質及氧的透過的功能的導電材料。藉由使用該導電材料，可以進一步減少從絕緣體680等擴散的水或氫等雜質經過導電體640混入氧化物630中。此外，可以防止添加到絕緣體680的氧被導電體640吸收。
此外，以與導電體640a的頂面及導電體640c的頂面接觸的方式配置導電體646a，以與導電體640b的頂面接觸的方式配置導電體646b。導電體646a及導電體646b較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，導電體646a及導電體646b可以具有疊層結構，例如，可以具有鈦或氮化鈦與上述導電材料的疊層結構。另外，該導電體可以以嵌入設置於絕緣體的開口中的方式形成。
以覆蓋絕緣體685、導電體646a及導電體646b的方式設置絕緣體686。絕緣體686例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿、氧化鋯，並可以以疊層或單層設置。
例如，絕緣體686可以使用氧氮化矽等絕緣耐壓力高的材料和高介電常數(high-k)材料的疊層結構。藉由採用該結構，電容器655可以包括高介電常數(high-k)的絕緣體來確保充分的電容，並可以包括絕緣耐壓力高的絕緣體來提高絕緣耐壓力，從而可以抑制電容器655的靜電破壞。
注意，作為高介電常數(high-k)材料(相對介電常數高的材料)的絕緣體，有氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或含有矽及鉿的氮化物等。
此外，作為絕緣體686，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba,Sr)TiO3(BST)等high-k材料的絕緣體。例如，在絕緣體686具有疊層結構時，可以採用如下結構：依次層疊有氧化鋯、氧化鋁、氧化鋯的三層疊層結構；依次層疊有氧化鋯、氧化鋁、氧化鋯、氧化鋁的四層結構；等。另外，作為絕緣體686也可以使用包含鉿、鋯的化合物等。隨著半導體裝置微型化及高積體化，由於用於閘極絕緣體及電容器的介電質薄膜化，有時發生電晶體或電容器的洩漏電流等的問題。藉由作為被用作閘極絕緣體及電容器的介電質的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位並確保電容器的電容。
另一方面，作為絕緣耐壓力高的材料(相對介電常數低的材料)，有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
導電體656以隔著絕緣體686與導電體646a的至少一部分重疊的方式配置。導電體656可以使用可用作導電體646的導電體。
另外，較佳為在絕緣體686及導電體646b上設置被用作層間膜的絕緣體688。與絕緣體624等中同樣，較佳為降低絕緣體688中的水或氫等雜質的濃度。
〈〈記憶單元的變形例子〉〉
以下，使用圖23說明記憶單元的變形例子。圖23A是記憶單元860及其附近的俯視圖。另外，圖23B是記憶單元860的剖面圖，圖23B對應於在圖23A中以點劃線A1-A2示出的部分。圖23B示出電晶體600的通道長度方向的剖面以及電晶體700的通道寬度方向的剖面。注意，在圖23A的俯視圖中，為了明確起見，省略部分組件。注意，圖23A中的X方向、Y方向以及Z方向是指彼此正交或交叉的方向。在此，較佳的是，X方向及Y方向平行於或大致平行於基板面，Z方向垂直於或大致垂直於基板面。
圖23A和圖23B所示的記憶單元860的與圖22A和圖22B記憶單元860不同之處在於：使用電晶體690及電晶體790代替電晶體600及電晶體700。在此，電晶體790形成在與電晶體690相同的層中，並具有與電晶體690相同的結構。以下，電晶體790的組件可以參照電晶體690的組件的記載。
電晶體690的與電晶體600不同之處在於：氧化物630c沿著形成在絕緣體680、絕緣體672、絕緣體673、導電體642(導電體642a、導電體642b)及氧化物630b的開口部形成為U字狀(U-Shape)。
例如，在使電晶體的通道長度微型化(典型的是5nm以上且小於60nm，較佳為10nm以上且30nm以下)時，藉由作為電晶體600的結構採用上述結構，可以延長有效的L長度。作為一個例子，在導電體642a和導 電體642b之間的距離為20nm的情況下，可以將有效的L長度設定為40nm以上且60nm以下，其是導電體642a和導電體642b之間的距離，亦即最小特徵尺寸的2倍以上且3倍以下左右。因此，圖23A和圖23B所示的記憶單元860具有包括在微型化上優異的電晶體690、電晶體790及電容器655的結構。
〈〈金屬氧化物〉〉
作為氧化物630，較佳為使用被用作氧化物半導體的金屬氧化物。以下，將說明可用於根據本發明的氧化物630的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。另外，除此之外，較佳為還包含鎵、釔、錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢或鎂等中的一種或多種。
在此，考慮金屬氧化物是包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
注意，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物(metal oxide)。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的構成]
在此，作為金屬氧化物的構成例子，說明CAC-OS(Cloud-Aligned Composite Oxide Semiconductor)或CAC-metal oxide。
CAC-OS或CAC-metal oxide在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(控 制開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
此外，在CAC-OS或CAC-metal oxide中，導電性區域和絕緣性區域有時以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該構成中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分藉由與具有寬隙的成分的互補作用，與具有窄隙的成分聯動而使載子流過具有寬隙的成分。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
[金屬氧化物的結構]
氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在著眼於結晶結構的情況下，氧化物半導體有時被分類為與上述不同的種類。在此，參照圖28A說明氧化物半導體中的結晶結構的分類。圖28A 是說明氧化物半導體，典型為IGZO(包含In、Ga、Zn的金屬氧化物)的結晶結構的分類的圖。
如圖28A所示，IGZO大致被分類為Amorphous、Crystalline及Crystal。另外，completely amorphous包含在Amorphous中。另外，CAAC、nc及CAC包含在Crystalline中。另外，single crystal及poly crystal包含在Crystal中。
注意，圖28A所示的粗框內的結構是屬於New crystalline phase的結構。該結構存在於Amorphous與Crystal之間的邊界區域。換言之，能量上不穩定的Amorphous與Crystalline可以說是完全不同的結構。
注意，膜或基板的結晶結構可以使用X射線繞射(XRD：X-Ray Diffraction)影像進行評價。在此，圖28B和圖28C示出使用石英玻璃及具有被分類為Crystalline的結晶結構的IGZO(也稱為Crystalline IGZO)的XRD譜。在圖28B和圖28C中，橫軸表示2θ[deg.]，縱表示強度(Intensity)[a.u.]。此外，圖28B是石英玻璃的XRD譜，圖28C是結晶性IGZO的XRD譜。注意，圖28C所示的結晶性IGZO具有In：Ga：Zn=4：2：3[原子個數比]的組成。此外，圖28C所示的結晶性IGZO的厚度為500nm。
如圖28B的箭頭所示，石英玻璃具有大致對稱的XRD譜峰。另一方面，如圖28C的箭頭所示，結晶性IGZO具有非對稱的XRD譜峰。而XRD譜峰為非對稱明示出結晶的存在。換言之，不是左右對稱的XRD譜峰不可以說是Amorphous。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。注意，畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
雖然奈米晶基本上是六角形，但是並不侷限於正六角形，有不是正六角形的情況。此外，在畸變中有時具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(也稱為grain boundary)。亦即，可知由於晶格排列畸變，抑制晶界的形成。這是由於 CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
另外，確認到明確的晶界的結晶結構被稱為所謂的多晶(polycrystal)。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是使電晶體的半導體層具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
此外，CAAC-OS趨向於具有層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為(M,Zn)層)的層狀結晶結構(也稱為層狀結構)。另外，銦和元素M彼此可以取代，在用銦取代(M,Zn)層中的元素M的情況下，也可以將該層表示為(In,M,Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In,M)層。
CAAC-OS是結晶性高的金屬氧化物。另一方面，在CAAC-OS中不容易觀察到明確的晶界，因此可以說不容易發生起因於晶界的電子移動率的下降。此外，金屬氧化物的結晶性有時因雜質的進入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷(氧空位等)少的金屬氧化物。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，包含CAAC-OS的金屬氧化物具有高耐熱性及高可靠性。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-likeOS或非晶氧化物半導體沒有差別。
另外，在包含銦、鎵和鋅的金屬氧化物的一種的In-Ga-Zn氧化物(以下，IGZO)是上述奈米晶時可能具有穩定的結構。尤其是，IGZO有在大氣中不容易進行晶體生長的傾向，所以與在IGZO是大結晶(在此，幾mm的結晶或者幾cm的結晶)時相比在IGZO是小結晶(例如，上述奈米結晶) 時可能在結構上穩定。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
在雜質混入氧化物半導體中時，有時形成缺陷能階或氧空位。因此，在雜質混入氧化物半導體的通道形成區域中時，使用氧化物半導體的電晶體的電特性容易變動而有時會降低可靠性。此外，在通道形成區域包括氧空位時，電晶體容易具有常開啟特性。
此外，上述缺陷能階有時包括陷阱能階。被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在通道形成區域具有陷阱態密度高的金屬氧化物的電晶體的電特性有時不穩定。
另外，在氧化物半導體的通道形成區域存在有雜質時，通道形成區域的結晶性有時降低，或者與通道形成區域接觸地設置的氧化物的結晶性有時降低。在通道形成區域的結晶性低時，有電晶體的穩定性或可靠性下降的趨勢。此外，在與通道形成區域接觸地設置的氧化物的結晶性低時，有時形成介面能階而降低電晶體的穩定性或可靠性。
因此，為了提高電晶體的穩定性或可靠性，降低氧化物半導體的通道形成區域及其附近的雜質濃度是有效的。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
明確而言，將該氧化物半導體的通道形成區域及其附近的藉由SIMS得到的上述雜質的濃度設定為1×1018atoms/cm3以下，較佳為設定為2×1016atoms/cm3以下。或者，將該氧化物半導體的通道形成區域及其附近的藉由利用EDX的元素分析得到的上述雜質的濃度設定為1.0atomic%以下。另外，在作為該氧化物半導體使用包含元素M的氧化物時，將該氧化物半導體的通道形成區域及其附近的相對於元素M的上述雜質的濃度比設定為低於0.10，較佳為設定為低於0.05。在此，用來算出上述濃度比的元素M的濃度既可以是與算出上述雜質的濃度的區域相同的區域的濃度，也可以是該氧化物半導體中的濃度。
因為其雜質濃度得到降低的金屬氧化物的缺陷態密度低，所以有時其陷阱態密度也低。
在氫進入金屬氧化物的氧空位中時，有時氧空位和氫鍵合而形成VOH。有時VOH被用作施體而產生作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。
由此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。此外，由於氧化物半導體中的氫容易因熱、電場等壓力而移動，因此當氧化物半導體包含多量的氫時，也有電晶體的可靠性會下降的憂慮。
也就是說，較佳為儘量減少金屬氧化物中的VOH來使該金屬氧化物成為高純度本質或實質上高純度本質。為了得到這種VOH被充分減少的氧化物半導體，重要的是：去除氧化物半導體中的水分、氫等雜質(有時記載為脫水、脫氫化處理)；以及對氧化物半導體供應氧來填補氧空位(有時也稱為加氧化處理)。藉由將VOH等雜質被充分減少的氧化物半導體用於電晶體的通道形成區域，可以賦予穩定的電特性。
另外，較佳為將載子濃度低的氧化物半導體用於電晶體。在以降低氧化物半導體的載子濃度為目的的情況下，降低氧化物半導體中的雜質濃度以降低缺陷態密度，即可。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為高純度本質或實質上高純度本質。另外，作為氧化物半導體中的雜質，例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
特別是，包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時在氧化物半導體中形成氧空位。在氧化物半導體中的通道形成區域包含氧空位的情況下，電晶體趨於具有常開啟特性。再者，有時氫進入氧空位中的缺陷被用作施體而產生作為載子的電子。有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含多量的氫的氧化物半導體的電晶體容易具有常開啟特性。
氫進入氧空位中的缺陷(VOH)會被用作氧化物半導體的施體。然而，難以對該缺陷定量地進行評價。於是，在氧化物半導體中，有時不是根據施體濃度而是根據載子濃度進行評價。由此，在本說明書等中，有時作為氧化物半導體的參數，不採用施體濃度而採用假定為不被施加電場的狀態的載子濃度。也就是說，有時可以將本說明書等所記載的“載子濃度”換稱為“施體濃度”。
由此，較佳為儘可能減少氧化物半導體中的氫。明確而言，在氧化物半導體膜中，利用SIMS測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。藉由將氫等雜質被充分減少的氧化物半導體用於電晶體的通道形成區域，可以賦予穩定的電特性。
通道形成區域的氧化物半導體的載子濃度較佳為1×1018cm-3以下，更佳為低於1×1017cm-3，進一步較佳為低於1×1016cm-3，進一步較佳為低於1×1013cm-3，進一步較佳為低於1×1012cm-3。另外，對通道形成區域的氧化物半導體的載子濃度的下限值並沒有特別的限定，例如可以為1×10-9cm-3。
根據本發明的一個實施方式可以提供一種可靠性良好的半導體裝置。根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。根據本發明的一個實施方式可以提供一種通態電流大的半導體裝置。根據本發明的一個實施方式可以提供一種能夠進行微型化或高積體化的半導體裝置。根據本發明的一個實施方式可以提供一種低功耗的半導體裝置。
〈〈其他半導體材料〉〉
可以用於氧化物630的半導體材料不侷限於上述金屬氧化物。作為氧化物630，也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、被用作半導體的層狀物質(也稱為原子層物質、二維材料等)等用於半導體材料。特別是，較佳為將被用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀結晶結構的材料群的總稱。層狀結晶結構是由共價鍵或離子鍵形成的層藉由如范德華力那樣的比共價鍵或離子鍵弱的鍵合層疊的結構。層狀物質在每單位層中具有高導電性，亦即，具有高二維導電性。藉由將被用作半導體並具有高二維導電性的材料用於通道形成區域，可以提供通態電流大的電晶體。
作為層狀物質，有石墨烯、矽烯、硫族化物等。硫族化物是包含氧族元素的化合物。此外，氧族元素是屬於第16族的元素的總稱，其中包括氧、硫、硒、碲、釙、鉝。另外，作為硫族化物，可以舉出過渡金屬硫族化物、第13族硫族化物等。
作為氧化物630，例如較佳為使用被用作半導體的過渡金屬硫族化物。作為能夠被用作氧化物630的過渡金屬硫族化物，可以具體地舉出硫化鉬(典型的是MoS2)、硒化鉬(典型的是MoSe2)、碲化鉬(典型的是MoTe2)、硫化鎢(典型的是WS2)、硒化鎢(典型的是WSe2)、碲化鎢(典型的是WTe2)、硫化鉿(典型的是HfS2)、硒化鉿(典型的是HfSe2)、硫化鋯(典型的是ZrS2)、硒化鋯(典型的是ZrSe2)等。
〈記憶單元配置的結構例子〉
接著，使用圖24及圖25說明上述記憶單元860的配置的一個例子。圖24及圖25示出配置有2×2×2個上述記憶單元860的記憶單元塊。圖24是記憶單元塊的俯視圖。另外，圖25是記憶單元塊的剖面圖，圖25對應於在圖24中以點劃線B1-B2表示的部分。圖25示出電晶體600的通道長度方向的剖面以及電晶體700的通道寬度方向的剖面。注意，在圖24的俯視圖中，為了明確起見，省略部分組件。注意，圖24中的X方向、Y方向以及Z方向是指彼此正交或交叉的方向。在此，較佳的是，X方向及Y方 向平行於或大致平行於基板面，Z方向垂直於或大致垂直於基板面。
在圖24及圖25所示的記憶單元塊中，在X方向上與記憶單元860_1相鄰地配置有記憶單元860_2。另外，在Y方向上與記憶單元860_1及記憶單元860_2相鄰地分別配置有記憶單元860_3及記憶單元860_4。另外，在Z方向上與記憶單元860_1及記憶單元860_2相鄰地分別配置有記憶單元860_5及記憶單元860_6。
如圖24及圖25所示，可以將記憶單元860_1和記憶單元860_2的組件配置為軸對稱。此時，導電體640b的側面較佳為與記憶單元860_1的導電體642b及記憶單元860_2的導電體642b接觸。就是說，被用作位元線WBL的導電體607、導電體615、導電體640b、導電體646b及導電體657較佳為與記憶單元860_1的電晶體600的源極和汲極中的一個以及記憶單元860_2的電晶體600的源極和汲極中的一個電連接。如此，藉由使連接到記憶單元860_1和記憶單元860_2的佈線共通化，可以進一步縮小記憶單元的佔有面積。
另外，如圖25所示，被用作位元線WBL的導電體607、導電體615、導電體640b、導電體646b及導電體657還與配置在上層、記憶單元860_5及記憶單元860_6的電晶體600電連接。如圖25所示，記憶單元860_1及記憶單元860_2的導電體657相當於記憶單元860_5及記憶單元860_6的導電體607。如此，可以將位元線WBL在Z方向上延伸。另外，雖然在剖面圖中未圖示，但是也可以將包括導電體640d等的位元線RBL在Z方向上延伸。
另外，如圖24所示，記憶單元860_1的導電體660延伸到記憶單元860_3。如此，可以將字線WWL在Y方向上延伸。另外，如圖24所示，記憶單元860_1的導電體742a延伸到記憶單元860_3。如此，可以將選擇線SL在Y方向上延伸。此外，在X方向上相鄰的記憶單元860也可以共同使用選擇線SL。另外，如圖24所示，記憶單元860_1的導電體605延伸到記憶單元860_3。如此，可以將佈線BGL1在Y方向上延伸。另外，如圖24所示，記憶單元860_1的導電體705延伸到記憶單元860_3。如此，可以將佈線BGL1在Y方向上延伸。
注意，在圖24中，採用以與導電體660重疊的方式將氧化物630c延伸的結構，但是本實施方式所示的記憶體裝置不侷限於此。例如，也可以採用按每記憶單元860進行氧化物630c的圖案形成來按每電晶體600分開地設置氧化物630c的結構。另外，例如，在氧化物630c具有兩層的疊層結構的情況下，也可以採用按每電晶體600分開地配置氧化物630c的上層和下層中的任一個。
〈記憶體裝置的結構例子〉
接著，使用圖26說明層疊有上述記憶單元860的記憶體裝置的一個例子。圖26是矽層871上層疊有多個包括記憶單元860的記憶單元層870的記憶體裝置的剖面圖。圖26所示的記憶體裝置相當於圖1等所示的記憶體裝置100，矽層871相當於驅動電路層110，記憶單元層870相當於存儲層120。
首先，說明矽層871。矽層871設置有多個電晶體800，構成圖2所示的週邊電路115、RW電路129等。
電晶體800設置在基板811上，並包括：用作閘極的導電體816、用作閘極絕緣體的絕緣體815、由基板811的一部分構成的半導體區域813；以及用作源極區域或汲極區域的低電阻區域814a及低電阻區域814b。電晶體800可以是p通道型或n通道型。
在此，在圖26所示的電晶體800中，形成通道的半導體區域813(基板811的一部分)具有凸形狀。此外，以隔著絕緣體815覆蓋半導體區域813的側面及頂面的方式設置導電體816。此外，導電體816可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體800也被稱為FIN型電晶體。此外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸形狀的半導體膜。
注意，圖26所示的電晶體800的結構只是一個例子，不侷限於上述結 構，根據電路結構或驅動方法使用適當的電晶體即可。
各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，可以根據設計而設置多個佈線層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一元件符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體800上，作為層間膜依次層疊地設置有絕緣體820、絕緣體822、絕緣體824及絕緣體826。此外，被用作插頭或佈線的導電體828及導電體830等嵌入絕緣體820、絕緣體822、絕緣體824及絕緣體826中。
此外，用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體822的頂面的平坦性，也可以藉由利用化學機械拋光(CMP)法等的平坦化處理實現平坦化。
也可以在絕緣體826及導電體830上設置佈線層。例如，在圖26中，依次層疊有絕緣體850、絕緣體852及絕緣體854。此外，在絕緣體850、絕緣體852及絕緣體854中形成有導電體856。導電體856用作插頭或佈線。
作為能夠用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，較佳為將相對介電常數低的絕緣體用於絕緣體820、絕緣體822、絕緣體826、絕緣體852及絕緣體854等。例如，該絕緣體較佳為含有氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽與樹脂的疊層結構。由於氧化 矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳香族聚醯胺等)、聚醯亞胺、聚碳酸酯或丙烯酸樹脂等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體824及絕緣體850等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭等金屬氧化物、氮氧化矽或氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體828、導電體830及導電體856等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
矽層871上配置有絕緣體611及絕緣體612，絕緣體611及絕緣體612上層疊有記憶單元層870_1至記憶單元層870_n(n是2以上的自然數)。雖然沒有特別的限制，但是上述n值為2以上且200以下，較佳為2以上且100以下，更佳為2以上且10以下。例如可以是1
Figure 108142818-A0202-12-0059-44
n
Figure 108142818-A0202-12-0059-45
10，較佳為1
Figure 108142818-A0202-12-0059-48
n
Figure 108142818-A0202-12-0059-49
50，更佳為1
Figure 108142818-A0202-12-0059-46
n
Figure 108142818-A0202-12-0059-47
100。
在各記憶單元層870中，與圖24同樣，記憶單元860及各種佈線配置為矩陣狀。另外，如圖25所示，在層疊方向上相鄰的各記憶單元層870藉由位元線WBL、位元線RBL等佈線彼此電連接。
另外，如圖26所示，在最下層的記憶單元層870_1中，以嵌入絕緣體611及絕緣體612中的方式配置有導電體607。導電體607接觸於設置在與導電體856相同的層中的導電體857。如此，連接到記憶單元860的位元線WBL藉由導電體857與RW電路129連接。
另外，記憶單元層870_1至記憶單元層870_n較佳為具有由絕緣體611、絕緣體612、絕緣體687、絕緣體683及絕緣體684密封的結構。在此，矽層871上配置有絕緣體611，絕緣體611上配置有絕緣體612。絕緣體612上配置有記憶單元層870_1至記憶單元層870_n，絕緣體612被形成為在俯視時與記憶單元層870_1至記憶單元層870_n相同的圖案。與絕緣體611的頂面、絕緣體612的側面及記憶單元層870_1至記憶單元層870_n的側面接觸地配置有絕緣體687。就是說，絕緣體687被形成為記憶單元層870_1至記憶單元層870_n的側壁的形狀。以覆蓋絕緣體611、絕緣體687及記憶單元層870_1至記憶單元層870_n的方式配置有絕緣體683。並且，以覆蓋絕緣體683的方式配置有絕緣體684。
與絕緣體682等同樣，絕緣體611、絕緣體612、絕緣體687、絕緣體683及絕緣體684較佳為使用阻擋性材料。
在此，各記憶單元層870由絕緣體614、絕緣體687及絕緣體682密封。在此，絕緣體614、絕緣體687及絕緣體682較佳為使用相同的材料。此外，絕緣體614、絕緣體687及絕緣體682較佳為採用相同的條件形成。藉由使膜性質相等的絕緣體614、絕緣體687及絕緣體682彼此接觸，可以實現密封性高的密封結構。
此外，絕緣體614、絕緣體687及絕緣體682較佳為使用具有俘獲並固定氫的功能的材料。明確而言，可以使用氧化鋁、氧化鉿、氧化鎵、銦鎵鋅氧化物等金屬氧化物。
形成密封結構的絕緣體614、絕緣體687及絕緣體682與絕緣體680接觸地設置。因此，藉由俘獲並固定混入絕緣體680中的氫，可以降低記憶單元860所包括的氧化物半導體的氫濃度。
另外，密封記憶單元層870的組件的絕緣體614、絕緣體687及絕緣體682還由絕緣體611、絕緣體612、絕緣體683覆蓋。例如，如圖26所示，在記憶單元層870_1至記憶單元層870_n的外方絕緣體611與絕緣體683接觸，來形成第二層密封結構。
在此，絕緣體611、絕緣體612及絕緣體683較佳為使用具有抑制氫及氧的擴散的功能的材料。特別是，由於氮化矽或氮氧化矽對氫具有高阻擋性，因此較佳為將其用作密封用材料。
此外，較佳為在覆蓋電晶體600的上方的絕緣體683的上方設置覆蓋性高的絕緣體684。另外，絕緣體684較佳為使用與絕緣體612及絕緣體683相同的材料。
例如，在採用濺射法形成絕緣體612、絕緣體683時，可以實現由氫濃度較低的膜而成的密封結構。
另一方面，採用濺射法形成的膜的覆蓋性較低。於是，藉由採用覆蓋性高的CVD法等形成絕緣體611及絕緣體684，可以進一步提高密封性。
由此，絕緣體612及絕緣體683的氫濃度較佳為比絕緣體611及絕緣體684低。
藉由上述步驟，使用阻擋絕緣膜密封記憶單元層870_1至記憶單元層870_n，可以減少擴散到各記憶單元860中的氧化物半導體的氫，因此可以提供一種可靠性高的記憶體裝置。
另外，絕緣體611、絕緣體612、絕緣體614、絕緣體682、絕緣體687、絕緣體683及絕緣體684也可以使用對氧具有阻擋性的材料。在上述密封 結構對氧具有阻擋性時，可以抑制絕緣體680所具有的過量氧向外的擴散，並將過量氧高效率地供應到電晶體600。
另外，較佳為以嵌入記憶單元層870_1至記憶單元層870_n及絕緣體684等中的方式配置絕緣體674。絕緣體674可以使用可用作絕緣體680的絕緣體。如圖26所示，絕緣體674的頂面高度與絕緣體684的頂面高度較佳為大致一致。
另外，如圖26所示，可以在絕緣體674、絕緣體684、絕緣體683及絕緣體611中形成開口，在該開口中配置導電體876。導電體876的底面與導電體856接觸。可以與導電體876的頂面接觸的方式設置被用作佈線的導電體878。另外，以覆蓋記憶單元層870_n、絕緣體674及導電體878的方式設置被用作層間膜的絕緣體689。藉由採用這樣的結構，可以電連接上層的佈線(導電體878)與矽層871的電路，而無需藉由記憶單元層870。
注意，圖26示出由絕緣體611、絕緣體612、絕緣體687、絕緣體683及絕緣體684一併密封記憶單元層870_1至記憶單元層870_n的結構，但是根據本實施方式的記憶體裝置不侷限於此。例如，如圖27所示，可以採用各記憶單元層870由絕緣體611、絕緣體612、絕緣體687、絕緣體683及絕緣體684密封的結構。在此，絕緣體614下配置有絕緣體612及絕緣體611。
以與絕緣體680、絕緣體673、絕緣體672、絕緣體624、絕緣體622、絕緣體616及絕緣體614的側面接觸的方式配置有絕緣體687。以覆蓋絕緣體680及絕緣體687的方式配置有絕緣體683，絕緣體683上配置有絕緣體684。此時，設置在絕緣體682的上方的電容器655及絕緣體688可以配置在絕緣體684上。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式5
本實施方式示出安裝有上述實施方式所示的記憶體裝置等的電子構件 及電子裝置的例子。
〈電子構件〉
首先，參照圖29A和圖29B對組裝有記憶體裝置100的電子構件的例子進行說明。
圖29A示出電子構件710及安裝有電子構件710的基板(安裝基板704)的透視圖。圖29A所示的電子構件710在模子711中包括記憶體裝置100。在圖29A中，為了示出電子構件710的內部，省略其一部分。電子構件710在模子711的外側包括連接盤(land)712。連接盤712與電極焊盤713電連接，電極焊盤713藉由線714與記憶體裝置100電連接。電子構件710例如安裝於印刷電路板702。藉由組合多個這樣電子構件並使其分別在印刷電路板702上電連接，由此完成安裝基板704。
圖29B示出電子構件720的透視圖。電子構件720是SiP(System in package：系統級封裝)或MCM(Multi Chip Module：多晶片模組)的一個例子。在電子構件720中，封裝基板722(印刷電路板)上設置有插板(interposer)721，插板721上設置有半導體裝置725及多個記憶體裝置100。
在電子構件720中示出將記憶體裝置100用作寬頻記憶體(HBM：High Bandwidth Memory：高寬頻記憶體)的例子。另外，半導體裝置725可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板722可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板721可以使用矽插板、樹脂插板等。
插板721包括多個佈線並具有電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。另外，插板721具有將設置於插板721上的積體電路與設置於封裝基板722上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板721中設置貫通電極，藉由該貫通電極使積體電路與封裝基板722電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板721較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。另一方面，矽插板的佈線形成可以在半導體製程中進行，因此很容易形成在使用樹脂插板時很難形成的微細佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於其中多個積體電路並排配置於插板上的2.5D封裝(2.5D安裝)。
另外，也可以與電子構件720重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為使設置於插板721上的積體電路的高度一致。例如，在本實施方式所示的電子構件720中，較佳為使記憶體裝置100與半導體裝置725的高度一致。
為了將電子構件720安裝在其他的基板上，可以在封裝基板722的底部設置電極723。圖29B示出用焊球形成電極723的例子。藉由在封裝基板722的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極723也可以使用導電針形成。藉由在封裝基板722的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件720可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯針柵陣列)、LGA(Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安 裝方法。
〈電子裝置〉
接著，參照圖30對安裝有上述電子構件的電子裝置的例子進行說明。
機器人7100包括照度感測器、麥克風、照相機、揚聲器、顯示器、各種感測器(紅外線感測器、超聲波感測器、加速度感測器、壓電感測器、光感測器、陀螺儀感測器等)及移動機構等。電子構件720包括處理器等並具有控制這些週邊設備的功能。例如，電子構件710具有儲存感測器測得的資料的功能。
麥克風具有檢測使用者的聲音及周圍的聲音等音訊信號的功能。另外，揚聲器具有發出聲音及警告音等音訊信號的功能。機器人7100可以分析藉由麥克風輸入的音訊信號，從揚聲器發出所需要的音訊信號。機器人7100可以藉由使用麥克風及揚聲器與使用者交流。
照相機具有拍攝機器人7100的周圍的影像的功能。另外，機器人7100具有使用移動機構移動的功能。機器人7100可以藉由使用照相機拍攝周圍的影像而分析該影像，判斷移動時的障礙物的有無等。
飛行物7120包括螺旋槳、照相機及電池等，並具有自主飛行功能。電子構件720具有控制這些週邊設備的功能。
例如，用照相機拍攝的影像資料儲存至電子構件710。電子構件720可以藉由分析影像資料，判斷移動時的障礙物的有無等。另外，利用電子構件720可以藉由電池的蓄電容量的變化推測電池的剩餘電量。
掃地機器人7140包括配置在頂面的顯示器、配置在側面的多個照相機、刷子、操作按鈕及各種感測器等。雖然未圖示，但是掃地機器人7140安裝有輪胎、吸入口等。掃地機器人7140可以自動行走，檢測垃圾，可以從底面的吸入口吸引垃圾。
例如，電子構件720可以藉由分析照相機所拍攝的影像，判斷牆壁、 家具或步階等障礙物的有無。另外，在藉由影像分析檢測出佈線等可能會纏繞在刷子上的物體的情況下，可以停止刷子的旋轉。
汽車7160包括引擎、輪胎、制動器、轉向裝置、照相機等。例如，電子構件720根據導航資訊、速度、引擎的狀態、排檔的選擇狀態、制動器的使用頻率等資料，進行使汽車7160的行駛狀態最佳化的控制。例如，照相機拍攝的影像資料儲存至電子構件710。
電子構件710及/或電子構件720可以安裝在電視接收(TV)裝置7200、智慧手機7210、PC7220(個人電腦)、PC7230、遊戲機7240、遊戲機7260等中。
例如，設置在TV裝置7200內的電子構件720可以用作影像引擎。例如，電子構件720可以進行雜訊去除、解析度的上變頻(up-conversion)等影像處理。
智慧手機7210是可攜式資訊終端的一個例子。智慧手機7210包括麥克風、照相機、揚聲器、各種感測器及顯示部。電子構件720控制這些週邊設備。
PC7220、PC7230分別是筆記本型PC、桌上型PC的例子。鍵盤7232及顯示器裝置7233可以以無線或有線連接到PC7230。遊戲機7240是可攜式遊戲機的例子。遊戲機7260是固定式遊戲機的例子。遊戲機7260以無線或有線與控制器7262連接。可以對控制器7262安裝電子構件710及/或電子構件720。
本實施方式可以與其他實施方式等所記載的結構適當地組合而實施。
實施方式6
在本實施方式中，說明使用在上述實施方式中示出的記憶體裝置的記憶體裝置的應用例子。
一般而言，在電腦等半導體裝置中，根據其用途可以使用各種記憶體裝置。圖31示出各種記憶體裝置的階層。越是上層的記憶體裝置越被要求更快的存取速度，越是下層的記憶體裝置越被要求更大的記憶容量和更高的記錄密度。在圖31中，從最上層依次示出CPU等運算處理裝置中作為暫存器一起安裝的記憶體、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)以及3D NAND記憶體。
因為CPU等運算處理裝置中作為暫存器一起安裝的記憶體用於運算結果的暫時儲存等，所以來自運算處理裝置訪問的頻率高。因此，與記憶容量相比更需求快的工作速度。此外，暫存器具有保持運算處理裝置的設定資訊等的功能。
SRAM例如用於快取記憶體。快取記憶體具有將保持在主記憶體中的資訊的一部分複製並保持的功能。藉由將使用頻率高的資料複製到快取記憶體中，可以提高對資料訪問的速度。
DRAM例如用於主記憶體。主記憶體具有保持從存儲(storage)讀出的程式或資料的功能。DRAM的記錄密度大約為0.1至0.3Gbit/mm2。
3D NAND記憶體例如用於存儲。存儲具有保持需要長期保存的資料和運算處理裝置所使用的各種程式等的功能。因此，與更快的工作速度相比，存儲被要求更大的記憶容量和更高的記錄密度。用於存儲的記憶體裝置的記錄密度大約為0.6至6.0Gbit/mm2。
本發明的一個實施方式的記憶體裝置的工作速度快且能夠長期間保持資料。本發明的一個實施方式的記憶體裝置可以用作位於包括快取記憶體的階層和主記憶體的階層的兩者的邊界區域901的記憶體裝置。此外，本發明的一個實施方式的記憶體裝置可以用作位於包括主記憶體的階層和存儲的階層的兩者的邊界區域902的記憶體裝置。
上述實施方式所示的記憶體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器終端、數位相機、錄影再現裝置、導航系統、遊戲機等)的記憶體裝置。另外，可以用於影像感測 器、IoT(Internet of Things：物聯網)以及醫療等。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。
或者，上述實施方式所示的記憶體裝置應用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖32A至圖32E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的記憶體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖32A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實施方式所示的半導體裝置組裝於基板1104上的記憶體晶片1105等。
圖32B是SD卡的外觀示意圖，圖32C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於基板1113上的記憶體晶片1114等。
圖32D是SSD的外觀示意圖，圖32E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於基板1153上的記憶體晶片1154等。
本實施方式可以與其他的實施方式等所記載的結構適當地組合而實施。
[實施例]
藉由利用本說明書等中所示的記憶單元或記憶體裝置等，可以實現常關閉CPU(也稱為“Noff-CPU”)。Noff-CPU是指包括即使閘極電壓為0V也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體的積體電路。可以利用OS電晶體實現常關閉型電晶體。
在Noff-CPU中，可以停止向Noff-CPU中的不需要工作的電路的供電，使該電路處於待機狀態。在供電停止而處於待機狀態的電路中，沒有電力消耗。因此，Noff-CPU可以將用電量抑制到最小限度。另外，即使供電停止，Noff-CPU也可以長時間保持設定條件等工作所需要的資訊。當從待機狀態恢復時，只要再次開始向該電路的供電即可，而不需要設定條件等的再次寫入。就是說，可以高速從待機狀態恢復。如此，Noff-CPU可以降低功耗，而無需大幅度降低工作速度。
可以將Noff-CPU例如適用於IoT領域的IoT終端設備(“也稱為端點微電腦”)803等小規模系統。圖33示出IoT網路的分層結構以及需求規格的傾向。在圖33中，作為需求規格示出功耗804以及處理性能805。在IoT網路的分層結構中大致分為上層部的雲領域801以及下層部的嵌入式領域802。例如，伺服器包括在雲領域801中。例如，機械、工業機器人、車載設備、家電產品等包括在嵌入式領域802中。
越是上層，對高處理性能的要求越比對低功耗的要求高。因此，在雲領域801中，使用高性能CPU、高性能GPU以及大規模SoC(System on a Chip：系統級晶片)等。另外，越是下層，對低功耗的要求越比對高處理性能的要求高，器件個數也急劇增加。
此外，“端點”是指嵌入式領域802的終端區域。例如，在工廠、家電產品、基礎設施、農業等中使用的微電腦相當於在端點使用的設備。
在圖34中，作為端點微電腦的應用例子，示出工廠自動化的示意圖。工廠884藉由網際網路線(Internet)與雲883連接。另外，雲883藉由網 際網路線與家庭881及公司882連接。網際網路線既可以是有線通訊方式，又可以是無線通訊方式。例如，在是無線通訊方式的情況下，可以使用第四代移動通訊系統(4G)或第五代移動通訊系統(5G)。工廠884可以藉由網際網路線與工廠885及工廠886連接。
工廠884包括主設備(控制設備)831。主設備831具有與雲883連接而進行資訊的發送及接收的功能。另外，主設備831藉由M2M(機器對機器)介面832與包括在IoT終端設備841的多個工業機器人842連接。作為M2M介面832，例如，可以使用有線通訊方式之一的工業乙太網或者無線通訊方式之一的局部5G(Local5G)等。
工廠的管理者可以在家庭881或公司882藉由雲883連接到工廠884而確認工作狀況等。另外，可以進行產品的錯誤及短缺的檢查、放置地方的指示以及節拍時間(takt time)的測量等。
近年來，在“智慧工廠”的推動下IoT在全球範圍被導入工廠。作為智慧工廠的實例，已知有如下實例：不僅利用端點微電腦進行檢查以及監查，而且進行故障檢測或異常預測等。
在端點微電腦等小規模系統中，在很多情況下，工作時的系統整體的功耗低，因此Noff-CPU所帶來的待機狀態中的功率降低效應變大。另一方面，IoT的嵌入式領域有時被要求快速反應能力，藉由使用Noff-CPU可以高速從待機狀態恢復。
10‧‧‧記憶單元
100C‧‧‧記憶體裝置
110A‧‧‧驅動電路層
120‧‧‧存儲層
120_1‧‧‧存儲層
120_2‧‧‧存儲層
120_3‧‧‧存儲層
120_k‧‧‧存儲層
120_N‧‧‧存儲層
150‧‧‧功能層

Claims (8)

  1. 一種記憶體裝置，包括：
    N個(N是2以上的自然數)存儲層；
    驅動電路層；
    多個第一佈線；以及
    多個第二佈線，
    其中，該N個存儲層層疊在該驅動電路層上，
    該驅動電路層包括多個第一電路，
    該多個第一佈線在該N個存儲層的層疊方向上延伸並設置為P行R列(P及R是1以上的自然數)的矩陣狀，
    該多個第二佈線在該層疊方向上延伸並設置為P行Q列(P及Q是2以上的自然數)的矩陣狀，
    該N個存儲層各自包括：
    設置為P行Q列的矩陣狀的多個記憶單元；
    Q列的第三佈線；
    Q列的第四佈線；以及
    Q列的第五佈線，
    在第k個該存儲層中，第i行第2×s-1列的記憶單元和第i行第2×s列的記憶單元與第i行第s列的第一佈線電連接，該第i行第2×s-1列的記憶單元與第i行第2×s-1列的第二佈線、第2×s-1列的第三佈線、第2×s-1列的第四佈線及第2×s-1列的第五佈線電連接，
    並且，該第一佈線和該第二佈線與該多個第一電路中的任一個電連接。
  2. 根據申請專利範圍第1項之記憶體裝置，
    其中該第i行第2×s-1列的記憶單元包括第一電晶體、第二電晶體以及電容器，
    該第一電晶體的源極和汲極中的一個與該第二電晶體的閘極及該電容器的一個電極電連接，
    該第一電晶體的源極和汲極中的另一個與該第一佈線電連接，
    該第一電晶體的閘極與該第三佈線電連接，
    該第一電晶體的源極和汲極中的一個與該第四佈線電連接，
    該第一電晶體的源極和汲極中的另一個與該第二佈線電連接，
    並且該電容器的另一個電極與該第五佈線電連接。
  3. 根據申請專利範圍第1或2項之記憶體裝置，
    其中在該驅動電路層與該多個記憶單元之間還包括功能層。
  4. 根據申請專利範圍第3項之記憶體裝置，
    其中該功能層包括多個第二電路，
    並且該第一佈線和該第二佈線藉由該多個第二電路中的任一個與該第一電路電連接。
  5. 根據申請專利範圍第2項之記憶體裝置，
    其中該第一電晶體和該第二電晶體中的至少一個在半導體中包含氧化物。
  6. 根據申請專利範圍第5項之記憶體裝置，
    其中該氧化物包含In和Zn中的一個或兩個。
  7. 根據申請專利範圍第5項之記憶體裝置，
    其中該氧化物包含In、Ga及Zn。
  8. 根據申請專利範圍第1至7中任一項之記憶體裝置，
    其中該電路包括多個電晶體，
    並且該電晶體在半導體中包含矽。
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