WO2019243957A1 - 記憶装置および電子機器 - Google Patents

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WO2019243957A1
WO2019243957A1 PCT/IB2019/054931 IB2019054931W WO2019243957A1 WO 2019243957 A1 WO2019243957 A1 WO 2019243957A1 IB 2019054931 W IB2019054931 W IB 2019054931W WO 2019243957 A1 WO2019243957 A1 WO 2019243957A1
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transistor
insulating layer
oxide
semiconductor
layer
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石津貴彦
齋藤利彦
魚地秀貴
山崎舜平
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a storage device.
  • One embodiment of the present invention relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). One embodiment of the present invention relates to a driving method or a manufacturing method thereof.
  • a semiconductor device in this specification and the like refers to all devices that can function by utilizing semiconductor characteristics.
  • a storage device, a display device, an electro-optical device, a power storage device, a semiconductor circuit, and an electronic device sometimes include a semiconductor device.
  • a storage device, a display device, an electro-optical device, a power storage device, a semiconductor circuit, and an electronic device can also be referred to as a semiconductor device.
  • an oxide semiconductor As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but as another material, an oxide semiconductor (OS: Oxide Semiconductor) has attracted attention.
  • OS Oxide Semiconductor
  • As an oxide semiconductor for example, not only a single metal oxide such as indium oxide and zinc oxide but also a multimetal oxide is known.
  • IGZO In-Ga-Zn oxide
  • Non-Patent Documents 1 to 3 Through research on IGZO, a CAAC (c-axis aligned aluminum crystal) structure and an nc (nanocrystalline line) structure which are neither single crystal nor amorphous in an oxide semiconductor have been found (see Non-Patent Documents 1 to 3). .).
  • Non-Patent Documents 1 and 2 also disclose techniques for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Further, Non-Patent Documents 4 and 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has minute crystals.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has an extremely low off-state current (see Non-Patent Document 6), and an LSI and a display utilizing the characteristics have been reported (see Non-Patent Documents 7 and 8). .).
  • Patent Document 1 discloses an example in which an OS transistor is used for a memory cell (storage element) of a storage device.
  • an OS transistor current which flows between a source and a drain in an off state (also referred to as “off current”) is extremely small; thus, a storage capacitor used for a memory element can be reduced or eliminated.
  • off current current which flows between a source and a drain in an off state
  • An object of one embodiment of the present invention is to provide a semiconductor device with high integration density. Another object of one embodiment of the present invention is to provide a semiconductor device with high operation speed. Another object of one embodiment of the present invention is to provide a semiconductor device which can hold data for a long time. Another object of one embodiment of the present invention is to provide a semiconductor device with reduced power consumption. An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a memory device including a plurality of memory cells, in which one memory cell includes a first transistor and a second transistor.
  • One of a source and a drain of the first transistor is a storage device electrically connected to the gate of the second transistor through the node SN. Information written through the first transistor is held at the node SN.
  • an OS transistor as the first transistor, formation of a storage capacitor can be eliminated.
  • a region having a low relative dielectric constant is provided outside the memory cell.
  • one embodiment of the present invention is a memory device including a memory cell, a first region, a first word line, a second word line, a first bit line, and a second bit line,
  • the memory cell has a first transistor and a second transistor, a semiconductor layer of the first transistor has a metal oxide, a first region has a plurality of voids, a first bit line and a second bit line.
  • the bit line extends in a first direction
  • the first word line and the second word line extend in a second direction
  • a gate of the first transistor is electrically connected to the first word line
  • One of a source and a drain is electrically connected to the gate of the second transistor
  • the other of the source and the drain of the first transistor is electrically connected to the first bit line
  • one of the source and the drain of the second transistor is connected to the first bit line.
  • 2 word lines and power And the other of the source and the drain of the second transistor is electrically connected to the second bit line
  • the first region has a region extending in the first direction, and extends in the first direction.
  • each of the plurality of voids is a storage device having a region extending in a direction intersecting the first direction.
  • one embodiment of the present invention includes a memory cell, a first region, a first word line, a second word line, a first bit line, a second bit line, and a first conductive layer.
  • the memory device wherein the memory cell includes a first transistor and a second transistor, a semiconductor layer of the first transistor includes a metal oxide, a first region includes a plurality of voids, The first bit line and the second bit line extend in a first direction, the first word line and the second word line extend in a second direction, and a gate of the first transistor is electrically connected to the first word line.
  • One of a source and a drain of the first transistor is electrically connected to a gate of the second transistor; the other of a source and a drain of the first transistor is electrically connected to a first bit line; Or one of the drains The other of the source and the drain of the second transistor is electrically connected to the second bit line; the first conductive layer includes a region overlapping with the semiconductor layer of the first transistor; A region overlapping with one of a source and a drain of the transistor, the first region has a region extending in a first direction, and in the region extending in the first direction, each of the plurality of voids is , A storage device having a region extending in a direction intersecting the first direction.
  • the first conductive layer has a region functioning as a back gate of the first transistor.
  • the semiconductor layer preferably contains at least one or both of In and Zn.
  • the first region may have a region extending in the second direction.
  • the region extending in the second direction has a plurality of voids.
  • Each of the plurality of voids preferably has a region extending in a direction intersecting the second direction.
  • the area where the gate electrode of the second transistor overlaps with the semiconductor layer is preferably larger than the area where the gate electrode of the first transistor overlaps with the semiconductor layer.
  • the area where the gate electrode of the second transistor overlaps with the semiconductor layer is preferably 1 to 10 times the area where the gate electrode of the first transistor overlaps with the semiconductor layer.
  • a semiconductor device with high integration density can be provided. Further, according to one embodiment of the present invention, a semiconductor device with high operation speed can be provided. Further, according to one embodiment of the present invention, a semiconductor device capable of holding data for a long time can be provided. Further, according to one embodiment of the present invention, a semiconductor device with reduced power consumption can be provided. Further, according to one embodiment of the present invention, a novel semiconductor device can be provided.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • 2A to 2C are diagrams illustrating a configuration example of a cell array and a memory cell.
  • FIG. 3 is a timing chart illustrating the operation of the memory cell.
  • FIGS. 4A and 4B are diagrams illustrating electric characteristics of a transistor.
  • 5A to 5F are diagrams illustrating a configuration example of a memory cell.
  • FIG. 6 is a diagram illustrating a configuration example of a cell array.
  • FIG. 7 is a diagram illustrating a configuration example of a cell array.
  • FIG. 8 is a diagram illustrating a configuration example of a cell array.
  • FIG. 9 is a diagram illustrating a configuration example of a cell array.
  • FIGS. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • 2A to 2C are diagrams illustrating a configuration example of a cell array and a memory cell.
  • FIG. 3 is a timing chart illustrating
  • FIGS. 10A and 10B are diagrams illustrating a configuration example of a memory cell.
  • FIG. 11 is a cross-sectional view illustrating a configuration example of a memory cell.
  • FIG. 12 illustrates a configuration example of a memory cell.
  • FIG. 13 is a cross-sectional view illustrating a configuration example of a memory cell.
  • FIG. 14 is a diagram illustrating a configuration example of a memory cell.
  • FIG. 15 is a diagram illustrating a configuration example of a memory cell.
  • FIG. 16 is a diagram illustrating a configuration example of a memory cell.
  • FIGS. 17A and 17B are diagrams illustrating a configuration example of a low dielectric constant region.
  • FIGS. 18A and 18B are diagrams illustrating a configuration example of a low dielectric constant region.
  • FIGS. 19A and 19B are diagrams illustrating a configuration example of a low dielectric constant region.
  • FIGS. 20A and 20B are diagrams illustrating a configuration example of a low relative dielectric constant region.
  • FIGS. 21A and 21B are diagrams illustrating a configuration example of a low dielectric constant region.
  • FIGS. 22A and 22B are diagrams illustrating an example of a manufacturing process of a low dielectric constant region.
  • FIGS. 23A to 23C are diagrams illustrating an example of a manufacturing process of a low dielectric constant region.
  • FIGS. 24A and 24B are diagrams illustrating an example of a manufacturing process of a low dielectric constant region.
  • FIG. 25 is a diagram illustrating a configuration example of a memory cell.
  • FIG. 25 is a diagram illustrating a configuration example of a memory cell.
  • FIG. 26 is a cross-sectional view illustrating a configuration example of a memory cell.
  • FIG. 27 is a diagram illustrating a configuration example of a memory cell.
  • FIG. 28 is a cross-sectional view illustrating a configuration example of a memory cell.
  • FIGS. 29A to 29C illustrate an example of a structure of a transistor.
  • FIGS. 30A to 30C illustrate a structure example of a transistor.
  • FIGS. 31A and 31B are diagrams illustrating electronic components.
  • FIG. 32 is a diagram illustrating an electronic device.
  • FIGS. 33A to 33E are diagrams illustrating electronic devices.
  • FIGS. 34A to 34C are diagrams illustrating electronic devices.
  • FIGS. 35A to 35C are diagrams illustrating electronic devices.
  • FIG. 36 is a diagram illustrating various storage devices for each hierarchy.
  • FIG. 37 is a diagram showing the data write time and write durability of various storage devices.
  • FIG. 38 is a diagram illustrating data retention times and operating
  • H level also referred to as “VDD” or “H potential”
  • L level also referred to as “VSS” or “L potential”.
  • a voltage refers to a potential difference between two points, and a potential refers to electrostatic energy (electric potential energy) of a unit charge in an electrostatic field at a certain point.
  • a potential difference between a potential at a certain point and a reference potential is simply referred to as a potential or a voltage, and the potential and the voltage are often used as synonyms.
  • a potential may be read as a voltage or a voltage may be read as a potential unless otherwise specified.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors, and the like. For example, in the case where a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor in some cases.
  • the term “OS transistor” can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide.
  • the threshold voltage (also referred to as “Vth”) is higher than 0V.
  • Embodiment 1 In Embodiment, a storage device according to one embodiment of the present invention will be described.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device.
  • the storage device 100 includes a peripheral circuit 111 and a cell array 201.
  • the peripheral circuit 111 includes a row decoder 121, a word line driver circuit 122, a column decoder 131, a bit line driver circuit 130, an output circuit 140, and a control logic circuit 160.
  • the cell array 201 has memory cells 211, word lines WWL, word lines RWL, bit lines WBL, and bit lines RBL.
  • the word line driver circuit 122 has a function of supplying a potential to the word line WWL and the word line RWL.
  • the bit line driver circuit 130 has a precharge circuit 132, an amplifier circuit 133, and an input / output circuit 134.
  • the precharge circuit 132 has a function of precharging the bit line RBL and the like.
  • the amplifier circuit 133 has a function of amplifying a data signal read from the wiring RBL.
  • the word lines WWL, word lines RWL, bit lines WBL, and bit lines RBL are wirings connected to the memory cells 211, and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 100 as a digital data signal RDATA via the output circuit 140.
  • VDD and VSS are externally supplied to the storage device 100 as power supply potentials.
  • a clock signal CLK a chip enable signal CE, a write enable signal WE, a read enable signal RE, an address signal ADDR, a data signal WDATA, and the like are externally input to the storage device 100.
  • the address signal ADDR is input to the row decoder 121 and the column decoder 131, and the data signal WDATA is input to the input / output circuit 134.
  • the control logic circuit 160 processes the chip enable signal CE, the write enable signal WE, and the read enable signal RE to generate control signals for the row decoder 121 and the column decoder 131. For example, when the chip enable signal CE is at a high level and the write enable signal WE is at a low level, the row decoder 121 and the column decoder 131 perform a read operation, and when the chip enable signal CE is at a high level and the write enable signal WE is at a high level.
  • the row decoder 121 and the column decoder 131 perform a write operation, and when the chip enable signal CE is at a low level, the row decoder 121 and the column decoder 131 perform a standby operation regardless of the high level and the low level of the write enable signal WE. be able to.
  • control logic circuit 160 signals processed by the control logic circuit 160 are not limited to these. Other signals may be input to the control logic circuit 160 as needed.
  • An OS transistor can be used as a transistor included in the cell array 201. Further, an OS transistor can be used as a transistor included in the peripheral circuit 111. By forming the cell array 201 and the peripheral circuit 111 using OS transistors, the cell array 201 and the peripheral circuit 111 can be manufactured in the same manufacturing process, so that manufacturing cost can be reduced.
  • OS transistor can be applied not only to a memory device but also to a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit).
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • a general term for an integrated circuit using OS transistors is also referred to as “OS-LSI”.
  • FIG. 2A illustrates details of the cell array 201.
  • the cell array 201 includes m (m is an integer of 1 or more) pieces in one column and n (n is an integer of 1 or more) pieces in one row, and a total of m ⁇ n memory cells 211, and The cells 211 are arranged in a matrix.
  • the address of the memory cell 211 is also shown.
  • [1, 1] indicates the memory cell 211 located at the address of the first row and the first column
  • [i, j] (i is an integer of 1 or more and m or less, and j is 1 or more and n
  • the following integer indicates a memory cell 211 located at the address of the i-th row and the j-th column.
  • the number of wirings connecting the cell array 201 and the word line driver circuit 122 is determined by the configuration of the memory cells 211, the number of memory cells 211 included in one column, and the like.
  • the number of wirings connecting the cell array 201 and the bit line driver circuit 130 is determined by the configuration of the memory cells 211, the number of memory cells 211 included in one row, and the like.
  • the cell array 201 includes n bit lines WBL (WBL [1] to WBL [n]), n bit lines RBL (RBL [1] to RBL [n]), and m words. It has a line WWL (WWL [1] to WWL [m]) and m word lines RWL (RWL [1] to RWL [m]).
  • Memory cell 211 is connected to bit line WBL, bit line RBL, word line WWL, and word line RWL. As shown in FIG. 2A, a memory cell 211 whose address is [i, j] is electrically connected to a word line driver circuit 122 via a word line WWL [i] and a word line RWL [i]. , Bit line driver circuit 130 via bit line WBL [j] and bit line RBL [j].
  • FIGS. 2B and 2C and FIGS. 5A to 5D illustrate circuit configuration examples applicable to the memory cell 211.
  • FIG. FIG. 2B illustrates a circuit configuration example of a gain cell (also referred to as “2Tr1C”) memory cell 211A including two transistors and one capacitor.
  • the memory cell 211A includes a transistor M11, a transistor M12, and a capacitor Cs.
  • one of the source and the drain of the transistor M11 is electrically connected to the first terminal of the capacitor Cs and the gate of the transistor M12, and the other of the source and the drain of the transistor M11 is electrically connected to the bit line WBL.
  • the gate of the transistor M11 is electrically connected to the word line WWL.
  • One of a source and a drain of the transistor M12 is electrically connected to the word line RWL, and the other of the source and the drain of the transistor M12 is electrically connected to the bit line RBL.
  • the second terminal of the capacitor Cs is electrically connected to the wiring CAL.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor Cs.
  • a node at which one of the source and the drain of the transistor M11, the first terminal of the capacitor Cs, and the gate of the transistor M12 are electrically connected is referred to as a node SN.
  • the bit line WBL functions as a write bit line
  • the bit line RBL functions as a read bit line
  • the word line WWL functions as a write word line
  • the word line RWL functions as a read word line.
  • the transistor M11 has a function as a switch for turning on or off the node SN and the bit line WBL.
  • FIG. 3 is a timing chart for explaining the operation of the memory cell 211A.
  • VDD is applied to the word line WWL to make the transistor M11 conductive (also referred to as an “on state”), and the node SN is electrically connected to the bit line WBL. It is done by doing.
  • the potential of the word line RWL is set to VDD. Further, it is preferable that the potential of the bit line RBL is also set to VDD.
  • VDD a potential corresponding to data to be written
  • Vdata data to be written
  • VSS is applied to the word line WWL to turn off the transistor M11 (also referred to as an “off state”), so that the potential of the node SN is held.
  • a parasitic capacitance Cz is generated between the gate of the transistor M11 and one of the source and the drain of the transistor M11.
  • the word line WWL and the node SN are capacitively coupled via a parasitic capacitance Cz. Therefore, when the potential of the word line WWL is reduced from VDD to VSS at the end of the write operation, the potential of the node SN decreases by the voltage ⁇ V1.
  • the voltage ⁇ V1 is determined by the ratio of the parasitic capacitance Cz to the capacitance Csn.
  • the voltage ⁇ V1 can be reduced as the capacitance Csn is larger than the parasitic capacitance Cz.
  • the capacitance Csn includes a parasitic capacitance Cx generated at the node SN and the gate capacitance of the transistor M12. By increasing the gate capacitance of the transistor M12, the capacitance Csn can be increased.
  • the capacitance value of the parasitic capacitance Cz is proportional to the gate capacitance of the transistor M11. Particularly, it is proportional to the channel width of the transistor M11.
  • the capacitance of the capacitance Csn is dominated by the gate capacitance of the transistor M12. In this case, the voltage ⁇ V1 can be reduced by making the gate capacitance of the transistor M12 larger than the gate capacitance of the transistor M11.
  • a predetermined potential is applied to the bit line RBL in a data reading period (Tread), and thereafter, the bit line RBL is electrically floated, and then a low-level potential is applied to the word line RWL. This is done by applying.
  • applying a predetermined potential to the bit line RBL and then bringing the bit line RBL into a floating state is referred to as precharging the bit line RBL.
  • VDD is precharged to the bit line RBL, and then VSS is applied to the word line RWL.
  • VSS is applied to the word line RWL.
  • the potential difference between the node SN and the word line RWL is equal to or higher than the threshold voltage of the transistor M12, the potential of the bit line RBL decreases at a speed corresponding to the potential difference. That is, by knowing the potential change of the bit line RBL, the potential held at the node SN can be read.
  • the row where the memory cells 211A to which data is written is selected by the word line WWL to which VDD is applied, and the row where the memory cells 211 to read data are arranged is selected by the word line RWL to which VSS is applied. Is done. Conversely, the row in which the memory cells 211 to which data is not written is arranged is applied with VSS to the word line WWL, and the row in which the memory cells 211A from which data is not read is arranged is set to the word line RWL and the bit line RBL. By applying a potential higher than the potential to be precharged, non-selection can be performed.
  • a transistor including a metal oxide in a channel formation region can be used.
  • OS transistor a transistor including a metal oxide in a channel formation region
  • indium an element M (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, Metal oxide containing any one of cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like) or zinc can be used.
  • a metal oxide composed of indium, gallium, and zinc is preferable.
  • the off-state current of the OS transistor is extremely small; therefore, by using the OS transistor as the transistor M11, the potential written to the node SN can be held for a long time. That is, data written to the memory cell 211A can be held for a long time.
  • transistor M12 there is no particular limitation on the transistor used as the transistor M12.
  • the transistor M12 an OS transistor, a Si transistor, or another transistor may be used.
  • silicon used for a semiconductor layer in which a channel is formed includes amorphous silicon, polycrystalline silicon, low-temperature polysilicon (LTPS), single-crystal silicon, or low-temperature polysilicon. do it. Since the Si transistor has higher field-effect mobility than the OS transistor in some cases, the use of a Si transistor as the reading transistor can increase the operation speed in reading.
  • an OS transistor is used as the transistor M11 and a Si transistor is used as the transistor M12, both may be stacked in different layers.
  • the OS transistor can be manufactured using a manufacturing device and a process similar to those of the Si transistor. Therefore, it is easy to mix (hybridize) the OS transistor and the Si transistor, and it is easy to achieve high integration.
  • an OS transistor when used as the transistor M12, leakage current can be extremely reduced when not selected, so that reading accuracy can be improved.
  • an OS transistor for both the transistor M11 and the transistor M12, the number of manufacturing steps of a semiconductor device can be reduced, so that productivity can be increased.
  • a semiconductor device can be manufactured at a process temperature of 400 ° C. or lower.
  • NOSRAM Non-volatile Oxide Semiconductor Semiconductor Random Access Memory
  • the memory cell 211A is a 2Tr1C type memory cell.
  • the memory cell 211A can operate as a memory by amplifying the accumulated charge with the transistor M12 even when the capacitor Cs for accumulating charge is small.
  • the off-state current of the OS transistor is extremely small; therefore, by using the OS transistor as the transistor M11, the capacitor Cs can be reduced or eliminated.
  • FIG. 2C illustrates a circuit configuration example of a DRAM (Dynamic Random Access Memory) memory cell 211R including one transistor and one capacitor.
  • the memory cell 211R includes a transistor M11 and a capacitor Cs.
  • one of the source and the drain of the transistor M11 is electrically connected to the first terminal of the capacitor Cs, and the other of the source and the drain of the transistor M11 is electrically connected to the bit line BL.
  • the gate is electrically connected to the word line WL.
  • the second terminal of the capacitor Cs is electrically connected to the wiring CAL.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CS.
  • a node at which one of the source and the drain of the transistor M11 and the first terminal of the capacitor Cs are electrically connected is referred to as a node SN.
  • the capacitor Cs can be reduced or eliminated. Further, since the written data can be held for a long time by the transistor M11, the refresh frequency of the DRAM memory cell can be reduced. Further, the refresh operation of the DRAM type memory cell can be made unnecessary.
  • DOSRAM Dynamic Oxide Semiconductor Semiconductor Random Access Memory
  • the area occupied by the memory cell can be reduced. Therefore, miniaturization or high integration of the storage device is easy.
  • FIGS. 4A and 4B illustrate an example of an Id-Vg characteristic which is one of electric characteristics of a transistor.
  • the Id-Vg characteristic indicates a change in drain current (Id) with respect to a change in gate voltage (Vg).
  • the horizontal axis in FIGS. 4A and 4B indicates Vg on a linear scale.
  • the vertical axes in FIGS. 4A and 4B indicate Id on a log scale.
  • FIG. 4A illustrates the Id-Vg characteristics of the OS transistor.
  • FIG. 4B illustrates the Id-Vg characteristics of a transistor in which silicon is used for a semiconductor layer in which a channel is formed (also referred to as a “Si transistor” or a “Si-FET”).
  • 4A and 4B show the Id-Vg characteristics of an n-channel transistor.
  • the off-state current of the OS transistor does not easily increase even in an operation in a high-temperature environment.
  • the OS transistor can achieve an on / off ratio of 10 digits or more even when the operating temperature is 125 ° C. to 150 ° C.
  • Vth shifts in the negative direction with an increase in temperature, and the on-current increases. Therefore, the frequency characteristic tends to increase as the operating temperature increases.
  • the off-state current of the Si transistor increases as the temperature increases. In the Si transistor, Vth shifts in the positive direction as the temperature increases, and the on-current decreases.
  • an operating frequency of 200 MHz or more can be realized in a case where the driving voltage is 2.5 V and the operating temperature is in a range of ⁇ 40 ° C. to 85 ° C., for example.
  • FIG. 5A illustrates a circuit configuration example of the memory cell 211 in which the capacitor Cs is not provided.
  • the memory cell 211B illustrated in FIG. 5A has a circuit configuration in which the capacitor Cs is removed from the memory cell 211A.
  • the charge (potential) written to the node SN is mainly held by the gate capacitance of the transistor M12 and the parasitic capacitance Cx. Note that the gate capacitance can also be considered as a part of the parasitic capacitance Cx.
  • a transistor having a back gate may be used as one or both of the transistor M11 and the transistor M12.
  • a gate and a back gate are provided so as to overlap with each other via a channel formation region of a semiconductor layer. Both the gate and the back gate can function as gates. Therefore, when one is called “back gate”, the other is sometimes called “gate” or “front gate”. Also, one may be referred to as a “first gate” and the other as a “second gate”.
  • the back gate may have the same potential as the gate, a ground potential, or an arbitrary potential. Further, the threshold voltage of the transistor can be changed by changing the potential of the back gate independently without interlocking with the gate.
  • the back gate When the back gate is provided and the gate and the back gate are set at the same potential, the region where carriers flow in the semiconductor layer becomes larger in the film thickness direction, so that the amount of carrier movement increases. As a result, the on-state current of the transistor increases and the field-effect mobility increases.
  • the transistor can have high on-state current with respect to the occupied area. That is, the area occupied by the transistor can be reduced with respect to the required on-state current. Thus, a highly integrated semiconductor device can be realized.
  • FIGS. 5B to 5D illustrate circuit configuration examples in the case where a transistor having a back gate (a four-terminal transistor; also referred to as a “four-terminal element”) is used as the transistors M11 and M12.
  • a memory cell 211C illustrated in FIG. 5B, a memory cell 211D illustrated in FIG. 5C, and a memory cell 211E illustrated in FIG. 5D are modifications of the memory cell 211B.
  • the gate and the back gate of the transistor M11 are electrically connected. Further, the gate and the back gate of the transistor M12 are electrically connected.
  • the back gate of the transistor M11 and the back gate of the transistor M12 are electrically connected to the wiring BGL.
  • a predetermined potential can be applied to the back gates of the transistors M11 and M12 through the wiring BGL.
  • the threshold voltage of the transistor M11 and the transistor M12 can be changed depending on the potential of the wiring BGL. Specifically, by increasing the potential applied to the back gates of the transistor M11 and the transistor M12, the respective threshold voltages shift to minus. When the threshold voltage shifts in the negative direction, the on-state current of the transistor can be increased and the operation speed of the memory cell 211D can be increased.
  • the respective threshold voltages shift to plus.
  • the threshold voltage shifts to a positive value off-state current of the transistor is reduced, and data written in the memory cell 211D can be held for a long time.
  • the back gate of the transistor M11 is electrically connected to the wiring WBGL
  • the back gate of the transistor M12 is electrically connected to the wiring RBGL.
  • a storage device including the memory cells 211B to 211E can also be referred to as a NOSRAM.
  • MRAM Magneticoresistive Random Access Memory
  • ReRAM Resistive Memory Controller
  • MTJ Magnetic Tunnel Junction
  • phase-change memory Phase-change memory
  • the memory device of one embodiment of the present invention is characterized by being excellent in repetitive rewriting durability and having little structural change because it operates by charge or discharge through a transistor when information is rewritten.
  • the node SN is easily affected by noise. Specifically, due to the capacitive coupling between the node SN and the adjacent memory cell, the influence of the potential change of the adjacent memory cell is increased. As a result, the data retention time is shortened, the reading accuracy is reduced, and the like, and the reliability of the storage device is reduced.
  • the reduction of the noise can be realized by reducing the parasitic capacitance generated between adjacent memory cells.
  • a region with a low relative dielectric constant (LDR: Low ⁇ Constant ⁇ Region) is provided outside a memory cell in order to reduce parasitic capacitance between adjacent memory cells.
  • the relative permittivity of the LDR may be smaller than the relative permittivity of the adjacent insulating layer.
  • FIG. 5E an LDR 221 is provided outside the memory cell 211E.
  • FIG. 6 shows an example of the arrangement of the memory cells 211 [i, j] to 211 [i + 1, j + 2] arranged in a matrix and the LDR 221 shown in FIG. 5E. Note that in FIG. 6, the memory cell 211E illustrated in FIG. 5D is used as the memory cell 211.
  • FIG. 7 shows a modification of FIG. As shown in FIG. 7, some LDRs 221 may be connected and provided.
  • the LDR 221 illustrated in FIG. 7 has a region extending along a word line and a region extending along a bit line.
  • FIG. 8 illustrates an example of the arrangement of the memory cells 211 [i, j] to 211 [i + 1, j + 2] arranged in a matrix and the LDR 221 illustrated in FIG. 5F.
  • a memory cell 211E is used as the memory cell 211.
  • the LDR 221 shown in FIG. 8 also has a region extending along a word line and a region extending along a bit line.
  • the influence of noise can be reduced and the reliability of the storage device can be increased.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 9 illustrates a planar configuration example of the memory cells 211 [i, j] to 211 [i + 1, j + 2] arranged in a matrix.
  • FIG. 9 is a plan configuration example corresponding to the circuit diagram shown in FIG.
  • two adjacent memory cells 211 are arranged to be mirror symmetric.
  • the memory cell 211 [i, j] and the memory cell 211 [i, j + 1] are mirror symmetric.
  • the memory cell 211 [i, j] and the memory cell 211 [i + 1, j] are also mirror-symmetric.
  • FIG. 10A shows a planar configuration example of the memory cell 211 [i + 1, j] in FIG.
  • One of a source and a drain of the transistor M11 is electrically connected to the conductive layer 360 through the electrode 341.
  • the conductive layer 360 functions as a gate electrode of the transistor M12.
  • a region including the electrode 341 and the conductive layer 360 functions as a node SN.
  • the other of the source and the drain of the transistor M11 is electrically connected to the conductive layer 339.
  • Conductive layer 339 functions as bit line WBL.
  • One of a source and a drain of the transistor M12 is electrically connected to the conductive layer 333 through the conductive layer 312, and the other of the source and the drain of the transistor M12 is electrically connected to the conductive layer 338.
  • Conductive layer 333 functions as word line RWL
  • conductive layer 338 functions as bit line RBL.
  • the conductive layer 305 illustrated in FIG. 10A functions as a wiring RBGL, and the conductive layer 306 functions as a wiring WBGL.
  • the conductive layer 261 functions as a word line WWL, and the conductive layer 333 functions as a word line RWL.
  • Part of the conductive layer 305 functions as a back gate electrode of the transistor M12.
  • Part of the conductive layer 306 functions as a back gate electrode of the transistor M11.
  • LDR 221 has a region extending along bit line RBL (conductive layer 338) and a region extending along word line RWL.
  • the capacitor Cs is not provided; therefore, the area occupied by the memory cell 211 can be reduced.
  • the occupied area is small, it is easily affected by noise generated from adjacent memory cells and the like.
  • noise transmitted to the node SN can be reduced.
  • the gate capacitance of the transistor M12 may be increased by increasing the overlapping area of the semiconductor layer 260 and the conductive layer 360 of the transistor M12. Further, the increase in the gate capacitance of the transistor M12 is effective in improving the potential drop of the node SN which occurs at the end of the write operation.
  • the area where the semiconductor layer and the gate electrode of the transistor M12 overlap is preferably 1 to 5 times, more preferably 1 to 10 times, and more preferably 1 to 10 times the area where the semiconductor layer and the gate electrode of the transistor M11 overlap. More preferably, it is more than 50 times.
  • FIG. 11 is a diagram showing an example of a cross-sectional configuration of the A1-A2 site, the B1-B2 site, and the C1-C2 site indicated by the alternate long and short dash line in FIG.
  • a transistor M12 is provided over a substrate 301.
  • the transistor M11 can have a stacked structure similar to that of the transistor M12.
  • An insulating layer 309 and an insulating layer 326 are provided over a substrate 301, and a conductive layer 305 and a conductive layer 306 are embedded in the insulating layer 326.
  • the insulating layer 322 and the insulating layer 324 are provided over the insulating layer 326, and the semiconductor layer 260 is provided over the insulating layer 324.
  • the insulating layer 354 and the insulating layer 380 are provided over the insulating layer 324 and the semiconductor layer 260. Further, the conductive layer 360 and the conductive layer 261 are embedded in the insulating layer 380. An insulating layer 374 is provided over the insulating layer 380, the conductive layer 360, and the conductive layer 261, and an insulating layer 381 is provided over the insulating layer 374.
  • a conductive layer 312, a conductive layer 313, and a conductive layer 314 are provided over the insulating layer 381.
  • the conductive layer 312 is electrically connected to one of the source and the drain of the transistor M12, and the conductive layer 313 is electrically connected to the other of the source and the drain of the transistor M12.
  • the insulating layer 311 and the insulating layer 315 are provided over the insulating layer 381, the conductive layer 312, the conductive layer 313, and the conductive layer 314.
  • the conductive layer 332 and the conductive layer 333 are provided over the insulating layer 315.
  • the conductive layer 332 is electrically connected to the conductive layer 313 through the contact plug 317
  • the conductive layer 333 is electrically connected to the conductive layer 314 through the contact plug 318.
  • An insulating layer 331, an insulating layer 319, and an insulating layer 334 are provided over the insulating layer 315, the conductive layer 332, and the conductive layer 333.
  • the LDR 221 is provided in a part of the insulating layer 319.
  • the LDR 221 includes a plurality of LDSs 235 (Low dielectric constant space: Low dielectric constant). The LDR 221 and LDS 235 will be described later.
  • An insulating layer 334 is provided over the insulating layer 319 and the LDS 235.
  • An insulating layer 335 and an insulating layer 336 are provided over the insulating layer 334.
  • a conductive layer 338 is provided over the insulating layer 336, and the conductive layer 338 is electrically connected to the conductive layer 332 through a contact plug 337.
  • the insulating layer 343 is provided over the insulating layer 336 and the conductive layer 338.
  • FIG. 12 is a diagram illustrating a planar configuration example of the memory cell 211 [i + 1, j].
  • FIG. 13 is a diagram illustrating a cross-sectional configuration example of a G1-G2 portion indicated by a dashed line in FIG.
  • one of the source and the drain of the transistor M11, the conductive layer 341 and the conductive layer 306 are provided so as to overlap as much as possible. With this configuration, the parasitic capacitance Cx related to the node SN can be increased without providing the capacitor Cs.
  • the conductive layer 306 is hatched in order to clearly show the conductive layer 306.
  • the conductive layer 306 can be formed at the same time using the same material and the same method as the conductive layer 305 without hatching.
  • the area of the conductive layer 306 and the memory cell 211 [i + 1, j] may be increased by increasing the area of the conductive layer 306.
  • the area of the conductive layer 305 overlapping the node SN may be increased to increase the parasitic capacitance Cx related to the node SN.
  • part of the conductive layer 305 is modified so that one of the source and the drain of the transistor M11, the conductive layer 341 and the conductive layer 305 overlap with each other as much as possible.
  • the parasitic capacitance Cx related to the node SN can be increased without providing the capacitor Cs.
  • the conductive layer 305 is hatched in order to clearly show the conductive layer 305.
  • the conductive layer 305 can be formed at the same time using the same material and the same method as the conductive layer 306 without hatching.
  • the area of the conductive layer 305 and the memory cell 211 [i + 1, j] may be increased by increasing the area of the conductive layer 305.
  • ⁇ substrate ⁇ There is no particular limitation on the material used for the substrate.
  • an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate examples include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate examples include a semiconductor substrate formed using silicon, germanium, or the like, or a compound semiconductor substrate formed using silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate may be used.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, and the like can be given.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
  • a semiconductor substrate provided with a semiconductor element such as a strained transistor or a FIN transistor on a semiconductor substrate can also be used. That is, the substrate is not limited to a mere support substrate, and may be a substrate on which devices such as other transistors are formed.
  • Insulating layer examples of a material used for the insulating layer include an oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitrided oxide having an insulating property.
  • a problem such as leakage current may occur due to a reduction in the thickness of a gate insulating layer.
  • a high-k material for the insulating layer functioning as a gate insulating layer voltage reduction during transistor operation can be achieved while the physical thickness is maintained.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer insulating layer parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulating layer.
  • Examples of the insulator having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium. Oxynitride or nitride containing silicon and hafnium.
  • Examples of the insulator having a low relative dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and empty. There is silicon oxide having a hole, resin, or the like.
  • the transistor is formed using an insulating layer (an insulating layer 309, an insulating layer 322, an insulating layer 354, an insulating layer 374, or the like) having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • an insulating layer an insulating layer 309, an insulating layer 322, an insulating layer 354, an insulating layer 374, or the like
  • the electrical characteristics of the transistor can be stabilized.
  • the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulating layer functioning as a gate insulating layer is preferably an insulator having a region containing oxygen released by heating.
  • an insulator having a region containing oxygen released by heating For example, with a structure in which silicon oxide or silicon oxynitride having a region containing oxygen released by heating is in contact with the semiconductor layer 260, oxygen vacancies in the semiconductor layer 260 can be compensated.
  • a nitrided oxide refers to a compound having a higher nitrogen content than oxygen.
  • Oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • the content of each element can be measured, for example, by using Rutherford Backscattering (RBS) or Spectrometry (RBS).
  • the concentration of hydrogen in the insulating layer is preferably reduced in order to prevent an increase in the concentration of hydrogen in the semiconductor layer.
  • the concentration of hydrogen in the insulating layer is determined to be 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less by secondary ion mass spectrometry (SIMS). It is more preferably at most 1 ⁇ 10 19 atoms / cm 3 , further preferably at most 5 ⁇ 10 18 atoms / cm 3 .
  • SIMS secondary ion mass spectrometry
  • the concentration of nitrogen in the insulating layer is preferably reduced in order to prevent an increase in the concentration of nitrogen in the semiconductor layer.
  • the concentration of nitrogen in the insulating layer is set to 5 ⁇ 10 19 atoms / cm 3 or less, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. More preferably, it is set to 5 ⁇ 10 17 atoms / cm 3 or less.
  • the region is observed by an electron spin resonance (ESR) method.
  • ESR electron spin resonance
  • the number of signals is small.
  • the above signal includes the E ′ center where the g value is observed at 2.001.
  • the E ′ center is caused by dangling bonds of silicon.
  • the spin density attributable to the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less.
  • a silicon oxide layer or a silicon oxynitride layer may be used.
  • a signal due to nitrogen dioxide (NO 2 ) may be observed in addition to the above signal.
  • the signal is split into three signals by the nuclear spin of N, and each g value is 2.037 or more and 2.039 or less (hereinafter referred to as a first signal), and 2.001 or more and 2.003 or less (first signal). 2) and 1.964 to 1.966 (third signal).
  • the insulating layer an insulating layer in which the spin density of a signal due to nitrogen dioxide (NO 2 ) is greater than or equal to 1 ⁇ 10 17 spins / cm 3 and less than 1 ⁇ 10 18 spins / cm 3 .
  • NO 2 nitrogen dioxide
  • nitrogen oxide (NO x ) containing nitrogen dioxide (NO 2 ) forms a level in the insulating layer.
  • the level is located in the energy gap of the oxide semiconductor layer. Therefore, when nitrogen oxide (NO x ) diffuses into the interface between the insulating layer and the oxide semiconductor layer, the level may trap electrons on the insulating layer side. As a result, the trapped electrons remain near the interface between the insulating layer and the oxide semiconductor layer, so that the threshold voltage of the transistor is shifted in the positive direction. Therefore, when a film having a low content of nitrogen oxide is used as the insulating layer and the insulating layer, a shift in threshold voltage of the transistor can be reduced.
  • a silicon oxynitride layer can be used as the insulating layer from which the amount of released nitrogen oxides (NO x ) is small.
  • the silicon oxynitride layer is a film which emits more ammonia than nitrogen oxide (NO x ) in thermal desorption spectroscopy (TDS), and typically, ammonia.
  • TDS thermal desorption spectroscopy
  • the release amount is 1 ⁇ 10 18 / cm 3 or more and 5 ⁇ 10 19 / cm 3 or less. Note that the above-mentioned amount of released ammonia is the total amount in the range where the temperature of the heat treatment in TDS is 50 ° C or more and 650 ° C or less, or 50 ° C or more and 550 ° C or less.
  • nitrogen oxide (NO x ) reacts with ammonia and oxygen in heat treatment, nitrogen oxide (NO x ) is reduced by using an insulating layer from which a large amount of ammonia is released.
  • At least one of the insulating layers in contact with the oxide semiconductor layer is preferably formed using an insulating layer from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, it is preferable to use 1.0 ⁇ 10 19 atoms / cm 3 or more, or 1.0 ⁇ 10 insulating layer is 20 atoms / cm 3 or more. Note that in this specification and the like, oxygen released by heating is also referred to as “excess oxygen”.
  • the insulating layer containing excess oxygen can be formed by performing treatment for adding oxygen to the insulating layer.
  • the treatment for adding oxygen can be performed by heat treatment in an oxidizing atmosphere, plasma treatment, or the like.
  • oxygen may be added by an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like.
  • a gas used for the treatment for adding oxygen a gas containing oxygen, such as an oxygen gas such as 16 O 2 or 18 O 2 , a nitrous oxide gas, or an ozone gas, can be given.
  • the process of adding oxygen is also referred to as “oxygen doping process”.
  • the oxygen doping treatment may be performed by heating the substrate.
  • an organic material having heat resistance such as polyimide, an acrylic resin, a benzocyclobutene-based resin, polyamide, or an epoxy-based resin
  • a low dielectric constant material low-k material
  • a siloxane-based resin PSG (phosphorus glass), BPSG (phosphorus glass), or the like
  • the insulating layer may be formed by stacking a plurality of insulating layers formed using these materials.
  • a siloxane-based resin corresponds to a resin including a Si-O-Si bond formed using a siloxane-based material as a starting material.
  • the siloxane-based resin may use an organic group (for example, an alkyl group or an aryl group) or a fluoro group as a substituent. Further, the organic group may have a fluoro group.
  • the method for forming the insulating layer is not particularly limited. Note that a baking step may be required depending on a material used for the insulating layer. In this case, a transistor can be efficiently manufactured by combining the step of baking the insulating layer with another heat treatment step.
  • the method for forming the insulating layer is not particularly limited. Note that a baking step may be required depending on a material used for the insulating layer. In this case, a transistor can be efficiently manufactured by combining the step of baking the insulating layer with another heat treatment step.
  • (Conductive layer) Aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material which maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed using the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
  • the conductive layer serving as a gate electrode is a combination of the above-described material containing a metal element and a conductive material containing oxygen. It is preferable to use a laminated structure.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide ITO: Indium Tin Oxide
  • indium oxide containing tungsten oxide indium zinc oxide containing tungsten oxide
  • indium oxide containing titanium oxide indium tin oxide containing titanium oxide
  • indium zinc Oxide and indium tin oxide to which silicon is added may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • hydrogen contained in a metal oxide in which a channel is formed may be captured in some cases.
  • hydrogen mixed in from an outer insulator or the like can be captured.
  • a conductive material used for the contact plug and the like a conductive material having a high filling property such as tungsten or polysilicon may be used.
  • a conductive material having a high filling property and a barrier layer (diffusion preventing layer) such as a titanium layer, a titanium nitride layer, or a tantalum nitride layer may be used in combination.
  • semiconductor layer As the semiconductor layer, a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • semiconductor material for example, silicon, germanium, or the like can be used.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, a nitride semiconductor, or an organic semiconductor can be used.
  • a low-molecular organic material having an aromatic ring, a ⁇ -electron conjugated conductive polymer, or the like can be used.
  • a low-molecular organic material having an aromatic ring, a ⁇ -electron conjugated conductive polymer, or the like can be used.
  • rubrene, tetracene, pentacene, perylene diimide, tetracyanoquinodimethane, polythiophene, polyacetylene, polyparaphenylene vinylene, and the like can be used.
  • semiconductor layers may be stacked. In the case of stacking semiconductor layers, semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • an oxide semiconductor which is one kind of metal oxide has a band gap of 2 eV or more; thus, when an oxide semiconductor is used for a semiconductor layer, a transistor with extremely low off-state current can be realized.
  • an off-state current per 1 ⁇ m of channel width is less than 1 ⁇ 10 ⁇ 20 A and 1 ⁇ 10 ⁇ 22 A. Or less than 1 ⁇ 10 ⁇ 24 A. That is, the on / off ratio can be 20 digits or more.
  • a transistor including an oxide semiconductor for a semiconductor layer (OS transistor) has high withstand voltage between a source and a drain.
  • a highly reliable transistor can be provided.
  • a transistor with a large output voltage and a high withstand voltage can be provided.
  • a highly reliable storage device or the like can be provided.
  • a storage device with a large output voltage and a high withstand voltage can be provided.
  • a crystalline Si transistor can easily obtain a relatively higher mobility than an OS transistor.
  • an OS transistor and a crystalline Si transistor may be used in combination depending on the purpose or application.
  • the oxide semiconductor layer is preferably formed by a sputtering method.
  • the oxide semiconductor layer is preferably formed by a sputtering method because the density of the oxide semiconductor layer can be increased.
  • a rare gas typically, argon
  • oxygen or a mixed gas of a rare gas and oxygen may be used as a sputtering gas. It is also necessary to increase the purity of the sputtering gas.
  • an oxygen gas or a rare gas used as a sputtering gas a gas whose dew point is highly purified to -60 ° C or lower, preferably -100 ° C or lower is used.
  • a highly purified sputtering gas deposition of moisture or the like into the oxide semiconductor layer can be prevented as much as possible.
  • moisture in a deposition chamber included in the sputtering apparatus is preferably removed as much as possible.
  • the deposition chamber be evacuated to a high vacuum (from about 5 ⁇ 10 ⁇ 7 Pa to about 1 ⁇ 10 ⁇ 4 Pa) using an adsorption-type vacuum exhaust pump such as a cryopump.
  • Metal oxide By changing the composition of the element contained in the metal oxide, a conductor, a semiconductor, and an insulator can be separately formed.
  • a metal oxide having physical properties of a conductor may be referred to as a “conductive oxide”.
  • a metal oxide having semiconductor properties is sometimes referred to as an “oxide semiconductor”.
  • a metal oxide having physical properties of an insulator may be referred to as an “insulating oxide”.
  • An oxide semiconductor which is one kind of metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, it is preferable that aluminum, gallium, yttrium, tin, or the like be contained in addition thereto. Further, one or more kinds selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be included.
  • the oxide semiconductor includes indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide (metal oxide). Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), And an amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • the nanocrystal is based on a hexagon, but is not limited to a regular hexagon and may be a non-regular hexagon.
  • distortion may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction, or the substitution distance of a metal element changes the bonding distance between atoms. That's why.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, an (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be referred to as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be referred to as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is hardly reduced.
  • the CAAC-OS can be regarded as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (for example, a region with a thickness of 1 nm to 10 nm, particularly a region with a size of 1 nm to 3 nm).
  • a minute region for example, a region with a thickness of 1 nm to 10 nm, particularly a region with a size of 1 nm to 3 nm.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • an In—Ga—Zn oxide which is a kind of metal oxide containing indium, gallium, and zinc, may have a stable structure by being formed using the above-described nanocrystal. is there.
  • IGZO tends to be difficult to grow in the air, it is preferable to use a smaller crystal (for example, the above-described nanocrystal) than a large crystal (here, a crystal of several mm or a crystal of several cm).
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • a-like @ OS is a metal oxide having a structure between an nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the metal oxide for a channel formation region of the transistor, a transistor with high field-effect mobility can be realized. Further, a highly reliable transistor can be realized.
  • a metal oxide having a low carrier density be used for the transistor.
  • the impurity concentration in the metal oxide may be reduced and the density of defect states may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ 10 ⁇ 9 cm ⁇ 3. It may be set to ⁇ 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic metal oxide has a low defect state density, so that the trap state density may be low in some cases.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electric characteristics in some cases.
  • the impurities include hydrogen, nitrogen, an alkali metal, an alkaline earth metal, iron, nickel, and silicon.
  • the concentration of the alkali metal or an alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to become water, which may form an oxygen vacancy. If oxygen vacancies are contained in the channel formation region in the metal oxide, the transistor tends to have normally-on characteristics. Furthermore, when hydrogen enters the oxygen vacancy, electrons serving as carriers may be generated. In addition, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor including a metal oxide containing hydrogen is likely to have normally-on characteristics.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm 3. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • a thin film with high crystallinity As the metal oxide used for the semiconductor of the transistor. With the use of the thin film, stability or reliability of the transistor can be improved.
  • the thin film include a single crystal metal oxide thin film and a polycrystalline metal oxide thin film.
  • forming a thin film of a single crystal metal oxide or a thin film of a polycrystalline metal oxide on a substrate requires a high-temperature or laser heating step. Therefore, the cost of the manufacturing process increases, and the throughput also decreases.
  • CAAC-IGZO In-Ga-Zn oxide having a CAAC structure
  • nc-IGZO In-Ga-Zn oxide having an nc structure
  • Non-Patent Document 3 it has been reported that nc-IGZO has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less) and that there is no regularity in crystal orientation between different regions. I have.
  • Non-Patent Documents 4 and 5 show changes in the average crystal size due to the irradiation of an electron beam to each of the thin films of CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a completely amorphous structure completely amorphous structure
  • the CAAC-IGZO thin film and the nc-IGZO thin film have higher stability to electron beam irradiation than the IGZO thin film having low crystallinity. Therefore, it is preferable to use a thin film of CAAC-IGZO or a thin film of nc-IGZO as a semiconductor of the transistor.
  • a transistor including a metal oxide has extremely low leakage current in a non-conducting state.
  • the off-state current per 1 ⁇ m of channel width of the transistor is in the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 6 a low-power-consumption CPU utilizing the characteristic of low leakage current of a transistor including a metal oxide is disclosed (see Non-Patent Document 7).
  • Non-Patent Document 8 an application of a transistor using a metal oxide to a display device, which utilizes a characteristic of a transistor having low leakage current, has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second. The number of times the image is switched per second is called a refresh rate. Also, the refresh rate may be called a drive frequency.
  • Such high-speed switching of screens, which is difficult to perceive with human eyes, is considered as a cause of eye fatigue. Therefore, it has been proposed to reduce the refresh rate of the display device to reduce the number of times of rewriting the image. Further, power consumption of the display device can be reduced by driving with a reduced refresh rate.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to improvement in electrical characteristics and reliability of a transistor including a metal oxide having a CAAC structure or an nc structure, reduction in cost of a manufacturing process, and improvement in throughput.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic of the transistor having a low leak current has been advanced.
  • An insulating material for forming an insulating layer, a conductive material for forming a conductive layer, or a semiconductor material for forming a semiconductor layer is formed by a sputtering method, a spin coating method, a CVD (Chemical Vapor Deposition) method (thermal CVD method, MOCVD (Metal Organic Chemical Vapor Deposition) method, PECVD (Plasma Enhanced CVD) method, high-density plasma CVD (High density plasma CVD), LPCVD (Low pressure repressing CVD), LPCVD (Low pressure repressing CVD), etc.
  • ALD Atomic Layer Deposition
  • MBE Molecular Beam Epitax
  • y or a PLD (Pulsed Laser Deposition) method, a dipping method, a spray coating method, a droplet discharging method (such as an inkjet method), and a printing method (such as screen printing or offset printing).
  • a high-quality film can be obtained at a relatively low temperature.
  • a deposition method that does not use plasma during deposition such as an MOCVD method, an ALD method, or a thermal CVD method
  • damage to a formation surface is less likely to occur.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a memory device may be charged up by receiving charge from plasma in some cases. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the storage device.
  • a film formation method which does not use plasma such plasma damage does not occur, so that the yield of the storage device can be increased. Further, since plasma damage during film formation does not occur, a film with few defects can be obtained.
  • the ALD method can deposit atoms one by one using the self-controllability property of atoms, so that an extremely thin film can be formed, a film can be formed on a structure having a high aspect ratio, There are effects such as film formation with few defects such as holes, film formation with excellent coverage, and film formation at a low temperature.
  • the ALD method also includes a PEALD (Plasma Enhanced ALD) method using plasma.
  • PEALD Plasma enables a film formation at a lower temperature, which is preferable in some cases.
  • Some precursors used in the ALD method contain impurities such as carbon. Therefore, a film formed by an ALD method may contain more impurities such as carbon than a film formed by another film formation method in some cases.
  • the impurities can be quantified using X-ray photoelectron spectroscopy (XPS: X-ray @ Photoelectron @ Spectroscopy).
  • the CVD method and the ALD method are different from a film formation method in which particles emitted from a target or the like are deposited, and are a film formation method in which a film is formed by a reaction on the surface of an object to be processed. Therefore, the film forming method is less affected by the shape of the object to be processed and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and excellent thickness uniformity, it is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method has a relatively low deposition rate, it may be preferable to use the ALD method in combination with another deposition method such as a CVD method with a high deposition rate.
  • the composition of the obtained film can be controlled by the flow ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • FIG. 17A is a plan view of the same memory cell 211 [i + 1, j] as FIG. 10A.
  • FIG. 17B is a schematic perspective view of the portion 350 shown in FIG. FIG. 17B illustrates only the insulating layer 315, the insulating layer 331, the insulating layer 319, and the LDR 221.
  • the LDR 221 includes a plurality of LDSs 235.
  • the LDS 235 can be provided by selectively removing part of the insulating layer 319.
  • the length of the opening of the LDS 235 is “length GL”
  • the width of the opening of the LDS 235 is “width GW”
  • the height (depth) of the LDS 235 is “height GH”.
  • the LDR 221 has a region extending in the Y direction and a region extending in the X direction.
  • the LDS 235 is arranged such that the direction of the length GL matches the X direction. However, it is not necessary to make the direction of the length GL completely coincide with the X direction.
  • the LDS 235 may be arranged so that the direction of the length GL intersects the Y direction.
  • the LDS 235 in the region of the LDR 221 extending in the X direction, the LDS 235 is arranged so that the direction of the length GL matches the Y direction. However, it is not necessary to make the direction of the length GL completely coincide with the Y direction. In a region of the LDR 221 extending in the X direction, the LDS 235 may be arranged so that the direction of the length GL intersects the X direction.
  • the LDS 235 in a region of the LDR 221 extending in the Y direction, the LDS 235 may be arranged such that the direction of the length GL matches or substantially matches the Y direction. Good. In a region of the LDR 221 extending in the X direction, the LDS 235 may be arranged such that the direction of the length GL matches or substantially matches the X direction.
  • FIG. 18A is a perspective view of a portion 350.
  • FIG. 18B is a top view of the portion 351 shown in FIG.
  • the mechanical strength of the LDR 221 may decrease, and the reliability of the memory cell 211 may decrease. That is, the reliability of the storage device 100 may be reduced.
  • the insulating layer 319 between the adjacent LDSs 235 is easily damaged.
  • a portion of the insulating layer sandwiched between adjacent LDSs 235 is also referred to as a “rib”.
  • the LDSs 235 are arranged so as to be separated by a certain length GL.
  • the length GL is preferably 50 times or less the width GW, and more preferably 30 times or less.
  • the length GL is preferably 20 times or less the height GH, more preferably 10 times or less.
  • FIG. 19A is a perspective view of the portion 350.
  • FIG. 19B is a top view of the portion 352 shown in FIG.
  • a portion of the insulating layer sandwiched between adjacent LDSs 235 is also referred to as a “rib”.
  • the height GH is preferably equal to or less than 20 times the width RW of the rib (see FIG. 22B), and more preferably equal to or less than 10 times.
  • FIGS. 20A and 20B the direction of the length GL may be changed for each fixed section.
  • FIG. 20A is a perspective view of the portion 350.
  • FIG. FIG. 20B is a top view of the portion 353 shown in FIG.
  • the direction of the length GL is rotated by 90 degrees for each fixed section, but the angle of rotation for each fixed section is not limited to 90 degrees.
  • the shape of the LDS 235 does not need to be composed of only a straight line.
  • the LDS 235 may have a refraction portion, and as shown in FIG. 21B, the LDS 235 may have a curved portion.
  • the LDS 235 In a region of the LDR 221 extending in the Y direction, the LDS 235 has a region extending in a direction crossing the Y direction.
  • FIGS. 22 to 24 correspond to cross-sectional views of the A1-A2 portion and the B1-B2 portion shown by a dashed line in FIG.
  • the A1-A2 cross section shown in FIGS. 22 to 24 shows only a portion crossing the conductive layer 338.
  • an insulating layer 319 is formed (see FIG. 22A).
  • an aluminum oxide layer is formed as the insulating layer 331 by an ALD method.
  • the insulating layer 331 may have a multilayer structure. For example, a structure in which an aluminum oxide layer is formed by an ALD method and an aluminum oxide layer is formed over the aluminum oxide layer by a sputtering method may be employed. Alternatively, a structure in which an aluminum oxide layer is formed by a sputtering method and an aluminum oxide layer is formed over the aluminum oxide layer by an ALD method may be employed.
  • an insulating layer to be the insulating layer 319 is formed over the insulating layer 331.
  • a silicon oxynitride layer is formed by a CVD method.
  • heat treatment may be performed before the insulating layer to be the insulating layer 319 is formed.
  • the heat treatment may be performed under reduced pressure and the insulating layer 319 may be formed continuously without exposure to the air. By performing such treatment, moisture and hydrogen adsorbed on the surface of the insulating layer 331 and the like can be removed, and the moisture concentration and the hydrogen concentration in the insulating layer 331 and the insulating layer 319 can be reduced.
  • the heat treatment may be performed at a temperature of 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to compensate desorbed oxygen after heat treatment in an atmosphere of nitrogen gas or an inert gas. .
  • the insulating layer 319 is subjected to a CMP (Chemical Mechanical Polishing) process.
  • CMP Chemical Mechanical Polishing
  • part of the insulating layer 319 is selectively removed by lithography to form the LDS 235 (see FIG. 22B).
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region with a developing solution.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • the resist mask can be removed by dry etching such as ashing, wet etching, wet etching after the dry etching, or dry etching after the wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the insulating layer 319, a resist mask is formed thereover, and the hard mask material is etched to form a hard mask having a desired shape. can do.
  • the etching of the insulating layer 319 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during the etching. After the etching of the insulating layer 319, the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • an opening reaching the insulating layer 331 is formed in the insulating layer 319 by a dry etching method.
  • the opening functions as the LDS 235.
  • the opening may be formed by wet etching, but dry etching is more preferable for fine processing.
  • the insulating layer 331 be formed using a material that functions as an etching stopper when the insulating layer 319 is etched to form the LDS 235.
  • the insulating layer 331 may be formed using silicon nitride, aluminum oxide, hafnium oxide, or the like.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as a dry etching apparatus for performing etching.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrode may have a configuration in which a high frequency voltage is applied to one of the parallel plate type electrodes.
  • a configuration in which a plurality of different high-frequency voltages are applied to one of the parallel plate electrodes may be employed.
  • a configuration in which a high-frequency voltage having the same frequency is applied to each of the parallel plate electrodes may be employed.
  • a configuration in which high-frequency voltages having different frequencies are applied to the respective parallel plate electrodes may be employed.
  • a dry etching apparatus having a high-density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
  • ICP inductively coupled plasma
  • the width GW of the LDS 235 is preferably 3 nm or more and 20 nm or less, more preferably 3 nm or more and 10 nm or less. If the width GW is too large, the insulating layer 334 to be formed next easily enters the LDS 235. Therefore, if the width GW is too large, the LDS 235 may be reduced.
  • the width RW of the insulating layer 319 sandwiched between the adjacent LDSs 235 corresponding to the “ribs” described above is preferably 0.5 to 5 times the width GW, and is 0.5 to 3 times the width GW. Is more preferred. If the width RW is large, the mechanical strength of the LDR 221 can be increased, but if the width RW is too large, the effect of reducing the parasitic capacitance of the LDR 221 will be reduced. If the width RW is reduced, the effect of reducing the parasitic capacitance of the LDR 221 increases, but if the width RW is too small, the mechanical strength of the LDR 221 becomes unnecessarily weak.
  • an insulating layer 334 is formed over the insulating layer 319 and the LDS 235.
  • the insulating layer 334 is formed by a sputtering method, a CVD method, or the like under conditions with poor coverage.
  • a sputtering method is preferable because it is easy to form a film under conditions having poor coverage.
  • a silicon nitride layer is formed by a sputtering method as the insulating layer 334 (see FIG. 23A).
  • the LDS 235 is a space surrounded by the insulating layers 331, 319, and 334. Therefore, the relative permittivity of the LDS 235 can be set to about 1. Also, the LDS 235 may contain some gas. In the case where the insulating layer 334 is formed under reduced pressure, the LDS 235 may be in a reduced pressure state. For example, in the case where a gas containing oxygen is used as the sputtering gas when the insulating layer 334 is formed by a sputtering method, the LDS 235 may contain oxygen. In this case, the LDS 235 can function as an oxygen storage.
  • the LDS 235 may remain a void, or a structure having a lower relative dielectric constant than the insulating layer 319 may be provided in the LDS 235.
  • the insulating layer 319 is silicon oxide having a relative dielectric constant of 3.8
  • the LDS 235 may be filled with polyethylene having a relative dielectric constant of 2.4, polypropylene having a relative dielectric constant of 2.1, or the like.
  • an insulating layer 335 and an insulating layer 336 are formed over the insulating layer 334 (see FIG. 23B).
  • a silicon oxynitride layer is formed as the insulating layer 335 by a CVD method.
  • a silicon nitride layer is formed as the insulating layer 336 by a CVD method.
  • the CMP treatment may be performed after the formation of the insulating layer 335 or after the formation of the insulating layer 336.
  • the insulating layer 336, the insulating layer 335, the insulating layer 334, the insulating layer 319, and part of the insulating layer 331 are removed to form an opening 342 that reaches the conductive layer 332 (see FIG. 23C).
  • a conductive layer for forming a contact plug 337 over the opening 342 and the insulating layer 336 is formed.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a tungsten layer is formed as the conductive layer by a sputtering method.
  • part of the conductive layer is removed by performing a CMP process, so that the insulating layer 336 is exposed. As a result, the conductive layer remains only in the opening 342, and the contact plug 337 is formed (see FIG. 24A).
  • a conductive layer 338 is formed over the insulating layer 336, and an insulating layer 343 is formed over the conductive layer 338.
  • the LDR 221 can be formed.
  • the LDR 221 may be provided on an insulating layer other than the insulating layer 319. Another arrangement example of the LDR 221 will be described with reference to FIGS.
  • FIG. 25 is a top view of the memory cell 211 [i + 1, j].
  • FIG. 26 is a cross-sectional view of a C1-C2 portion and a D1-D2 portion indicated by a dashed line in FIG.
  • FIGS. 25 and 26 show an example in which the LDR 221 is provided not only in the insulating layer 319 but also in the insulating layer 315.
  • the LDR 221 provided in the insulating layer 315 is indicated as LDR 221a.
  • the LDS 235 included in the LDR 221a is indicated as LDS 235a.
  • an insulating layer 344 and an insulating layer 345 are provided between the insulating layer 315 and the conductive layer 333.
  • the insulating layer 311 can be formed using a material and a method similar to those of the insulating layer 331.
  • the insulating layer 315 can be formed using a material and a method similar to those of the insulating layer 319.
  • the insulating layer 344 can be formed using a material and a method similar to those of the insulating layer 334.
  • the insulating layer 345 can be formed using a material and a method similar to those of the insulating layer 335.
  • the LDS 235a can be formed similarly to the LDS 235.
  • the parasitic capacitance generated between adjacent memory cells can be further reduced.
  • the LDR 221a between the conductive layer 261 (word line WWL [i + 1]) and the conductive layer 333 (word line RWL [i + 1]), parasitic capacitance generated between the two can be reduced.
  • signal rounding is reduced and the reliability of the storage device can be increased. Further, power consumption of the storage device can be reduced.
  • FIG. 27 is a top view of the memory cell 211 [i + 1, j].
  • FIG. 28 is a cross-sectional view of a portion E1-E2 indicated by a dashed line in FIG.
  • the LDR 221 may be provided so as to cover the memory cell, avoiding the region where the contact plug is formed.
  • FIG. 28 illustrates an example in which the LDR 221 is provided in the insulating layer 319 other than around the contact plug 347.
  • the LDR 221 is not provided over the conductive layer 346 to which the contact plug 347 is electrically connected.
  • the LDR 221 may be provided over the conductive layer 346 as long as the LDR 221 does not interfere with the contact plug 347. .
  • the LDR 221a may be provided so as to overlap the memory cell, similarly to the LDR 221 shown in FIGS. 27 and 28.
  • the parasitic capacitance generated between adjacent memory cells can be further reduced.
  • parasitic capacitance generated between conductive layers can be further reduced, signal rounding is reduced and reliability of the memory device can be improved. Further, power consumption of the storage device can be reduced.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • FIG. 29A is a top view of the transistor 200A.
  • FIG. 29B is a cross-sectional view of the L1-L2 portion shown by a dashed line in FIG.
  • FIG. 29C is a cross-sectional view of a W1-W2 portion indicated by a dashed line in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the transistor 200A and insulating layers 309, 316, 322, 324, 354, 380, and 380 each functioning as an interlayer insulating layer are provided.
  • a layer 374 and an insulating layer 381 are shown.
  • a conductive layer 340 (a conductive layer 340a and a conductive layer 340b) which is electrically connected to the transistor 200A and functions as a contact plug is illustrated.
  • an insulating layer 341 an insulating layer 341a and an insulating layer 341b is provided in contact with a side surface of the conductive layer 340 functioning as a contact plug.
  • An insulator such as ((Ba, Sr) TiO 3 ) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the transistor 200A includes a conductive layer 360 (a conductive layer 360a and a conductive layer 360b) functioning as a first gate electrode, a conductive layer 305 functioning as a second gate electrode, and an insulating layer functioning as a first gate insulating film.
  • the semiconductor device includes a conductive layer 342a functioning as one of a drain, a conductive layer 342b functioning as the other of the source and the drain, and an insulating layer 354.
  • the conductive layer 305 is provided so as to be embedded in the insulating layer 316, and the insulating layer 322 is provided over the insulating layer 316 and the conductive layer 305.
  • the insulating layer 324 is provided over the insulating layer 322.
  • the semiconductor layer 260 (the semiconductor layer 260a, the semiconductor layer 260b, and the semiconductor layer 260c) is provided over the insulating layer 324.
  • the insulating layer 349 is provided over the semiconductor layer 260, and the conductive layer 360 (the conductive layers 360a and 360b) is provided over the insulating layer 349.
  • the conductive layers 342a and 342b are provided in contact with part of the top surface of the semiconductor layer 260b.
  • the insulating layer 354 includes part of the top surface of the insulating layer 324, the side surface of the semiconductor layer 260a, the side surface of the semiconductor layer 260b, The side surface of the layer 342a, the upper surface of the conductive layer 342a, the side surface of the conductive layer 342b, and the upper surface of the conductive layer 342b are provided.
  • the insulating layer 341 is provided in contact with a side wall of an opening formed in the insulating layer 380, the insulating layer 374, and the insulating layer 381, and a first conductor of the conductive layer 340 is provided in contact with a side surface thereof.
  • a second conductor of the conductive layer 340 is provided.
  • the height of the upper surface of the conductive layer 340 and the height of the upper surface of the insulating layer 381 can be approximately the same.
  • a structure in which the first conductor of the conductive layer 340 and the second conductor of the conductive layer 340 are stacked is described; however, the present invention is not limited thereto.
  • a structure in which the conductive layer 340 is provided as a single layer or a stacked structure of three or more layers may be employed. When the structure has a laminated structure, ordinal numbers may be given in the order of formation to distinguish them.
  • the semiconductor layer 260 is provided over the insulating layer 324, the semiconductor layer 260b provided over the semiconductor layer 260a, and the semiconductor layer 260b. At least a part of the semiconductor layer 260b is provided over the semiconductor layer 260b. And a semiconductor layer 260c in contact with the upper surface.
  • the semiconductor layer 260a below the semiconductor layer 260b diffusion of impurities from a structure formed below the semiconductor layer 260a to the semiconductor layer 260b can be suppressed.
  • the semiconductor layer 260c over the semiconductor layer 260b, diffusion of impurities from a structure formed above the semiconductor layer 260c to the semiconductor layer 260b can be suppressed.
  • the semiconductor layer 260 is preferably formed using an oxide semiconductor which is a kind of metal oxide.
  • a transistor including an oxide semiconductor for a semiconductor layer in which a channel is formed has extremely low leakage current (off current) in a non-conduction state.
  • off current leakage current
  • a semiconductor device with reduced power consumption can be realized.
  • an oxide semiconductor can be formed by a sputtering method or the like, a highly integrated semiconductor device can be easily realized.
  • an In-M-Zn oxide (element M is gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium , Hafnium, tantalum, tungsten, magnesium, etc., or a plurality thereof).
  • gallium, yttrium, or tin is preferably used as the element M.
  • the semiconductor layer 260 may be formed using an In-M oxide, an In-Zn oxide, or an M-Zn oxide.
  • the conductive layer 360 functioning as a first gate (also referred to as a top gate) electrode is formed in a self-aligned manner so as to fill an opening formed in the insulating layer 380 or the like.
  • the conductive layer 360 can be reliably arranged in a region between the conductive layer 342a and the conductive layer 342b without being aligned.
  • the conductive layer 360 preferably includes a conductive layer 360a and a conductive layer 360b provided over the conductive layer 360a.
  • the conductive layer 360a is preferably arranged so as to cover the bottom and side surfaces of the conductive layer 360b.
  • the upper surface of the conductive layer 360 is substantially coincident with the upper surface of the insulating layer 349 and the upper surface of the oxide 330c.
  • the conductive layer 305 may function as a second gate (also referred to as a bottom gate) electrode in some cases.
  • the threshold voltage (Vth) of the transistor 200A can be controlled by changing the potential applied to the conductive layer 305 independently of the potential applied to the conductive layer 360 without interlocking with the potential.
  • Vth of the transistor 200A can be made higher than 0 V and off-state current can be reduced. Therefore, when a negative potential is applied to the conductive layer 305, the drain current when the potential applied to the conductive layer 360 is 0 V can be smaller than when no negative potential is applied.
  • the conductive layer 305 and the conductive layer 360 so as to overlap with each other with the channel formation region of the semiconductor layer 260 interposed therebetween, when a voltage is applied to the conductive layer 305 and the conductive layer 360, an electric field generated from the conductive layer 360 And an electric field generated from the conductive layer 305 are connected, so that the channel formation region of the semiconductor layer 260 can be covered.
  • the channel formation region can be electrically surrounded by an electric field of the conductive layer 360 functioning as a first gate electrode and an electric field of the conductive layer 305 functioning as a second gate electrode.
  • a structure of a transistor that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded-channel (S-channel) structure.
  • the insulating layer 322 and the insulating layer 354 have a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the insulating layer 322 and the insulating layer 354 preferably have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules). For example, the insulating layer 322 and the insulating layer 354 each preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen than the insulating layer 324. The insulating layer 322 and the insulating layer 354 each preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen than the insulating layer 349. The insulating layer 322 and the insulating layer 354 each preferably have a function of suppressing diffusion of one or both of hydrogen and oxygen than the insulating layer 380.
  • a film having a function of suppressing diffusion of hydrogen or oxygen is referred to as a film which does not easily transmit hydrogen or oxygen, a film which has low permeability of hydrogen or oxygen, or has a barrier property against hydrogen or oxygen.
  • the barrier film may be referred to as a conductive barrier film.
  • the insulating layer 354 includes conductive layers 342a and 342b except for the upper surfaces of the conductive layers 342a and 342b and the side surfaces where the conductive layers 342a and 342b face each other. , The side surfaces of the semiconductor layers 260a and 260b, and a part of the upper surface of the insulating layer 324.
  • the insulating layer 380 is separated from the insulating layer 324, the semiconductor layer 260a, and the semiconductor layer 260b by the insulating layer 354. Accordingly, entry of impurities such as hydrogen contained in the insulating layer 380 and the like into the insulating layer 324, the semiconductor layer 260a, and the semiconductor layer 260b can be suppressed.
  • the transistor 200A has a structure in which the insulating layer 374 is in contact with the top surfaces of the conductive layer 360, the insulating layer 349, and the semiconductor layer 260c.
  • the insulating layer 374 is in contact with the top surfaces of the conductive layer 360, the insulating layer 349, and the semiconductor layer 260c.
  • a transistor with high on-state current can be provided.
  • a transistor with small off-state current can be provided.
  • FIG. 30A is a top view of the transistor 200B.
  • FIG. 30B is a cross-sectional view of the L1-L2 portion shown by a dashed line in FIG.
  • FIG. 30C is a cross-sectional view of a W1-W2 portion shown by a dashed-dotted line in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the transistor 200B is a modification example of the transistor 200A. Therefore, in order to prevent the description from being repeated, points different from the transistor 200A will be mainly described.
  • the conductive layer 360 functioning as a first gate electrode includes a conductive layer 360a and a conductive layer 360b over the conductive layer 360a. It is preferable that the conductive layer 360a be formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the conductive layer 360a has a function of suppressing diffusion of oxygen, material selectivity of the conductive layer 360b can be improved. That is, by having the conductive layer 360a, oxidation of the conductive layer 360b is suppressed, and a decrease in conductivity can be prevented.
  • the insulating layer 354 is preferably provided so as to cover the upper surface and the side surface of the conductive layer 360, the side surface of the insulating layer 349, and the side surface of the semiconductor layer 260c.
  • the insulating layer 354 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, or silicon nitride can be used.
  • oxidation of the conductive layer 360 can be suppressed. Further, with the insulating layer 354, diffusion of impurities such as water and hydrogen included in the insulating layer 580 to the transistor 200B can be suppressed.
  • the parasitic capacitance is likely to be larger than that of the transistor 200A. Therefore, the operating frequency tends to be lower than that of the transistor 200A.
  • productivity is higher than that of the transistor 200A.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • the memory device or the semiconductor device according to one embodiment of the present invention can be mounted on various electronic devices.
  • the semiconductor device according to one embodiment of the present invention can be used as a memory built in an electronic device.
  • the electronic device include a relatively large game machine such as a television device, a desktop or notebook personal computer, a monitor for a computer, a digital signage (digital signage), and a large game machine such as a pachinko machine.
  • a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with the antenna, display of an image, information, or the like can be performed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, smell, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • FIGS. 31A and 31B show examples of electronic components in which the storage device 100 is incorporated.
  • FIG. 31A is a perspective view of an electronic component 700 and a substrate (mounted substrate 704) on which the electronic component 700 is mounted.
  • An electronic component 700 shown in FIG. 31A is an IC semiconductor device and has leads and a circuit portion.
  • the electronic component 700 is mounted on a printed board 702, for example. By mounting a plurality of such IC semiconductor devices and electrically connecting them on the printed board 702, the mounting board 704 is completed.
  • the storage device 100 described in the above embodiment is provided as a circuit portion of the electronic component 700.
  • QFP Quad Flat Package
  • FIG. 31A QFP (Quad Flat Package) is applied to the package of the electronic component 700; however, the form of the package is not limited to this.
  • FIG. 31B is a perspective view of the electronic component 730.
  • the electronic component 730 is an example of a SiP (System ⁇ in ⁇ package) or an MCM (Multi ⁇ Chip ⁇ Module).
  • an interposer 731 is provided on a package substrate 732 (printed board), and a semiconductor device 735 and a plurality of storage devices 100 are provided on the interposer 731.
  • the storage device 100 is used as a high-bandwidth memory (HBM: High Bandwidth Memory).
  • HBM High Bandwidth Memory
  • the semiconductor device 735 an integrated circuit such as a CPU, a GPU, or an FPGA can be used.
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 includes a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided over the interposer 731 to an electrode provided over the package substrate 732.
  • the interposer may be called a “rewiring board” or an “intermediate board”.
  • a through electrode is provided in the interposer 731 and the integrated circuit is electrically connected to the package substrate 732 using the through electrode.
  • TSV Three Silicon Via
  • a silicon interposer as the interposer 731. Since there is no need to provide an active element in a silicon interposer, it can be manufactured at lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring which is difficult with a resin interposer.
  • an interposer for mounting the HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a decrease in reliability due to a difference in expansion coefficient between the integrated circuit and the interposer hardly occurs.
  • the silicon interposer has high surface flatness, poor connection between an integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur.
  • a 2.5D package 2.5-dimensional mounting
  • a heat sink may be provided so as to overlap with the electronic component 730.
  • a heat sink it is preferable that the integrated circuits provided on the interposer 731 have the same height.
  • the storage device 100 and the semiconductor device 735 have the same height.
  • an electrode 733 may be provided at the bottom of the package substrate 732.
  • FIG. 31B shows an example in which the electrode 733 is formed of a solder ball. By providing the solder balls in a matrix at the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized. Further, the electrode 733 may be formed with a conductive pin. By providing conductive pins in a matrix at the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on another substrate using various mounting methods without being limited to BGA and PGA.
  • SPGA Stagged Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-Flag with Quad-Flag
  • the robot 7100 illustrated in FIG. 32 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, a gyro sensor, and the like), a moving mechanism, and the like.
  • the electronic component 730 has a processor and the like, and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing data acquired by the sensor.
  • the microphone has a function of detecting an acoustic signal such as a user's voice and an environmental sound. Further, the speaker has a function of emitting an audio signal such as a sound and a warning sound.
  • the robot 7100 can analyze an audio signal input through a microphone and emit a necessary audio signal from a speaker. The robot 7100 can communicate with a user using a microphone and a speaker.
  • the camera has a function of capturing an image around the robot 7100. Further, the robot 7100 has a function of moving using a moving mechanism. The robot 7100 can capture a surrounding image using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • the flying object 7120 includes a propeller, a camera, a battery, and the like, and has a function of flying autonomously.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • image data captured by a camera is stored in the electronic component 700.
  • the electronic component 730 can analyze image data and detect the presence or absence of an obstacle when moving. Further, the remaining battery capacity can be estimated from the change in the storage capacity of the battery by the electronic component 730.
  • the cleaning robot 7140 includes a display arranged on the top surface, a plurality of cameras arranged on the side surface, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7140 is provided with tires, suction ports, and the like. The cleaning robot 7140 can travel by itself, detect dust, and can suck dust from a suction port provided on the lower surface.
  • the electronic component 730 can analyze an image captured by a camera and determine whether there is an obstacle such as a wall, furniture, or a step. Further, when an object that is likely to be entangled with the brush, such as a wiring, is detected by image analysis, the rotation of the brush can be stopped.
  • An example of a moving object is a car 7160.
  • the car 7160 includes an engine, a tire, a brake, a steering device, a camera, and the like.
  • the electronic component 730 performs control for optimizing the running state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake use frequency.
  • image data captured by a camera is stored in the electronic component 700.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • the moving object include a train, a monorail, a ship, and a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), and the like.
  • the computer of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • Electronic component 700 and / or electronic component 730 can be incorporated in TV device 7200 (television receiver), smartphone 7210, PC 7220 (personal computer), 7230, game machine 7240, game machine 7260, and the like.
  • the electronic component 730 built in the TV device 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution up-conversion.
  • the smartphone 7210 is an example of a portable information terminal.
  • the smartphone 7210 has a microphone, a camera, a speaker, various sensors, and a display unit. These peripheral devices are controlled by the electronic component 730.
  • PC 7220 and PC 7230 are examples of a notebook PC and a stationary PC, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine for home use.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire.
  • the electronic component 700 and / or the electronic component 730 may be incorporated in the controller 7262.
  • a game machine to which the semiconductor device of one embodiment of the present invention is applied is not limited thereto.
  • Examples of the game machine using the semiconductor device of one embodiment of the present invention include an arcade game machine installed in an entertainment facility (a game center, an amusement park, or the like), a pitching machine installed in a sports facility for batting practice, and the like.
  • the storage device or the semiconductor device of one embodiment of the present invention can be used for various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 33 schematically illustrates some configuration examples of the removable storage device.
  • the storage device or the semiconductor device of one embodiment of the present invention can be used for various storage devices and removable memories.
  • FIG. 33A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the memory device or the semiconductor device of one embodiment of the present invention can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 33B is a schematic diagram of the external appearance of the SD card
  • FIG. 33C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided for the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 33D is a schematic diagram of the appearance of the SSD
  • FIG. 33E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • An alarm device 8100 illustrated in FIG. 34A is a fire alarm for a house and includes a detection portion and a semiconductor device 8101.
  • the power of the alarm device 8100 can be reduced. Further, stable operation can be realized even in a high temperature environment. Therefore, the reliability of the alarm device 8100 can be improved.
  • the air conditioner illustrated in FIG. 34A includes an indoor unit 8200 and an outdoor unit 8204.
  • the indoor unit 8200 includes a housing 8201, an air outlet 8202, a semiconductor device 8203, and the like.
  • FIG. 34A illustrates the case where the semiconductor device 8203 is provided in the indoor unit 8200; however, the semiconductor device 8203 may be provided in the outdoor unit 8204. Alternatively, the semiconductor device 8203 may be provided in both the indoor unit 8200 and the outdoor unit 8204.
  • the electronic component 700 and / or the electronic component 730 described above for the semiconductor device 8203 power consumption of the air conditioner can be reduced. Further, stable operation can be realized even in a high temperature environment. Therefore, the reliability of the air conditioner can be improved.
  • An electric refrigerator-freezer 8300 illustrated in FIG. 34A includes a housing 8301, a refrigerator door 8302, a freezer door 8303, a semiconductor device 8304, and the like.
  • a semiconductor device 8304 is provided inside a housing 8301.
  • the electric refrigerator-freezer 8300 can be reduced in power consumption. Further, stable operation can be realized even in a high temperature environment. Therefore, the reliability of the electric refrigerator-freezer 8300 can be improved.
  • an electric refrigerator-freezer and an air conditioner have been described as examples of electric appliances.
  • the semiconductor device of one embodiment of the present invention can be used for other appliances.
  • Other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, a cooling / heating appliance (including an air conditioner), a washing machine, a dryer, and an audio visual device. No.
  • FIG. 34B illustrates an example of an electric vehicle.
  • An electric vehicle 9700 is provided with a secondary battery 9701.
  • the output of the power of the secondary battery 9701 is adjusted by the control circuit 9702, and the power is supplied to the driving device 9703.
  • the control circuit 9702 is controlled by a processing device 9704 including a semiconductor device (not illustrated).
  • a processing device 9704 including a semiconductor device (not illustrated).
  • the driving device 9703 is configured by a DC motor or an AC motor alone, or a combination of a motor and an internal combustion engine.
  • the processing device 9704 is based on input information of operation information (acceleration, deceleration, stop, and the like) of the driver of the electric vehicle 9700 and information on traveling (information on an uphill or a downhill, load information on driving wheels, and the like). , And outputs a control signal to the control circuit 9702.
  • the control circuit 9702 controls the output of the driving device 9703 by adjusting the electric energy supplied from the secondary battery 9701 according to the control signal of the processing device 9704.
  • an AC motor is mounted, an inverter for converting DC to AC is also built in, though not shown.
  • a computer 5400 illustrated in FIG. 35A is an example of a large computer.
  • a plurality of rack-mounted computers 5420 are stored in a rack 5410.
  • the calculator 5420 can have a configuration illustrated in a perspective view in FIG. 35B, for example.
  • the computer 5420 has a motherboard 5430, and the motherboard has a plurality of slots 5431.
  • a PC card 5421 is inserted into the slot 5431.
  • the PC card 5421 can have a configuration illustrated in a perspective view in FIG. 35C, for example.
  • a PC card 5421 illustrated in FIG. 35C is an example of a processing board including a CPU, a GPU, a storage device, and the like.
  • the PC card 5421 has a board 5422.
  • the board 5422 includes a connection terminal 5423, a connection terminal 5424, a connection terminal 5425, a semiconductor device 5426, a semiconductor device 5427, a semiconductor device 5428, and a connection terminal 5429.
  • FIG. 35C illustrates semiconductor devices other than the semiconductor device 5426, the semiconductor device 5427, and the semiconductor device 5428, and these semiconductor devices are described below. 5427 and the description of the semiconductor device 5428 may be referred to.
  • connection terminal 5429 has a shape that can be inserted into the slot 5431 of the motherboard 5430, and the connection terminal 5429 functions as an interface for connecting the PC card 5421 and the motherboard 5430.
  • connection terminal 5429 for example, PCIe or the like is given.
  • connection terminal 5423, the connection terminal 5424, and the connection terminal 5425 can be, for example, an interface for performing power supply, signal input, and the like to the PC card 5421.
  • an interface for outputting a signal calculated by the PC card 5421 or the like can be used.
  • the respective standards of the connection terminal 5423, the connection terminal 5424, and the connection terminal 5425 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • HDMI registered trademark
  • HDMI registered trademark
  • the semiconductor device 5426 has a terminal (not shown) for inputting and outputting a signal, and the terminal is inserted into a socket (not shown) of the board 5422 to connect the semiconductor device 5426 to the board 5422. Can be electrically connected.
  • the semiconductor device 5427 has a plurality of terminals, and the terminals are electrically connected to the wiring included in the board 5422 by, for example, reflow soldering, so that the semiconductor device 5427 and the board 5422 are electrically connected. be able to.
  • Examples of the semiconductor device 5427 include an FPGA (Field Programmable Gate Array), a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5427.
  • the semiconductor device 5428 has a plurality of terminals, and the terminals are electrically connected to the wiring included in the board 5422 by, for example, reflow soldering, so that the semiconductor device 5428 and the board 5422 are electrically connected to each other. be able to.
  • the semiconductor device 5428 for example, a storage device or the like can be given.
  • the semiconductor device 5428 the electronic component 700 can be used.
  • the computer 5400 can also function as a parallel computer. By using the computer 5400 as a parallel computer, for example, large-scale calculations required for learning of artificial intelligence and inference can be performed.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • storage devices are broadly divided into working storage devices (working memories) and long-term storage devices (storage).
  • the working memory is a storage device that is directly read and written by an arithmetic device such as a CPU when executing an arithmetic process. Therefore, the working memory is required to have a high operation speed and a high rewriting endurance.
  • the working memory is classified into a register, a cache, a main storage device, and the like according to the application.
  • An SRAM is often used as a cache and a DRAM is used as a main storage device.
  • the storage is also called “external storage device” or “auxiliary storage device”.
  • the storage is connected to an arithmetic device such as a CPU via an external bus or the like.
  • Storage is inferior to working memory in data transfer speed, but has a large storage capacity and is used for long-term storage of data.
  • NOR flash memory NOR flash memory
  • NAND flash NAND flash
  • HDD magnetic tape
  • FIG. 36 registers, caches, main storage devices, and storages are shown for each operation speed and rewrite durability hierarchy.
  • ReRAM Resistant Random Access Memory
  • MRAM Magneticoresistive Random Access Memory
  • PCM Phase-Change Memory
  • ReRAM is difficult to apply to a working memory due to low rewriting durability.
  • the application of MRAM to SRAM has been studied, but it is susceptible to external magnetism and low in high temperature resistance.
  • the PCM requires a high voltage for writing data, and power consumption is likely to increase.
  • FIG. 37 shows data write time (time required for data write) and write durability of various storage devices.
  • a storage device using an OS-LSI has a short data write time and high write durability.
  • FIG. 38 shows the data retention time and the operation frequency of various storage devices after the power supply is stopped.
  • a storage device using an OS-LSI can hold data for one year or more even when power supply is stopped. Further, a storage device using an OS-LSI has a high operation frequency and can realize high-speed operation.
  • the storage device using the OS-LSI described in the above embodiment has a high operation speed, can hold data for a long time, and has low power consumption. Further, data can be retained for a long time even at a high temperature. Therefore, a storage device using an OS-LSI can be applied to both a working memory and a storage. By using an OS-LSI, a universal memory can be realized.
  • This embodiment can be implemented in appropriate combination with the structures described in the other embodiments and the like.
  • 100 storage device
  • 111 peripheral circuit
  • 121 row decoder
  • 122 word line driver circuit
  • 130 bit line driver circuit
  • 131 column decoder
  • 132 precharge circuit
  • 133 amplifier circuit
  • 134 input / output circuit
  • 160 control logic circuit
  • 201 cell array
  • 211 memory cell

Abstract

要約書 新規な記憶装置を提供する。 複数のメモリセルを有する記憶装置であって、 １つのメモリセルは、 第１トランジスタと、 第２ トランジスタと、 を有する。 第１トランジスタのソースまたはドレインの一方は、 ノードＳＮを 介して第２トランジスタのゲートと電気的に接続する。第１トランジスタを介して書き込まれ た情報はノードＳＮに保持される。 第１トランジスタにＯＳトランジスタを用いることで、 保持 容量の形成を不要とすることができる。メモリセルの外側に比誘電率が低い領域を設けること で、外部からのノイズを低減し、安定した動作を実現する。

Description

記憶装置および電子機器
本発明の一形態は記憶装置に関する。
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器は、半導体装置を有する場合がある。また、記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器を、半導体装置ということもできる。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」または「ＯＳ−ＦＥＴ」とも呼ぶ。）を利用した様々な半導体装置が提案されている。
特許文献１には、ＯＳトランジスタを記憶装置のメモリセル（記憶素子）に用いる例が開示されている。ＯＳトランジスタは、オフ状態でソースとドレインの間に流れる電流（「オフ電流」ともいう。）が非常に少ないので、記憶素子に用いられる保持容量を小さくする、または無くすことができる。保持容量を小さくする、または無くすことで、集積度の高い記憶装置を実現できる。
特開２０１２−２５６４００号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
しかしながら、保持容量を小さくする、または無くすと、データ保持時間の低下や、隣接する記憶素子の動作ノイズなどの影響を受け易いといった問題が生じる。
本発明の一形態は、集積密度が高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、動作速度が速い半導体装置を提供することを課題の一とする。また、本発明の一形態は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、複数のメモリセルを有する記憶装置であって、１つのメモリセルは、第１トランジスタと、第２トランジスタと、を有する。第１トランジスタのソースまたはドレインの一方は、ノードＳＮを介して第２トランジスタのゲートと電気的に接続する記憶装置である。第１トランジスタを介して書き込まれた情報はノードＳＮに保持される。第１トランジスタにＯＳトランジスタを用いることで、保持容量の形成を不要とすることができる。メモリセルの外側に比誘電率が低い領域を設ける。
または、本発明の一態様は、メモリセルと、第１領域と、第１ワード線と、第２ワード線と、第１ビット線と、第２ビット線と、を有する記憶装置であって、メモリセルは、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタの半導体層は金属酸化物を有し、第１領域は複数の空隙を有し、第１ビット線および第２ビット線は第１方向に延在し、第１ワード線および第２ワード線は第２方向に延在し、第１トランジスタのゲートは第１ワード線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は第２トランジスタのゲートと電気的に接続され、第１トランジスタのソースまたはドレインの他方は第１ビット線と電気的に接続され、第２トランジスタのソースまたはドレインの一方は第２ワード線と電気的に接続され、第２トランジスタのソースまたはドレインの他方は第２ビット線と電気的に接続され、第１領域は、第１方向に延在する領域を有し、第１方向に延在する領域において、複数の空隙のそれぞれは、第１方向と交差する方向に延在する領域を有する記憶装置である。
または、本発明の一態様は、メモリセルと、第１領域と、第１ワード線と、第２ワード線と、第１ビット線と、第２ビット線と、第１導電層と、を有する記憶装置であって、メモリセルは、第１トランジスタと、第２トランジスタと、を有し、第１トランジスタの半導体層は金属酸化物を有し、第１領域は複数の空隙を有し、第１ビット線および第２ビット線は第１方向に延在し、第１ワード線および第２ワード線は第２方向に延在し、第１トランジスタのゲートは第１ワード線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は第２トランジスタのゲートと電気的に接続され、第１トランジスタのソースまたはドレインの他方は第１ビット線と電気的に接続され、第２トランジスタのソースまたはドレインの一方は第２ワード線と電気的に接続され、第２トランジスタのソースまたはドレインの他方は第２ビット線と電気的に接続され、第１導電層は、第１トランジスタの半導体層と互いに重なる領域と、第１トランジスタのソースまたはドレインの一方と互いに重なる領域と、を有し、第１領域は、第１方向に延在する領域を有し、第１方向に延在する領域において、複数の空隙のそれぞれは、第１方向と交差する方向に延在する領域を有する記憶装置である。
第１導電層は、第１トランジスタのバックゲートとして機能する領域を有する。
半導体層は、少なくともＩｎまたはＺｎの一方または双方を含むことが好ましい。
第１領域は第２方向に延在する領域を有してもよい。第２方向に延在する領域において、複数の空隙を有する。複数の空隙のそれぞれは、第２方向と交差する方向に延在する領域を有することが好ましい。
第２トランジスタのゲート電極と半導体層が重なる面積は、第１トランジスタのゲート電極と半導体層が重なる面積よりも大きいことが好ましい。例えば、第２トランジスタのゲート電極と半導体層が重なる面積は、第１トランジスタのゲート電極と半導体層が重なる面積の１倍以上１０倍以下であることが好ましい。
本発明の一形態により、集積密度が高い半導体装置を提供することができる。また、本発明の一形態により、動作速度が速い半導体装置を提供することができる。また、本発明の一形態により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する図である。 図２（Ａ）乃至図２（Ｃ）は、セルアレイおよびメモリセルの構成例を説明する図である。 図３は、メモリセルの動作を説明するタイミングチャートである。 図４（Ａ）および図４（Ｂ）は、トランジスタの電気特性を説明する図である。 図５（Ａ）乃至図５（Ｆ）は、メモリセルの構成例を説明する図である。 図６は、セルアレイの構成例を説明する図である。 図７は、セルアレイの構成例を説明する図である。 図８は、セルアレイの構成例を説明する図である。 図９は、セルアレイの構成例を説明する図である。 図１０（Ａ）および図１０（Ｂ）は、メモリセルの構成例を説明する図である。 図１１は、メモリセルの構成例を説明する断面図である。 図１２は、メモリセルの構成例を説明する図である。 図１３は、メモリセルの構成例を説明する断面図である。 図１４は、メモリセルの構成例を説明する図である。 図１５は、メモリセルの構成例を説明する図である。 図１６は、メモリセルの構成例を説明する図である。 図１７（Ａ）および図１７（Ｂ）は、低比誘電率領域の構成例を説明する図である。 図１８（Ａ）および図１８（Ｂ）は、低比誘電率領域の構成例を説明する図である。 図１９（Ａ）および図１９（Ｂ）は、低比誘電率領域の構成例を説明する図である。 図２０（Ａ）および図２０（Ｂ）は、低比誘電率領域の構成例を説明する図である。 図２１（Ａ）および図２１（Ｂ）は、低比誘電率領域の構成例を説明する図である。 図２２（Ａ）および図２２（Ｂ）は、低比誘電率領域の作製工程例を説明する図である。 図２３（Ａ）乃至図２３（Ｃ）は、低比誘電率領域の作製工程例を説明する図である。 図２４（Ａ）および図２４（Ｂ）は、低比誘電率領域の作製工程例を説明する図である。 図２５は、メモリセルの構成例を説明する図である。 図２６は、メモリセルの構成例を説明する断面図である。 図２７は、メモリセルの構成例を説明する図である。 図２８は、メモリセルの構成例を説明する断面図である。 図２９（Ａ）乃至図２９（Ｃ）は、トランジスタの構成例を説明する図である。 図３０（Ａ）乃至図３０（Ｃ）は、トランジスタの構成例を説明する図である。 図３１（Ａ）および図３１（Ｂ）は、電子部品を説明する図である。 図３２は、電子機器を説明する図である。 図３３（Ａ）乃至図３３（Ｅ）は、電子機器を説明する図である。 図３４（Ａ）乃至図３４（Ｃ）は、電子機器を説明する図である。 図３５（Ａ）乃至図３５（Ｃ）は、電子機器を説明する図である。 図３６は、各種記憶装置を階層ごとに示す図である。 図３７は、各種記憶装置のデータ書き込み時間と書き込み耐性を示す図である。 図３８は、各種記憶装置のデータ保持時間と動作周波数を示す図である。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書中において、高電源電位をＨレベル（「ＶＤＤ」または「Ｈ電位」ともいう。）、低電源電位をＬレベル（「ＶＳＳ」または「Ｌ電位」ともいう。）と呼ぶ場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。
（実施の形態１）
実施の形態では、本発明の一態様の記憶装置について説明する。
＜記憶装置＞
図１は、記憶装置の構成例を示すブロック図である。記憶装置１００は、周辺回路１１１、およびセルアレイ２０１を有する。周辺回路１１１は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３０、出力回路１４０、コントロールロジック回路１６０を有する。セルアレイ２０１は、メモリセル２１１、ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬ、およびビット線ＲＢＬを有する。
ワード線ドライバ回路１２２は、ワード線ＷＷＬおよびワード線ＲＷＬに電位を供給する機能を有する。ビット線ドライバ回路１３０は、プリチャージ回路１３２、増幅回路１３３、および入出力回路１３４を有する。プリチャージ回路１３２は、ビット線ＲＢＬなどをプリチャージする機能を有する。増幅回路１３３は、配線ＲＢＬから読み出されたデータ信号を増幅する機能を有する。
ワード線ＷＷＬ、ワード線ＲＷＬ、ビット線ＷＢＬおよびビット線ＲＢＬは、メモリセル２１１に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置１００の外部に出力される。
記憶装置１００には、電源電位としてＶＤＤおよびＶＳＳが外部から供給される。
また、記憶装置１００には、外部から、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号ＡＤＤＲ、およびデータ信号ＷＤＡＴＡなどが入力される。アドレス信号ＡＤＤＲは、ローデコーダ１２１およびカラムデコーダ１３１に入力され、データ信号ＷＤＡＴＡは入出力回路１３４に入力される。
コントロールロジック回路１６０は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥを処理して、ローデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。例えば、チップイネーブル信号ＣＥがハイレベル、書き込みイネーブル信号ＷＥがローレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は読み出し動作を行い、チップイネーブル信号ＣＥがハイレベル、書き込みイネーブル信号ＷＥがハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は書き込み動作を行い、チップイネーブル信号ＣＥがローレベルの場合、書き込みイネーブル信号ＷＥのハイレベル、ローレベルにかかわらず、ローデコーダ１２１およびカラムデコーダ１３１はスタンバイ動作とすることができる。
なお、コントロールロジック回路１６０が処理する信号は、これらに限定されるものではない。必要に応じて、他の信号をコントロールロジック回路１６０に入力してもよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
セルアレイ２０１を構成するトランジスタにＯＳトランジスタを適用することができる。また、周辺回路１１１を構成するトランジスタにＯＳトランジスタを適用することができる。セルアレイ２０１と周辺回路１１１を、ＯＳトランジスタを用いて形成することで、セルアレイ２０１と周辺回路１１１を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。
なお、ＯＳトランジスタは記憶装置だけでなく、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などに代表されるロジック回路に適用することも可能である。ＯＳトランジスタを用いた集積回路の総称を「ＯＳ−ＬＳＩ」ともいう。
〔セルアレイの構成例〕
図２（Ａ）にセルアレイ２０１の詳細を記載する。セルアレイ２０１は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセル２１１を有し、メモリセル２１１は行列状に配置されている。
図２（Ａ）では、メモリセル２１１のアドレスも併せて表記している。例えば、［１，１］は１行１列目のアドレスに位置しているメモリセル２１１を示し、［ｉ，ｊ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）はｉ行ｊ列目のアドレスに位置しているメモリセル２１１を示している。なお、セルアレイ２０１とワード線ドライバ回路１２２を接続している配線の数は、メモリセル２１１の構成、一列中に含まれるメモリセル２１１の数などによって決まる。また、セルアレイ２０１とビット線ドライバ回路１３０とを接続している配線の数は、メモリセル２１１の構成、一行中に含まれるメモリセル２１１の数などによって決まる。
本実施の形態では、セルアレイ２０１は、ｎ本のビット線ＷＢＬ（ＷＢＬ［１］乃至ＷＢＬ［ｎ］）、ｎ本のビット線ＲＢＬ（ＲＢＬ［１］乃至ＲＢＬ［ｎ］）、ｍ本のワード線ＷＷＬ（ＷＷＬ［１］乃至ＷＷＬ［ｍ］）、および、ｍ本のワード線ＲＷＬ（ＲＷＬ［１］乃至ＲＷＬ［ｍ］）を有する。
メモリセル２１１は、ビット線ＷＢＬ、ビット線ＲＢＬ、ワード線ＷＷＬ、およびワード線ＲＷＬと接続されている。図２（Ａ）に示すように、アドレスが［ｉ，ｊ］のメモリセル２１１は、ワード線ＷＷＬ［ｉ］およびワード線ＲＷＬ［ｉ］を介してワード線ドライバ回路１２２と電気的に接続され、ビット線ＷＢＬ［ｊ］およびビット線ＲＢＬ［ｊ］を介してビット線ドライバ回路１３０と電気的に接続されている。
〔メモリセルの構成例〕
図２（Ｂ）、（Ｃ）および図５（Ａ）乃至（Ｄ）に、メモリセル２１１に適用できる回路構成例を示す。図２（Ｂ）に、２つのトランジスタと１つの容量素子を有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう。）のメモリセル２１１Ａの回路構成例を示す。メモリセル２１１Ａは、トランジスタＭ１１と、トランジスタＭ１２と、容量素子Ｃｓと、を有する。
メモリセル２１１Ａにおいて、トランジスタＭ１１のソースまたはドレインの一方は容量素子Ｃｓの第１端子およびトランジスタＭ１２のゲートと電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方はビット線ＷＢＬと電気的に接続され、トランジスタＭ１１のゲートは、ワード線ＷＷＬと電気的に接続されている。トランジスタＭ１２のソースまたはドレインの一方はワード線ＲＷＬと電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、ビット線ＲＢＬと電気的に接続されている。また、容量素子Ｃｓの第２端子は、配線ＣＡＬと電気的に接続される。配線ＣＡＬは、容量素子Ｃｓの第２端子に所定の電位を印加するための配線として機能する。トランジスタＭ１１のソースまたはドレインの一方、容量素子Ｃｓの第１端子、およびトランジスタＭ１２のゲートが電気的に接続する節点をノードＳＮという。
ビット線ＷＢＬは、書き込みビット線として機能し、ビット線ＲＢＬは、読み出しビット線として機能し、ワード線ＷＷＬは、書き込みワード線として機能し、ワード線ＲＷＬは、読み出しワード線として機能する。トランジスタＭ１１は、ノードＳＮとビット線ＷＢＬとを、導通または非導通とするスイッチとしての機能を有する。
メモリセル２１１Ａの、データ書き込み動作およびデータ読み出し動作について図３を用いて説明する。図３は、メモリセル２１１Ａの動作を説明するためのタイミングチャートである。データの書き込みは、データ書き込み期間（Ｔｗｒｉｔｅ）において、ワード線ＷＷＬにＶＤＤを印加してトランジスタＭ１１を導通状態（「オン状態」ともいう。）とし、ノードＳＮとビット線ＷＢＬとを電気的に接続することによって行われる。この時、ワード線ＲＷＬの電位をＶＤＤとする。また、ビット線ＲＢＬの電位もＶＤＤとすることが好ましい。
具体的には、トランジスタＭ１１がオン状態のとき、書き込むデータ（Ｖｄａｔａ）に対応する電位（例えば、ＶＤＤ）をビット線ＷＢＬに印加し、トランジスタＭ１１を介してノードＳＮに該電位を書き込む。その後、ワード線ＷＷＬにＶＳＳを印加し、トランジスタＭ１１を非導通状態（「オフ状態」ともいう。）とすることによって、ノードＳＮの電位を保持する。
トランジスタＭ１１のゲートと、トランジスタＭ１１のソースまたはドレインの一方の間には、寄生容量Ｃｚが生じる。ワード線ＷＷＬとノードＳＮは、寄生容量Ｃｚを介して容量結合している。よって、書き込み動作終了時にワード線ＷＷＬの電位をＶＤＤからＶＳＳに低下させると、ノードＳＮの電位が電圧ΔＶ１だけ低下する。
ノードＳＮの容量を容量Ｃｓｎとすると、電圧ΔＶ１は、寄生容量Ｃｚと容量Ｃｓｎの比で決まる。寄生容量Ｃｚよりも容量Ｃｓｎが大きいほど電圧ΔＶ１を小さくすることができる。
また、容量Ｃｓｎには、ノードＳＮに生じる寄生容量Ｃｘと、トランジスタＭ１２のゲート容量が含まれる。トランジスタＭ１２のゲート容量を大きくすることで、容量Ｃｓｎを大きくすることができる。
また、寄生容量Ｃｚの容量値はトランジスタＭ１１のゲート容量に比例する。特にトランジスタＭ１１のチャネル幅に比例する。また、寄生容量ＣｘがトランジスタＭ１２のゲート容量よりも十分小さい場合、容量Ｃｓｎの容量値はトランジスタＭ１２のゲート容量が支配的になる。この場合、トランジスタＭ１２のゲート容量をトランジスタＭ１１のゲート容量よりも大きくすることで、電圧ΔＶ１を小さくすることができる。
データの読み出しは、データ読み出し期間（Ｔｒｅａｄ）において、ビット線ＲＢＬに所定の電位を印加し、その後、ビット線ＲＢＬを電気的に浮遊（フローティング）状態とし、その後ワード線ＲＷＬにローレベルの電位を印加することによって行われる。以後、ビット線ＲＢＬに所定の電位を印加し、その後、ビット線ＲＢＬをフローティング状態とすることを、ビット線ＲＢＬをプリチャージする、と表現する。
例えば、ビット線ＲＢＬにＶＤＤをプリチャージし、その後ワード線ＲＷＬにＶＳＳを印加する。この時、ノードＳＮとワード線ＲＷＬの電位差がトランジスタＭ１２のしきい値電圧以上であると、当該電位差に応じた速度でビット線ＲＢＬの電位が低下する。すなわち、ビット線ＲＢＬの電位変化を知ることで、ノードＳＮに保持されている電位を読み出すことができる。
また、データを書き込むメモリセル２１１Ａが配置されている行は、ＶＤＤを印加するワード線ＷＷＬによって選択され、データを読み出すメモリセル２１１が配置されている行は、ＶＳＳを印加するワード線ＲＷＬによって選択される。逆に、データを書き込まないメモリセル２１１が配置されている行は、ワード線ＷＷＬにＶＳＳを印加し、データを読み出さないメモリセル２１１Ａが配置されている行は、ワード線ＲＷＬにビット線ＲＢＬにプリチャージする電位以上の電位を印加することで、非選択とすることができる。
ここで、トランジスタＭ１１およびトランジスタＭ１２には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１およびトランジスタＭ１２のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、ノードＳＮに書き込んだ電位を長時間保持することができる。つまり、メモリセル２１１Ａに書き込んだデータを長時間保持することができる。
トランジスタＭ１２に用いるトランジスタに特段の限定は無い。トランジスタＭ１２として、ＯＳトランジスタ、Ｓｉトランジスタ、またはその他のトランジスタを用いてもよい。
なお、トランジスタＭ１２にＳｉトランジスタを用いる場合、チャネルが形成される半導体層に用いるシリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）、または単結晶シリコンとすればよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを用いると、読み出し時の動作速度を高めることができる。
トランジスタＭ１１にＯＳトランジスタを用い、トランジスタＭ１２にＳｉトランジスタを用いる場合、両者を異なる層に積層して設けてもよい。ＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置および同様のプロセスで作製することが可能である。よって、ＯＳトランジスタとＳｉトランジスタの混載（ハイブリッド化）が容易であり、高集積化も容易である。
また、トランジスタＭ１２にＯＳトランジスタを用いると、非選択時のリーク電流を極めて少なくすることができるため、読み出し精度を高めることができる。トランジスタＭ１１およびトランジスタＭ１２の両方にＯＳトランジスタを用いることで、半導体装置の作製工程が低減され、生産性を高めることができる。例えば、４００℃以下のプロセス温度で半導体装置を作製することもできる。
本明細書などにおいて、トランジスタＭ１１にＯＳトランジスタを用いて、２Ｔｒ１Ｃ型のメモリセルを構成した記憶装置をＮＯＳＲＡＭ（Ｎｏｎ−ｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）という。
前述した通り、メモリセル２１１Ａは、２Ｔｒ１Ｃ型のメモリセルである。メモリセル２１１Ａは、電荷を蓄積する容量素子Ｃｓが小さい場合でも、蓄積した電荷をトランジスタＭ１２で増幅することで、メモリとしての動作を行うことができる。加えて、ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、容量素子Ｃｓを小さくする、または無くすことができる。
図２（Ｃ）は、１つのトランジスタと１つの容量素子を有するＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）型のメモリセル２１１Ｒの回路構成例を示している。メモリセル２１１Ｒは、トランジスタＭ１１と、容量素子Ｃｓと、を有する。
メモリセル２１１Ｒにおいて、トランジスタＭ１１のソースまたはドレインの一方は容量素子Ｃｓの第１端子と電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方はビット線ＢＬと電気的に接続され、トランジスタＭ１１のゲートは、ワード線ＷＬと電気的に接続されている。また、容量素子Ｃｓの第２端子は、配線ＣＡＬと電気的に接続される。配線ＣＡＬは、容量素子ＣＳの第２端子に所定の電位を印加するための配線として機能する。トランジスタＭ１１のソースまたはドレインの一方、および容量素子Ｃｓの第１端子が電気的に接続する節点をノードＳＮという。
メモリセル２１１Ｒにおいても、トランジスタＭ１１にＯＳトランジスタを用いることで、容量素子Ｃｓを小さくする、または無くすことができる。また、書き込んだデータをトランジスタＭ１１によって長時間保持することができるため、ＤＲＡＭ型メモリセルのリフレッシュ頻度を少なくすることができる。また、ＤＲＡＭ型メモリセルのリフレッシュ動作を不要にすることができる。
本明細書などにおいて、トランジスタＭ１１にＯＳトランジスタを用いて、ＤＲＡＭ型のメモリセルを構成した記憶装置をＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）という。
ＯＳトランジスタを用いることによって、メモリセルの占有面積を低減することができる。よって、記憶装置の微細化または高集積化が容易である。
ここで、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の温度依存性について説明しておく。図４（Ａ）および図４（Ｂ）に、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の一例を示す。Ｉｄ−Ｖｇ特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を示す。図４（Ａ）および図４（Ｂ）の横軸は、Ｖｇをリニアスケールで示している。また、図４（Ａ）および図４（Ｂ）の縦軸は、Ｉｄをログスケールで示している。
図４（Ａ）は、ＯＳトランジスタのＩｄ−Ｖｇ特性を示している。図４（Ｂ）は、チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」または「Ｓｉ−ＦＥＴ」ともいう。）のＩｄ−Ｖｇ特性を示している。なお、図４（Ａ）および図４（Ｂ）は、どちらもｎチャネル型トランジスタのＩｄ−Ｖｇ特性である。
図４（Ａ）に示すように、ＯＳトランジスタは高温環境下の動作においてもオフ電流が増加しにくい。ＯＳトランジスタは動作温度が１２５℃以上１５０℃以下であっても１０桁以上のオン／オフ比が実現できる。また、ＯＳトランジスタは、温度の上昇と共にＶｔｈがマイナス方向にシフトし、オン電流が増加する。よって、動作温度が上昇するほど周波数特性が上昇しやすい。一方で、図４（Ｂ）に示すように、Ｓｉトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Ｓｉトランジスタは、温度の上昇と共にＶｔｈがプラス方向にシフトし、オン電流が低下する。
トランジスタＭ１１およびトランジスタＭ１２としてＯＳトランジスタを用いることで、高温下の動作においても長期間の情報保持が実現できる。また、高温下の動作においても記憶装置の消費電力を下げることができる。
トランジスタＭ１１およびトランジスタＭ１２としてＯＳトランジスタを用いることで、例えば、駆動電圧が２．５Ｖ、動作温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
容量素子Ｃｓを設けないメモリセル２１１の回路構成例を図５（Ａ）に示す。図５（Ａ）に示すメモリセル２１１Ｂは、メモリセル２１１Ａから容量素子Ｃｓを除いた回路構成を有する。メモリセル２１１Ｂでは、ノードＳＮに書き込まれた電荷（電位）は、主にトランジスタＭ１２のゲート容量と、寄生容量Ｃｘによって保持される。なお、ゲート容量も寄生容量Ｃｘの一部と考えることもできる。
また、トランジスタＭ１１およびトランジスタＭ１２の一方または双方に、バックゲートを有するトランジスタを用いてもよい。
実際のトランジスタにおいて、ゲートとバックゲートは、半導体層のチャネル形成領域を介して互いに重なるように設けられる。ゲートとバックゲートは、どちらもゲートとして機能できる。よって、一方を「バックゲート」という場合、他方を「ゲート」または「フロントゲート」という場合がある。また、一方を「第１ゲート」、他方を「第２ゲート」という場合がある。
バックゲートは、ゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
バックゲートを設けることで、更には、ゲートとバックゲートを同電位とすることで、半導体層においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタのオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタを占有面積に対して大きいオン電流を有するトランジスタにすることができる。すなわち、求められるオン電流に対して、トランジスタの占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
トランジスタＭ１１およびトランジスタＭ１２にバックゲートを有するトランジスタ（４端子型のトランジスタ。「４端子素子」ともいう。）を用いる場合の回路構成例を図５（Ｂ）乃至（Ｄ）に示す。図５（Ｂ）に示すメモリセル２１１Ｃ、図５（Ｃ）に示すメモリセル２１１Ｄ、および図５（Ｄ）に示すメモリセル２１１Ｅは、メモリセル２１１Ｂの変形例である。
図５（Ｂ）に示すメモリセル２１１Ｃでは、トランジスタＭ１１のゲートとバックゲートが電気的に接続されている。また、トランジスタＭ１２のゲートとバックゲートが電気的に接続されている。
図５（Ｃ）に示すメモリセル２１１Ｄでは、トランジスタＭ１１のバックゲート、およびトランジスタＭ１２のバックゲートを配線ＢＧＬと電気的に接続している。配線ＢＧＬを介して、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに所定の電位を印加することができる。
配線ＢＧＬの電位によって、トランジスタＭ１１およびトランジスタＭ１２のしきい値電圧を変化させることができる。具体的には、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに印加する電位を高くすることで、それぞれのしきい値電圧がマイナスにシフトする。しきい値電圧がマイナスにシフトすることで、トランジスタのオン電流を増加することができ、メモリセル２１１Ｄの動作速度を速くすることができる。
また、トランジスタＭ１１およびトランジスタＭ１２のバックゲートに印加する電位を低くすることで、それぞれのしきい値電圧がプラスにシフトする。しきい値電圧がプラスにシフトすることで、トランジスタのオフ電流が低減され、メモリセル２１１Ｄに書きこまれたデータを長時間保持することができる。
図５（Ｄ）に示すメモリセル２１１Ｅでは、トランジスタＭ１１のバックゲートが配線ＷＢＧＬと電気的に接続され、トランジスタＭ１２のバックゲートが配線ＲＢＧＬと電気的に接続されている。トランジスタＭ１１のバックゲートとトランジスタＭ１２のバックゲートをそれぞれ異なる配線に接続することで、それぞれ独立してしきい値電圧を変化させることができる。
なお、メモリセル２１１Ｂ乃至メモリセル２１１Ｅを用いた記憶装置もＮＯＳＲＡＭといえる。
また、図５（Ｂ）乃至図５（Ｄ）に示したトランジスタは、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。
また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で、本発明の一態様の記憶装置は、情報の書き換えの際にトランジスタを介した電荷のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
メモリセル２１１に容量素子Ｃｓを設けない場合、ノードＳＮはノイズの影響を受け易くなる。具体的には、ノードＳＮと隣接メモリセルとの容量結合などにより、隣接メモリセルの電位変動の影響を受け易くなる。その結果、データ保持時間の短縮、読み出し精度の低下などが生じ、記憶装置の信頼性が低下する。
上記ノイズの低減は、隣接メモリセル間に生じる寄生容量を低減することで実現できる。本発明の一態様では、隣接メモリセル間の寄生容量を低減するため、メモリセルの外側に比誘電率の小さい領域（ＬＤＲ：Ｌｏｗ　Ｄｉｅｌｅｃｔｒｉｃ　ｃｏｎｓｔａｎｔ　Ｒｅｇｉｏｎ）を設ける。ＬＤＲの比誘電率は、隣接する絶縁層の比誘電率よりも小さければよい。
例えば、図５（Ｅ）に示すように、メモリセル２１１Ｅの外側にＬＤＲ２２１を設ける。図６は、マトリクス状に配置されたメモリセル２１１［ｉ，ｊ］乃至メモリセル２１１［ｉ＋１，ｊ＋２］と図５（Ｅ）に示したＬＤＲ２２１の配置例を示している。なお、図６では、メモリセル２１１として図５（Ｄ）に示したメモリセル２１１Ｅを用いている。
また、図７は図６の変形例を示している。図７に示すように、幾つかのＬＤＲ２２１を接続して設けてもよい。図７に示すＬＤＲ２２１は、ワード線に沿って延在する領域と、ビット線に沿って延在する領域を有する。
また、図５（Ｆ）に示すように、１つのメモリセル２１１ＥをＬＤＲ２２１で完全に囲ってもよい。図８は、マトリクス状に配置されたメモリセル２１１［ｉ，ｊ］乃至メモリセル２１１［ｉ＋１，ｊ＋２］と、図５（Ｆ）に示したＬＤＲ２２１の配置例を示している。なお、図８ではメモリセル２１１としてメモリセル２１１Ｅを用いている。図８に示すＬＤＲ２２１も、ワード線に沿って延在する領域と、ビット線に沿って延在する領域を有する。
ＬＤＲを設けることで、ノイズの影響を低減し、記憶装置の信頼性を高めることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、メモリセル２１１およびＬＤＲ２２１の、平面構成例および断面構成例について図面を用いて説明する。
図９に、マトリクス状に配置されたメモリセル２１１［ｉ，ｊ］乃至メモリセル２１１［ｉ＋１，ｊ＋２］の平面構成例を示す。なお、図９は、図７に示した回路図に相当する平面構成例である。
図９では、隣接する２つのメモリセル２１１が鏡面対称になるように配置されている。例えば、メモリセル２１１［ｉ，ｊ］とメモリセル２１１［ｉ，ｊ＋１］は鏡面対称である。また、メモリセル２１１［ｉ，ｊ］とメモリセル２１１［ｉ＋１，ｊ］も鏡面対称である。メモリセル２１１をこのように配置することで、隣接メモリセル間でコンタクトプラグなどを共有化することができ、メモリセル２１１を効率よく配置することができる。よって、メモリセル２１１の集積度を高めることができる。
＜平面構成例＞
図１０（Ａ）に、図７中のメモリセル２１１［ｉ＋１，ｊ］の平面構成例を示す。
トランジスタＭ１１のソースまたはドレインの一方は、電極３４１を介して導電層３６０と電気的に接続される。導電層３６０はトランジスタＭ１２のゲート電極として機能する。電極３４１および導電層３６０を含む領域が、ノードＳＮとして機能する。トランジスタＭ１１のソースまたはドレインの他方は、導電層３３９と電気的に接続される。導電層３３９はビット線ＷＢＬとして機能する。
トランジスタＭ１２のソースまたはドレインの一方は、導電層３１２を介して導電層３３３と電気的に接続され、トランジスタＭ１２のソースまたはドレインの他方は、導電層３３８と電気的に接続される。導電層３３３はワード線ＲＷＬとして機能し、導電層３３８はビット線ＲＢＬとして機能する。
また、図１０（Ａ）に示す導電層３０５は配線ＲＢＧＬとして機能し、導電層３０６は配線ＷＢＧＬとして機能する。また、導電層２６１はワード線ＷＷＬとして機能し、導電層３３３はワード線ＲＷＬとして機能する。導電層３０５の一部は、トランジスタＭ１２のバックゲート電極として機能する。導電層３０６の一部は、トランジスタＭ１１のバックゲート電極として機能する。
図９および図１０において、ＬＤＲ２２１は、ビット線ＲＢＬ（導電層３３８）に沿って延在する領域と、ワード線ＲＷＬに沿って延在する領域と、を有する。
本発明の一態様のメモリセル２１１では、容量素子Ｃｓを設けていないため、メモリセル２１１の占有面積を小さくすることができる。しかしながら、占有面積が小さくなると、隣接メモリセルなどから生じるノイズの影響を強く受けやすい。ＬＤＲ２２１を設けることにより、ノードＳＮに伝わるノイズを低減することができる。
しかしながら、ノードＳＮに伝わるノイズが低減されるということは、ノードＳＮに生じる寄生容量が低減されるということも意味する。このため、ノードＳＮの保持容量は、トランジスタＭ１２のゲート容量が支配的になる。そこで、図１０（Ｂ）に示すように、トランジスタＭ１２の半導体層２６０と導電層３６０の重畳面積を増やして、トランジスタＭ１２のゲート容量を増加させてもよい。また、トランジスタＭ１２のゲート容量の増加は、書き込み動作終了時に生じるノードＳＮの電位低下の改善に有効である。
具体的には、トランジスタＭ１２の半導体層とゲート電極が重なる面積は、トランジスタＭ１１の半導体層とゲート電極が重なる面積の１倍以上５倍以下が好ましく、１倍以上１０倍以下がより好ましく、１倍以上５０倍以下がさらに好ましい。
＜断面構成例＞
図１１は、図１０（Ａ）に一点鎖線で示すＡ１−Ａ２部位、Ｂ１−Ｂ２部位、およびＣ１−Ｃ２部位の断面構成例を示す図である。
図１１において、基板３０１上にトランジスタＭ１２が設けられている。なお、トランジスタＭ１１も、トランジスタＭ１２と同様の積層構成にすることができる。基板３０１上に絶縁層３０９および絶縁層３２６が設けられ、導電層３０５および導電層３０６が絶縁層３２６に埋め込まれている。また、絶縁層３２６上に絶縁層３２２および絶縁層３２４が設けられ、絶縁層３２４上に半導体層２６０が設けられている。
また、絶縁層３２４および半導体層２６０上に、絶縁層３５４および絶縁層３８０が設けられている。また、導電層３６０および導電層２６１が絶縁層３８０に埋め込まれている。絶縁層３８０、導電層３６０、および導電層２６１上に絶縁層３７４が設けられ、絶縁層３７４上に絶縁層３８１が設けられている。
また、絶縁層３８１上に導電層３１２、導電層３１３、および導電層３１４が設けられている。導電層３１２は、トランジスタＭ１２のソースまたはドレインの一方と電気的に接続され、導電層３１３は、トランジスタＭ１２のソースまたはドレインの他方と電気的に接続されている。
また、絶縁層３８１、導電層３１２、導電層３１３、および導電層３１４上に絶縁層３１１および絶縁層３１５が設けられている。絶縁層３１５上に導電層３３２、および導電層３３３が設けられている。導電層３３２は、コンタクトプラグ３１７を介して導電層３１３と電気的に接続され、導電層３３３は、コンタクトプラグ３１８を介して導電層３１４と電気的に接続されている。
絶縁層３１５、導電層３３２、および導電層３３３上に、絶縁層３３１、絶縁層３１９および絶縁層３３４が設けられている。ＬＤＲ２２１は、絶縁層３１９の一部に設けられている。ＬＤＲ２２１は複数のＬＤＳ２３５（低誘電率空間：Ｌｏｗ　Ｄｉｅｌｅｃｔｒｉｃ　ｃｏｎｓｔａｎｔ　Ｓｐａｃｅ）を含む。ＬＤＲ２２１およびＬＤＳ２３５については、追って説明する。
絶縁層３１９およびＬＤＳ２３５上に絶縁層３３４が設けられている。絶縁層３３４の上に絶縁層３３５よび絶縁層３３６が設けられている。絶縁層３３６の上に導電層３３８が設けられ、導電層３３８はコンタクトプラグ３３７を介して導電層３３２と電気的に接続される。また、絶縁層３３６および導電層３３８の上に絶縁層３４３が設けられている。
＜＜変形例１＞＞
また、図１２および図１３に示すように、導電層３０６の一部を変形して、導電層３０６とノードＳＮを重ねることで、ノードＳＮに生じる寄生容量Ｃｘを大きくしてもよい。図１２はメモリセル２１１［ｉ＋１，ｊ］の平面構成例を示す図である。図１３は、図１２中に一点鎖線で示すＧ１−Ｇ２部位の断面構成例を示す図である。
図１２および図１３では、トランジスタＭ１１のソースまたはドレインの一方、導電層３４１、および導電層３０６が、少しでも多く重なるように設けられている。このように構成することで、容量素子Ｃｓを設けることなく、ノードＳＮに係る寄生容量Ｃｘを大きくすることができる。
なお、図１２では、導電層３０６を明確に示すため、導電層３０６にハッチングを付している。導電層３０６は、ハッチングを付していない導電層３０５と同じ材料および同じ方法を用いて、同時に形成することができる。
＜＜変形例２＞＞
また、図１４に示すように、導電層３０６の面積を広げて、導電層３０６とメモリセル２１１［ｉ＋１，ｊ］が重なる面積を大きくしてもよい。
＜＜変形例３＞＞
また、図１５に示すように、ノードＳＮと重なる導電層３０５の面積を大きくして、ノードＳＮに係る寄生容量Ｃｘを大きくしてもよい。
図１５では、導電層３０５の一部を変形して、トランジスタＭ１１のソースまたはドレインの一方、導電層３４１、および導電層３０５が少しでも多く重なるように設けられている。このように構成することで、容量素子Ｃｓを設けることなく、ノードＳＮに係る寄生容量Ｃｘを大きくすることができる。
なお、図１５では、導電層３０５を明確に示すため、導電層３０５にハッチングを付している。導電層３０５は、ハッチングを付していない導電層３０６と同じ材料および同じ方法を用いて、同時に形成することができる。
＜＜変形例４＞＞
また、図１６に示すように、導電層３０５の面積を広げて、導電層３０５とメモリセル２１１［ｉ＋１，ｊ］が重なる面積を大きくしてもよい。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はない。例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。
絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。
また、半導体基板としては、例えば、シリコン、ゲルマニウムなどを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
〔絶縁層〕
絶縁層に用いる材料としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層に、ｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながらトランジスタ動作時の低電圧化が可能となる。一方、層間絶縁層として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁物としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁物としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、トランジスタとしてＯＳトランジスタを用いる場合は、当該トランジスタを水素などの不純物および酸素の透過を抑制する機能を有する絶縁層（絶縁層３０９、絶縁層３２２、絶縁層３５４、および絶縁層３７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁層として機能する絶縁層は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体層２６０と接する構造とすることで、半導体層２６０が有する酸素欠損を補償することができる。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域と、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、２．００１以上２．００３以下（第２のシグナルとする）、および１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行うことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行ってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔導電層〕
導電層としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電層として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
なお、コンタクトプラグなどに用いる導電性材料としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下とすることが好ましく、５×１０−５Ｐａ以下とすることがより好ましい。
〔金属酸化物〕
金属酸化物に含まれる元素の組成を変化させることにより、導電体、半導体、絶縁体を作り分けることができる。導電体物性を有する金属酸化物を「導電性酸化物」という場合がある。半導体物性を有する金属酸化物を「酸化物半導体」という場合がある。絶縁体物性を有する金属酸化物を「絶縁性酸化物」という場合がある。
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。さらに、当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
〔成膜方法について〕
絶縁層を形成するための絶縁性材料、導電層を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用するＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
＜低誘電率領域（ＬＤＲ）＞
〔構成例〕
続いて、ＬＤＲ２２１の構成例について図１７乃至図１９を用いて説明する。なお、図中に、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を併記している。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。
図１７（Ａ）は、図１０（Ａ）と同じメモリセル２１１［ｉ＋１，ｊ］の平面図である。図１７（Ｂ）は、図１７（Ａ）に示す部位３５０の斜視概略図である。図１７（Ｂ）では、絶縁層３１５、絶縁層３３１、絶縁層３１９、およびＬＤＲ２２１のみを示している。
前述した通り、ＬＤＲ２２１は、複数のＬＤＳ２３５を含む。ＬＤＳ２３５は、絶縁層３１９の一部を選択的に除去して設けることができる。本明細書などでは、ＬＤＳ２３５の開口部の長さを「長さＧＬ」、ＬＤＳ２３５の開口部の幅を「幅ＧＷ」、ＬＤＳ２３５の高さ（深さ）を「高さＧＨ」とする。
ＬＤＲ２２１は、Ｙ方向に延在する領域と、Ｘ方向に延在する領域と、を有する。図１７（Ｂ）では、ＬＤＲ２２１のＹ方向に延在する領域において、ＬＤＳ２３５は、長さＧＬの方向がＸ方向と一致するように配置されている。ただし、長さＧＬの方向をＸ方向と完全に一致させる必要はない。ＬＤＲ２２１のＹ方向に延在する領域において、ＬＤＳ２３５を、長さＧＬの方向がＹ方向と交差するように配置すればよい。
また、図１７（Ｂ）では、ＬＤＲ２２１のＸ方向に延在する領域において、ＬＤＳ２３５は、長さＧＬの方向がＹ方向と一致するように配置されている。ただし、長さＧＬの方向をＹ方向と完全に一致させる必要はない。ＬＤＲ２２１のＸ方向に延在する領域において、ＬＤＳ２３５を、長さＧＬの方向がＸ方向と交差するように配置すればよい。
図１８（Ａ）および図１８（Ｂ）に示すように、ＬＤＲ２２１のＹ方向に延在する領域において、ＬＤＳ２３５を、長さＧＬの方向がＹ方向と一致または略一致するように配置してもよい。ＬＤＲ２２１のＸ方向に延在する領域において、ＬＤＳ２３５を、長さＧＬの方向がＸ方向と一致または略一致するように配置してもよい。図１８（Ａ）は部位３５０の斜視図である。図１８（Ｂ）は図１８（Ａ）に示す部位３５１の上面図である。
ＬＤＳ２３５の高さＧＨおよび幅ＧＷに対して、長さＧＬが長すぎると、ＬＤＲ２２１の機械的強度が低下し、メモリセル２１１の信頼性が低下する恐れがある。すなわち、記憶装置１００の信頼性が低下する恐れがある。具体的には、隣接するＬＤＳ２３５の間にある絶縁層３１９が破損しやすくなる。絶縁層のうち、隣接するＬＤＳ２３５に挟まれた部位を「リブ」ともいう。
よって、図１９（Ａ）および図１９（Ｂ）に示すように、ＬＤＳ２３５を、一定の長さＧＬ毎に区切って配置することが好ましい。具体的には、長さＧＬは、幅ＧＷの５０倍以下が好ましく、３０倍以下がより好ましい。また、長さＧＬは、高さＧＨの２０倍以下が好ましく、１０倍以下がより好ましい。なお、図１９（Ａ）は部位３５０の斜視図である。また、図１９（Ｂ）は図１９（Ａ）に示す部位３５２の上面図である。
絶縁層のうち、隣接するＬＤＳ２３５に挟まれた部位を「リブ」ともいう。高さＧＨは、リブの幅ＲＷ（図２２（Ｂ）参照）の２０倍以下が好ましく、１０倍以下がより好ましい。
図２０（Ａ）および図２０（Ｂ）に示すように、一定区間毎に長さＧＬの方向を変えてもよい。図２０（Ａ）は部位３５０の斜視図である。また、図２０（Ｂ）は図２０（Ａ）に示す部位３５３の上面図である。図２０（Ａ）および図２０（Ｂ）では一定区間毎に長さＧＬの方向を９０度回転させているが、一定区間毎に回転させる角度は９０度に限らない。
また、ＬＤＳ２３５をＺ方向から見た場合に、ＬＤＳ２３５の形状は直線のみで構成されている必要はない。例えば、図２１（Ａ）に示すように、ＬＤＳ２３５は屈折部分を有してもよいし、図２１（Ｂ）に示すように、ＬＤＳ２３５は曲線部分を有してもよい。ＬＤＲ２２１のＹ方向に延在する領域において、ＬＤＳ２３５は、Ｙ方向と交差する方向に延在する領域を有する。
〔作製工程例〕
続いて、ＬＤＲ２２１の作製工程例について図２２乃至図２４を用いて説明する。本実施の形態では、絶縁層３３１形成後から絶縁層３４３形成までの作製工程について説明する。図２２乃至図２４は、図１０（Ａ）に一点鎖線で示すＡ１−Ａ２部位およびＢ１−Ｂ２部位の断面図に相当する。ただし、図２２乃至図２４に示すＡ１−Ａ２断面は、導電層３３８を横切る部位のみを示している。
導電層３３２を覆って絶縁層３３１を形成した後、絶縁層３１９を形成する（図２２（Ａ）参照。）。本実施の形態では、絶縁層３３１としてＡＬＤ法で酸化アルミニウム層を形成する。絶縁層３３１は、多層構造としてもよい。例えば、ＡＬＤ法によって酸化アルミニウム層を成膜し、当該酸化アルミニウム層上に、スパッタリング法によって酸化アルミニウム層を成膜する構造としてもよい。または、スパッタリング法によって酸化アルミニウム層を成膜し、当該酸化アルミニウム層上に、ＡＬＤ法によって酸化アルミニウム層を成膜する構造としてもよい。
次に、絶縁層３３１上に、絶縁層３１９となる絶縁層を形成する。本実施の形態では、絶縁層３１９となる絶縁層として、ＣＶＤ法によって酸化窒化シリコン層を形成する。なお、絶縁層３１９となる絶縁層の形成前に、加熱処理を行ってもよい。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁層３１９を形成してもよい。このような処理を行うことによって、絶縁層３３１の表面などに吸着している水分および水素を除去し、絶縁層３３１および絶縁層３１９中の水分濃度および水素濃度を低減させることができる。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。
次に、絶縁層３１９にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行う。これにより、上面が平坦な、絶縁層３１９を形成することができる。
次に、リソグラフィー法を用いて、絶縁層３１９の一部を選択的に除去し、ＬＤＳ２３５を形成する（図２２（Ｂ）参照。）。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体、絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去は、アッシングなどのドライエッチング処理、ウェットエッチング処理、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことで行うことができる。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、絶縁層３１９上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。絶縁層３１９のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。絶縁層３１９のエッチング後に、ハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要はない。
レジストマスクおよび／またはハードマスクの形成後、ドライエッチング法により絶縁層３１９に絶縁層３３１に達する開口を形成する。当該開口がＬＤＳ２３５として機能する。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁層３３１は、絶縁層３１９をエッチングしてＬＤＳ２３５を形成する際のエッチングストッパとして機能する材料を用いることが好ましい。例えば、ＬＤＳ２３５を形成する絶縁層３１９に酸化窒化シリコンを用いた場合は、絶縁層３３１は窒化シリコン、酸化アルミニウム、酸化ハフニウムなどを用いるとよい。
エッチングを行うためのドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電圧を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電圧を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電圧を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
ＬＤＳ２３５の幅ＧＷは、３ｎｍ以上２０ｎｍ以下が好ましく、３ｎｍ以上１０ｎｍ以下がより好ましい。幅ＧＷが大きすぎると、次に形成する絶縁層３３４がＬＤＳ２３５に入り込みやすくなる。よって、幅ＧＷが大きすぎると、ＬＤＳ２３５が小さくなる恐れがある。
また、前述した「リブ」に相当する隣接するＬＤＳ２３５に挟まれた絶縁層３１９の幅ＲＷは、幅ＧＷの０．５倍以上５倍以下が好ましく、幅ＧＷの０．５倍以上３倍以下がより好ましい。幅ＲＷが大きいと、ＬＤＲ２２１の機械的強度を高めることができるが、幅ＲＷが大きすぎるとＬＤＲ２２１の寄生容量低減効果が弱まってしまう。幅ＲＷを小さくすればＬＤＲ２２１の寄生容量低減効果が高まるが、幅ＲＷが小さすぎるとＬＤＲ２２１の機械的強度が必要以上に弱くなってしまう。
続いて、絶縁層３１９およびＬＤＳ２３５の上に絶縁層３３４を形成する。絶縁層３３４の形成は、スパッタリング法またはＣＶＤ法などを用いて、被覆性の悪い条件で行う。特に、スパッタリング法は被覆性の悪い条件で成膜することが容易であるため好ましい。本実施の形態では、絶縁層３３４として、スパッタリング法で窒化シリコン層を形成する（図２３（Ａ）参照。）。
ＬＤＳ２３５は絶縁層３３１、絶縁層３１９、絶縁層３３４に囲まれた空隙である。よって、ＬＤＳ２３５の比誘電率を１程度にすることができる。また、ＬＤＳ２３５には何らかの気体が含まれる場合がある。また、絶縁層３３４を減圧下で形成する場合、ＬＤＳ２３５は減圧状態になっている可能性がある。例えば、絶縁層３３４をスパッタリング法により形成する場合に、スパッタリングガスとして酸素を含むガスを用いると、ＬＤＳ２３５に酸素が含まれる可能性がある。この場合、ＬＤＳ２３５を酸素の貯蔵庫として機能させることができる。
ＬＤＳ２３５は空隙のままであってもよいし、ＬＤＳ２３５に絶縁層３１９よりも比誘電率の小さい構造体を設けてもよい。例えば、絶縁層３１９が比誘電率３．８の酸化シリコンである場合、ＬＤＳ２３５に、比誘電率２．４のポリエチレン、比誘電率２．１のポリプロピレンなどを充填してもよい。ＬＤＳ２３５に構造体を設けることで、ＬＤＲ２２１の機械的強度を高めることができる。
続いて、絶縁層３３４上に、絶縁層３３５および絶縁層３３６を形成する（図２３（Ｂ）参照。）。本実施の形態では、絶縁層３３５としてＣＶＤ法によって酸化窒化シリコン層を形成する。また、絶縁層３３６としてＣＶＤ法によって窒化シリコン層を形成する。絶縁層３３５の形成後、または絶縁層３３６の形成後にＣＭＰ処理を行ってもよい。
次に、絶縁層３３６、絶縁層３３５、絶縁層３３４、絶縁層３１９、および絶縁層３３１の一部を除去して導電層３３２に達する開口３４２を形成する（図２３（Ｃ）参照。）。
次に、開口３４２および絶縁層３３６上にコンタクトプラグ３３７を形成するための導電層を形成する。該導電膜の形成は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、該導電層として、スパッタリング法でタングステン層を形成する。続いて、ＣＭＰ処理を行うことで該導電層の一部を除去し、絶縁層３３６を露出する。その結果、開口３４２内のみに該導電層が残り、コンタクトプラグ３３７が形成される（図２４（Ａ）参照。）。
次に、絶縁層３３６上に導電層３３８を形成し、導電層３３８上に絶縁層３４３を形成する。このようにしてＬＤＲ２２１を形成することができる。
＜＜変形例１＞＞
ＬＤＲ２２１は、絶縁層３１９以外の絶縁層に設けてもよい。ＬＤＲ２２１の他の配置例について、図２５乃至図２８を用いて説明する。図２５は、メモリセル２１１［ｉ＋１，ｊ］の上面図である。図２６は、図２５中に一点鎖線で示したＣ１−Ｃ２部位と、Ｄ１−Ｄ２部位の断面図である。
図２５および図２６では、絶縁層３１９のみでなく、絶縁層３１５にもＬＤＲ２２１を設ける例を示している。図２５および図２６では、絶縁層３１５に設けるＬＤＲ２２１をＬＤＲ２２１ａと示している。また、ＬＤＲ２２１ａに含まれるＬＤＳ２３５をＬＤＳ２３５ａと示している。また、絶縁層３１５と導電層３３３の間に絶縁層３４４と絶縁層３４５を設けている。
絶縁層３１１は、絶縁層３３１と同様の材料および方法で形成することができる。絶縁層３１５は、絶縁層３１９と同様の材料および方法で形成することができる。絶縁層３４４は、絶縁層３３４と同様の材料および方法で形成することができる。絶縁層３４５は、絶縁層３３５と同様の材料および方法で形成することができる。
よって、ＬＤＳ２３５ａもＬＤＳ２３５と同様に形成することができる。ＬＤＲ２２１に加えて、ＬＤＲ２２１ａを設けることで、隣接メモリセル間に生じる寄生容量をさらに低減することができる。
また、導電層２６１（ワード線ＷＷＬ［ｉ＋１］）と導電層３３３（ワード線ＲＷＬ［ｉ＋１］）の間にＬＤＲ２２１ａを設けることで、両者の間に生じる寄生容量を低減することができる。配線交差部にＬＤＲ２２１ａを設けることで、信号のなまりが低減され、記憶装置の信頼性を高めることができる。また、記憶装置の消費電力を低減することができる。
＜＜変形例２＞＞
図２７は、メモリセル２１１［ｉ＋１，ｊ］の上面図である。図２８は、図２７中に一点鎖線で示したＥ１−Ｅ２部位の断面図である。
図２７および図２８に示すように、コンタクトプラグを形成する領域を避けて、ＬＤＲ２２１を、メモリセルを覆うように設けてもよい。図２８では、コンタクトプラグ３４７周辺以外の絶縁層３１９にＬＤＲ２２１を設ける例を示している。また、図２８では、コンタクトプラグ３４７が電気的に接続する導電層３４６上にＬＤＲ２２１を設けていないが、コンタクトプラグ３４７に干渉しない範囲であれば、導電層３４６上にＬＤＲ２２１を設けても構わない。
また、図示していないが、図２７および図２８に示すＬＤＲ２２１と同様に、ＬＤＲ２２１ａをメモリセルと重なるように設けてもよい。ＬＤＲ２２１およびＬＤＲ２２１ａの設置範囲を広げることで、隣接メモリセル間に生じる寄生容量をさらに低減することができる。また、導電層間に生じる寄生容量もさらに低減することができるため、信号のなまりが低減され、記憶装置の信頼性を高めることができる。また、記憶装置の消費電力を低減することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、トランジスタＭ１１およびトランジスタＭ１２に用いることができるトランジスタの構成例について、図面を用いて説明する。
＜トランジスタの構造例１＞
図２９（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ２００Ａの構造例を説明する。図２９（Ａ）はトランジスタ２００Ａの上面図である。図２９（Ｂ）は、図２９（Ａ）に一点鎖線で示すＬ１−Ｌ２部位の断面図である。図２９（Ｃ）は、図２９（Ａ）に一点鎖線で示すＷ１−Ｗ２部位の断面図である。なお、図２９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２９（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ２００Ａと、層間絶縁層として機能する絶縁層３０９、絶縁層３１６、絶縁層３２２、絶縁層３２４、絶縁層３５４、絶縁層３８０、絶縁層３７４、および絶縁層３８１を示している。また、トランジスタ２００Ａと電気的に接続し、コンタクトプラグとして機能する導電層３４０（導電層３４０ａ、および導電層３４０ｂ）を示している。なお、コンタクトプラグとして機能する導電層３４０の側面に接して絶縁層３４１（絶縁層３４１ａ、および絶縁層３４１ｂ）が設けられる。
層間絶縁層としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）またはチタン酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ３）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
トランジスタ２００Ａは、第１のゲート電極として機能する導電層３６０（導電層３６０ａ、および導電層３６０ｂ）と、第２のゲート電極として機能する導電層３０５と、第１のゲート絶縁膜として機能する絶縁層３４９と、第２のゲート絶縁層として機能する絶縁層３２２および絶縁層３２４と、チャネルが形成される領域を有する半導体層２６０（半導体層２６０ａ、半導体層２６０ｂ、および半導体層２６０ｃ）と、ソースまたはドレインの一方として機能する導電層３４２ａと、ソースまたはドレインの他方として機能する導電層３４２ｂと、絶縁層３５４とを有する。
導電層３０５は、絶縁層３１６に埋め込まれるように配置され、絶縁層３２２は、絶縁層３１６および導電層３０５の上に配置されている。絶縁層３２４は絶縁層３２２の上に配置されている。また、半導体層２６０（半導体層２６０ａ、半導体層２６０ｂ、および半導体層２６０ｃ）は絶縁層３２４の上に配置されている。絶縁層３４９は半導体層２６０の上に配置され、導電層３６０（導電層３６０ａ、および導電層３６０ｂ）は絶縁層３４９上に配置されている。
導電層３４２ａおよび導電層３４２ｂは、半導体層２６０ｂの上面の一部と接して配置され、絶縁層３５４は、絶縁層３２４の上面の一部、半導体層２６０ａの側面、半導体層２６０ｂの側面、導電層３４２ａの側面、導電層３４２ａの上面、導電層３４２ｂの側面、および導電層３４２ｂの上面に接して配置されている。
絶縁層３４１は、絶縁層３８０、絶縁層３７４、絶縁層３８１に形成された開口の側壁に接して設けられ、その側面に接して導電層３４０の第１の導電体が設けられ、さらに内側に導電層３４０の第２の導電体が設けられている。ここで、導電層３４０の上面の高さと、絶縁層３８１の上面の高さは同程度にできる。なお、トランジスタ２００Ａでは、導電層３４０の第１の導電体および導電層３４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層３４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
半導体層２６０は、絶縁層３２４の上に配置された半導体層２６０ａと、半導体層２６０ａの上に配置された半導体層２６０ｂと、半導体層２６０ｂの上に配置され、少なくとも一部が半導体層２６０ｂの上面に接する半導体層２６０ｃと、を有することが好ましい。半導体層２６０ｂの下に半導体層２６０ａを有することで、半導体層２６０ａよりも下方に形成された構造物から、半導体層２６０ｂへの不純物の拡散を抑制することができる。また、半導体層２６０ｂ上に半導体層２６０ｃを有することで、半導体層２６０ｃよりも上方に形成された構造物から、半導体層２６０ｂへの不純物の拡散を抑制することができる。
トランジスタ２００Ａは、半導体層２６０に、金属酸化物の一種である酸化物半導体を用いることが好ましい。
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が少ない。よって、消費電力が低減された半導体装置を実現できる。また、酸化物半導体は、スパッタリング法などを用いて形成できるため、高集積型の半導体装置の実現が容易となる。
例えば、半導体層２６０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、ガリウム、イットリウム、または錫を用いるとよい。また、半導体層２６０として、Ｉｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物、またはＭ−Ｚｎ酸化物を用いてもよい。
トランジスタ２００Ａでは、第１のゲート（トップゲートともいう。）電極として機能する導電層３６０が、絶縁層３８０などに形成されている開口を埋めるように自己整合的に形成される。導電層３６０をこのように形成することにより、導電層３４２ａと導電層３４２ｂとの間の領域に、導電層３６０を位置合わせすることなく確実に配置することができる。
導電層３６０は、導電層３６０ａと、導電層３６０ａの上に配置された導電層３６０ｂと、を有することが好ましい。例えば、導電層３６０ａは、導電層３６０ｂの底面および側面を包むように配置されることが好ましい。また、図２９（Ｂ）に示すように、導電層３６０の上面は、絶縁層３４９の上面および酸化物３３０ｃの上面と略一致している。
導電層３０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層３０５に印加する電位を、導電層３６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００Ａのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電層３０５に負の電位を印加することにより、トランジスタ２００ＡのＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層３０５に負の電位を印加したほうが、印加しない場合よりも、導電層３６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層３０５と導電層３６０を半導体層２６０のチャネル形成領域を介して重畳して設けることで、導電層３０５、および導電層３６０に電圧を印加した場合、導電層３６０から生じる電界と、導電層３０５から生じる電界と、がつながり、半導体層２６０のチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層３６０の電界と、第２のゲート電極としての機能を有する導電層３０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書などにおいて、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層３２２、および絶縁層３５４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁層３２２、および絶縁層３５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層３２２、および絶縁層３５４は、それぞれ絶縁層３２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。絶縁層３２２、および絶縁層３５４は、それぞれ絶縁層３４９よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。絶縁層３２２、および絶縁層３５４は、それぞれ絶縁層３８０よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
なお、本明細書などにおいて、水素または酸素の拡散を抑制する機能を有する膜を、水素または酸素が透過しにくい膜、水素または酸素の透過性が低い膜、水素または酸素に対してバリア性を有する膜、水素または酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
また、図２９（Ｂ）に示すように、絶縁層３５４は、導電層３４２ａおよび導電層３４２ｂの上面と、導電層３４２ａと導電層３４２ｂとが互いに向かい合う側面以外の、導電層３４２ａおよび導電層３４２ｂの側面と、半導体層２６０ａおよび半導体層２６０ｂの側面と、絶縁層３２４の上面の一部と、に接することが好ましい。これにより、絶縁層３８０は、絶縁層３５４によって、絶縁層３２４、半導体層２６０ａ、および半導体層２６０ｂと離隔される。したがって、絶縁層３８０などに含まれる水素などの不純物が、絶縁層３２４、半導体層２６０ａ、および半導体層２６０ｂへ混入するのを抑制することができる。
また、図２９（Ｂ）に示すように、トランジスタ２００Ａは、絶縁層３７４が、導電層３６０、絶縁層３４９、および半導体層２６０ｃのそれぞれの上面と接する構造となっている。このような構造とすることで、絶縁層３８１などに含まれる水素などの不純物が、絶縁層３４９へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
上記構造を有することで、オン電流が大きいトランジスタを提供することができる。または、オフ電流が小さいトランジスタを提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図３０（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ２００Ｂの構造例を説明する。図３０（Ａ）はトランジスタ２００Ｂの上面図である。図３０（Ｂ）は、図３０（Ａ）に一点鎖線で示すＬ１−Ｌ２部位の断面図である。図３０（Ｃ）は、図３０（Ａ）に一点鎖線で示すＷ１−Ｗ２部位の断面図である。なお、図３０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ２００Ｂはトランジスタ２００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ２００Ａと異なる点について説明する。
第１のゲート電極として機能する導電層３６０は、導電層３６０ａ、および導電層３６０ａ上の導電層３６０ｂを有する。導電層３６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層３６０ａが酸素の拡散を抑制する機能を持つことにより、導電層３６０ｂの材料選択性を向上することができる。つまり、導電層３６０ａを有することで、導電層３６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電層３６０の上面および側面、絶縁層３４９の側面、および半導体層２６０ｃの側面を覆うように、絶縁層３５４を設けることが好ましい。なお、絶縁層３５４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層３５４を設けることで、導電層３６０の酸化を抑制することができる。また、絶縁層３５４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ２００Ｂへ拡散することを抑制することができる。
トランジスタ２００Ｂは、導電層３４２ａの一部と導電層３４２ｂの一部に導電層３６０が重なるため、トランジスタ２００Ａよりも寄生容量が大きくなりやすい。よって、トランジスタ２００Ａに比べて動作周波数が低くなる傾向がある。しかしながら、絶縁層３８０などに開口を設けて導電層３６０や絶縁層３４９などを埋めこむ工程が不要であるため、トランジスタ２００Ａと比較して生産性が高い。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る記憶装置または半導体装置を適用できる電子部品および電子機器について説明する。
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。特に、本発明の一態様に係る半導体装置は、電子機器に内蔵されるメモリとして用いることができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
＜電子部品＞
記憶装置１００が組み込まれた電子部品の例を、図３１（Ａ）、（Ｂ）に示す。
図３１（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図３１（Ａ）に示す電子部品７００はＩＣ半導体装置であり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣ半導体装置が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置１００が設けられている。図３１（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図３１（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１００が設けられている。
電子部品７３０では、記憶装置１００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を用いる必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置１００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３１（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図３２および図３５を用いて説明を行う。
図３２に示すロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口などが備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
移動体の一例として自動車７１６０を示す。自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。
ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は家庭用の据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本発明の一態様の半導体装置を適用するゲーム機はこれらに限定されない。本発明の一態様の半導体装置を用いるゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
本発明の一態様の記憶装置または半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に用いることができる。図３３にリムーバブル記憶装置の幾つかの構成例を模式的に示す。本発明の一態様の記憶装置または半導体装置は、様々なストレージ装置、リムーバブルメモリに用いることができる。
図３３（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに本発明の一態様の記憶装置または半導体装置を組み込むことができる。
図３３（Ｂ）はＳＤカードの外観の模式図であり、図３３（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図３３（Ｄ）はＳＳＤの外観の模式図であり、図３３（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
図３４（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、検出部と、半導体装置８１０１を有している。半導体装置８１０１に上述した電子部品７００および／または電子部品７３０を用いることで、警報装置８１００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、警報装置８１００の信頼性を高めることができる。
図３４（Ａ）に示すエアコンディショナーは、室内機８２００および室外機８２０４を有する。室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３などを有する。図３４（Ａ）では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていてもよい。半導体装置８２０３に上述した電子部品７００および／または電子部品７３０を用いることで、エアコンディショナーを省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、エアコンディショナーの信頼性を高めることができる。
図３４（Ａ）に示す電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４などを有する。図３４（Ａ）では、半導体装置８３０４が、筐体８３０１の内部に設けられている。半導体装置８３０４に電子部品７００および／または電子部品７３０を用いることで、電気冷凍冷蔵庫８３００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、電気冷凍冷蔵庫８３００の信頼性を高めることができる。
なお、本実施の形態では、電化製品の一例として電気冷凍冷蔵庫およびエアコンディショナーについて説明した。本発明の一態様の半導体装置は、その他の電化製品に用いることもできる。その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、冷暖房器具（エアーコンディショナーを含む）、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
図３４（Ｂ）に電気自動車の一例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しない半導体装置などを有する処理装置９７０４によって制御される。制御回路９７０２や処理装置９７０４に、上述した電子部品７００および／または電子部品７３０を用いることで、電気自動車９７００を省電力化できる。また、高温環境下においても安定した動作を実現できる。よって、電気自動車９７００の信頼性を高めることができる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
図３５（Ａ）に示す計算機５４００は、大型の計算機の例である。計算機５４００には、ラック５４１０にラックマウント型の計算機５４２０が複数格納されている。
計算機５４２０は、例えば、図３５（Ｂ）に示す斜視図の構成とすることができる。図３５（Ｂ）において、計算機５４２０は、マザーボード５４３０を有し、マザーボードは、複数のスロット５４３１を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。
ＰＣカード５４２１は、例えば、図３５（Ｃ）に示す斜視図の構成とすることができる。図３５（Ｃ）に示すＰＣカード５４２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５４２１は、ボード５４２２を有する。また、ボード５４２２は、接続端子５４２３、接続端子５４２４、接続端子５４２５と、半導体装置５４２６と、半導体装置５４２７と、半導体装置５４２８と、接続端子５４２９と、を有する。なお、図３５（Ｃ）には、半導体装置５４２６、半導体装置５４２７、および半導体装置５４２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５４２６、半導体装置５４２７、および半導体装置５４２８の説明を参酌すればよい。
接続端子５４２９は、マザーボード５４３０のスロット５４３１に挿すことができる形状を有しており、接続端子５４２９は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５４２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５４２３、接続端子５４２４、接続端子５４２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５４２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５４２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５４２６とボード５４２２を電気的に接続することができる。
半導体装置５４２７は、複数の端子を有しており、当該端子をボード５４２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５４２７とボード５４２２を電気的に接続することができる。半導体装置５４２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５４２７として、電子部品７３０を用いることができる。
半導体装置５４２８は、複数の端子を有しており、当該端子をボード５４２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５４２８とボード５４２２を電気的に接続することができる。半導体装置５４２８としては、例えば、記憶装置などが挙げられる。半導体装置５４２８として、電子部品７００を用いることができる。
計算機５４００は並列計算機としても機能できる。計算機５４００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器に、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、高速化、または低消費電力化を図ることができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。また、高温環境下においても安定した動作を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
上記実施の形態に示したＯＳ−ＬＳＩは様々な記憶装置に適用できる。本実施の形態では、ＯＳ−ＬＳＩで置き換え可能な記憶装置について図３６乃至図３８を用いて説明する。
一般に、記憶装置は作業記憶装置（ワーキングメモリ）と長期記憶装置（ストレージ）に大別される。
ワーキングメモリは、ＣＰＵなどの演算装置が演算処理実行時に直接読み書きする記憶装置である。よって、ワーキングメモリには速い動作速度と高い書き換え耐性が求められる。ワーキングメモリは、用途によって、レジスタ、キャッシュ、主記憶装置などに分類される。なお、キャッシュとしてＳＲＡＭ、主記憶装置としてＤＲＡＭが使われることが多い。
ストレージは、「外部記憶装置」または「補助記憶装置」とも呼ばれる。ストレージは、ＣＰＵなどの演算装置と外部バスなどを介して接続される。ストレージは、データの転送速度ではワーキングメモリに劣るが、記憶容量が大きく、データの長期保存に用いられる。ストレージには、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ　ｆｌａｓｈ）、ＨＤＤ、磁気テープなどが使用される。
図３６では、レジスタ、キャッシュ、主記憶装置、ストレージを動作速度および書き換え耐性の階層ごとに示している。
また、近年、次世代メモリとして、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＰＣＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ）などが検討されている。
例えば、ＲｅＲＡＭは書き換え耐性の低さから、ワーキングメモリへの適用が難しい。ＭＲＡＭはＳＲＡＭへの応用も研究されているが、外部磁気に影響されやすく、高温耐性も低い。また、ＰＣＭはデータの書き込みに高電圧が必要であり、消費電力が大きくなりやすい。
図３７に、各種記憶装置の、データ書き込み時間（データ書き込みに必要な時間）と書き込み耐性を示す。ＯＳ−ＬＳＩを用いた記憶装置は、データ書き込み時間が短く、書き込み耐性も高い。
図３８に、各種記憶装置の、電源供給停止後のデータ保持時間と動作周波数を示す。ＯＳ−ＬＳＩを用いた記憶装置は、電源供給が停止しても一年以上データを保持することができる。また、ＯＳ−ＬＳＩを用いた記憶装置は動作周波数が高く、高速動作が実現できる。
上記実施の形態に示したＯＳ−ＬＳＩを用いた記憶装置は、動作速度が速く、長期間のデータ保持が可能であり、消費電力も少ない。また、高温下においても長期間のデータ保持が可能である。よって、ＯＳ−ＬＳＩを用いた記憶装置は、ワーキングメモリおよびストレージの双方に適用可能である。ＯＳ−ＬＳＩを用いることで、ユニバーサルメモリを実現できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１１１：周辺回路、１２１：ローデコーダ、１２２：ワード線ドライバ回路、１３０：ビット線ドライバ回路、１３１：カラムデコーダ、１３２：プリチャージ回路、１３３：増幅回路、１３４：入出力回路、１４０：出力回路、１６０：コントロールロジック回路、２０１：セルアレイ、２１１：メモリセル

Claims (8)

  1. 　メモリセルと、第１領域と、
    　第１ワード線と、第２ワード線と、
    　第１ビット線と、第２ビット線と、を有する記憶装置であって、
    　前記メモリセルは、第１トランジスタと、第２トランジスタと、を有し、
    　前記第１トランジスタの半導体層は金属酸化物を有し、
    　前記第１領域は複数の空隙を有し、
    　前記第１ビット線および前記第２ビット線は第１方向に延在し、
    　前記第１ワード線および前記第２ワード線は第２方向に延在し、
    　前記第１トランジスタのゲートは第１ワード線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は第１ビット線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は第２ワード線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は第２ビット線と電気的に接続され、
    　前記第１領域は、前記第１方向に延在する領域を有し、
    　前記第１方向に延在する領域において、
    　前記複数の空隙のそれぞれは、前記第１方向と交差する方向に延在する記憶装置。
  2. 　メモリセルと、第１領域と、
    　第１ワード線と、第２ワード線と、
    　第１ビット線と、第２ビット線と、
    　第１導電層と、を有する記憶装置であって、
    　前記メモリセルは、第１トランジスタと、第２トランジスタと、を有し、
    　前記第１トランジスタの半導体層は金属酸化物を有し、
    　前記第１領域は複数の空隙を有し、
    　前記第１ビット線および前記第２ビット線は第１方向に延在し、
    　前記第１ワード線および前記第２ワード線は第２方向に延在し、
    　前記第１トランジスタのゲートは第１ワード線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は第１ビット線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は第２ワード線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は第２ビット線と電気的に接続され、
    　前記第１導電層は、
    　前記第１トランジスタの前記半導体層と互いに重なる領域と、
    　前記第１トランジスタのソースまたはドレインの一方と互いに重なる領域と、
    　を有し、
    　前記第１領域は、前記第１方向に延在する領域を有し、
    　前記第１方向に延在する領域において、
    　前記複数の空隙のそれぞれは、前記第１方向と交差する方向に延在する記憶装置。
  3. 　請求項２において、
    　前記第１導電層は、前記第１トランジスタのバックゲートとして機能する領域を有する記憶装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記半導体層は、少なくともＩｎおよびＺｎの一方または双方を含む記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記第１領域は、前記第２方向に延在する領域を有し、
    　前記第２方向に延在する領域において、
    　前記複数の空隙のそれぞれは、
    　前記第２方向と交差する方向に延在する領域を有する記憶装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第２トランジスタのゲート電極と半導体層が重なる面積は、
    　前記第１トランジスタのゲート電極と半導体層が重なる面積よりも大きい記憶装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記第２トランジスタのゲート電極と半導体層が重なる面積は、
    　前記第１トランジスタのゲート電極と半導体層が重なる面積の１倍以上１０倍以下である記憶装置。
  8. 　請求項１乃至請求項７のいずれか一項に記載の記憶装置と、
    　マイクロフォン、カメラ、スピーカ、アンテナ、またはバッテリと、
    　を有する電子機器。
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