CN104424995B - 半导体器件及其操作方法 - Google Patents

半导体器件及其操作方法 Download PDF

Info

Publication number
CN104424995B
CN104424995B CN201410160195.6A CN201410160195A CN104424995B CN 104424995 B CN104424995 B CN 104424995B CN 201410160195 A CN201410160195 A CN 201410160195A CN 104424995 B CN104424995 B CN 104424995B
Authority
CN
China
Prior art keywords
dbi
data
signal
training
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410160195.6A
Other languages
English (en)
Other versions
CN104424995A (zh
Inventor
宋清基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104424995A publication Critical patent/CN104424995A/zh
Application granted granted Critical
Publication of CN104424995B publication Critical patent/CN104424995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

一种半导体器件包括：数据储存器、数据总线转位DBI计算器、第一多路复用器、以及第二多路复用器，数据储存器适用于存储用于训练操作的训练数据；数据总线转位DBI计算器适用于响应于DBI信号而计算用于经由全局传输线从数据储存器输入的训练数据的DBI信息，基于DBI信息来产生DBI标志信号，以及将作为根据DBI标志信号转位的训练数据的DBI数据输出；第一多路复用器适用于响应于训练信号和DBI信号而选择性地将经由全局传输线从数据储存器输入的训练数据、或者DBI数据输出至第一信道；以及第二多路复用器适用于选择性地将经由全局传输线从数据储存器输入的训练数据、或者DBI标志信号输出至第二信道。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2013年9月2日提交的申请号为10-2013-0104764的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，涉及一种用于执行数据总线转位（DBI）操作的半导体器件及其操作方法。
背景技术
许多信号经由被称作信道的路径在半导体器件与用于半导体器件的控制器之间传送。信道传送各种类型的信号。在半导体器件的高速操作的环境下，在信号的传送期间会存在问题。例如，半导体器件会消耗大量的电流，并且信道上的信号在低电平和高电平之间切换多次时会存在高出错率。
现在引入数据总线转位（DBI）以克服这种问题。DBI减少切换的次数、或者信号的状态转换。根据DBI，在要传送8比特数据的信号时，例如，检查移位成低电平的数据的数目。在移位成低电平的数据的数目超过4时所有的数据被移位成低电平。因此，在要传送8比特数据的信号时，DBI不允许从高电平移位成低电平的数据的数目超过4。
图1是说明传统的半导体器件的框图。
参见图1，半导体器件包括：命令解码器110、地址缓冲器120、多用途寄存器130、核心区140、DBI计算器150以及多路复用器160。
命令解码器110将外部命令信号‘/CS’、‘/RAS’、‘/CAS’以及‘/WE’解码，并且产生用于控制多用途寄存器130的多用途寄存器（MPR）信号MPREN、MPR读取信号MPR_RD以及MPR写入信号MPR_WR。MPR信号MPREN是用于控制多用途寄存器130的使能操作的一种信号。MPR写入信号MPR_WR是用于控制多用途寄存器130的写入操作的一种信号。MPR读取信号MPR_RD是用于控制多用途寄存器130的读取操作的一种信号。
地址缓冲器120缓冲并输出存储体地址信号BA[1:0]和地址信号A[7:0]。
多用途寄存器130响应于MPR写入信号MPR_WR而将通过地址缓冲器120缓冲并输出的数据存储，并且响应于MPR读取信号MPR_RD而输出存储的数据D[7:0]。
核心区140与全局传输线GIO[63:0]连接，并且经由全局传输线GIO[63:0]接收和输出数据。
响应于DBI信号DBIEN的DBI计算器150计算用于经由全局传输线GIO[63:0]接收的数据的DBI信息，产生DBI标志信号DBI[7:0]，将DBI标志信号DBI[7:0]映射到经由全局传输线GIO[63:0]传送的数据，以及将DBI标志信号DBI[7:0]映射的数据利用或不利用数据转位来输出。
在正常操作期间经由全局传输线GIO[63:0]传送的全部数据可以被输入至DBI计算器150。在下文中，为了清楚地描述，以全局传输线GIO[63:0]的一部分（例如全局传输线GIO[7:0]）作为一个实例来进行描述。
DBI计算器150包括：DBI标志发生单元151和数据转位单元152。响应于DBI信号DBIEN的DBI标志发生单元151计算用于经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]接收的数据D[7:0]的DBI信息，并且产生DBI标志信号DBI[7:0]。根据DBI标志信号DBI[7:0]，数据转位单元152将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]传送的数据D[7:0]利用或不利用数据转位输出。DBI标志信号DBI[7:0]经由第二信道CH_OUT2从DBI标志发生单元151输出。
根据DBI信号DBIEN，多路复用器160经由第一信道CH_OUT1来选择性地输出来自全局传输线GIO[63:0]的数据或者来自数据转位单元152的数据。
本文以下将阐述半导体器件的操作的具体实施方式。
图2是说明传统的半导体器件的多用途寄存器的写入操作的时序图。
参见图2，在响应于诸如‘/CS’、‘/RAS’、‘/CAS’、‘/WE’等的命令信号CMD而选中模式寄存器设定（MRS）模式时，MPR信号MPREN被使能。多用途寄存器130在随后选中的MPR写入模式WR期间执行写入操作。
在选中MPR写入模式WR，并且输入存储体地址信号BA[1:0]时，多用途寄存器130在经由存储体地址信号BA[1:0]选中的位置处存储地址信号A[7:0]。多用途寄存器130包括：第一寄存器至第四寄存器MPR_LAT1、MPR_LAT2、MPR_LAT3以及MPR_LAT4。第一寄存器MPR_LAT1至第四寄存器MPR_LAT4根据存储体地址信号BA[1:0]被选中，并且例如，根据地址信号A[7:0]，数据“F0”被存储在第一寄存器MPR_LAT1中，数据“0F”被存储在第二寄存器MPR_LAT2中，数据“00”被存储在第三寄存器MPR_LAT3中，以及数据“FF”被存储在第四寄存器MPR_LAT4中。
图3是说明在不利用DBI的情况下多用途寄存器的读取操作的时序图。
参见图3，在响应于命令信号CMD而选中MRS模式时，MPR信号MPREN被使能。多用途寄存器130在随后选中的MPR读取模式RD期间执行读取操作。
在MPR读取模式RD被选中时，存储在第一寄存器MPR_LAT1至第四寄存器MPR_LAT4中的数据D[7:0]经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]输出至第一信道CH_OUT1。
图4是说明利用DBI的情况下多用途寄存器的读取操作的时序图。
参见图4，在大部分的数据具有低电平时，根据DBI来转位要输出至第一信道CH_OUT1的数据。
现今随着半导体器件和控制器之间的数据传输速度变得更高，半导体器件和控制器之间的训练操作成为主要问题之一。
再次参见说明了在没利用DBI的情况下的传统操作的图3，由于不存在DBI，所以可以对第一信道CH_OUT1执行数据训练操作，而不可以对第二信道CH_OUT2执行数据训练操作。
再次参见说明了利用DBI的情况下的操作的图4，由于从第一信道CH_OUT1输出的全部数据通过DBI操作的DBI信息而都具有高电平，所以可以对第二信道CH_OUT2执行数据训练操作，而不可以对第一信道CH_OUT1执行数据训练操作。
简言之，在传统的半导体器件中，由于不存在DBI，所以可以对第一信道CH_OUT1执行数据训练操作，而不可以对第二信道CH_OUT2执行数据训练操作。另一方面，由于存在DBI，所以可以对第二信道CH_OUT2执行数据训练操作，而不可以对第一信道CH_OUT1执行数据训练操作。
发明内容
各种实施例涉及一种能在DBI操作期间对信道执行数据训练操作的半导体器件、一种能经由信道与半导体器件进行数据通信并且能经由数据训练操作执行数据测试的测试系统，以及半导体器件的操作方法。
在一个实施例中，一种半导体器件可以包括：数据储存器、数据总线转位（DBI）计算器、第一多路复用器以及第二多路复用器，其中数据储存器适用于存储用于训练操作的训练数据；数据总线转位（DBI）计算器适用于响应于DBI信号而计算用于经由全局传输线从数据储存器输入的训练数据的DBI信息，基于DBI信息产生DBI标志信号，以及输出作为根据DBI标志信号转位的训练数据的DBI数据；第一多路复用器适用于响应于训练信号和DBI信号而选择性地将经由全局传输线从数据储存器输入的训练数据、或DBI数据输出至第一信道；以及第二多路复用器适用于选择性地将经由全局传输线从数据储存器输入的训练数据、或DBI标志信号输出至第二信道。
在一个实施例中，一种操作半导体器件的方法可以包括以下步骤：在正常操作期间，计算用于正常数据的数据总线转位（DBI）信息，基于用于正常数据的DBI信息来产生正常DBI标志信号，以及将作为根据DBI标志信号转位的正常数据的DBI数据输出至第一信道，并将正常DBI标志信号输出至第二信道；以及在训练操作期间，计算用于训练数据的DBI信息，基于用于训练数据的DBI信息来产生训练DBI标志信号，以及将训练数据输出至第一信道，并将训练DBI标志信号或训练数据输出至第二信道。
在一个实施例中，一种半导体器件可以包括：多用途寄存器、数据总线转位DBI计算器、第一多路复用器以及第二多路复用器，其中，多用途寄存器适用于存储经由地址信号输入的用于训练操作的训练数据；数据总线转位DBI计算器适用于：响应于DBI信号而计算用于经由全局传输线从多用途寄存器输入的训练数据的DBI信息，基于用于训练数据的DBI信息来产生DBI标志信号，以及输出作为根据DBI标志信号转位的训练数据的DBI数据；第一多路复用器适用于响应于MPR信号和DBI信号而选择性地将经由全局传输线从多用途寄存器输入的训练数据、或者DBI数据输出至第一信道；第二多路复用器适用于选择性地将经由全局传输线从多用途寄存器输入的训练数据、或者DBI标志信号输出至第二信道。
在一个实施例中，一种测试系统可以包括半导体器件和测试器件，其中，半导体器件适用于计算用于测试数据的数据总线转位（DBI）信息，并且基于用于测试数据的DBI信息来产生测试DBI标志信号，将测试数据输出至第一信道，以及将测试DBI标志信号或测试数据输出至第二信道；测试器件适用于将经由第一信道输出的数据与经由第二信道输出的数据进行比较，并且检测第一信道和第二信道的缺陷。
根据以上实施例，可以提供数据训练操作的最佳数据传输环境，并且通过数据路径的缺陷检测来增加半导体器件的可靠性。
附图说明
图1是说明传统的半导体器件的框图。
图2是说明传统的半导体器件的多用途寄存器的写入操作的时序图。
图3是说明在不利用DBI的情况下多用途寄存器的读取操作的时序图。
图4是说明在利用DBI的情况下多用途寄存器的读取操作的时序图。
图5是说明根据本发明的一个实施例的半导体器件的框图。
图6是说明根据本发明的另一个实施例的半导体器件的框图。
图7是说明图6中所示的半导体器件的多用途寄存器在DBI模式下在训练操作期间的读取操作的时序图。
图8是说明根据本发明的另一个实施例的半导体器件的框图。
图9是说明根据本发明的一个实施例的测试系统的框图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
图5是说明根据本发明的一个实施例的半导体器件的框图。
参见图5，半导体器件可以包括：数据储存器510、DBI计算器520、控制信号发生器530、第一多路复用器540以及第二多路复用器550。
数据储存器510可以存储用于训练操作的训练数据，并且响应于训练信号TEN而将训练数据传送至全局传输线GIO[7:0]。训练数据可以表示与训练信号TEN一起输入的地址信号ADD，并且可以用于对信道的测试训练操作。
响应于DBI信号DBIEN的DBI计算器520可以计算经由全局传输线GIO[7:0]接收的数据的DBI信息，产生DBI标志信号DBI[7:0]，将DBI标志信号DBI[7:0]映射到经由全局传输线GIO[7:0]传送的数据，以及将DBI标志信号DBI[7:0]映射的数据利用或不利用数据转位输出。
DBI计算器520包括DBI标志发生单元521和数据转位单元522。
响应于在DBI期间产生的DBI信号DBIEN的DBI标志发生单元521可以计算用于从数据储存器510经由全局传输线GIO[7:0]输入的训练数据的DBI信息，并且产生DBI标志信号DBI[7:0]。例如，根据训练数据的每个突发长度BL，在具有低电平的数据的数目超过4时，DBI标志信号DBI[7:0]可以用表示低电平的值产生。
根据本发明的实施例，半导体器件可以对图5中所示的半导体器件的第一信道CH_OUT1和第二信道CH_OUT2执行训练操作。在图5中所示的本发明的实施例中，经由全局传输线GIO[7:0]传送的数据以及从DBI标志发生单元521输出的数据可以经由第二信道CH_OUT2输出。
根据从DBI标志发生单元521输出的DBI标志信号DBI[7:0]，数据转位单元522可以利用或不利用数据转位而将从数据储存器510经由全局传输线GIO[7:0]传送的训练数据输出。
控制信号发生器530可以响应于训练信号TEN和DBI信号DBIEN而产生用于第一多路复用器540的控制信号。控制信号发生器530可以包括用于接收转位的训练信号TEN和DBI信号DBIEN的与（AND）门。
响应于通过控制信号发生器530产生的控制信号的第一多路复用器540可以选择性地将从数据储存器510经由全局传输线GIO[7:0]输出的训练数据、或者从数据转位单元522输出的数据输出至第一信道CH_OUT1。
响应于训练信号TEN的第二多路复用器550可以选择性地将从数据储存器510经由全局传输线GIO[7:0]输出的训练数据、或者从DBI标志发生单元521输出的DBI标志信号DBI[7:0]输出至第二信道CH_OUT2。
第一信道CH_OUT1可以与DQ焊盘连接，而第二信道CH_OUT2可以与DPI焊盘连接。
本文以下描述了根据本发明的实施例的半导体器件的操作。
在正常操作期间，且在DBI模式下，数据储存器510可以存储经由地址信号ADD输入的训练数据，并且将训练数据输出至全局传输线GIO[7:0]。从数据储存器510经由全局传输线GIO[7:0]传送的训练数据可以经由第一多路复用器540输出至第一信道CH_OUT1。第二多路复用器550可以将通过DBI计算器520产生的DBI标志信号DBI[7:0]输出至第二信道CH_OUT2。
在训练操作期间，但不在DBI模式下，数据储存器510可以存储经由地址信号ADD输入的训练数据，并且将训练数据输出至全局传输线GIO[7:0]。从数据储存器510经由全局传输线GIO[7:0]传送的训练数据可以经由第一多路复用器540输出至第一信道CH_OUT1。第二多路复用器550也可以将从数据储存器510经由全局传输线GIO[7:0]传送的训练数据输出至第二信道CH_OUT2。
利用上述操作，在非DBI模式的模式下，在训练操作期间，相同的数据或训练数据可以被输出至第一信道CH_OUT1和第二信道CH_OUT2二者，并且可以对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
在训练操作期间，并且在DBI模式下，响应于DBI信号DBIEN的DBI计算器520的DBI标志发生单元521可以计算用于从数据储存器510经由全局传输线GIO[7:0]输入的训练数据的DBI信息，并且产生可以输入至数据转位单元522的DBI标志信号DBI[7:0]。
数据转位单元522可以根据DBI标志信号DBI[7:0]，将从数据储存器510经由全局传输线GIO[7:0]传送的训练数据利用或不利用数据转位输出。
根据使能的训练信号TEN和使能的DBI信号DBIEN，第一多路复用器540可以将从数据储存器510经由全局传输线GIO[7:0]输入的训练数据输出至第一信道CH_OUT1。第二多路复用器550可以根据使能的训练信号TEN，将从数据储存器510经由全局传输线GIO[7:0]输入的训练数据输出至第二信道CH_OUT2。
利用上述操作，在DBI模式下，在训练操作期间，相同的数据或测试数据可以被输出至第一信道CH_OUT1和第二信道CH_OUT2二者，并且可以对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
根据本发明的实施例的半导体器件可以在DBI模式下将存储在数据储存器510中的训练数据同时输出至第一信道CH_OUT1和第二信道CH_OUT2二者。可以通过将存储在数据储存器510中的训练数据施加至用于训练操作的第二信道CH_OUT2，来对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
即使未在图5中示出，第一多路复用器540和第二多路复用器550也可以输出并行数据，所述并行数据可以通过串行化电路被转换成串行数据。
图6是说明根据本发明的另一个实施例的半导体器件的框图。
参见图6，半导体器件可以包括：命令解码器610、地址缓冲器620、多用途寄存器630、核心区640、DBI计算器650、控制信号发生器660、第一多路复用器670以及第二多路复用器680
根据本发明的实施例的半导体器件可以将存储在多用途寄存器630（对应于图5中所示的数据储存器510）中的训练数据D[7:0]输出至第一信道CH_OUT1和第二信道CH_OUT2二者。可以通过将存储在多用途寄存器630中的训练数据D[7:0]施加至用于训练操作的第二信道CH_OUT2来对第一信道CH_OUT1和第二信道CH_OUT2都执行训练操作。
命令解码器610可以将外部命令信号‘/CS’、‘/RAS’、‘/CAS’以及‘/WE’解码，并且产生用于控制多用途寄存器630的MPR信号MPREN、MPR读取信号MPR_RD以及MPR写入信号MPR_WR。MPR信号MPREN可以是用于控制多用途寄存器630中的使能操作的一种信号。MPR写入信号MPR_WR可以是用于控制多用途寄存器630的写入操作的一种信号。MPR读取信号MPR_RD可以是用于控制多用途寄存器630的读取操作的一种信号。
地址缓冲器620可以缓冲并输出存储体地址信号BA[1:0]和地址信号A[7:0]。
多用途寄存器630可以响应于MPR写入信号MPR_WR而存储通过地址缓冲器620缓冲并输出的数据，并且响应于MPR读取信号MPR_RD而输出存储的数据D[7:0]。
MPR信号MPREN可以用于控制模式寄存器组以及多用途寄存器630。
核心区640可以与全局传输线GIO[63:0]连接，并且经由全局传输线GIO[63:0]来接收和输出数据。
响应于DBI信号DBIEN的DBI计算器650可以计算用于经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]接收的数据的DBI信息，产生DBI标志信号DBI[7:0]，将DBI标志信号DBI[7:0]映射到经由全局传输线GIO[63:0]传送的数据，以及将DBI标志信号DBI[7:0]映射的数据利用或不利用数据转位输出。
在正常操作期间经由全局传输线GIO[63:0]传送的全部的数据可以被输入至DBI计算器650。在下文中，为了清楚地描述，将全局传输线GIO[63:0]中的一部分（例如，全局传输线GIO[7:0]）作为一个实例进行描述。
DBI计算器650包括DBI标志发生单元651和数据转位单元652。
响应于在DBI期间产生的DBI信号DBIEN的DBI标志发生单元651可以计算用于经由全局传输线GIO[7:0]从多用途寄存器630输入的测试数据的DBI信息，并且产生DBI标志信号DBI[7:0]。经由全局传输线GIO[7:0]的训练数据可以是经由MPR操作从多用途寄存器630输出的数据D[7:0]。
数据转位单元652可以根据从DBI标志发生单元651输出的DBI标志信号DBI[7:0]，将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的训练数据利用或不利用数据转位输出。
控制信号发生器660可以响应于训练信号TEN和DBI信号DBIEN而产生用于第一多路复用器670的控制信号。控制信号发生器669可以包括用于接收转位的训练信号TEN和DBI信号DBIEN的与（AND）门。
响应于通过控制信号发生器660产生的控制信号的第一多路复用器670可以选择性地将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630输出的训练数据、或者从数据转位单元652输出的DBI数据输出至第一信道CH_OUT1。
响应于MPR信号MPREN的第二多路复用器680可以选择性地将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630输出的训练数据、或者从DBI标志发生单元651输出的DBI标志信号DBI[7:0]输出至第二信道CH_OUT2。
本文以下描述了根据本发明的实施例的半导体器件的操作。
在正常操作期间，且在DBI模式下，响应于DBI信号DBIEN的DBI计算器650的DBI标志发生单元651可以计算用于经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从核心区640输入的数据的DBI信息，并且产生可以被输入至数据转位单元652的DBI标志信号DBI[7:0]。数据转位单元652可以根据DBI标志信号DBI[7:0]，将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从核心区640传送的数据利用或不利用数据转位来输出。
第一多路复用器670可以将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从核心区640传送的数据输出至第一信道CH_OUT1。第二多路复用器680可以将从DBI计算器650输出的DBI标志信号DBI[7:0]输出。
在训练操作期间，且不在DBI模式下，多用途寄存器630可以响应于通过命令解码器610产生的MPR信号MPREN、MPR读取信号MPR_RD和MPR写入信号MPR_WR，而将通过地址缓冲器620缓冲的地址信号A[7:0]存储为训练数据D[7:0]，并且将训练数据D[7:0]输出至全局传输线GIO[63:0]。
经由全局传输线GIO[63:0]从多用途寄存器630传送的训练数据D[7:0]可以通过第一多路复用器670输出至第一信道CH_OUT1。第二多路复用器680可以响应于MPR信号MPREN而选择性地将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的训练数据输出至第二信道CH_OUT2。
利用上述操作，在非DBI模式的模式下，在训练操作期间，相同的数据或训练数据可以被输出至第一信道CH_OUT1和第二信道CH_OUT2二者，并且可以对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
在训练操作期间，且在DBI模式下，响应于DBI信号DBIEN的DBI计算器650的DBI标志发生单元651可以计算用于经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630输入的训练数据的DBI信息，并且产生可以被输入至数据转位单元652的DBI标志信号DBI[7:0]。
数据转位单元652可以根据DBI标志信号DBI[7:0]，将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的数据利用或不利用数据转位来输出。
响应于通过控制信号发生器660产生的控制信号的第一多路复用器670可以选择性地将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的数据、或者从数据转位单元652输出的数据输出。第一多路复用器670可以根据使能的MPR信号MPREN和使能的DBI信号DBIEN，将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的训练数据输出至第一信道CH_OUT1。第二多路复用器680可以根据MPR信号MPREN，将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器630传送的训练数据输出至第二信道CH_OUT2。
利用上述操作，在训练操作期间且在DBI模式下，相同的数据或测试数据可以被输出至第一信道CH_OUT1和第二信道CH_OUT2二者，并且可以对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
如上所述，根据本发明的实施例的半导体器件可以将存储在多用途寄存器630中的训练数据D[7:0]同时输出至第一信道CH_OUT1和第二信道CH_OUT2二者。通过将存储在多用途寄存器630中的训练数据D[7:0]施加至用于训练操作的第二信道CH_OUT2，可以对第一信道CH_OUT1和第二信道CH_OUT2都执行训练操作。
尽管图6中未示出，第一多路复用器670和第二多路复用器680可以输出并行数据，所述并行数据可以通过串行化电路被转换成串行数据。
图7是说明图6中所示的半导体器件的多用途寄存器在DBI模式下在训练操作期间的读取操作的时序图。
参见图7，在响应于命令信号CMD而选中MRS模式时，MPR信号MPREN被使能。多用途寄存器630在随后选中的MPR读取模式RD期间执行读取操作。每当MPR读取模式RD被使能时，分别存储在多用途寄存器630中的第一寄存器MPR_LAT1至第四寄存器MPR_LAT4中的数据“F0”、“0F”、“00”以及“FF”可以根据存储体地址信号BA[1:0]被输出。输出数据“F0”、“0F”、“00”以及“FF”最初是并行的，然后通过串行化电路转换成串行数据。
除了DBI标志信号DBI[7:0]之外，经由数据转位单元652输出的数据、或者存储在多用途寄存器630中的数据可以经由第一信道CH_OUT1和第二信道CH_OUT2输出，且因而可以对第一信道CH_OUT1和第二信道CH_OUT2二者同时执行数据训练操作。
图8是说明根据本发明的另一个实施例的半导体器件的框图。
参见图8，半导体器件可以包括：命令解码器810、地址缓冲器820、多用途寄存器830、核心区840、DBI计算器850、控制信号发生器860以及多路复用器870。
在图8中所示的实施例中的命令解码器810、地址缓冲器820、多用途寄存器830、核心区840、DBI计算器850以及控制信号发生器860可以是与在图6中所示的实施例中的命令解码器610、地址缓冲器620、多用途寄存器630、核心区640、DBI计算器650以及控制信号发生器660相同。
与图6中所示的第一多路复用器670相似的多路复用器870可以选择性地将经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器830传送的训练数据、或者从数据转位单元852输出的DBI数据输出至第一信道CH_OUT1。
从DBI标志发生单元851输出的DBI标志信号DBI[7:0]可以被输出至第二信道CH_OUT2。
利用上述操作，经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]从多用途寄存器830传送的训练数据D[7:0]可以通过第一多路复用器870输出至第一信道CH_OUT1。DBI标志信号DBI[7:0]可以通过DBI标志发生单元851被输出至第二信道CH_OUT2。存储在多用途寄存器830中的训练数据D[7:0]、根据表示训练数据D[7:0]的DBI信息的DBI标志信号DBI[7:0]可以被输出至第一信道CH_OUT1和第二信道CH_OUT2，且因而可以对第一信道CH_OUT1和第二信道CH_OUT2二者都执行训练操作。
图9是说明根据本发明的一个实施例的测试系统的框图。
参见图9，测试系统可以包括半导体器件910和测试器件920。
在训练操作期间的半导体器件910可以计算用于训练数据的DBI信息，并且产生测试DBI标志信号。训练数据可以用作用于测试根据本发明的实施例的测试系统中的第一信道CH_OUT1和第二信道CH_OUT2的测试数据。测试数据可以被输出至第一信道CH_OUT1。测试数据或DBI标志信号可以被输出至第二信道CH_OUT2。半导体器件910的详细结构和操作可以与参照图5至图8所述的相同。
测试器件920可以将都来自半导体器件910的经由第一信道CH_OUT1输入的数据与经由第二信道CH_OUT2输入的数据进行比较，并且检测分别包括第一信道CH_OUT1和第二信道CH_OUT2的第一数据路径和第二数据路径的缺陷。
以下参照图8来描述第一数据路径和第二数据路径。
第一数据路径可以是如下这种路径：从多用途寄存器830输出的训练数据D[7:0]或测试数据经由全局传输线GIO[63:0]传送、并且被输出至第一信道CH_OUT1。
第二数据路径可以是如下这种路径：从多用途寄存器830输出的训练数据D[7:0]或测试数据经由全局传输线GIO[63:0]中的全局传输线GIO[7:0]传送至DBI计算器850，并且通过DBI标志发生单元851产生的DBI标志信号DBI[7:0]被输出至第二信道CH_OUT2。
半导体器件910可以将训练数据或测试数据、以及与训练数据或测试数据相对应的DBI标志信号DBI[7:0]分别输出至第一信道CH_OUT1和第二信道CH_OUT2。
在第一测试模式下的测试器件920可以将都来自半导体器件910的经由第一信道CH_OUT1输入的测试数据与经由第二信道CH_OUT2输入的测试数据进行比较，并且检测分别包括第一信道CH_OUT1和第二信道CH_OUT2的第一数据路径和第二数据路径的缺陷。
在第二测试模式下的测试器件920可以将都来自半导体器件910的经由第一信道CH_OUT1输入的测试数据与经由第二信道CH_OUT2输入的DBI标志信号DBI[7:0]进行比较，比较第一数据路径和第二数据路径，以及基于第二数据路径的缺陷的存在来检测DBI计算器850的操作。
尽管已经出于说明性的目的描述了各种实施例，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
数据储存器，适用于存储用于训练操作的训练数据；
数据总线转位DBI计算器，适用于：响应于DBI信号而计算用于经由全局传输线从所述数据储存器输入的所述训练数据的DBI信息，基于所述DBI信息来产生DBI标志信号，以及输出DBI数据，所述DBI数据是根据所述DBI标志信号转位的所述训练数据；
第一多路复用器，适用于响应于训练信号和所述DBI信号而选择性地将经由所述全局传输线从所述数据储存器输入的所述训练数据、或者所述DBI数据输出至第一信道；以及
第二多路复用器，适用于选择性地将经由所述全局传输线从所述数据储存器输入的所述训练数据、或者所述DBI标志信号输出至第二信道。
技术方案2.如技术方案1所述的半导体器件，还包括控制信号发生器，适用于产生用于所述第一多路复用器的控制信号。
技术方案3.如技术方案1所述的半导体器件，其中，所述第一多路复用器和所述第二多路复用器输出并行数据，所述并行数据通过串行化电路分别转换成串行数据。
技术方案4.一种操作半导体器件的方法，所述方法包括以下步骤：
在正常操作期间，计算用于正常数据的数据总线转位DBI信息，基于用于所述正常数据的所述DBI信息来产生正常DBI标志信号，以及将DBI数据输出至第一信道并且将所述正常DBI标志信号输出至第二信道，所述DBI数据是根据所述DBI标志信号转位的所述正常数据；以及
在训练操作期间，计算用于训练数据的DBI信息，基于用于所述训练数据的所述DBI信息来产生训练DBI标志信号，以及将所述训练数据输出至所述第一信道并且将所述训练DBI标志信号或所述训练数据输出至所述第二信道。
技术方案5.如技术方案4所述的方法，其中，所述训练数据经由地址信号被存储在多用途寄存器中。
技术方案6.一种半导体器件，包括：
多用途寄存器，适用于存储经由地址信号输入的用于训练操作的训练数据；
数据总线转位DBI计算器，适用于：响应于DBI信号而计算用于经由全局传输线从所述多用途寄存器输入的所述训练数据的DBI信息，基于用于所述训练数据的所述DBI信息来产生DBI标志信号，以及输出DBI数据，所述DBI数据是根据所述DBI标志信号转位的所述训练数据；
第一多路复用器，适用于响应于MPR信号和所述DBI信号而选择性地将经由全局传输数线从所述多用途寄存器输入的所述训练数据、或者所述DBI数据输出至第一信道；以及
第二多路复用器，适用于选择性地将经由全局传输线从所述多用途寄存器输入的所述训练数据、或者所述DBI标志信号数据输出至第二信道。
技术方案7.如技术方案6所述的半导体器件，还包括核心区，适用于在正常操作期间存储正常数据，
其中，在所述正常操作期间的所述核心区将所述正常数据经由所述全局传输线输出。
技术方案8.如技术方案6所述的半导体器件，还包括命令解码器，适用于将外部命令信号解码，并且产生多用途寄存器MPR信号、MPR写入信号以及MPR读取信号。
技术方案9.如技术方案6所述的半导体器件，还包括控制信号发生器，适用于产生用于所述第一多路复用器的控制信号。
技术方案10.如技术方案6所述的半导体器件，还包括地址缓冲器，适用于缓冲存储体地址和地址，并且产生输入至所述多用途寄存器的所述地址信号。
技术方案11.如技术方案6所述的半导体器件，其中，所述第一多路复用器和所述第二多路复用器输出并行数据，所述并行数据通过串行化电路分别被转换成串行数据。
技术方案12.一种测试系统，包括：
半导体器件，适用于：计算用于测试数据的数据总线转位DBI信息，并且基于用于所述测试数据的所述DBI信息来产生测试DBI标志信号，将所述测试数据输出至第一信道，以及将所述测试DBI标志信号或所述测试数据输出至第二信道；以及
测试器件，适用于：将经由所述第一信道输出的数据与经由所述第二信道输出的数据进行比较，并且检测所述第一信道和所述第二信道的缺陷。
技术方案13.如技术方案12所述的测试系统，其中，所述半导体器件包括：
多用途寄存器，用于存储所述测试数据；以及
DBI计算器，用于：根据所述测试数据，基于经由全局传输线从所述多用途寄存器输入的所述测试数据来产生所述测试DBI标志信号，并且输出测试DBI数据，所述测试DBI数据是根据所述测试DBI标志信号转位的所述测试数据。
技术方案14.如技术方案12所述的测试系统，其中，所述半导体器件经由所述第二信道在第一测试模式期间输出所述测试数据，并且在第二测试模式期间输出所述测试DBI标志信号。
技术方案15.如技术方案14所述的测试系统，其中，所述半导体器件还包括：
控制信号发生单元，用于产生用于控制所述第一测试模式和所述第二测试模式的控制信号；以及
多路复用器，用于响应于所述控制信号而选择性地将所述测试数据或所述测试DBI信号输出至所述第二信道。

Claims (15)

1.一种半导体器件，包括：
数据储存器，适用于存储用于训练操作的训练数据；
数据总线转位DBI计算器，适用于：响应于DBI信号而计算用于经由全局传输线从所述数据储存器输入的所述训练数据的DBI信息，基于所述DBI信息来产生DBI标志信号，以及输出DBI数据，所述DBI数据是根据所述DBI标志信号转位的所述训练数据；
第一多路复用器，适用于响应于训练信号和所述DBI信号而选择性地将经由所述全局传输线从所述数据储存器输入的所述训练数据、或者所述DBI数据输出至第一信道；以及
第二多路复用器，适用于响应于训练信号而选择性地将经由所述全局传输线从所述数据储存器输入的所述训练数据、或者所述DBI标志信号输出至第二信道。
2.如权利要求1所述的半导体器件，还包括控制信号发生器，适用于产生用于所述第一多路复用器的控制信号。
3.如权利要求1所述的半导体器件，其中，所述第一多路复用器和所述第二多路复用器输出并行数据，所述并行数据通过串行化电路分别转换成串行数据。
4.一种操作半导体器件的方法，所述方法包括以下步骤：
在正常操作期间，计算用于正常数据的数据总线转位DBI信息，基于用于所述正常数据的所述DBI信息来产生正常DBI标志信号，以及将DBI数据输出至第一信道并且将所述正常DBI标志信号输出至第二信道，所述DBI数据是根据所述DBI标志信号转位的所述正常数据；以及
在训练操作期间，计算用于训练数据的DBI信息，基于用于所述训练数据的所述DBI信息来产生训练DBI标志信号，以及响应于训练信号和DBI信号而将所述训练数据输出至所述第一信道并且响应于训练信号而将所述训练DBI标志信号或所述训练数据输出至所述第二信道。
5.如权利要求4所述的方法，其中，所述训练数据经由地址信号被存储在多用途寄存器中。
6.一种半导体器件，包括：
多用途寄存器，适用于存储经由地址信号输入的用于训练操作的训练数据；
数据总线转位DBI计算器，适用于：响应于DBI信号而计算用于经由全局传输线从所述多用途寄存器输入的所述训练数据的DBI信息，基于用于所述训练数据的所述DBI信息来产生DBI标志信号，以及输出DBI数据，所述DBI数据是根据所述DBI标志信号转位的所述训练数据；
第一多路复用器，适用于响应于多用途寄存器MPR信号和所述DBI信号而选择性地将经由全局传输数线从所述多用途寄存器输入的所述训练数据、或者所述DBI数据输出至第一信道；以及
第二多路复用器，适用于响应于MPR信号而选择性地将经由全局传输线从所述多用途寄存器输入的所述训练数据、或者所述DBI标志信号数据输出至第二信道。
7.如权利要求6所述的半导体器件，还包括核心区，适用于在正常操作期间存储正常数据，
其中，在所述正常操作期间的所述核心区将所述正常数据经由所述全局传输线输出。
8.如权利要求6所述的半导体器件，还包括命令解码器，适用于将外部命令信号解码，并且产生所述MPR信号、MPR写入信号以及MPR读取信号。
9.如权利要求6所述的半导体器件，还包括控制信号发生器，适用于产生用于所述第一多路复用器的控制信号。
10.如权利要求6所述的半导体器件，还包括地址缓冲器，适用于缓冲存储体地址和地址，并且产生输入至所述多用途寄存器的所述地址信号。
11.如权利要求6所述的半导体器件，其中，所述第一多路复用器和所述第二多路复用器输出并行数据，所述并行数据通过串行化电路分别被转换成串行数据。
12.一种测试系统，包括：
半导体器件，适用于：计算用于测试数据的数据总线转位DBI信息，并且基于用于所述测试数据的所述DBI信息来产生测试DBI标志信号，响应于训练信号和DBI信号而将所述测试数据输出至第一信道，以及响应于训练信号而将所述测试DBI标志信号或所述测试数据输出至第二信道；以及
测试器件，适用于：将经由所述第一信道输出的数据与经由所述第二信道输出的数据进行比较，并且检测所述第一信道和所述第二信道的缺陷。
13.如权利要求12所述的测试系统，其中，所述半导体器件包括：
多用途寄存器，用于存储所述测试数据；以及
DBI计算器，用于：根据所述测试数据，基于经由全局传输线从所述多用途寄存器输入的所述测试数据来产生所述测试DBI标志信号，并且输出测试DBI数据，所述测试DBI数据是根据所述测试DBI标志信号转位的所述测试数据。
14.如权利要求12所述的测试系统，其中，所述半导体器件经由所述第二信道在第一测试模式期间输出所述测试数据，并且在第二测试模式期间输出所述测试DBI标志信号。
15.如权利要求14所述的测试系统，其中，所述半导体器件还包括：
控制信号发生单元，用于产生用于控制所述第一测试模式和所述第二测试模式的控制信号；以及
多路复用器，用于响应于所述控制信号而选择性地将所述测试数据或所述测试DBI标志信号输出至所述第二信道。
CN201410160195.6A 2013-09-02 2014-04-21 半导体器件及其操作方法 Active CN104424995B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130104764A KR102029148B1 (ko) 2013-09-02 2013-09-02 반도체 장치 및 그의 동작 방법
KR10-2013-0104764 2013-09-02

Publications (2)

Publication Number Publication Date
CN104424995A CN104424995A (zh) 2015-03-18
CN104424995B true CN104424995B (zh) 2019-05-07

Family

ID=52584870

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410160195.6A Active CN104424995B (zh) 2013-09-02 2014-04-21 半导体器件及其操作方法

Country Status (3)

Country Link
US (1) US9244873B2 (zh)
KR (1) KR102029148B1 (zh)
CN (1) CN104424995B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160076889A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR102375695B1 (ko) * 2017-03-14 2022-03-18 에스케이하이닉스 주식회사 데이터 전송 트레이닝 방법 및 이를 수행하는 데이터 저장 장치
KR20190118020A (ko) * 2018-04-09 2019-10-17 에스케이하이닉스 주식회사 반도체 장치
KR20210012335A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체장치
CN112712838B (zh) * 2019-10-25 2024-07-26 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法
CN112712835B (zh) * 2019-10-25 2024-07-26 长鑫存储技术(上海)有限公司 读操作电路、半导体存储器和读操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566193A (en) * 1994-12-30 1996-10-15 Lucent Technologies Inc. Method and apparatus for detecting and preventing the communication of bit errors on a high performance serial data link
CN101079317A (zh) * 2006-04-04 2007-11-28 三星电子株式会社 使用数据总线反转的低功率平衡编码
US7606342B1 (en) * 2006-04-05 2009-10-20 L-3 Communications Titan Corporation Tracking the phase of a received signal

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516662B1 (ko) * 2003-01-04 2005-09-22 삼성전자주식회사 에스씨엠 아날로그 광전송시 레이저다이오드의 바이어스를최적화하기 위한 광전송 시스템
KR101731033B1 (ko) * 2010-07-09 2017-04-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20120098326A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566193A (en) * 1994-12-30 1996-10-15 Lucent Technologies Inc. Method and apparatus for detecting and preventing the communication of bit errors on a high performance serial data link
CN101079317A (zh) * 2006-04-04 2007-11-28 三星电子株式会社 使用数据总线反转的低功率平衡编码
US7606342B1 (en) * 2006-04-05 2009-10-20 L-3 Communications Titan Corporation Tracking the phase of a received signal

Also Published As

Publication number Publication date
US9244873B2 (en) 2016-01-26
KR102029148B1 (ko) 2019-10-07
US20150067201A1 (en) 2015-03-05
CN104424995A (zh) 2015-03-18
KR20150026225A (ko) 2015-03-11

Similar Documents

Publication Publication Date Title
CN104424995B (zh) 半导体器件及其操作方法
CN105474319B (zh) 用于配置混合存储器模块的存储器的i/o的设备及方法
CN103093828B (zh) 半导体存储装置及其测试电路
CN101055767B (zh) 多端口存储装置的测试操作
KR100913968B1 (ko) 반도체 메모리 장치
US7765442B2 (en) Memory device testable without using data and dataless test method
CN105023617B (zh) 存储器件、存储系统和操作存储器件的方法
CN102568612A (zh) 半导体存储器件、测试电路及其测试方法
CN110415755A (zh) 动态随机存取存储器器件和存储器系统
CN102013274B (zh) 一种存储器的自检测电路和方法
US20080062771A1 (en) Semiconductor memory apparatus and data masking method of the same
CN109493897A (zh) 半导体存储装置
CN108962304A (zh) 存储装置及其操作方法
CN1716446B (zh) 输入/输出线电路和使用该电路的半导体存储器装置
KR100980424B1 (ko) 반도체 메모리 장치 및 데이터 리드 방법
CN103377713B (zh) 半导体器件和包括半导体器件的半导体系统
CN102956258B (zh) 半导体装置及其数据传输方法
CN102467953B (zh) 半导体存储装置及包括半导体存储装置的半导体系统
CN105573947B (zh) 一种基于apb总线的sd/mmc卡控制方法
CN109524034A (zh) 半导体存储装置
CN102142269B (zh) 半导体存储装置
US9299403B2 (en) Semiconductor devices and semiconductor systems including the same
US20120230137A1 (en) Memory device and test method for the same
CN110364194A (zh) 半导体装置
KR101062759B1 (ko) 반도체 메모리 장치 및 그 데이터 독출 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea

TR01 Transfer of patent right