JPH09326674A - 高周波付加用の調時双安定回路 - Google Patents

高周波付加用の調時双安定回路

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JPH09326674A
JPH09326674A JP8327806A JP32780696A JPH09326674A JP H09326674 A JPH09326674 A JP H09326674A JP 8327806 A JP8327806 A JP 8327806A JP 32780696 A JP32780696 A JP 32780696A JP H09326674 A JPH09326674 A JP H09326674A
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JP
Japan
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circuit
electronic switch
inverter
control switch
input
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Pending
Application number
JP8327806A
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English (en)
Inventor
Melchiorre Bruccoleri
ブラッコレリ メルチォレ
Paolo Cusinato
クシネート パオロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SGS THOMSON MICROELECTRONICS
STMicroelectronics SRL
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Abstract

(57)【要約】 【課題】 減少したオフセットを有する調時双安定回路
を提供する。 【解決手段】 ２つの供給端子Ｖｄｄ,ＧＮＤと、第１,
第２信号入力Ｉ＋,Ｉ−と、第１,第２インバータＩＮＶ
１,ＩＮＶ２と、第１,第２電子スイッチＳ１,Ｓ２を同
時に開閉すべく制御動作可能で、かつ該スイッチが双方
共に開放または双方共に閉成した時に、第１スイッチ手
段Ｓ３,Ｓ４を閉成または開放するタイミング手段ＣＫ
とを有する調時双安定回路において、インバータの２つ
の供給端子Ａ,Ｂを、第１,第２回路供給端子Ｖｄｄ,Ｇ
ＮＤの夫々に動作可能に接続する第２制御スイッチ手段
Ｓ５,Ｓ６を含み、タイミング手段ＣＫは、第２制御ス
イッチ手段を、第１,第２スイッチの閉成に関し所定の
遅れをもって閉成させると共に、第１,第２スイッチの
開放に遅れることなく所定の時点で開放させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、特許請求の範囲
第１項の前提部分に限定した如き調時双安定回路(a tim
ed bistable circuit)(ラッチ)に関し、殊に高い比較周
波数を有するコンパレータ回路に有利に使用し得るもの
である。
【０００２】
【従来の技術】公知の様に、コンパレータ回路の最も典
型的な機能は、その反転入力端子および非反転入力端子
に印加される電圧を比較する機能である。非反転入力で
の電圧が反転入力での電圧より大きい時は、コンパレー
タの出力は論理レベル１での電圧であり、反対に非反転
入力での電圧が反転入力での電圧より低い時は、コンパ
レータの出力は論理レベル０での電圧である。
【０００３】高い比較速度、すなわち高い値にまで及ぶ
周波数応答特性を得るために、コンパレータが使用され
る。このコンパレータは調時双安定回路(ラッチ)を含ん
でおり、該調時双安定回路は公知の如く、その動作が基
礎付けられる正帰還によって高い転流速度(a high comm
utation speed)を有している。
【０００４】図１に示す如く、このタイプの典型的なコ
ンパレータは、微分プリアンプ段(adifferential pream
plifier stage)ＤＩＦと、クロック回路ＣＫにより調時
化されるラッチ(a latch)ＬＡＴと、"マスタースレー
ブ"ＲＳ型フリップフロップからなる出力段ＦＦ−ＲＳ
とで構成されている。微分段階の反転入力ＶIN及び比較
入力Ｖrefはコンパレータの入力(複数)であり、またフ
リップフロップの出力(複数)の１つであるＱまたはＱ
(バー付き)はコンパレータの出力である。微分プリアン
プ段ＤＩＦは利得を有している必要があり、従って検出
されるべき最小の差分(difference)ＶIN−Ｖrefは、入
力に参照されるオフセットより高い増幅度を持った信号
を得るに充分な要素(factor)までラッチへの入力のとこ
ろで増幅される。公知の如く、微分回路(a differentia
l circuit)の入力に参照されるオフセットは、回路の出
力(複数)間における零(０)に等しい電圧差を持たせるた
めに、入力に印加されるべき電圧であり、かつ回路の成
分(components)の不均整(asymmetry)および不平衡(unba
lancing)に依存する量である。
【０００５】
【数１】 図１のコンパレータにおいて、入力に参照されるオフセ
ット電圧は、数１であらわされる。ここにＶOSDIFは微
分プリアンプ段ＤＩＦのオフセットであり、ＶOSLはラ
ッチＬＡＴのオフセットであり、ＡDIFは微分プリアン
プ段ＤＩＦの利得である。
【０００６】
【発明が解決しようとする課題】より鋭敏で安定してお
り、かつ集積回路構造の場合には１つの例から他の例へ
再生できる出力レベルを有するコンパレータを得るため
には、入力オフセット電圧を最少にすることが必要であ
る。更に高い比較周波数においても、最も均一で可能な
応答性(the most uniform possible response)を有する
コンパレータを得るためには、周波数に依存しないオフ
セット電圧が必要である。しかし実際のところ公知のラ
ッチ(複数)は、該ラッチが作動する際の周波数の増大に
伴い、かなり増大するオフセット電圧ＶOSLを有してお
り、これが高い周波数でのコンパレータの応答性に制限
している。
【０００７】
【発明の目的】この発明の目的は、実質的にタイミング
周波数から独立していて、減少したオフセット(a reduc
ed offset)を有する調時双安定回路(ラッチ)を提供する
ことにある。
【０００８】
【課題を解決するための手段】この目的は、一般に第１
の請求項に限定され、かつ特徴付けられる回路を形成す
ることにより達成される。すなわち前記課題を克服し、
所期の目的を好適に達成するため本発明は、２つの供給
端子と、第１信号入力および第２信号入力と、第１信号
出力および第２信号出力と、第１インバータおよび第２
インバータであって、夫々のインバータが有している入
力は、他方のインバータの出力に接続され、第１セ
パレータ回路および第２セパレータ回路を夫々介して第
１信号出力および第２信号出力に夫々接続され、第１
被制御電子スイッチおよび第２被制御電子スイッチを夫
々介して第１信号入力および第２信号入力に夫々接続さ
れ、また夫々が有している２つの供給端子は、第１制御
スイッチ手段を介して回路供給端子に接続される第１イ
ンバータおよび第２インバータと、第１被制御電子スイ
ッチおよび第２被制御電子スイッチを同時に開閉すべく
制御動作可能で、かつ第１電子スイッチおよび第２電子
スイッチが夫々に双方共に開放または双方共に閉成した
時に、第１制御スイッチ手段を閉成または開放する制御
動作可能なタイミング手段とを有する調時双安定回路に
おいて、この調時双安定回路は、前記インバータの２つ
の供給端子を、第１回路供給端子および第２回路供給端
子の夫々に動作可能に接続する第２制御スイッチ手段を
含み、前記タイミング手段は、前記第２制御スイッチ手
段を、第１電子スイッチおよび第２電子スイッチの閉成
に関し所定の遅れをもって閉成させると共に、第１電子
スイッチおよび第２電子スイッチの開放に遅れることな
く、所定の時点で開放させるよう動作可能であることを
特徴とする。
【０００９】
【発明の実施の形態】図２における公知の回路は、図１
に係るコンパレータに使用し得るラッチを示している。
この回路は正帰還で相互に接続した２つのインバータＩ
ＮＶ１およびＩＮＶ２を含み、すなわち一方のインバー
タの出力は他方のインバータの入力に接続されている。
【００１０】インバータＩＮＶ１の入力は、接続点Ｚ＋
においてインバータＩＮＶ２の出力に接続されているだ
けでなく、第１被制御電子スイッチ(a first controlle
d electronic switch)Ｓ１を介して、符号Ｉ＋で指示さ
れる回路の第１信号入力にも接続されている。同様にイ
ンバータＩＮＶ２の入力は、接続点Ｚ−においてインバ
ータＩＮＶ１の出力に接続されているだけでなく、第２
被制御電子スイッチＳ２を介して、符号Ｉ−で指示され
る回路の第２信号入力にも接続されている。
【００１１】入力Ｚ＋および入力Ｚ−に接続しているイ
ンバータＩＮＶ１およびインバータＩＮＶ２の出力(複
数)も、符号ＢＦ１およびＢＦ２で夫々指示される各セ
パレータ回路、すなわちバッファ(buffer)の入力に接続
されている。そして前記セパレータ回路ＢＦ１,ＢＦ２
の夫々の出力Ｕ＋および出力Ｕ−は、回路からの第１信
号出力および第２信号出力を構成している。２つのイン
バータの供給端子(複数)は、２つの接続点ＡおよびＢで
接続されると共に、第３被制御電子スイッチＳ３を介し
て正電圧供給端子Ｖddに、また第４被制御電子スイッチ
Ｓ４を介してアースＧＮＤに夫々接続している。バッフ
ァＢＦ１およびバッファＢＦ２は、供給電圧端子Ｖddお
よびアース(ground)に接続した供給端子を夫々持ってい
る。
【００１２】被制御電子スイッチの制御端子(複数)は、
タイミング信号発生器、すなわち符号ＣＫで示すクロッ
クに接続されている。
【００１３】ダイヤグラムには、２つのインバータの入
力容量(input capacities)を表わす２つのキャパシタ(t
wo capacitors)ＣINと、２つの接続点ＡおよびＢに関連
する寄生キャパシタ(the parasitic capacitances)を表
わす２つのキャパシタＣAおよびＣBが破線で示されてい
る。
【００１４】前述した回路と類似の回路は、例えば１９
９２年１２月に出版されたＩＥＥＥジャーナルｖｏｌ.
２７，Ｎｏ.１２ 第１９１６頁〜第１９２６頁のソリッ
ドステート回路の記事に掲載されている。
【００１５】図２の回路を動作させると、サンプリング
位相および評価位相という２つの位相を生ずる。
【００１６】サンプリング位相の間、クロックＣＫによ
り発生し各スイッチの制御端子に付加される夫々の制御
信号ＶckおよびＶckの効果により、スイッチＳ１および
スイッチＳ２は閉成され、またスイッチＳ３およびスイ
ッチＳ４は開放している。これらの状態において、２つ
のインバータには電圧は供給されていないが、該インバ
ータの入力は回路の入力端子Ｉ+およびＩ-に接続されて
いるので、これに２つの評価すべき電圧ＶIN+およびＶI
N-(この電圧は、例えば１ｍＶという少量の値だけ相互
に相違している)が印加される。これらの電圧は、２つ
のインバータの入力キャパシタＣINを充電する。
【００１７】続いて起きる評価位相において、スイッチ
Ｓ１およびＳ２は開放し、またスイッチＳ３およびＳ４
は閉成している。これらの状態において、インバータ
(複数)には電圧供給がなされ、従ってインバータ間の正
帰還は活性(active)となっている。ラッチは、入力電圧
における可能な変化範囲まで不感状態(insensitive top
ossible variations in the input voltages)である。
また出力Ｕ+およびＵ-には、２つの電圧ＶOUT+およびＶ
OUT-が現われる。これは正帰還の再生作用の効果(the e
ffect of the regenerative action)によって、微分入
力電圧より数百倍程度大きい量だけ相互に相違してい
る。これらの電圧は、クロック信号Ｖckが発生している
全期間に亘って出力に得られる。
【００１８】評価位相の間、コンパレータが行なう比較
の精度(precision)は、サンプリング位相の最後におけ
るラッチ入力オフセット電圧に主として依存する。この
オフセット電圧は、ラッチのスイッチング周波数の増大
に伴って増大し、従ってコンパレータにこの種のラッチ
を使用することは、比較周波数が或る値(例えば、約４
０ＭＨｚ)を超えない応用に限定されることが確認され
た。本願の発明者は、周波数におけるオフセットのこの
依存は、図２に符号ＣAおよびＣBで示す回路における接
続点ＡおよびＢに関連する寄生キャパシティのために、
サンプリング位相の間にセットアップ(set up)される正
帰還に帰し得るものと仮定し、図２の公知の回路を図３
に示す方法に改良した。
【００１９】判明する如く、図３に示すラッチにおける
構成部品で、図２の構成部品と同じものについては同じ
参照符号で指示する。該ラッチは、符号Ｓ５およびＳ６
で指示される第５被制御電子スイッチおよび第６被制御
電子スイッチを有し、その夫々は接続点Ａとアースの間
および接続点Ｂと供給端子Ｖddの間に接続されている。
前記２つのスイッチの制御端子は、符号ＣＫ'で指示さ
れるタイミング発生器に接続されている。このタイミン
グ発生器は、図２の回路の場合の如く、クロック信号Ｖ
ckおよびＶck(バー付き)を発生すると共に、スイッチＳ
５およびスイッチＳ６を制御するためのクロック信号Ｖ
ckdも発生可能である。このクロック信号Ｖckdは、その
下降端(falling edge)が前記信号Ｖckの下降端(falling
edge)に関して所定時間だけ遅延している点が、前記信
号Ｖckと相違している。クロック周期Ｔckにおける回路
の動作は、以下の位相により特徴付けられる。
【００２０】第１サンプリング位相 ： 図５に符号Φ1
で指示される該位相は、従来技術に係るサンプリング位
相と等価(equivalent)である。すなわち制御端子に付加
されるクロック信号ＶckおよびＶck(バー付き)の効果に
より、スイッチＳ１およびスイッチＳ２は閉成し、また
スイッチＳ３およびスイッチＳ４は開放している。そし
て信号ＶIN-およびＶIN+は、ラッチの入力キャパシタＣ
INを充電する。この位相の間、スイッチＳ５およびスイ
ッチＳ６は開放している。
【００２１】第２サンプリング位相 ： 符号Φ2で指示
される該位相の間、前記スイッチＳ１、Ｓ２、Ｓ３およ
びＳ４は、第１位相と同じ状態に保持されている。しか
るにスイッチＳ５およびスイッチＳ６は閉成している。
これにより放電されるべき寄生キャパシタＣAおよび寄
生キャパシタＣBは、サンプリング位相の間、正帰還の
開始を阻止することになる。
【００２２】評価位相 ： 符号Φ3で指示される該位相
は、従来技術における評価位相と等価である。但しスイ
ッチＳ５およびスイッチＳ６は、この位相の初めに開放
されるよう制御されることに留意すべきである。すなわ
ちスイッチＳ１およびスイッチＳ２が開放し、またスイ
ッチＳ３およびスイッチＳ４が閉成しているときでも、
該スイッチＳ５およびスイッチＳ６は、位相Φ3の開始
前の所定時点(a predetermined instant)で開放され
る。当然これは、キャパシタＣAおよびキャパシタＣBの
放電後に行なわれる。
【００２３】本発明に係る回路は、評価位相の前は正帰
還を開始させず、該ラッチのインバータの等価の相互コ
ンダクタンス(equivalent transconductance)を最小化
することが確認された。従って、該ラッチにおける入力
オフセット電圧の周波数依存成分(the frequency-depen
dent component)は実際上無くなり(practically nullif
ied)、該ラッチの総オフセット電圧ＶOSLは公知の回路
の該電圧より低くなり、かつ高周波においても実質的に
一定である。
【００２４】図１に示す如きコンパレータに応用した本
発明に係るラッチは、２００ＭＨｚまでの比較周波数の
達成を許容する。
【００２５】図４は、図３にブロック概要形式で表わし
たＣＭＯＳ回路のダイヤグラムを示している。その理解
に資するために、図３のブロックに対応する種々の回路
グループが、図４に同じ参照符号で指示されている。
【００２６】図４には、タイミング回路、すなわちクロ
ックＣＫ'は示されていないが、それは公知の型式のも
のである。クロックＣＫ'の単一の特性面(the single c
haracteristic aspect)は、明らかに当業者の範囲内
で、遅延クロック信号Ｖckdを得る遅延素子(a delay el
ement)の存在により構成される。
【００２７】更に、図４の回路において、電子スイッチ
Ｓ１〜Ｓ６はトランスファーゲート(transfer gates)と
して形成されることに留意すべきである。これは、前記
ラッチ(クロック-フィードスルー(clock-feedthrough))
におけるタイミング信号の如何なる干渉も回避すること
を許容するだけでなく、完全に対称な構造(a completel
y symmetrical structure)を得ている。タイミング信号
を提供する"バッファ"は、この場合同じ容量の電荷(the
same capacitive charge)を持っているからである。し
かし回路を簡易化するには、前記の電子スイッチとし
て、簡単なトランジスタ(通過トランジスタ(pass trans
isters))を使用することも可能である。
【００２８】ちなみに本発明を要約すれば次の通りであ
る。２つのインバータ(INV1,INV2)を含む調時双安定回
路(ラッチ)が記載されており、夫々のインバータが有す
る入力(Z+,Z-)は、他方のインバータの出力と、"バッフ
ァ"(BF1,BF2)を介して回路の出力(U+,U-)と、被制御電
子スイッチ(S1,S2)を介して回路の入力(I+,I-)とに接続
されている。インバータの供給端子(A,B)は、他の２つ
の被制御電子スイッチ(S3,S4)を介して、回路の供給端
子(Vdd,GND)に接続されている。クロック発生器(CK')は
タイミング信号(Vck,Vck(バー付き))を提供し、このタ
イミング信号は、入力スイッチ(S1,S2)の双方の開放ま
たは閉成を制御すると共に、入力スイッチ(S1,S2)が夫
々開放または閉成した時に、供給スイッチ(S3,S4)の閉
成または開放を制御する。
【００２９】高い比較周波数でコンパレータに使用し得
るラッチを得るために、入力に参照されるオフセットを
減少させ、インバータの供給端子(A,B)の間に更なる２
つの電子スイッチ(S5,S6)を配置することによって、該
オフセットは周波数から独立性させられる。タイミング
信号(Vckd)により制御される供給端子(Vdd,GND)は、入
力スイッチ(S1,S2)の閉成に関して所定の遅れをもって
閉成し、また入力スイッチ(S1,S2)が開放することによ
り開放する。
【図面の簡単な説明】
【図１】ラッチを有する一般的なコンパレータのブロッ
クダイヤグラムである。
【図２】既知のラッチのブロックダイヤグラムである。
【図３】本発明に係るラッチのブロックダイヤグラムで
ある。
【図４】本発明に係るラッチの回路ダイヤグラムであ
る。
【図５】本発明に係るラッチの動作を有用に図示した２
つのタイミング信号のタイミングダイヤグラムである。
【符号の説明】
Ｖｄｄ，ＧＮＤ 回路供給端子 ＩＮＶ１ 第１インバータ ＩＮＶ２ 第２インバータ Ｓ１ 第１制御電子スイッチ Ｓ２ 第２被制御電子スイッチ Ｓ３，Ｓ４ 第１制御スイッチ手段 Ｓ５，Ｓ６ 第２制御スイッチ手段 ＣＫ タイミング手段 Ａ，Ｂ 供給端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メルチォレ ブラッコレリ イタリア国 ジェノバ 16132 コルソ ユーロパ 345／20 (72)発明者 パオロ クシネート イタリア国 ジェノバ セストリ レバン テ 16039 ヴィア サラ 79／２

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ２つの供給端子(Vdd,GND)と、 第１信号入力(I+)および第２信号入力(I-)と、 第１信号出力(U+)および第２信号出力(U-)と、 第１インバータ(INV1)および第２インバータ(INV2)であ
    って、夫々のインバータが有している入力(Z+,Z-)は、
    他方のインバータの出力に接続され、第１セパレー
    タ回路(BF1)および第２セパレータ回路(BF2)を夫々介し
    て第１信号出力(U+)および第２信号出力(U-)に夫々接続
    され、第１制御電子スイッチ(S1)および第２被制御電
    子スイッチ(S2)を夫々介して第１信号入力(I+)および第
    ２信号入力(I-)に夫々接続され、また夫々が有している
    ２つの供給端子(A,B)は、第１制御スイッチ手段(S3,S4)
    を介して回路供給端子(Vdd,GND)に接続される第１イン
    バータ(INV1)および第２インバータ(INV2)と、 第１被制御電子スイッチ(S1)および第２被制御電子スイ
    ッチ(S2)を同時に開閉すべく制御動作可能で、かつ第１
    電子スイッチ(S1)および第２電子スイッチ(S2)が夫々に
    双方共に開放または双方共に閉成した時に、第１制御ス
    イッチ手段(S3,S4)を閉成または開放する制御動作可能
    なタイミング手段(CK)とを有する調時双安定回路におい
    て、 この調時双安定回路は、前記インバータの２つの供給端
    子(A,B)を、第１回路供給端子(Vdd)および第２回路供給
    端子(GND)の夫々に動作可能に接続する第２制御スイッ
    チ手段(S5,S6)を含み、 前記タイミング手段(CK)は、前記第２制御スイッチ手段
    (S5,S6)を、第１電子スイッチ(S1)および第２電子スイ
    ッチ(S2)の閉成に関し所定の遅れをもって閉成させると
    共に、第１電子スイッチ(S1)および第２電子スイッチ(S
    2)の開放に遅れることなく(not later than)、所定の時
    点(a predetermined instant)で開放させるよう動作可
    能であることを特徴とする調時双安定回路。
  2. 【請求項２】 前記所定の時点は、第１電子スイッチ(S
    1)および第２電子スイッチ(S2)の開放と一致している請
    求項１に記載の調時双安定回路。
  3. 【請求項３】 第１制御スイッチ手段は、第３制御スイ
    ッチ(S3)および第４制御スイッチ(S4)を含み、また第２
    制御スイッチ手段(S5およびS6)は、第５電子制御スイッ
    チ(S5)および第６電子制御スイッチ(S5,S6)を含む請求
    項１または請求項２に記載の調時双安定回路。
  4. 【請求項４】 被制御電子スイッチはトランスファーゲ
    ート(transfer gates)からなる請求項３に記載の調時双
    安定回路。
  5. 【請求項５】 微分アンプ(DIF)は調時双安定回路の入
    力に接続され、フリップフロップ(FF)は調時双安定回路
    の出力に接続され、該微分アンプ(DIF)の入力はコンパ
    レータの入力であり、該フリップフロップ(FF)の出力の
    一つがコンパレータの出力である請求項１に記載の調時
    双安定回路(LAT)を含むコンパレータ。
JP8327806A 1995-11-23 1996-11-22 高周波付加用の調時双安定回路 Pending JPH09326674A (ja)

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US (2) US5808488A (ja)
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DE (1) DE69529615D1 (ja)

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