JPH118535A - 差動入力チョッパ型電圧比較回路 - Google Patents
差動入力チョッパ型電圧比較回路Info
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- JPH118535A JPH118535A JP9160212A JP16021297A JPH118535A JP H118535 A JPH118535 A JP H118535A JP 9160212 A JP9160212 A JP 9160212A JP 16021297 A JP16021297 A JP 16021297A JP H118535 A JPH118535 A JP H118535A
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- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 238000010586 diagram Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000013459 approach Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000003796 beauty Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/12—Analogue/digital converters
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【課題】 消費電力の軽減を図ると共に比較結果に関す
る信頼性の向上が図られたチョッパ型電圧比較回路を提
供すること。 【解決手段】 本発明のチョッパ型電圧比較回路は、入
力電圧Ｖinを入力するための入力電圧端子１、基準電圧
Ｖref を入力するための基準電圧端子２、第１及び第２
のキャパシタ３，４、第１及び第２のインバータ５，
６、第１乃至第７のスイッチ７〜１３、第１及び第２の
出力端子１４，１５を備えた差動入力タイプのチョッパ
型電圧比較回路であり、駆動回路１６からの第１乃至第
３の駆動信号Ｐ１〜Ｐ３を受けて第１乃至第７のスイッ
チ７〜１３を切り換えることにより、入力電圧Ｖinと基
準電圧Ｖref とを比較して、入力電圧Ｖinが基準電圧Ｖ
ref より大きい場合には、第１のインバータ５における
電源電圧Ｖppを第１の出力端子１４から出力し、入力電
圧Ｖinが基準電圧Ｖref より小さい場合には、接地電圧
ＧＮＤを第１の出力端子１４から出力する。
る信頼性の向上が図られたチョッパ型電圧比較回路を提
供すること。 【解決手段】 本発明のチョッパ型電圧比較回路は、入
力電圧Ｖinを入力するための入力電圧端子１、基準電圧
Ｖref を入力するための基準電圧端子２、第１及び第２
のキャパシタ３，４、第１及び第２のインバータ５，
６、第１乃至第７のスイッチ７〜１３、第１及び第２の
出力端子１４，１５を備えた差動入力タイプのチョッパ
型電圧比較回路であり、駆動回路１６からの第１乃至第
３の駆動信号Ｐ１〜Ｐ３を受けて第１乃至第７のスイッ
チ７〜１３を切り換えることにより、入力電圧Ｖinと基
準電圧Ｖref とを比較して、入力電圧Ｖinが基準電圧Ｖ
ref より大きい場合には、第１のインバータ５における
電源電圧Ｖppを第１の出力端子１４から出力し、入力電
圧Ｖinが基準電圧Ｖref より小さい場合には、接地電圧
ＧＮＤを第１の出力端子１４から出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ル（Ａ／Ｄ）変換器に関し、特にチョッパ型電圧比較回
路に関する。
ル（Ａ／Ｄ）変換器に関し、特にチョッパ型電圧比較回
路に関する。
【０００２】
【従来の技術】従来、この種のチョッパ型電圧比較回路
としては、「１９８９．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ Ｐ．１４−１５（以下、従来
例）」に開示されているものが挙げられる。
としては、「１９８９．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ Ｐ．１４−１５（以下、従来
例）」に開示されているものが挙げられる。
【０００３】従来例のチョッパ型電圧比較回路は、図９
に示されるように、入力電圧Ｖinを入力するための入力
電圧端子５１、基準電圧Ｖref を入力するための基準電
圧端子５２、入力電圧端子５１に接続された第１のスイ
ッチ５３、基準電圧端子５２に接続された第２のスイッ
チ５４、一端を第１及び第２のスイッチ５３，５４に接
続された第１のキャパシタ５５、第１のキャパシタ５５
の他端に入力部が接続される第１のインバータ５６、第
１のインバータ５６の入出力間に設けられた第３のスイ
ッチ５７、第１のインバータ５６の出力部に一端を接続
された第２のキャパシタ５８、第２のキャパシタ５８の
他端に入力部が接続される第２のインバータ５９、第２
のインバータ５９の入出力間に設けられた第４のスイッ
チ、及び第２のインバータ５９の出力部に接続された出
力端子６１を備えている。
に示されるように、入力電圧Ｖinを入力するための入力
電圧端子５１、基準電圧Ｖref を入力するための基準電
圧端子５２、入力電圧端子５１に接続された第１のスイ
ッチ５３、基準電圧端子５２に接続された第２のスイッ
チ５４、一端を第１及び第２のスイッチ５３，５４に接
続された第１のキャパシタ５５、第１のキャパシタ５５
の他端に入力部が接続される第１のインバータ５６、第
１のインバータ５６の入出力間に設けられた第３のスイ
ッチ５７、第１のインバータ５６の出力部に一端を接続
された第２のキャパシタ５８、第２のキャパシタ５８の
他端に入力部が接続される第２のインバータ５９、第２
のインバータ５９の入出力間に設けられた第４のスイッ
チ、及び第２のインバータ５９の出力部に接続された出
力端子６１を備えている。
【０００４】このような構成を備えた従来例のチョッパ
型電圧比較回路は、外部から入力される第１及び第２の
駆動信号Ｐ１，Ｐ２に従って、各スイッチ５３，５４，
５７及び６０を切り換える。詳しくは、第１の駆動信号
Ｐ１をオンにすると共に第２の駆動信号Ｐ２をオフにす
ると、第１、第３及び第４のスイッチ５３，５７及び６
０がオンになると共に第２のスイッチ５４がオフにな
る。一方、第１の駆動信号Ｐ１をオフにすると共に第２
の駆動信号Ｐ２をオンにすると、第２のスイッチ５４が
オンになると共に第１、第３及び第４のスイッチ５３，
５７及び６０がオフになる。
型電圧比較回路は、外部から入力される第１及び第２の
駆動信号Ｐ１，Ｐ２に従って、各スイッチ５３，５４，
５７及び６０を切り換える。詳しくは、第１の駆動信号
Ｐ１をオンにすると共に第２の駆動信号Ｐ２をオフにす
ると、第１、第３及び第４のスイッチ５３，５７及び６
０がオンになると共に第２のスイッチ５４がオフにな
る。一方、第１の駆動信号Ｐ１をオフにすると共に第２
の駆動信号Ｐ２をオンにすると、第２のスイッチ５４が
オンになると共に第１、第３及び第４のスイッチ５３，
５７及び６０がオフになる。
【０００５】以下に、従来例のチョッパ型電圧比較回路
における電圧比較動作について、図１０を参照して説明
する。まず、第１の駆動信号Ｐ１をオンにし、且つ第２
の駆動信号Ｐ２をオフにすると、第１のスイッチ５３
は、入力電圧端子５１と第１のキャパシタ５５の一端を
接続し、入力電圧Ｖinを第１のキャパシタ５５にサンプ
ルする。この際、第３及び第４のスイッチ５７，６０
が、夫々、第１のインバータ５６及び第２のインバータ
５９の入出力間を接続するため、第１のインバータ５６
及び第２のインバータ５９の入出力部の電位は、全て、
ロジカルスレッシュホールド電圧ＶLTに保持される。次
いで、第１の駆動信号Ｐ１をオフにし、第２の駆動信号
Ｐ２をオンにすると、第２のスイッチ５４は、基準電圧
端子５２と第１のキャパシタ５５の一端を接続し、第１
のキャパシタ５５の一端の電位を基準電圧Ｖref に変化
させる。この際、第１のキャパシタ５５の他端の電位、
即ち第１のインバータ５６の入力部における電位は、入
力電圧Ｖinから基準電圧Ｖrefへの変化分だけ、ロジカ
ルスレッシュホールド電圧ＶLTから変化する。第１のイ
ンバータ５６の出力部には、入力部に入力された電位Ｖ
LT−（Ｖin−Ｖref ）からロジカルスレッシュホールド
電圧ＶLTを引いた差電圧−（Ｖin−Ｖref ）が第１のイ
ンバータ５６の増幅率−Ａをもって反転増幅され、更に
ロジカルスレッシュホールド電圧ＶLTに加算されて得ら
れる電圧ＶLT＋Ａ（Ｖin−Ｖref ）が出力される。第１
のインバータ５６の出力部における電位は、第２のキャ
パシタ５８を介して第２のインバータ５９の入力部に伝
達する。第２のインバータ５９においては、第１のイン
バータ５６の場合と同様にして、増幅率−Ａをもって入
力された電位を反転増幅して、出力端子６１に対して電
圧ＶLT−Ａ2 （Ｖin−Ｖref）を出力する。尚、図９に
おいては、インバータを２段接続した例を用いて説明し
てきたが、所望とするロジックレベルを得るために、通
常、インバータは更なる多段接続されて用いられる。
における電圧比較動作について、図１０を参照して説明
する。まず、第１の駆動信号Ｐ１をオンにし、且つ第２
の駆動信号Ｐ２をオフにすると、第１のスイッチ５３
は、入力電圧端子５１と第１のキャパシタ５５の一端を
接続し、入力電圧Ｖinを第１のキャパシタ５５にサンプ
ルする。この際、第３及び第４のスイッチ５７，６０
が、夫々、第１のインバータ５６及び第２のインバータ
５９の入出力間を接続するため、第１のインバータ５６
及び第２のインバータ５９の入出力部の電位は、全て、
ロジカルスレッシュホールド電圧ＶLTに保持される。次
いで、第１の駆動信号Ｐ１をオフにし、第２の駆動信号
Ｐ２をオンにすると、第２のスイッチ５４は、基準電圧
端子５２と第１のキャパシタ５５の一端を接続し、第１
のキャパシタ５５の一端の電位を基準電圧Ｖref に変化
させる。この際、第１のキャパシタ５５の他端の電位、
即ち第１のインバータ５６の入力部における電位は、入
力電圧Ｖinから基準電圧Ｖrefへの変化分だけ、ロジカ
ルスレッシュホールド電圧ＶLTから変化する。第１のイ
ンバータ５６の出力部には、入力部に入力された電位Ｖ
LT−（Ｖin−Ｖref ）からロジカルスレッシュホールド
電圧ＶLTを引いた差電圧−（Ｖin−Ｖref ）が第１のイ
ンバータ５６の増幅率−Ａをもって反転増幅され、更に
ロジカルスレッシュホールド電圧ＶLTに加算されて得ら
れる電圧ＶLT＋Ａ（Ｖin−Ｖref ）が出力される。第１
のインバータ５６の出力部における電位は、第２のキャ
パシタ５８を介して第２のインバータ５９の入力部に伝
達する。第２のインバータ５９においては、第１のイン
バータ５６の場合と同様にして、増幅率−Ａをもって入
力された電位を反転増幅して、出力端子６１に対して電
圧ＶLT−Ａ2 （Ｖin−Ｖref）を出力する。尚、図９に
おいては、インバータを２段接続した例を用いて説明し
てきたが、所望とするロジックレベルを得るために、通
常、インバータは更なる多段接続されて用いられる。
【０００６】このようにして、従来例のチョッパ型電圧
比較回路においては、入力電圧Ｖinをサンプルした後、
基準電圧Ｖref を同じキャパシタを用いてサンプルし、
その際に当該キャパシタにおける電荷の移動を多段接続
したインバータを用いて所望とするロジックレベルにま
で増幅することにより、電圧比較結果を得ていた。
比較回路においては、入力電圧Ｖinをサンプルした後、
基準電圧Ｖref を同じキャパシタを用いてサンプルし、
その際に当該キャパシタにおける電荷の移動を多段接続
したインバータを用いて所望とするロジックレベルにま
で増幅することにより、電圧比較結果を得ていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来例のチョッパ型電圧比較回路は、以下に示すよう
な問題点を有していた。
た従来例のチョッパ型電圧比較回路は、以下に示すよう
な問題点を有していた。
【０００８】第１に、説明の簡略化のため図示はしなか
ったものの、従来例のチョッパ型電圧比較回路において
は、高精度の判定結果を得るために、及び／又は所望と
するロジックレベルを得るために、インバータを多段接
続しなければならなかった。このようにインバータを多
段接続すると消費電流が増加することとなる。即ち、従
来例のチョッパ型電圧比較回路においては、消費される
電力が大きいといった問題が生じていた。
ったものの、従来例のチョッパ型電圧比較回路において
は、高精度の判定結果を得るために、及び／又は所望と
するロジックレベルを得るために、インバータを多段接
続しなければならなかった。このようにインバータを多
段接続すると消費電流が増加することとなる。即ち、従
来例のチョッパ型電圧比較回路においては、消費される
電力が大きいといった問題が生じていた。
【０００９】第２に、従来例のチョッパ型電圧比較回路
は、電源ノイズ等の同相ノイズが発生して、インバータ
における閾値電圧が変化してしまうと、電圧比較におい
て誤動作の生じる可能性があるといった問題点を有して
いた。特に、従来例のチョッパ型電圧比較回路において
は、図１１に示されるように、第１の駆動信号Ｐ１がオ
ンの状態から第２の駆動信号Ｐ２がオンの状態に移行す
る際に、同相ノイズが発生し、インバータにおける閾値
電圧が変化してし、その電圧変化分が入力電圧Ｖinと基
準電圧Ｖref との電圧差よりも大きい場合、入力電圧Ｖ
inと基準電圧Ｖref との関係から本来得られる筈の出力
と全く逆の結果が得られることとなるという問題が生じ
ていた。
は、電源ノイズ等の同相ノイズが発生して、インバータ
における閾値電圧が変化してしまうと、電圧比較におい
て誤動作の生じる可能性があるといった問題点を有して
いた。特に、従来例のチョッパ型電圧比較回路において
は、図１１に示されるように、第１の駆動信号Ｐ１がオ
ンの状態から第２の駆動信号Ｐ２がオンの状態に移行す
る際に、同相ノイズが発生し、インバータにおける閾値
電圧が変化してし、その電圧変化分が入力電圧Ｖinと基
準電圧Ｖref との電圧差よりも大きい場合、入力電圧Ｖ
inと基準電圧Ｖref との関係から本来得られる筈の出力
と全く逆の結果が得られることとなるという問題が生じ
ていた。
【００１０】そこで、本発明は、消費電力の軽減を図る
と共に比較結果に関する信頼性の向上が図られたチョッ
パ型電圧比較回路を提供することを目的とする。
と共に比較結果に関する信頼性の向上が図られたチョッ
パ型電圧比較回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示す解決手段を提供すること
した。
を解決するために、以下に示す解決手段を提供すること
した。
【００１２】即ち、本発明によれば、入力電圧端子から
入力される入力電圧と基準電圧端子から入力される基準
電圧とを比較して、出力端子から比較結果としての出力
信号を出力するための電圧比較回路であって、前記入力
電圧と前記基準電圧とを、夫々、断続的に受けて、前記
入力電圧が前記基準電圧より大きい場合には、第１の所
定電圧を前記出力信号として前記出力端子から出力する
一方、前記入力電圧が前記基準電圧より小さい場合に
は、第２の所定電圧を前記出力信号として出力するため
のチョッパ型電圧比較回路において、前記入力電圧及び
前記基準電圧を同時に受ける差動入力タイプであって、
前記同時に受けた前記入力電圧及び前記基準電圧を同時
に処理することにより前記比較結果としての前記出力信
号を出力することを特徴とする差動入力チョッパ型電圧
比較回路が得られる。
入力される入力電圧と基準電圧端子から入力される基準
電圧とを比較して、出力端子から比較結果としての出力
信号を出力するための電圧比較回路であって、前記入力
電圧と前記基準電圧とを、夫々、断続的に受けて、前記
入力電圧が前記基準電圧より大きい場合には、第１の所
定電圧を前記出力信号として前記出力端子から出力する
一方、前記入力電圧が前記基準電圧より小さい場合に
は、第２の所定電圧を前記出力信号として出力するため
のチョッパ型電圧比較回路において、前記入力電圧及び
前記基準電圧を同時に受ける差動入力タイプであって、
前記同時に受けた前記入力電圧及び前記基準電圧を同時
に処理することにより前記比較結果としての前記出力信
号を出力することを特徴とする差動入力チョッパ型電圧
比較回路が得られる。
【００１３】また、本発明によれば、前記差動入力チョ
ッパ型電圧比較回路において、前記入力電圧端子及び基
準電圧端子に第１の所定時間接続されて、前記入力電圧
及び前記基準電圧を個々に且つ同時にサンプルし、前記
第１の所定時間に続く第２の所定時間の間、前記サンプ
ルした前記入力電圧及び前記基準電圧を受けて、前記入
力電圧から前記基準電圧を引いて得られる差電圧を所定
数で割った値を有する第１の差電圧と、前記基準電圧か
ら前記入力電圧を引いて得られる差電圧を前記所定数で
割った値を有する第２の差電圧とを求め、前記第１及び
第２の差電圧を、夫々、反転増幅して第１及び第２の増
幅電圧を生成し、前記第２の所定時間に続く第３の所定
時間の間、前記第１及び第２の増幅電圧を初期の入力電
圧としてラッチ回路に入力すると共に一方の出力を他方
の入力としながら繰り返し反転増幅することにより、前
記比較結果としての前記出力信号を出力することを特徴
とする差動入力チョッパ型電圧比較回路が得られる。
ッパ型電圧比較回路において、前記入力電圧端子及び基
準電圧端子に第１の所定時間接続されて、前記入力電圧
及び前記基準電圧を個々に且つ同時にサンプルし、前記
第１の所定時間に続く第２の所定時間の間、前記サンプ
ルした前記入力電圧及び前記基準電圧を受けて、前記入
力電圧から前記基準電圧を引いて得られる差電圧を所定
数で割った値を有する第１の差電圧と、前記基準電圧か
ら前記入力電圧を引いて得られる差電圧を前記所定数で
割った値を有する第２の差電圧とを求め、前記第１及び
第２の差電圧を、夫々、反転増幅して第１及び第２の増
幅電圧を生成し、前記第２の所定時間に続く第３の所定
時間の間、前記第１及び第２の増幅電圧を初期の入力電
圧としてラッチ回路に入力すると共に一方の出力を他方
の入力としながら繰り返し反転増幅することにより、前
記比較結果としての前記出力信号を出力することを特徴
とする差動入力チョッパ型電圧比較回路が得られる。
【００１４】更に、本発明によれば、前記差動入力チョ
ッパ型電圧比較回路において、前記入力電圧端子に接続
され、前記第１の所定時間の間オンすると共に、前記第
２及び第３の所定時間の間オフする第１のスイッチと、
前記基準電圧端子に接続され、前記第１の所定時間の間
オンすると共に、前記第２及び第３の所定時間の間オフ
する第２のスイッチと、前記第１のスイッチにその一端
を接続された第１のキャパシタと、前記第２のスイッチ
にその一端を接続された第２のキャパシタと、前記第１
のキャパシタの前記一端と前記第２のキャパシタの前記
一端との間に設けられ、前記第１の所定時間の間オフす
ると共に、前記第２及び第３の所定時間の間オンする第
３のスイッチと、前記第１のキャパシタの他端に対し
て、その入力部が接続されると共に、前記出力端子に対
して、その出力部が接続された第１のインバータと、前
記第２のキャパシタの他端に対して、その入力部が接続
された第２のインバータと、前記第１のインバータの入
出力間に設けられ、前記第１の所定時間の間オンすると
共に、前記第２及び第３の所定時間の間オフする第４の
スイッチと、前記第２のインバータの入出力間に設けら
れ、前記第１の所定時間の間オンすると共に、前記第２
及び第３の所定時間の間オフする第５のスイッチと、前
記第１のインバータの前記入力部と前記第２のインバー
タの前記出力部との間に設けられ、前記第１及び第２の
所定時間の間オフすると共に、前記第３の所定時間の間
オンする第６のスイッチと、前記第２のインバータの前
記入力部と前記第１のインバータの前記出力部との間に
設けられ、前記第１及び第２の所定時間の間オフすると
共に、前記第３の所定時間の間オンする第７のスイッチ
とを備えることを特徴とする差動入力チョッパ型電圧比
較回路が得られる。
ッパ型電圧比較回路において、前記入力電圧端子に接続
され、前記第１の所定時間の間オンすると共に、前記第
２及び第３の所定時間の間オフする第１のスイッチと、
前記基準電圧端子に接続され、前記第１の所定時間の間
オンすると共に、前記第２及び第３の所定時間の間オフ
する第２のスイッチと、前記第１のスイッチにその一端
を接続された第１のキャパシタと、前記第２のスイッチ
にその一端を接続された第２のキャパシタと、前記第１
のキャパシタの前記一端と前記第２のキャパシタの前記
一端との間に設けられ、前記第１の所定時間の間オフす
ると共に、前記第２及び第３の所定時間の間オンする第
３のスイッチと、前記第１のキャパシタの他端に対し
て、その入力部が接続されると共に、前記出力端子に対
して、その出力部が接続された第１のインバータと、前
記第２のキャパシタの他端に対して、その入力部が接続
された第２のインバータと、前記第１のインバータの入
出力間に設けられ、前記第１の所定時間の間オンすると
共に、前記第２及び第３の所定時間の間オフする第４の
スイッチと、前記第２のインバータの入出力間に設けら
れ、前記第１の所定時間の間オンすると共に、前記第２
及び第３の所定時間の間オフする第５のスイッチと、前
記第１のインバータの前記入力部と前記第２のインバー
タの前記出力部との間に設けられ、前記第１及び第２の
所定時間の間オフすると共に、前記第３の所定時間の間
オンする第６のスイッチと、前記第２のインバータの前
記入力部と前記第１のインバータの前記出力部との間に
設けられ、前記第１及び第２の所定時間の間オフすると
共に、前記第３の所定時間の間オンする第７のスイッチ
とを備えることを特徴とする差動入力チョッパ型電圧比
較回路が得られる。
【００１５】ここで、前記差動入力チョッパ型電圧比較
回路は、第１乃至第３の駆動信号であって、前記第１の
所定時間の間、オンであると共に、前記第２及び第３の
所定時間の間、オフである前記第１の駆動信号と、前記
第１の所定時間の間、オフであると共に、前記第２及び
第３の所定時間の間、オンである前記第２の駆動信号
と、前記第１及び第２の所定時間の間、オフであると共
に、前記第３の所定時間の間、オンである前記第３の駆
動信号とを生成し、前記第１及び第２のスイッチ並びに
前記第４及び第５のスイッチに対して前記第１の駆動信
号を出力し、前記第３のスイッチに対して前記第２の駆
動信号を出力し、前記第６及び第７のスイッチに対して
前記第３の駆動信号を出力するための駆動回路を更に備
えており、前記第１及び第２のスイッチ並びに前記第４
及び第５のスイッチは、前記第１の駆動信号に従ってス
イッチング動作を行うものであるとし、前記第３のスイ
ッチは、前記第２の駆動信号に従ってスイッチング動作
を行うものであるとし、前記第６及び第７のスイッチ
は、前記第３の駆動信号に従ってスイッチング動作を行
うものであるとしても良い。
回路は、第１乃至第３の駆動信号であって、前記第１の
所定時間の間、オンであると共に、前記第２及び第３の
所定時間の間、オフである前記第１の駆動信号と、前記
第１の所定時間の間、オフであると共に、前記第２及び
第３の所定時間の間、オンである前記第２の駆動信号
と、前記第１及び第２の所定時間の間、オフであると共
に、前記第３の所定時間の間、オンである前記第３の駆
動信号とを生成し、前記第１及び第２のスイッチ並びに
前記第４及び第５のスイッチに対して前記第１の駆動信
号を出力し、前記第３のスイッチに対して前記第２の駆
動信号を出力し、前記第６及び第７のスイッチに対して
前記第３の駆動信号を出力するための駆動回路を更に備
えており、前記第１及び第２のスイッチ並びに前記第４
及び第５のスイッチは、前記第１の駆動信号に従ってス
イッチング動作を行うものであるとし、前記第３のスイ
ッチは、前記第２の駆動信号に従ってスイッチング動作
を行うものであるとし、前記第６及び第７のスイッチ
は、前記第３の駆動信号に従ってスイッチング動作を行
うものであるとしても良い。
【００１６】更に、本発明によれば、前記差動入力チョ
ッパ型電圧比較回路において、前記第１乃至第５のスイ
ッチは、前記第３の所定時間に続く第４の所定時間の
間、オフするものであり、前記第６及び第７のスイッチ
は、前記第３の所定時間に続く第４の所定時間の間、オ
ンするものであることを特徴とする差動入力チョッパ型
電圧比較回路が得られる。
ッパ型電圧比較回路において、前記第１乃至第５のスイ
ッチは、前記第３の所定時間に続く第４の所定時間の
間、オフするものであり、前記第６及び第７のスイッチ
は、前記第３の所定時間に続く第４の所定時間の間、オ
ンするものであることを特徴とする差動入力チョッパ型
電圧比較回路が得られる。
【００１７】この場合、前記駆動回路は、第１乃至第３
の駆動信号であって、前記第１の所定時間の間オンであ
ると共に、前記第２乃至第４の所定時間の間オフである
前記第１の駆動信号と、前記第１及び第４の所定時間の
間、オフであると共に、前記第２及び第３の所定時間の
間、オンである前記第２の駆動信号と、前記第１及び第
２の所定時間の間、オフであると共に、前記第３及び第
４の所定時間の間、オンである前記第３の駆動信号とを
生成し、前記第１及び第２のスイッチ並びに前記第４及
び第５のスイッチに対して前記第１の駆動信号を出力
し、前記第３のスイッチに対して前記第２の駆動信号を
出力し、前記第６及び第７のスイッチに対して前記第３
の駆動信号を出力するものとなる。
の駆動信号であって、前記第１の所定時間の間オンであ
ると共に、前記第２乃至第４の所定時間の間オフである
前記第１の駆動信号と、前記第１及び第４の所定時間の
間、オフであると共に、前記第２及び第３の所定時間の
間、オンである前記第２の駆動信号と、前記第１及び第
２の所定時間の間、オフであると共に、前記第３及び第
４の所定時間の間、オンである前記第３の駆動信号とを
生成し、前記第１及び第２のスイッチ並びに前記第４及
び第５のスイッチに対して前記第１の駆動信号を出力
し、前記第３のスイッチに対して前記第２の駆動信号を
出力し、前記第６及び第７のスイッチに対して前記第３
の駆動信号を出力するものとなる。
【００１８】更に、本発明によれば、前記いずれかの差
動入力チョッパ型電圧比較回路において、前記出力信号
を非反転信号とした場合における反転信号を出力するた
めの反転出力端子を更に備えていることを特徴とする差
動入力チョッパ型電圧比較回路が得られる。
動入力チョッパ型電圧比較回路において、前記出力信号
を非反転信号とした場合における反転信号を出力するた
めの反転出力端子を更に備えていることを特徴とする差
動入力チョッパ型電圧比較回路が得られる。
【００１９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。
いて図面を用いて説明する。
【００２０】本実施の形態のチョッパ型電圧比較回路
は、差動入力タイプのものであり、入力電圧Ｖinと基準
電圧Ｖref とを同時に処理することにより電圧比較結果
を得ることを特徴としており、例えば、図１に示される
フラッシュＡ／Ｄ変換器における第１乃至第７の電圧比
較回路ＣＯＭＰ１〜ＣＯＭＰ７の夫々に適用されるもの
である。
は、差動入力タイプのものであり、入力電圧Ｖinと基準
電圧Ｖref とを同時に処理することにより電圧比較結果
を得ることを特徴としており、例えば、図１に示される
フラッシュＡ／Ｄ変換器における第１乃至第７の電圧比
較回路ＣＯＭＰ１〜ＣＯＭＰ７の夫々に適用されるもの
である。
【００２１】フラッシュＡ／Ｄ変換器において、第１乃
至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７には、ア
ナログ電圧である入力電圧Ｖinが入力されると共に、電
圧ＶRTから電圧ＶRBまでの電圧を抵抗分割回路により分
圧して得られる第１乃至第７の基準電圧Ｖref1〜Ｖref7
の夫々が入力される。第１乃至第７の電圧比較回路ＣＯ
ＭＰ１〜ＣＯＭＰ７は、入力電圧Ｖinと第１乃至第７の
基準電圧Ｖref1〜Ｖref7の夫々とを比較し、比較結果と
して“電源電圧（Ｖpp）”又は“接地電圧（ＧＮＤ）”
を出力する。更に、エンコーダ（図示せず）は、第１乃
至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７の出力を
受けて、第１の電圧比較回路ＣＯＭＰ１の出力が“ＧＮ
Ｄ”であった場合には“０００”、第１の電圧比較回路
ＣＯＭＰ１の出力が“Ｖpp”であり、且つ、第２の電圧
比較回路ＣＯＭＰ２の出力が“ＧＮＤ”であった場合に
は“００１”というように入力電圧Ｖinをコード化す
る。以上述べたように、フラッシュＡ／Ｄ変換器は、第
１乃至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７に対
して、入力電圧Ｖinを同時に入力してデジタル信号に変
換する。尚、説明の都合上、図１には一例として３ビッ
トＡ／Ｄ変換器を図示してあるが、これに制限されない
ことは言うまでもない。
至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７には、ア
ナログ電圧である入力電圧Ｖinが入力されると共に、電
圧ＶRTから電圧ＶRBまでの電圧を抵抗分割回路により分
圧して得られる第１乃至第７の基準電圧Ｖref1〜Ｖref7
の夫々が入力される。第１乃至第７の電圧比較回路ＣＯ
ＭＰ１〜ＣＯＭＰ７は、入力電圧Ｖinと第１乃至第７の
基準電圧Ｖref1〜Ｖref7の夫々とを比較し、比較結果と
して“電源電圧（Ｖpp）”又は“接地電圧（ＧＮＤ）”
を出力する。更に、エンコーダ（図示せず）は、第１乃
至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７の出力を
受けて、第１の電圧比較回路ＣＯＭＰ１の出力が“ＧＮ
Ｄ”であった場合には“０００”、第１の電圧比較回路
ＣＯＭＰ１の出力が“Ｖpp”であり、且つ、第２の電圧
比較回路ＣＯＭＰ２の出力が“ＧＮＤ”であった場合に
は“００１”というように入力電圧Ｖinをコード化す
る。以上述べたように、フラッシュＡ／Ｄ変換器は、第
１乃至第７の電圧比較回路ＣＯＭＰ１〜ＣＯＭＰ７に対
して、入力電圧Ｖinを同時に入力してデジタル信号に変
換する。尚、説明の都合上、図１には一例として３ビッ
トＡ／Ｄ変換器を図示してあるが、これに制限されない
ことは言うまでもない。
【００２２】本実施の形態の差動入力チョッパ型電圧比
較回路は、図２に示されるような構成を備えている。
較回路は、図２に示されるような構成を備えている。
【００２３】即ち、本実施の形態の差動入力チョッパ型
電圧比較回路は、入力電圧Ｖinを入力するための入力電
圧端子１、基準電圧Ｖref を入力するための基準電圧端
子２、第１及び第２のキャパシタ３，４、第１及び第２
のインバータ５，６、第１乃至第７のスイッチ７〜１
３、並びに第１及び第２の出力端子１４，１５を備えて
おり、駆動回路１６からの第１乃至第３の駆動信号Ｐ１
〜Ｐ３を受けて第１乃至第７のスイッチ７〜１３を切り
換えることにより、入力電圧Ｖinと基準電圧Ｖref とを
比較して、入力電圧Ｖinが基準電圧Ｖref より大きい場
合には、第１のインバータ５における電源電圧Ｖppを第
１の出力端子１４から出力し、入力電圧Ｖinが基準電圧
Ｖref より小さい場合には、接地電圧ＧＮＤを第１の出
力端子１４から出力するためのものである。尚、第２の
出力端子１５は、第１の出力端子１４の反転信号を出力
するためのものである。
電圧比較回路は、入力電圧Ｖinを入力するための入力電
圧端子１、基準電圧Ｖref を入力するための基準電圧端
子２、第１及び第２のキャパシタ３，４、第１及び第２
のインバータ５，６、第１乃至第７のスイッチ７〜１
３、並びに第１及び第２の出力端子１４，１５を備えて
おり、駆動回路１６からの第１乃至第３の駆動信号Ｐ１
〜Ｐ３を受けて第１乃至第７のスイッチ７〜１３を切り
換えることにより、入力電圧Ｖinと基準電圧Ｖref とを
比較して、入力電圧Ｖinが基準電圧Ｖref より大きい場
合には、第１のインバータ５における電源電圧Ｖppを第
１の出力端子１４から出力し、入力電圧Ｖinが基準電圧
Ｖref より小さい場合には、接地電圧ＧＮＤを第１の出
力端子１４から出力するためのものである。尚、第２の
出力端子１５は、第１の出力端子１４の反転信号を出力
するためのものである。
【００２４】本実施の形態の差動入力チョッパ型電圧比
較回路は、詳しくは、以下に示すような接続関係を有し
ている。
較回路は、詳しくは、以下に示すような接続関係を有し
ている。
【００２５】入力電圧端子１は、第１のスイッチ７の一
端に接続されている。また、第１のスイッチ７の他端に
は、第１のキャパシタ３の一端が接続されている。即
ち、入力電圧端子１は、第１のスイッチ７を介して、第
１のキャパシタ３の一端に接続されている。基準電圧端
子２は、第２のスイッチ８の一端に接続されている。ま
た、第２のスイッチ８の他端には、第２のキャパシタ４
の一端が接続されている。即ち、基準電圧端子２は、第
２のスイッチ８を介して、第２のキャパシタ４の一端に
接続されている。また、第１のキャパシタ３の第１のス
イッチ７が接続されている一端は、第３のスイッチ９の
一端に接続されており、第２のキャパシタ４の第２のス
イッチ８が接続されている一端は、第３のスイッチ９の
他端に接続されている。第１のキャパシタ３の他端は、
第１のインバータ５の入力部に接続されている。第２の
キャパシタ４の他端は、第２のインバータ６の入力部に
接続されている。第１のインバータ５の出力部は、第１
の出力端子１４に接続されている。第２のインバータ６
の出力部は、第２の出力端子１５に接続されている。ま
た、第１のインバータ５の入出力間には第４のスイッチ
１０が設けられており、第２のインバータ６の入出力間
には第５のスイッチ１１が設けられている。更に、第１
のインバータ５の出力部と第２のインバータ６の入力部
との間には第６のスイッチ１２が設けられており、第２
のインバータの出力部と第１のインバータの入力部との
間には第７のスイッチ１３が設けられている。
端に接続されている。また、第１のスイッチ７の他端に
は、第１のキャパシタ３の一端が接続されている。即
ち、入力電圧端子１は、第１のスイッチ７を介して、第
１のキャパシタ３の一端に接続されている。基準電圧端
子２は、第２のスイッチ８の一端に接続されている。ま
た、第２のスイッチ８の他端には、第２のキャパシタ４
の一端が接続されている。即ち、基準電圧端子２は、第
２のスイッチ８を介して、第２のキャパシタ４の一端に
接続されている。また、第１のキャパシタ３の第１のス
イッチ７が接続されている一端は、第３のスイッチ９の
一端に接続されており、第２のキャパシタ４の第２のス
イッチ８が接続されている一端は、第３のスイッチ９の
他端に接続されている。第１のキャパシタ３の他端は、
第１のインバータ５の入力部に接続されている。第２の
キャパシタ４の他端は、第２のインバータ６の入力部に
接続されている。第１のインバータ５の出力部は、第１
の出力端子１４に接続されている。第２のインバータ６
の出力部は、第２の出力端子１５に接続されている。ま
た、第１のインバータ５の入出力間には第４のスイッチ
１０が設けられており、第２のインバータ６の入出力間
には第５のスイッチ１１が設けられている。更に、第１
のインバータ５の出力部と第２のインバータ６の入力部
との間には第６のスイッチ１２が設けられており、第２
のインバータの出力部と第１のインバータの入力部との
間には第７のスイッチ１３が設けられている。
【００２６】尚、第１及び第２のスイッチ７，８、並び
に第４のスイッチ及び第５のスイッチ１０，１１は、駆
動回路１６からの第１の駆動信号Ｐ１のオン・オフに従
って、オン・オフするものである。また、第３のスイッ
チ９は、駆動回路１６からの第２の駆動信号Ｐ２のオン
・オフに従って、オン・オフするものである。更に、第
６及び第７のスイッチ１２，１３は、駆動回路１６から
の第３の駆動信号Ｐ３のオン・オフに従って、オン・オ
フするものである。
に第４のスイッチ及び第５のスイッチ１０，１１は、駆
動回路１６からの第１の駆動信号Ｐ１のオン・オフに従
って、オン・オフするものである。また、第３のスイッ
チ９は、駆動回路１６からの第２の駆動信号Ｐ２のオン
・オフに従って、オン・オフするものである。更に、第
６及び第７のスイッチ１２，１３は、駆動回路１６から
の第３の駆動信号Ｐ３のオン・オフに従って、オン・オ
フするものである。
【００２７】このような構成を備えた本実施の形態の差
動入力チョッパ型電圧比較回路は、図３に示されるよう
な第１乃至第３の駆動信号Ｐ１〜Ｐ３のオン・オフの組
み合わせに従って、図４乃至図７に示されるような接続
形態を有し、夫々の状態を連続して変化することによ
り、電圧比較結果を出力する。
動入力チョッパ型電圧比較回路は、図３に示されるよう
な第１乃至第３の駆動信号Ｐ１〜Ｐ３のオン・オフの組
み合わせに従って、図４乃至図７に示されるような接続
形態を有し、夫々の状態を連続して変化することによ
り、電圧比較結果を出力する。
【００２８】まず、本実施の形態の差動入力チョッパ型
電圧比較回路は、第１の状態として、第１の駆動信号Ｐ
１がオン、第２の駆動信号Ｐ２がオフ、及び第３の駆動
信号Ｐ３がオフであることにより、第１及び第２のスイ
ッチ７，８、第４及び第５のスイッチ１０，１１がオン
になり、第３、第６及び第７のスイッチ９，１２，１３
がオフになり、図４に示されるような接続状態を有す
る。この際、入力電圧端子１から入力される入力電圧Ｖ
inは、第１のキャパシタ３によりサンプルされ、基準電
圧端子２から入力される基準電圧Ｖref は、第２のキャ
パシタ４によりサンプルされる。この入力電圧Ｖinのサ
ンプルと基準電圧Ｖref のサンプルとは、スイッチのタ
イミング及び図等から理解されるように、同時に行われ
る。結果として、図３に示されるように、入力電圧Ｖin
及び基準電圧Ｖref を十分にサンプルした後の点及び
点における電位は、夫々、Ｖin及びＶref となる。ま
た、第１のインバータ５及び第２のインバータ６が、夫
々、入出力間を第４のスイッチ１０及び第５のスイッチ
１１により短絡されていることから、，，，及び
点における電位は、ロジカルスレッシュホールド電圧
ＶLTに保たれている。
電圧比較回路は、第１の状態として、第１の駆動信号Ｐ
１がオン、第２の駆動信号Ｐ２がオフ、及び第３の駆動
信号Ｐ３がオフであることにより、第１及び第２のスイ
ッチ７，８、第４及び第５のスイッチ１０，１１がオン
になり、第３、第６及び第７のスイッチ９，１２，１３
がオフになり、図４に示されるような接続状態を有す
る。この際、入力電圧端子１から入力される入力電圧Ｖ
inは、第１のキャパシタ３によりサンプルされ、基準電
圧端子２から入力される基準電圧Ｖref は、第２のキャ
パシタ４によりサンプルされる。この入力電圧Ｖinのサ
ンプルと基準電圧Ｖref のサンプルとは、スイッチのタ
イミング及び図等から理解されるように、同時に行われ
る。結果として、図３に示されるように、入力電圧Ｖin
及び基準電圧Ｖref を十分にサンプルした後の点及び
点における電位は、夫々、Ｖin及びＶref となる。ま
た、第１のインバータ５及び第２のインバータ６が、夫
々、入出力間を第４のスイッチ１０及び第５のスイッチ
１１により短絡されていることから、，，，及び
点における電位は、ロジカルスレッシュホールド電圧
ＶLTに保たれている。
【００２９】次に、本実施の形態の差動入力チョッパ型
電圧比較回路は、第２の状態として、第１の駆動信号Ｐ
１がオフ、第２の駆動信号Ｐ２がオン、及び第３の駆動
信号Ｐ３がオフであることにより、第３のスイッチ９が
オンになり、第１及び第２のスイッチ７，８、第４乃至
第７のスイッチ１０〜１３がオフになり、図５に示され
るような接続状態を有する。第３のスイッチ９がオンに
なることにより、第１及び第２のキャパシタ３，４の端
部の内、第３のスイッチ９に接続されている各々の一端
の電位が同電位になるように、電荷の移動が起こる。結
果として、図３に示されるように、及び点の電位
は、平均化されて、（Ｖin＋Ｖref ）／２となる。ま
た、この第１及び第２のキャパシタ３，４の第３のスイ
ッチ９側における電荷の移動に伴い、第１及び第２のキ
ャパシタ３，４の第１及び第２のインバータ５，６側に
おいても電荷の移動が生じる。結果として、及び点
の電位は、夫々、ＶLT−｛（Ｖin−Ｖref ）／２｝及び
ＶLT＋｛（Ｖin−Ｖref ）／２｝となる。この及び
点の電圧は、夫々、第１及び第２のインバータ５，６に
より、増幅率−Ａをもって、反転増幅される。正確に
は、夫々のインバータにおける入力部の電圧からロジカ
ルスレッシュホールド電圧ＶLTを引いた差電圧が−Ａ倍
に反転増幅されて、ロジカルスレッシュホールド電圧Ｖ
LTに加算され、夫々のインバータの出力部に出力され
る。従って、第１及び第２のインバータ５，６の夫々か
ら第１及び第２の出力端子１４，１５に対して出力され
る電位、すなわち、及び点の電位は、夫々、ＶLT＋
｛Ａ（Ｖin−Ｖref ）／２｝及びＶLT−｛Ａ （Ｖin−
Ｖref ）／２｝となる。
電圧比較回路は、第２の状態として、第１の駆動信号Ｐ
１がオフ、第２の駆動信号Ｐ２がオン、及び第３の駆動
信号Ｐ３がオフであることにより、第３のスイッチ９が
オンになり、第１及び第２のスイッチ７，８、第４乃至
第７のスイッチ１０〜１３がオフになり、図５に示され
るような接続状態を有する。第３のスイッチ９がオンに
なることにより、第１及び第２のキャパシタ３，４の端
部の内、第３のスイッチ９に接続されている各々の一端
の電位が同電位になるように、電荷の移動が起こる。結
果として、図３に示されるように、及び点の電位
は、平均化されて、（Ｖin＋Ｖref ）／２となる。ま
た、この第１及び第２のキャパシタ３，４の第３のスイ
ッチ９側における電荷の移動に伴い、第１及び第２のキ
ャパシタ３，４の第１及び第２のインバータ５，６側に
おいても電荷の移動が生じる。結果として、及び点
の電位は、夫々、ＶLT−｛（Ｖin−Ｖref ）／２｝及び
ＶLT＋｛（Ｖin−Ｖref ）／２｝となる。この及び
点の電圧は、夫々、第１及び第２のインバータ５，６に
より、増幅率−Ａをもって、反転増幅される。正確に
は、夫々のインバータにおける入力部の電圧からロジカ
ルスレッシュホールド電圧ＶLTを引いた差電圧が−Ａ倍
に反転増幅されて、ロジカルスレッシュホールド電圧Ｖ
LTに加算され、夫々のインバータの出力部に出力され
る。従って、第１及び第２のインバータ５，６の夫々か
ら第１及び第２の出力端子１４，１５に対して出力され
る電位、すなわち、及び点の電位は、夫々、ＶLT＋
｛Ａ（Ｖin−Ｖref ）／２｝及びＶLT−｛Ａ （Ｖin−
Ｖref ）／２｝となる。
【００３０】第２の状態において十分に増幅を行った
後、本実施の形態の差動入力チョッパ型電圧比較回路
は、第３の状態として、第１の駆動信号Ｐ１がオフ、第
２の駆動信号Ｐ２がオン、及び第３の駆動信号Ｐ３がオ
ンであることにより、第３のスイッチ９、並びに第６及
び第７のスイッチ１２，１３がオンになり、第１及び第
２のスイッチ７，８、並びに第４及び第５のスイッチ１
０，１１がオフになり、図６に示されるような接続状態
を有する。この第３の状態においては、第２の状態に引
き続き、第３のスイッチ９がオンのままであり、且つ第
１及び第２のスイッチ７，８がオフのままであるので、
及び点の電位に変化はない。しかしながら、この第
３の状態においては、第４及び第５のスイッチ１０，１
１がオフであり、且つ、第６及び第７のスイッチ１２，
１３がオンであるため、第１及び第２のインバータ５，
６に関して、一方のインバータの出力部が他方のインバ
ータの入力部に対して、互いに接続されることとなり、
所謂、ラッチ回路が形成される。結果として、夫々のイ
ンバータにある電位が与えられると、夫々のインバータ
の入力部に与えられた電位からロジカルスレッシュホー
ルド電圧ＶLTを引いた差電圧がＡ2 倍に増幅され、更
に、Ａ2 倍された差電圧がロジカルスレッシュホールド
電圧ＶLTから減算されて、結果として得られる電圧が、
再び、夫々のインバータの入力部にフィードバックされ
る。フィードバックにより入力部に与えられた電位は、
更に繰り返し２つのインバータによる増幅を経てフィー
ドバックされてくる。従って、，，及び点の電
位は、夫々、図３に示されるように、ＶLT−｛Ａ
n-1 （Ｖin−Ｖref ）／２｝，ＶLT＋｛Ａn （Ｖin−Ｖ
ref ）／２｝，ＶLT＋｛Ａn-1 （Ｖin−Ｖref ）／２｝
及びＶLT−｛Ａn （Ｖin−Ｖref ）／２｝となる。即
ち、，，及び点の電位は、時間の経過と共に、
夫々、電源電圧Ｖpp若しくは接地電圧ＧＮＤのいずれか
一方に漸近していくこととなる。尚、ｎは、２以上の整
数であり、フィードバックする毎に増えていくことは言
うまでもない。また、本実施の形態において、第１及び
第２のインバータ５，６は、インバータ特性の同じもの
として説明してある。即ち、上述した説明からも明らか
なように、本実施の形態において、第１及び第２のイン
バータ５，６の増幅率は、双方とも−Ａである。更に、
夫々の電位が電源電圧Ｖpp又は接地電圧ＧＮＤのいずれ
に漸近していくかは、図４乃至図６に示される数式と図
３とから明らかなように、入力電圧Ｖinと基準電圧Ｖ
ref との大小により決定される。即ち、入力電圧Ｖinが
基準電圧Ｖref よりも大きい場合、及び点の電位が
接地電位ＧＮＤに漸近すると共に及び点の電位が電
源電圧Ｖppに漸近する。一方、入力電圧Ｖinが基準電圧
Ｖref よりも小さい場合、及び点の電位が電源電圧
Ｖppに漸近すると共に及び点の電位が接地電位ＧＮ
Ｄに漸近する。ここで、電源電圧Ｖppとは、第１及び第
２のインバータ５，６に供給される電源電圧を示すこと
は言うまでもない。
後、本実施の形態の差動入力チョッパ型電圧比較回路
は、第３の状態として、第１の駆動信号Ｐ１がオフ、第
２の駆動信号Ｐ２がオン、及び第３の駆動信号Ｐ３がオ
ンであることにより、第３のスイッチ９、並びに第６及
び第７のスイッチ１２，１３がオンになり、第１及び第
２のスイッチ７，８、並びに第４及び第５のスイッチ１
０，１１がオフになり、図６に示されるような接続状態
を有する。この第３の状態においては、第２の状態に引
き続き、第３のスイッチ９がオンのままであり、且つ第
１及び第２のスイッチ７，８がオフのままであるので、
及び点の電位に変化はない。しかしながら、この第
３の状態においては、第４及び第５のスイッチ１０，１
１がオフであり、且つ、第６及び第７のスイッチ１２，
１３がオンであるため、第１及び第２のインバータ５，
６に関して、一方のインバータの出力部が他方のインバ
ータの入力部に対して、互いに接続されることとなり、
所謂、ラッチ回路が形成される。結果として、夫々のイ
ンバータにある電位が与えられると、夫々のインバータ
の入力部に与えられた電位からロジカルスレッシュホー
ルド電圧ＶLTを引いた差電圧がＡ2 倍に増幅され、更
に、Ａ2 倍された差電圧がロジカルスレッシュホールド
電圧ＶLTから減算されて、結果として得られる電圧が、
再び、夫々のインバータの入力部にフィードバックされ
る。フィードバックにより入力部に与えられた電位は、
更に繰り返し２つのインバータによる増幅を経てフィー
ドバックされてくる。従って、，，及び点の電
位は、夫々、図３に示されるように、ＶLT−｛Ａ
n-1 （Ｖin−Ｖref ）／２｝，ＶLT＋｛Ａn （Ｖin−Ｖ
ref ）／２｝，ＶLT＋｛Ａn-1 （Ｖin−Ｖref ）／２｝
及びＶLT−｛Ａn （Ｖin−Ｖref ）／２｝となる。即
ち、，，及び点の電位は、時間の経過と共に、
夫々、電源電圧Ｖpp若しくは接地電圧ＧＮＤのいずれか
一方に漸近していくこととなる。尚、ｎは、２以上の整
数であり、フィードバックする毎に増えていくことは言
うまでもない。また、本実施の形態において、第１及び
第２のインバータ５，６は、インバータ特性の同じもの
として説明してある。即ち、上述した説明からも明らか
なように、本実施の形態において、第１及び第２のイン
バータ５，６の増幅率は、双方とも−Ａである。更に、
夫々の電位が電源電圧Ｖpp又は接地電圧ＧＮＤのいずれ
に漸近していくかは、図４乃至図６に示される数式と図
３とから明らかなように、入力電圧Ｖinと基準電圧Ｖ
ref との大小により決定される。即ち、入力電圧Ｖinが
基準電圧Ｖref よりも大きい場合、及び点の電位が
接地電位ＧＮＤに漸近すると共に及び点の電位が電
源電圧Ｖppに漸近する。一方、入力電圧Ｖinが基準電圧
Ｖref よりも小さい場合、及び点の電位が電源電圧
Ｖppに漸近すると共に及び点の電位が接地電位ＧＮ
Ｄに漸近する。ここで、電源電圧Ｖppとは、第１及び第
２のインバータ５，６に供給される電源電圧を示すこと
は言うまでもない。
【００３１】入力電圧Ｖinと基準電圧Ｖref との電圧比
較は、第１及び第２の状態を経て第３の状態を保持して
おくことにより、達成され得る。しかしながら、第３の
状態において、第１及び第２のキャパシタ３，４が、夫
々、第１及び第２のインバータ５，６に対する負荷容量
として接続されているため、電圧比較の結果を得るため
に時間を要することとなる。そこで、本実施の形態にお
いては、電圧比較結果を得るにあたり高速化を図るため
に、本実施の形態の差動入力チョッパ型電圧比較回路
は、図６に示されるラッチ回路形成後、第４の状態とし
て、ラッチ回路の負荷容量を切り離した接続状態を有す
る。即ち、本実施の形態の差動入力チョッパ型電圧比較
回路は、第１の駆動信号Ｐ１がオフ、第２の駆動信号Ｐ
２がオフ、及び第３の駆動信号Ｐ３がオンであることに
より、第１乃至第５のスイッチ７〜１１がオンになり、
第６及び第７のスイッチ１２，１３がオンになり、図７
に示されるような接続状態を有する。結果として、第１
及び第２のインバータ５，６と第６及び第７のスイッチ
１２，１３とにより形成されるラッチ回路は、負荷容量
が軽減されることとなり、高速化が図られ、その出力
は、図３に示されるように、急速にロジックレベル、即
ち、第３の状態に関連して説明した原理に基づいて、電
源電圧Ｖpp若しくは接地電圧ＧＮＤまで開くこととな
る。
較は、第１及び第２の状態を経て第３の状態を保持して
おくことにより、達成され得る。しかしながら、第３の
状態において、第１及び第２のキャパシタ３，４が、夫
々、第１及び第２のインバータ５，６に対する負荷容量
として接続されているため、電圧比較の結果を得るため
に時間を要することとなる。そこで、本実施の形態にお
いては、電圧比較結果を得るにあたり高速化を図るため
に、本実施の形態の差動入力チョッパ型電圧比較回路
は、図６に示されるラッチ回路形成後、第４の状態とし
て、ラッチ回路の負荷容量を切り離した接続状態を有す
る。即ち、本実施の形態の差動入力チョッパ型電圧比較
回路は、第１の駆動信号Ｐ１がオフ、第２の駆動信号Ｐ
２がオフ、及び第３の駆動信号Ｐ３がオンであることに
より、第１乃至第５のスイッチ７〜１１がオンになり、
第６及び第７のスイッチ１２，１３がオンになり、図７
に示されるような接続状態を有する。結果として、第１
及び第２のインバータ５，６と第６及び第７のスイッチ
１２，１３とにより形成されるラッチ回路は、負荷容量
が軽減されることとなり、高速化が図られ、その出力
は、図３に示されるように、急速にロジックレベル、即
ち、第３の状態に関連して説明した原理に基づいて、電
源電圧Ｖpp若しくは接地電圧ＧＮＤまで開くこととな
る。
【００３２】以上説明してきたように、本実施の形態の
差動入力チョッパ型電圧比較回路において、入力電圧Ｖ
inと基準電圧Ｖref とを比較して所望とするロジックレ
ベルを得るために必要とされるインバータの個数は２つ
のみである。従って、高精度化のため、若しくは所望と
するロジックレベルを得るために直列に接続された多段
数のインバータを必要とする従来例と比較して、本実施
の形態の差動入力チョッパ型電圧比較回路においては、
消費電力の軽減が達成されている。
差動入力チョッパ型電圧比較回路において、入力電圧Ｖ
inと基準電圧Ｖref とを比較して所望とするロジックレ
ベルを得るために必要とされるインバータの個数は２つ
のみである。従って、高精度化のため、若しくは所望と
するロジックレベルを得るために直列に接続された多段
数のインバータを必要とする従来例と比較して、本実施
の形態の差動入力チョッパ型電圧比較回路においては、
消費電力の軽減が達成されている。
【００３３】次に、従来例における問題を生じさせる原
因である電源ノイズ等、同相ノイズの発生について説明
し、その後、当該同相ノイズの発生によりインバータに
おける閾値電圧が変化してしまう場合における本実施の
形態の差動入力チョッパ型電圧比較回路の動作につい
て、図８を用いて、本実施の形態の差動入力チョッパ型
電圧比較回路における電圧比較の動作を説明する。
因である電源ノイズ等、同相ノイズの発生について説明
し、その後、当該同相ノイズの発生によりインバータに
おける閾値電圧が変化してしまう場合における本実施の
形態の差動入力チョッパ型電圧比較回路の動作につい
て、図８を用いて、本実施の形態の差動入力チョッパ型
電圧比較回路における電圧比較の動作を説明する。
【００３４】本実施の形態の差動入力チョッパ型電圧比
較回路は、前述のように、Ａ／Ｄ変換器の一部として用
いられ得るものであり、近年、当該Ａ／Ｄ変換器は、適
用されるデジタルシステムと同一のチップ上に形成さ
れ、パッケージされることが求められている。このよう
な状況下においては、デジタルシステムとＡ／Ｄ変換器
とが電源及びグランドを同一とするため、Ａ／Ｄ変換器
に対して、電源又はグランドを介してデジタルシステム
からのノイズが伝達されることが起こり得る。
較回路は、前述のように、Ａ／Ｄ変換器の一部として用
いられ得るものであり、近年、当該Ａ／Ｄ変換器は、適
用されるデジタルシステムと同一のチップ上に形成さ
れ、パッケージされることが求められている。このよう
な状況下においては、デジタルシステムとＡ／Ｄ変換器
とが電源及びグランドを同一とするため、Ａ／Ｄ変換器
に対して、電源又はグランドを介してデジタルシステム
からのノイズが伝達されることが起こり得る。
【００３５】更に詳しくは、デジタルシステムは、一般
に、ＣＭＯＳ技術が適用されており、また、Ａ／Ｄコン
バータと非同期でデジタルスイッチング動作（０→１又
は１→０）を行っている。このようなデジタルシステム
において、スイッチング動作時に電源からグランドに対
して電流が流れることは良く知られている。また、デジ
タルシステムの有する多くの論理ゲートがほぼ同時に動
作するため、スイッチング動作時において、電源とグラ
ンドは、電位的に激しく揺すられることとなる。この際
の電源及びグランドの電位的な揺れが、同相ノイズとし
てＡ／Ｄ変換器に対して伝達される。ここで、同相ノイ
ズが発生する多くの場合、当該同相ノイズは、例えば上
記例によればデジタルシステムのスイッチング動作が終
了することにより収まるものであり、また、チップ外部
から電源に対して他のチップ等からのノイズを受ける場
合も同様にして収まるものである。従って、以下におい
ては、同相ノイズが一瞬で収まる場合を例に挙げて説明
することとする。
に、ＣＭＯＳ技術が適用されており、また、Ａ／Ｄコン
バータと非同期でデジタルスイッチング動作（０→１又
は１→０）を行っている。このようなデジタルシステム
において、スイッチング動作時に電源からグランドに対
して電流が流れることは良く知られている。また、デジ
タルシステムの有する多くの論理ゲートがほぼ同時に動
作するため、スイッチング動作時において、電源とグラ
ンドは、電位的に激しく揺すられることとなる。この際
の電源及びグランドの電位的な揺れが、同相ノイズとし
てＡ／Ｄ変換器に対して伝達される。ここで、同相ノイ
ズが発生する多くの場合、当該同相ノイズは、例えば上
記例によればデジタルシステムのスイッチング動作が終
了することにより収まるものであり、また、チップ外部
から電源に対して他のチップ等からのノイズを受ける場
合も同様にして収まるものである。従って、以下におい
ては、同相ノイズが一瞬で収まる場合を例に挙げて説明
することとする。
【００３６】図８に示されるように、本実施の形態の差
動入力チョッパ型電圧比較回路において、第２の状態下
で同相ノイズが発生し、第１及び第２のインバータ５，
６の閾値電圧がＶnoise だけ変動したとすると、及び
点の電位は、夫々、ＶLT＋｛Ｖnoise −（Ｖin−Ｖ
ref ）／２｝及びＶLT＋｛Ｖnoise ＋（Ｖin−Ｖref ）
／２｝となる。及び点に与えられた電位は、夫々、
第１及び第２のインバータ５，６により、増幅率−Ａを
もって反転増幅されることとなるため、及び点にお
ける電位は、ＶLT−Ａ｛Ｖnoise −（Ｖin−Ｖref ）／
２｝及びＶLT−Ａ｛Ｖnoise ＋（Ｖin−Ｖref ）／２｝
となる。
動入力チョッパ型電圧比較回路において、第２の状態下
で同相ノイズが発生し、第１及び第２のインバータ５，
６の閾値電圧がＶnoise だけ変動したとすると、及び
点の電位は、夫々、ＶLT＋｛Ｖnoise −（Ｖin−Ｖ
ref ）／２｝及びＶLT＋｛Ｖnoise ＋（Ｖin−Ｖref ）
／２｝となる。及び点に与えられた電位は、夫々、
第１及び第２のインバータ５，６により、増幅率−Ａを
もって反転増幅されることとなるため、及び点にお
ける電位は、ＶLT−Ａ｛Ｖnoise −（Ｖin−Ｖref ）／
２｝及びＶLT−Ａ｛Ｖnoise ＋（Ｖin−Ｖref ）／２｝
となる。
【００３７】ここで、上記した数式及び図８から理解さ
れるように、例えば、入力電圧Ｖinが基準電圧Ｖref よ
り大きい場合（Ｖin＞Ｖref ）、及び点の電位は、
双方ともロジカルスレッシュホールド電圧ＶLTよりも低
い。更に、点と点との関係に着目すると、点の電
位と比較して点の電位の方がロジカルスレッシュホー
ルド電圧ＶLTからみて低い、即ち、点の電位の方が
点の電位よりもロジカルスレッシュホールド電圧ＶLTに
対して電圧差（絶対値）を有する。
れるように、例えば、入力電圧Ｖinが基準電圧Ｖref よ
り大きい場合（Ｖin＞Ｖref ）、及び点の電位は、
双方ともロジカルスレッシュホールド電圧ＶLTよりも低
い。更に、点と点との関係に着目すると、点の電
位と比較して点の電位の方がロジカルスレッシュホー
ルド電圧ＶLTからみて低い、即ち、点の電位の方が
点の電位よりもロジカルスレッシュホールド電圧ＶLTに
対して電圧差（絶対値）を有する。
【００３８】このような状態の下、第３の状態に移行す
ると、まず、一方では第２の状態下における点の電位
が点に供給され、他方では第２の状態下における点
の電位が点に供給される。次いで、点及び点の夫
々に対して供給された電位に従って、点及び点に
は、当該供給された電圧とロジカルスレッシュホールド
電圧ＶLTとの差が−Ａ倍に反転増幅されて得られる電位
が出力される。ここで、第２の状態下において及び
点の電位が双方ともロジカルスレッシュホールド電圧Ｖ
LTよりも低かったことから、第３の状態に移行当初の
及び点の電位、即ち反転増幅されて得られる電位は、
双方ともロジカルスレッシュホールド電圧ＶLTよりも高
くなろうとする。更に詳しくは、第２の状態下において
点の電位と比較して点の電位の方がロジカルスレッ
シュホールド電圧ＶLTからみて低かったことから、第３
の状態に移行当初において、点の電位は、点の電位
よりも強力に高い電位へと引き上げられる。また、点
の電位が点に供給され、反転増幅されて点に出力さ
れ、更に点の電位が点に供給され、反転増幅されて
点に出力されるというサイクルを繰り返すことによ
り、結果として、点の電位は、高い方のロジックレベ
ルに収束することとなり、点の電位は、低い方のロジ
ックレベルに収束することとなる。尚、第３の状態から
第４の状態に移行すると、前述のように、双方のロジッ
クレベルへの収束が加速されることとなるが結果に変化
は無い。
ると、まず、一方では第２の状態下における点の電位
が点に供給され、他方では第２の状態下における点
の電位が点に供給される。次いで、点及び点の夫
々に対して供給された電位に従って、点及び点に
は、当該供給された電圧とロジカルスレッシュホールド
電圧ＶLTとの差が−Ａ倍に反転増幅されて得られる電位
が出力される。ここで、第２の状態下において及び
点の電位が双方ともロジカルスレッシュホールド電圧Ｖ
LTよりも低かったことから、第３の状態に移行当初の
及び点の電位、即ち反転増幅されて得られる電位は、
双方ともロジカルスレッシュホールド電圧ＶLTよりも高
くなろうとする。更に詳しくは、第２の状態下において
点の電位と比較して点の電位の方がロジカルスレッ
シュホールド電圧ＶLTからみて低かったことから、第３
の状態に移行当初において、点の電位は、点の電位
よりも強力に高い電位へと引き上げられる。また、点
の電位が点に供給され、反転増幅されて点に出力さ
れ、更に点の電位が点に供給され、反転増幅されて
点に出力されるというサイクルを繰り返すことによ
り、結果として、点の電位は、高い方のロジックレベ
ルに収束することとなり、点の電位は、低い方のロジ
ックレベルに収束することとなる。尚、第３の状態から
第４の状態に移行すると、前述のように、双方のロジッ
クレベルへの収束が加速されることとなるが結果に変化
は無い。
【００３９】このようにして第１及び第２の出力端子１
４，１５に出力されるロジックレベルは、夫々、前述の
理想状態において第１及び第２の出力端子１４，１５に
出力されるロジックレベルと同じ値を有することとな
る。即ち、本実施の形態による差動入力チョッパ型電圧
比較回路においては、電圧比較時に同相ノイズが発生し
たとしても、正しい比較結果が得られることとなる。
尚、入力電圧Ｖinが基準電圧Ｖref よりも大きい場合を
例に挙げて説明してきたが、上記したノイズ発生時にお
ける各部における電位を示す数式、及び説明に用いた図
面等から明白であるように、入力電圧Ｖinが基準電圧Ｖ
ref よりも小さい場合においても、本実施の形態の差動
入力チョッパ型電圧比較回路が正しい比較結果を出力す
ることは、容易に理解されることである。
４，１５に出力されるロジックレベルは、夫々、前述の
理想状態において第１及び第２の出力端子１４，１５に
出力されるロジックレベルと同じ値を有することとな
る。即ち、本実施の形態による差動入力チョッパ型電圧
比較回路においては、電圧比較時に同相ノイズが発生し
たとしても、正しい比較結果が得られることとなる。
尚、入力電圧Ｖinが基準電圧Ｖref よりも大きい場合を
例に挙げて説明してきたが、上記したノイズ発生時にお
ける各部における電位を示す数式、及び説明に用いた図
面等から明白であるように、入力電圧Ｖinが基準電圧Ｖ
ref よりも小さい場合においても、本実施の形態の差動
入力チョッパ型電圧比較回路が正しい比較結果を出力す
ることは、容易に理解されることである。
【００４０】以上説明したように、本実施の形態の差動
入力チョッパ型電圧比較回路においては、入力電圧Ｖin
と基準電圧Ｖref とを同時に処理していくため、電源電
圧の変動等、同相ノイズが発生してインバータにおける
閾値電圧が変化したて信頼性の高い比較結果が得られ
る。
入力チョッパ型電圧比較回路においては、入力電圧Ｖin
と基準電圧Ｖref とを同時に処理していくため、電源電
圧の変動等、同相ノイズが発生してインバータにおける
閾値電圧が変化したて信頼性の高い比較結果が得られ
る。
【００４１】
【発明の効果】以上説明してきたように、本発明のチョ
ッパ型電圧比較回路によれば、差動入力タイプとし、入
力電圧Ｖinと基準電圧Ｖref とを同時に処理することに
より電圧比較結果を得ることとしたため、同相ノイズが
発生した場合にあっても誤動作することなく信頼性の高
い比較結果が得られる。
ッパ型電圧比較回路によれば、差動入力タイプとし、入
力電圧Ｖinと基準電圧Ｖref とを同時に処理することに
より電圧比較結果を得ることとしたため、同相ノイズが
発生した場合にあっても誤動作することなく信頼性の高
い比較結果が得られる。
【００４２】また、本発明によれば、比較結果増幅時に
おいて、２つのインバータの入出力をたすき掛け状に接
続してラッチ回路を形成していることにより、高精度化
のために、若しくは所望のロジックレベルを有する出力
を得るために、２つのインバータを備えていれば良く、
従来例と比較して、消費電力の軽減が図られることとな
る。
おいて、２つのインバータの入出力をたすき掛け状に接
続してラッチ回路を形成していることにより、高精度化
のために、若しくは所望のロジックレベルを有する出力
を得るために、２つのインバータを備えていれば良く、
従来例と比較して、消費電力の軽減が図られることとな
る。
【図１】本発明の実施の形態の差動入力チョッパ型電圧
比較回路が適用可能なフラッシュＡ／Ｄ変換器の簡略的
な構成を示す図である。
比較回路が適用可能なフラッシュＡ／Ｄ変換器の簡略的
な構成を示す図である。
【図２】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の構成を示す図である。
比較回路の構成を示す図である。
【図３】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の理想動作時における各部電圧変化を示す図で
ある。
比較回路の理想動作時における各部電圧変化を示す図で
ある。
【図４】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の第１の状態下における接続形態を示す図であ
る。
比較回路の第１の状態下における接続形態を示す図であ
る。
【図５】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の第２の状態下における接続形態を示す図であ
る。
比較回路の第２の状態下における接続形態を示す図であ
る。
【図６】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の第３の状態下における接続形態を示す図であ
る。
比較回路の第３の状態下における接続形態を示す図であ
る。
【図７】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の第４の状態下における接続形態を示す図であ
る。
比較回路の第４の状態下における接続形態を示す図であ
る。
【図８】本発明の実施の形態の差動入力チョッパ型電圧
比較回路の同相ノイズ発生時における各部電圧変化を示
す図である。
比較回路の同相ノイズ発生時における各部電圧変化を示
す図である。
【図９】従来例のチョッパ型電圧比較回路の構成を示す
図である。
図である。
【図１０】従来例のチョッパ型電圧比較回路の理想動作
時における各部電圧変化を示す図である。
時における各部電圧変化を示す図である。
【図１１】従来例のチョッパ型電圧比較回路の同相ノイ
ズ発生時における各部電圧変化を示す図である。
ズ発生時における各部電圧変化を示す図である。
１ 入力電圧端子 ２ 基準電圧端子 ３ 第１のキャパシタ ４ 第２のキャパシタ ５ 第１のインバータ ６ 第２のインバータ ７ 第１のスイッチ ８ 第２のスイッチ ９ 第３のスイッチ １０ 第４のスイッチ １１ 第５のスイッチ １２ 第６のスイッチ １３ 第７のスイッチ １４ 第１の出力端子 １５ 第２の出力端子 １６ 駆動回路 Ｖin 入力電圧 Ｖref 基準電圧 ＶLT ロジカルスレッシュホールド電圧 Ｐ１ 第１の駆動信号 Ｐ２ 第２の駆動信号 Ｐ３ 第３の駆動信号
Claims (8)
- 【請求項１】 入力電圧端子から入力される入力電圧と
基準電圧端子から入力される基準電圧とを比較して、出
力端子から比較結果としての出力信号を出力するための
電圧比較回路であって、前記入力電圧と前記基準電圧と
を、夫々、断続的に受けて、前記入力電圧が前記基準電
圧より大きい場合には、第１の所定電圧を前記出力信号
として前記出力端子から出力する一方、前記入力電圧が
前記基準電圧より小さい場合には、第２の所定電圧を前
記出力信号として出力するためのチョッパ型電圧比較回
路において、 前記入力電圧及び前記基準電圧を同時に受ける差動入力
タイプであって、前記同時に受けた前記入力電圧及び前
記基準電圧を同時に処理することにより前記比較結果と
しての前記出力信号を出力することを特徴とする差動入
力チョッパ型電圧比較回路。 - 【請求項２】 請求項１に記載の差動入力チョッパ型電
圧比較回路において、 前記入力電圧端子及び基準電圧端子に第１の所定時間接
続されて、前記入力電圧及び前記基準電圧を個々に且つ
同時にサンプルし、前記第１の所定時間に続く第２の所
定時間の間、前記サンプルした前記入力電圧及び前記基
準電圧を受けて、前記入力電圧から前記基準電圧を引い
て得られる差電圧を所定数で割った値を有する第１の差
電圧と、前記基準電圧から前記入力電圧を引いて得られ
る差電圧を前記所定数で割った値を有する第２の差電圧
とを求め、前記第１及び第２の差電圧を、夫々、反転増
幅して第１及び第２の増幅電圧を生成し、前記第２の所
定時間に続く第３の所定時間の間、前記第１及び第２の
増幅電圧を初期の入力電圧としてラッチ回路に入力する
と共に一方の出力を他方の入力としながら繰り返し反転
増幅することにより、前記比較結果としての前記出力信
号を出力することを特徴とする差動入力チョッパ型電圧
比較回路。 - 【請求項３】 請求項２に記載の差動入力チョッパ型電
圧比較回路において、 前記入力電圧端子に接続され、前記第１の所定時間の間
オンすると共に、前記第２及び第３の所定時間の間オフ
する第１のスイッチと、 前記基準電圧端子に接続され、前記第１の所定時間の間
オンすると共に、前記第２及び第３の所定時間の間オフ
する第２のスイッチと、 前記第１のスイッチにその一端を接続された第１のキャ
パシタと、 前記第２のスイッチにその一端を接続された第２のキャ
パシタと、 前記第１のキャパシタの前記一端と前記第２のキャパシ
タの前記一端との間に設けられ、前記第１の所定時間の
間オフすると共に、前記第２及び第３の所定時間の間オ
ンする第３のスイッチと、 前記第１のキャパシタの他端に対して、その入力部が接
続されると共に、前記出力端子に対して、その出力部が
接続された第１のインバータと、 前記第２のキャパシタの他端に対して、その入力部が接
続された第２のインバータと、 前記第１のインバータの入出力間に設けられ、前記第１
の所定時間の間オンすると共に、前記第２及び第３の所
定時間の間オフする第４のスイッチと、 前記第２のインバータの入出力間に設けられ、前記第１
の所定時間の間オンすると共に、前記第２及び第３の所
定時間の間オフする第５のスイッチと、 前記第１のインバータの前記入力部と前記第２のインバ
ータの前記出力部との間に設けられ、前記第１及び第２
の所定時間の間オフすると共に、前記第３の所定時間の
間オンする第６のスイッチと、 前記第２のインバータの前記入力部と前記第１のインバ
ータの前記出力部との間に設けられ、前記第１及び第２
の所定時間の間オフすると共に、前記第３の所定時間の
間オンする第７のスイッチとを備えることを特徴とする
差動入力チョッパ型電圧比較回路。 - 【請求項４】 請求項３に記載の差動入力チョッパ型電
圧比較回路において、 前記第１乃至第５のスイッチは、前記第３の所定時間に
続く第４の所定時間の間、オフするものであり、 前記第６及び第７のスイッチは、前記第３の所定時間に
続く第４の所定時間の間、オンするものであることを特
徴とする差動入力チョッパ型電圧比較回路。 - 【請求項５】 請求項３に記載の差動入力チョッパ型電
圧比較回路において、 第１乃至第３の駆動信号であって、前記第１の所定時間
の間、オンであると共に、前記第２及び第３の所定時間
の間、オフである前記第１の駆動信号と、前記第１の所
定時間の間、オフであると共に、前記第２及び第３の所
定時間の間、オンである前記第２の駆動信号と、前記第
１及び第２の所定時間の間、オフであると共に、前記第
３の所定時間の間、オンである前記第３の駆動信号とを
生成し、前記第１及び第２のスイッチ並びに前記第４及
び第５のスイッチに対して前記第１の駆動信号を出力
し、前記第３のスイッチに対して前記第２の駆動信号を
出力し、前記第６及び第７のスイッチに対して前記第３
の駆動信号を出力するための駆動回路を更に備えてお
り、 前記第１及び第２のスイッチ並びに前記第４及び第５の
スイッチは、前記第１の駆動信号に従ってスイッチング
動作を行うものであり、 前記第３のスイッチは、前記第２の駆動信号に従ってス
イッチング動作を行うものであり、 前記第６及び第７のスイッチは、前記第３の駆動信号に
従ってスイッチング動作を行うものであることを特徴と
する差動入力チョッパ型電圧比較回路。 - 【請求項６】 請求項４に記載の差動入力チョッパ型電
圧比較回路において、 第１乃至第３の駆動信号であって、前記第１の所定時間
の間オンであると共に、前記第２乃至第４の所定時間の
間オフである前記第１の駆動信号と、前記第１及び第４
の所定時間の間、オフであると共に、前記第２及び第３
の所定時間の間、オンである前記第２の駆動信号と、前
記第１及び第２の所定時間の間、オフであると共に、前
記第３及び第４の所定時間の間、オンである前記第３の
駆動信号とを生成し、前記第１及び第２のスイッチ並び
に前記第４及び第５のスイッチに対して前記第１の駆動
信号を出力し、前記第３のスイッチに対して前記第２の
駆動信号を出力し、前記第６及び第７のスイッチに対し
て前記第３の駆動信号を出力するための駆動回路を更に
備えており、 前記第１及び第２のスイッチ並びに前記第４及び第５の
スイッチは、前記第１の駆動信号に従ってスイッチング
動作を行うものであり、 前記第３のスイッチは、前記第２の駆動信号に従ってス
イッチング動作を行うものであり、 前記第６及び第７のスイッチは、前記第３の駆動信号に
従ってスイッチング動作を行うものであることを特徴と
する差動入力チョッパ型電圧比較回路。 - 【請求項７】 請求項１乃至請求項６のいずれかに記載
の差動入力チョッパ型電圧比較回路において、 前記出力信号を非反転信号とした場合における反転信号
を出力するための反転出力端子を更に備えていることを
特徴とする差動入力チョッパ型電圧比較回路。 - 【請求項８】 入力電圧と基準電圧とを夫々断続的に受
けて、電圧値の比較を行う電圧比較方法であって、前記
入力電圧と前記基準電圧とを夫々別個に、且つ、同時に
サンプルし、該サンプルした前記入力電圧及び前記基準
電圧からその差電圧を求め、該差電圧及び該差電圧の反
転信号を夫々反転増幅した後、ラッチ回路に入力するこ
とにより前記電圧値の比較を行うことを特徴とする電圧
比較方法。
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