CN114499530A - 比较器和逐次逼近模数转换器 - Google Patents

比较器和逐次逼近模数转换器 Download PDF

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CN114499530A
CN114499530A CN202011145498.2A CN202011145498A CN114499530A CN 114499530 A CN114499530 A CN 114499530A CN 202011145498 A CN202011145498 A CN 202011145498A CN 114499530 A CN114499530 A CN 114499530A
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朱昊
罗小牛
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Amlogic Shanghai Co Ltd
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Abstract

一种比较器和逐次逼近模数转换器，所述比较器通过在输入级电路和噪声整形输入级电路之间设置隔离传输电路，可以将所述输入级电路输出的第一输出信号和第二输出信号，以及噪声整形输入级电路输出的第三输出信号和第四输出信号分别进行噪声隔离后输入至锁存级电路，使得输入级电路和噪声整形输入级电路的输出端之间相互独立，可以避免因输入级电路和噪声整形输入级电路的输出端共用所产生的回踢噪声，故可以提高四输入比较器的性能。

Description

比较器和逐次逼近模数转换器
技术领域
本发明涉及电路领域，尤其涉及一种比较器和逐次逼近模数转换器。
背景技术
模数转换器(ADC)是将连续性的模拟信号采集转换为离散性的数字信号以用于数字分析和处理的装置。逐次逼近型模数转换器(SAR ADC)是利用二分法查找方式，通过内部集成的数模转换器(DAC)不断产生新的模拟电压量去逼近原先输入模拟信号，并将集成的数模转换器(DAC)对应的数码输入作为ADC的输出。
噪声整形逐次逼近式模数转换器是逐次逼近型模数转换器中的一种，其将过采样和噪声整形与逐次逼近型模数转换器结合起来，在保证速度和功耗需求的条件下，可以提高逐次逼近型模数转换器的精度。为了实现这种功能，噪声整形逐次逼近式模数转换器中经常会用到四输入比较器。
但是，现有的四输入比较器中存在着较大的噪声，影响了比较器的工作性能。
发明内容
本发明解决的问题是提供一种比较器和逐次逼近模数转换器，以提升比较器的性能。
为解决上述问题，本发明提供了一种比较器，所述比较器具有采样相和比较相，所述比较器包括：
输入级电路，适于在所述比较相时，对接收到的第一输入信号和第二输入信号分别进行放大，生成对应的第一输出信号和第二输出信号并分别传输至隔离传输电路；
噪声整形输入级电路，适于在所述比较相时，对接收到的第三输入信号和第四输入信号分别进行放大，生成对应的第三输出信号和第四输出信号并传输至所述隔离传输电路；
所述隔离传输电路，适于在所述比较相时，对所接收的所述第一输出信号、所述第二输出信号、所述第三输出信号和所述第四输出信号分别进行噪声隔离，生成第一噪声隔离信号、第二噪声隔离信号、第三噪声隔离信号和第四噪声隔离信号并输入至锁存级电路；
所述锁存级电路，适于接收到的第一噪声隔离信号和第三噪声隔离信号的第一叠加电平信号与所述第二噪声隔离信号和第四噪声隔离信号的第二叠加电平信号进行比较，生成对应的比较结果并输出。
可选地，所述输入级电路包括第一输入放大单元和第二输入放大单元；
所述第一输入放大单元，适于对所述第一输入信号进行放大，生成所述第一输出信号；
所述第二输入放大单元，适于对所述第二输入信号进行放大，生成所述第二输出信号。
可选地，所述第一输入放大单元包括第一PMOS管；
所述第一PMOS管的栅端用于接收所述第一输入信号，所述第一PMOS管的源端与电源电压耦接，所述第一PMOS管的漏端作为所述输入级电路的第一输出端或与所述输入级电路的第一输出端耦接。
可选地，所述第二输入放大单元包括第二PMOS管；
所述第二PMOS管的栅端用于接收所述第二输入信号，所述第二PMOS管的源端与电源电压耦接，所述第二PMOS管的漏端作为为所述输入级电路的第二输出端或与所述输入级电路的第二输出端耦接。
可选地，所述输入级电路还包括：
第一锁存单元，具有第一锁存节点和第二锁存节点，适于对所述第一输出信号和所述第二输出信号分别锁存至所述第一锁存节点和所述第二锁存节点并输入至所述隔离传输电路。
可选地，所述第一锁存单元包括第一NMOS管和第二NMOS管；
所述第一NMOS管的栅端与所述二NMOS管的漏端耦接，且作为所述第二锁存节点或与所述第二锁存节点耦接，所述第一NMOS管的源端与所述第二NMOS管的源端均与地电压耦接，所述第一NMOS管的漏端与第二NMOS管的栅端耦接，且作为所述第一锁存节点或与所述第一锁存节点耦接。
可选地，所述输入级电路还包括第一增益提高单元和第二增益提高单元；
所述第一增益提高单元，适于提高所述第一输入放大单元的输出增益；
所述第二增益提高单元，适于提高所述第二输入放大单元的输出增益。
可选地，所述第一增益提高单元包括第三NMOS管；
所述第三NMOS管的栅端和漏端耦接并与所述第一输入放大单元的输出端耦接，所述第三NMOS管的源端与地电压耦接。
可选地，所述第二增益提高单元包括第四NMOS管；
所述第四NMOS管的栅端与漏端耦接并与所述第二输入放大单元的输出端耦接，所述第四NMOS管的源端与地电压耦接。
可选地，所述噪声整形输入级电路包括第一噪声整形放大单元和第二噪声整形放大单元；
所述第一噪声整形放大单元，适于对所接收的第三输入信号进行放大，生成所述第三输出信号；
所述第二噪声整形放大单元，适于将所接收所述第四输入信号进行放大，生成所述第四输出信号。
可选地，所述第一噪声整形放大单元包括第三PMOS管；
所述第三PMOS管的栅端用于接收所述第三输入信号，所述第三PMOS管的源端与电源电压耦接，所述第三PMOS管的漏端作为所述噪声整形放大单元的第一输出端或与所述噪声整形放大单元的第一输出端耦接。
可选地，所述第二噪声整形放大单元包括第四PMOS管；
所述第四PMOS管的栅端用于接收所述第四输入信号，所述第四PMOS管的源端与电源电压耦接，所述第四PMOS管的漏端作为所述噪声整形放大单元的第二输出端或与所述噪声整形放大单元的第二输出端耦接。
可选地，所述噪声整形输入级电路还包括：
第二锁存单元，具有第三锁存节点和第四锁存节点，适于将所述第三输出信号和所述第四输出信号分别锁存至所述第三锁存节点和所述第四锁存节点并分别输入至所述隔离传输电路。
可选地，所述第二锁存单元包括第五NMOS管和第六NMOS管；
所述第五NMOS管的栅端与所述第六NMOS管的漏端耦接，且作为所述第四锁存节点或与所述第四锁存节点耦接，所述第五NMOS管的源端与所述第六NMOS管的源端均与地电压耦接，所述第五NMOS管的漏端与第六NMOS管的栅端耦接，且作为所述第三锁存节点或与所述第三锁存节点耦接。
可选地，所述噪声整形输入级还包括第三增益提高单元和第四增益提高单元；
所述第三增益提高单元，适于提高所述第一噪声整形放大单元的输出增益；
所述第四增益提高单元，适于提高所述第二噪声整形放大单元的输出增益。
可选地，所述第三增益提高单元包括第七NMOS管；
所述第七NMOS管的栅端与漏端耦接并与所述第一噪声整形放大单元的输出端耦接，所述第七NMOS管的源端与地电压耦接。
可选地，所述第四增益提高单元包括第八NMOS管；
所述第八NMOS管的栅端与漏端及所述第二噪声整形放大单元的输出端耦接，所述第八NMOS管的源端与地电压耦接。
可选地，所述隔离传输电路包括第一电容、第二电容、第三电容和第四电容；
所述第一电容的第一端与所述输入级电路的第一输出端耦接，所述第一电容的第二端与所述锁存级电路的第一输入端耦接；
所述第二电容的第一端与所述输入级电路的第二输出端耦接，所述第二电容的第二端与所述锁存级电路的第二输入端耦接；
所述第三电容的第一端与所述噪声整形输入级电路的第一输出端耦接，所述第三电容的第二端与所述锁存级电路的第一输入端耦接；
所述第四电容的第一端与所述噪声整形输入级电路的第二输出端耦接，所述第四电容的第二端与所述锁存级电路的第二输入端耦接。
可选地，所述锁存级电路包括开关单元、第一锁存放大单元、第二锁存放大单元和第三锁存单元；
开关单元，适于在所述比较相时导通；
第一锁存放大单元，适于当所述开关单元导通时，对所述第一输出信号和第三输出信号的第一叠加电平信号进行放大；
第二锁存放大单元，适于当所述开关单元导通时，对所接收的第二输出信号和第四输出信号的第二叠加电平信号进行放大；
第三锁存单元，适于对所述放大后的第一叠加电平信号和放大后的第二叠加电平信号进行锁存并比较，输出对应的比较结果。
可选地，所述开关单元包括第九NMOS管；
所述第九NMOS管的栅端用于接收第一时钟控制信号，所述第九NMOS管的源端与地电压耦接，所述第九NMOS管的漏端分别与所述第一锁存放大单元和第二锁存放大单元耦接。
可选地，所述第一锁存放大单元包括第十NMOS管；
所述第十NMOS管的栅端作为所述锁存级电路的第一输入端或与所述锁存级电路的第一输入端耦接，所述十NMOS管的源端与所述开关单元耦接，所述十NMOS管的漏端与所述第三锁存单元耦接。
可选地，所述第二锁存放大单元包括第十一NMOS管；
所述第十一NMOS管的栅端作为所述锁存级电路的第二输入端或与所述锁存级电路的第二输入端耦接，所述十一NMOS管的源端与所述开关单元耦接，所述十一NMOS管的漏端与所述第三锁存单元耦接。
可选地，所述第三锁存单元包括第五PMOS管、第十二NMOS管、第六PMOS管和第十三NMOS管；
所述第五PMOS管的栅端与所述第十二NMOS管的栅端耦接并与第六PMOS管的漏端和所述第十三NMOS管的漏端耦接，且作为所述比较器的反相输出端或与所述比较器的反相输出端耦接，所述第五PMOS管的漏端与所述第十二NMOS管的漏端耦接并与第六PMOS管的栅端和所述第十三NMOS管的栅端耦接，且作为所述比较器的正相输出端或与所述比较器的正相输出端耦接，所述第五PMOS管的源端和所述第六PMOS管的源端与电源电压耦接，所述第十二NMOS管的源端与所述第一锁存放大单元耦接，所述第十三NMOS管的源端与所述第二锁存放大单元耦接。
可选地，所述比较器还包括以下至少一项：
第一偏置电路，适于为所述输入级电路提供偏置电流；
第二偏置电路，适于为所述噪声整形输入级电路提供偏置电流。
可选地，所述第一偏置电路包括第七PMOS管；
所述第七PMOS管的栅端与偏置电压耦接，所述第七PMOS管的源端与电源电压耦接，所述第七PMOS管的漏端与所述输入级电路耦接。
可选地，所述第二偏置电路包括第八PMOS管；
所述第八PMOS管的栅端与偏置电压耦接，所述第八PMOS管的源端与电源电压耦接，所述第八PMOS管的漏端与所述噪声整形输入级电路耦接。
可选地，所述比较器还包括以下至少一项：
第一输出复位电路，适于在所述采样相时，将所述比较器的正相输出端复位至电源电压；
第一输出复位电路，适于在所述采样相时，将所述比较器的反相输出端复位至电源电压。
可选地，所述第一输出复位电路包括第九PMOS管；
所述第九PMOS管的栅端用于接收第一时钟控制信号，所述第九PMOS管的源端与电源电压耦接，所述第九PMOS管的漏端与所述比较器的正相输出端耦接。
可选地，所述第二输出复位电路包括第十PMOS管；
所述第十PMOS管的栅端用于接收所述第一时钟控制信号，所述第十PMOS管的源端与电源电压耦接，所述第十PMOS管的漏端与所述比较器的反相输出端耦接。
可选地，所述比较器还包括以下至少一种：
第一输入复位电路，适于在所述采样相时，将所述输入级电路的第一输入端复位至预设的共模电压；
第二输入复位电路，适于在所述采样相时，将所述输入级电路的第二输入端复位至所述共模电压；
第三输入复位电路，适于在所述采样相时，将所述噪声整形输入级电路的第一输入端复位至所述共模电压；
第四输入复位电路，适于在所述采样相时，将所述噪声整形输入级电路的第二输入端复位至所述共模电压；
第五输入复位电路，适于在所述采样相时，将所述锁存级电路的第一输入端复位至所述共模电压；
第六输入复位电路，适于在所述采样相时，将所述锁存级电路的第二输入端复位至所述共模电压。
可选地，所述第一输入复位电路包括第一开关；
所述第一开关的控制端用于接收第二时钟控制信号，所述第一开关的第一导通端用于接收所述共模电压，所述第一开关的第二导通端与所述输入级电路的第一输入端耦接。
可选地，所述第二输入复位电路包括第二开关；
所述第二开关的控制端用于接收所述第二时钟控制信号，所述第二开关的第一导通端用于接收所述共模电压，所述第二开关的第二导通端与所述输入级电路的第二输入端耦接。
可选地，所述第三输入复位电路包括第三开关；
所述第三开关的控制端用于接收第二时钟控制信号，所述第三开关的第一导通端用于接收所述共模电压，所述第三开关的第二导通端与所述噪声整形输入级电路的第一输入端耦接。
可选地，所述第四输入复位电路包括第四开关；
所述第四开关的控制端用于接收所述第二时钟控制信号，所述第四开关的第一导通端用于接收所述共模电压，所述第四开关的第二导通端与所述噪声整形输入级电路的第二输入端耦接。
可选地，所述第五输入复位电路包括第五开关；
所述第五开关的控制端用于接收第二时钟控制信号，所述第五开关的第一导通端用于接收所述共模电压，所述第五开关的第二导通端与所述锁存级电路的第一输入端耦接。
可选地，所述第六输入复位电路包括第六开关；
所述第六开关的控制端用于接收所述第二时钟控制信号，所述第六开关的第一导通端用于接收所述共模电压，所述第六开关的第二导通端与所述锁存级电路的第二输入端耦接。
相应地，本发明实施例还提供了一种异步逐次逼近模数转换器，包括上述任一项所述比较器。
与现有技术相比，本发明的技术方案具有以下优点：
上述的方案，通过在输入级电路、噪声整形输入级电路与锁存级电路之间设置隔离传输电路，可以将所述输入级电路输出的第一输出信号和第二输出信号，以及噪声整形输入级电路输出的第三输出信号和第四输出信号分别进行噪声隔离后输入至锁存级电路，使得输入级电路和噪声整形输入级电路的输出端之间相互独立，可以避免因输入级电路和噪声整形输入级电路的输出端共用所产生的回踢噪声，故可以提高四输入比较器的性能。
附图说明
图1为一种四输入比较器的结构示意图；
图2是本发明实施例中的一种比较器的框架结构示意图；
图3是本发明实施例中的一种输入级电路的结构示意图；
图4是本发明实施例中的一种噪声整形输入级电路的结构示意图；
图5是本发明实施例中的一种隔离传输电路的结构示意图；
图6是本发明实施例中的一种锁存级电路的结构示意图；
图7是本发明实施例中的一种比较器的相关脉冲信号的时序示意图。
具体实施方式
由背景技术可知，用于逐次逼近模数转换器的四输入比较器存在着性能差的问题。
参见图1，一种用于逐次逼近模数转换器的四输入比较器，具体包括预放大输入级电路11、噪声整形输入级电路12和锁存级电路13。
其中，预放大输入级电路11的第一输入端和第二输入端分别用于接收第一输入信号Inp和第二输入信号Inn，经放大后生成第一输出信号和第二输出信号传输至锁存级13的第一输入端和第二输入端，噪声整形输入级12的第一输入端和第二输入端分别用于接收第三输入信号Inp-ns和第四输入信号Inn-ns，经放大后生成第三输出信号和第四输出信号，且传输至锁存级13的第一输入端和第二输入端。
将预放大输入级电路11的第一输入端输出的第一输出信号与噪声整形输入级12的第一输入端输出的第三输入信号叠加后作为第一输入信号xp，并将噪声整形输入级12的第一输出端输出的第二输出信号与噪声整形输入级12的第二输入端输出的第四输入信号叠加后作为第二输入信号xn，锁存级电路13根据接收到的第一输入信号xp和第二输入信号xn的大小输出对应的比较结果。
上述的四输入比较器中，输入级电路11和噪声整形输入级电路12的输出端共用，将会存在较大的回踢噪声，严重影响了四输入比较器的性能。
为解决上述问题，本发明实施例中的技术方案通过在输入级电路、噪声整形输入级电路与锁存级电路之间设置隔离传输电路，可以将所述输入级电路输出的第一输出信号和第二输出信号，以及噪声整形输入级电路输出的第三输出信号和第四输出信号分别进行噪声隔离后输入至锁存级电路，使得输入级电路和噪声整形输入级电路的输出端之间相互独立，可以避免因输入级电路和噪声整形输入级电路的输出端共用所产生的回踢噪声，故可以提高四输入比较器的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2示出了本发明实施例中的一种比较器的结构示意图。参见图2，本发明实施例中的一种比较器可以包括输入级电路21、噪声整形输入级电路22和锁存级电路24。
所述比较器具有第一对输入端(未标示)、第二对输入端(未标示)、正相输出端(未标示)和反相输出端(未标示)；所述第一对输入端包括第一输入端(未标示)和第二输入端(未标示)，所述第二对输入端包括第三输入端(未标示)和第四输入端(未标示)。
参见图3，所述输入级电路21具有第一输入端和第二输入端。所述输入级电路21的第一输入端作为所述比较器的第一输入端或与所述比较器的第一输入端耦接，用于接收第一输入信号Inp；所述输入级电路21的第二输入端作为所述比较器的第二输入端或与所述比较器的第二输入端耦接，用于接收第二输入信号Inn。所述输入级电路21可以在所述比较相时，对第一输入端接收到的第一输入信号Inp和所述第二输入端接收到的第二输入信号Inn分别进行放大，生成对应的第一输出信号Inp-out和第二输出信号Inn-out并分别传输至所述隔离传输电路。其中，
请参见图3，本发明一实施例中，所述输入级电路21包括第一输入放大单元(未标示)和第二输入放大单元(未标示)。其中：
所述第一输入放大单元具有输入端和输出端。所述第一输入放大单元的输入端作为所述输入级电路21的第一输入端或与所述输入级电路21的第一输入端耦接，用于接收所述第一输入信号Inp；所述第一输入放大单元的输出端作为所述输入级电路21的第二输出端或或与所述输入级电路21的第二输出端耦接，用于输出所述第一输出信号Inp-out。所述第一输入放大单元可以对所接收的所述第一输入信号Inp进行放大，生成所述第一输出信号Inp-out。
具体地，所述第一输入放大单元包括第一PMOS管PM1。其中，所述第一PMOS管PM1的栅端用于接收第一输入信号Inp，所述第一PMOS管PM1的源端与电源电压avdd耦接，所述第一PMOS管PM1的漏端作为所述输入级电路21的第一输出端或与所述输入级电路21的第一输出端耦接。
所述第二输入放大单元具有输入端和输出端。所述第二输入放大单元的输入端作为所述输入级电路21的第二输入端或与所述输入级电路21的第二输入端耦接，用于接收所述第二输入信号Inn；所述第二输入放大单元的输出端作为所述输入级电路21的第二输出端或与所述输入级电路21的第二输出端耦接，用于输出所述第二输出信号Inn-out。所述第二输入放大单元可以对所接收的所述第二输入信号Inn进行放大，生成所述二输出信号Inn-out。
具体地，所述第二输入放大单元包括第二PMOS管PM2。其中，所述第二PMOS管PM2的栅端用于接收第二输入信号Inp，所述第二PMOS管PM2的源端与电源电压avdd耦接，所述第二PMOS管PM2的漏端作为所述输入级电路21的第二输出端或与所述输入级电路21的第二输出端耦接。
本发明另一实施例中，所述输入级电路21还包括第一锁存单元(未标示)。
第一锁存单元具有第一锁存节点N1和第二锁存节点N2。所述第一锁存单元可以将所述第一输出信号Inp-out锁存至第一锁存节点N1且输入至所述隔离传输电路的第一输入端，并将所述第二输出信号Inn-out锁存至第二锁存节点N2且输入至所述隔离传输电路23的第二输入端。
具体地，所述第一锁存单元包括第一NMOS管NM1和第二NMOS管NM2。其中，所述第一NMOS管NM1的栅端与所述二NMOS管NM2的漏端耦接，且作为所述第二锁存节点N2或与所述第二锁存节点N2耦接，所述第一NMOS管NM1的源端与所述第二NMOS管NM2的源端均与地电压avss耦接，所述第一NMOS管NM1的漏端与第二NMOS管NM2的栅端耦接，且作为所述第一锁存节点N1或与所述第一锁存节点N1耦接。
本发明又一实施例中，所述输入级电路21还包括第一增益提高单元(未标示)和第二增益提高单元(未标示)。其中：
所述第一增益提高单元可以提高所述第一输入放大单元的输出增益。具体地，所述第一增益提高单元包括第三NMOS管NM3。其中，所述第三NMOS管NM3的栅端和漏端耦接并与所述第一输入放大单元的输出端耦接，所述第三NMOS管NM3的源端与地电压avss耦接。
所述第二增益提高单元可以提高所述第二输入放大单元的输出增益。具体地，所述第二增益提高单元包括第四NMOS管NM4。其中，所述第四NMOS管NM4的栅端与漏端耦接并与所述第二输入放大单元的输出端耦接，所述第四NMOS管NM4的源端与地电压avss耦接。
请参见图4，所述噪声整形输入级电路22具有第一输入端和第二输入端、第一输出端和第二输出端。其中，所述噪声整形输入级电路22的第一输入端作为所述比较器的第三输入端或与所述比较器的第三输入端耦接，用于接收所述第三输入信号Inp-ns；所述噪声整形输入级电路22的第二输入端作为所述比较器的第四输入端或与所述比较器的第四输入端耦接，用于接收所述第四输入信号Inn-ns。所述噪声整形输入级电路22可以在所述比较器处于比较相时，对第一输入端接收到的第三输入信号Inp-ns和所述第二输入端接收到的第四输入信号Inn-ns分别进行放大，生成对应的第三输出信号Inp-ns-out和第四输出信号Inn-ns-out。
本发明一实施例中，所述噪声整形输入级电路22包括第一噪声整形放大单元(未标示)和第二噪声整形放大单元(未标示)。其中：
所述第一噪声整形放大单元具有输入端和输出端。所述第一噪声整形放大单元的输入端作为所述噪声整形输入级电路22的第一输入端或与所述噪声整形输入级电路22的第一输入端耦接，用于接收第三输入信号Inp-ns。所述第一噪声整形放大单元可以对所接收的第三输入信号Inp-ns进行放大，生成所述第三输出信号Inp-ns-out。
具体地，所述第一噪声整形放大单元包括第三PMOS管PM3。其中，所述第三PMOS管PM3的栅端用于接收所述第三输入信号Inp-ns，所述第三PMOS管PM3的源端与电源电压avdd耦接，所述第三PMOS管PM3的漏端作为所述噪声整形输入级电路22的第一输出端或与所述噪声整形输入级电路22的第一输出端耦接。
所述第二噪声整形放大单元具有输入端和输出端。其中，所述第二噪声整形放大单元的输入端作为所述噪声整形输入级电路22的第二输入端或与所述噪声整形输入级电路22的第二输入端耦接，用于接收第四输入信号Inn-ns。所述第一噪声整形放大单元可以对所接收的第四输入信号Inn-ns进行放大，生成所述第四输出信号Inn-ns-out。
具体地，所述第二噪声整形放大单元包括第四PMOS管PM4。其中，所述第四PMOS管PM4的栅端与所述第四输入信号Inn-ns耦接，所述第四PMOS管PM4的源端与电源电压avdd耦接，所述第四PMOS管PM4的漏端作为所述噪声整形输入级电路22的第二输出端或与所述噪声整形输入级电路22的第二输出端耦接。
在本发明一实施例中，所述噪声整形输入级电路22还可以包括第二锁存单元(未标示)。
第二锁存单元具有第三锁存节点N3和第四锁存节点N4。所述第二锁存单元可以将所述第三输出信号Inp-ns-out锁存至第三锁存节点N3且输入至所述隔离传输电路的第三输入端，并将所述第四输出信号Inn-ns-out锁存至第四锁存节点N4且输入至所述隔离传输电路的第四输入端。
具体地，所述第二锁存单元包括第五NMOS管NM5和第六NMOS管NM6。其中，所述第五NMOS管NM5的栅端与所述第六NMOS管NM6的漏端耦接，且作为所述第四锁存节点N4或与所述第四锁存节点N4耦接，所述第五NMOS管NM5的源端与所述第六NMOS管NM6的源端均与地电压avss耦接，所述第五NMOS管NM5的漏端与第六NMOS管NM6的栅端耦接，且作为所述第三锁存节点N3或与所述第三锁存节点N3耦接。
在本发明另一实施例中，所述噪声整形输入级22还包括第三增益提高单元(未标示)和第四增益提高单元(未标示)。
所述第三增益提高单元可以提高所述第一噪声整形放大单元的输出增益。具体地，所述第三增益提高单元包括第七NMOS管NM7。其中，所述第七NMOS管NM7的栅端与漏端耦接并与所述第一噪声整形放大单元的输出端耦接，所述第七NMOS管NM7的源端与地电压avss耦接。
所述第四增益提高单元可以提高所述第二噪声整形放大单元的输出增益。具体地，所述第四增益提高单元包括第八NMOS管NM8。其中，所述第八NMOS管NM8的栅端与漏端及所述第二噪声整形放大单元的输出端耦接，所述第八NMOS管NM8的源端与地电压avss耦接。
请参见图5，在具体实施中，所述隔离传输电路23具有第一输入端、第二输入端、第三输入端和第四输入端，且具有第一输出端、第二输出端、第三输出端和第四输出端。所述隔离传输电路23的第一输入端与输入级电路21的第一输出端耦接，所述隔离传输电路23的第二输入端与输入级电路21的第二输出端耦接，所述隔离传输电路23的第三输入端与所述噪声整形输入级电路21的第一输出端耦接，所述隔离传输电路23的第四输入端与所述噪声整形输入级电路21的第二输出端耦接。所述隔离传输电路23可以在所述比较器处于比较相时，对所述第一输入端所接收的第一输出信号Inp-out、第二输入端所接收的第二输出信号Inn-out、第三输入端所接收的第三输出信号Inp-ns-out和第四输入端所接收的第四输出信号Inn-ns-out分别进行噪声隔离，生成第一噪声隔离信号、第二噪声隔离信号、第三噪声隔离信号和第四噪声隔离信号，并输入至所述锁存级电路。
具体地，所述隔离传输电路23包括第一电容C1、第二电容C2、第三电容C3和第四电容C4。其中，所述第一电容C1的第一端与所述输入级电路的第一输出端耦接，所述第一电容C1的第二端与所述锁存级电路的第一输入端(N5节点)耦接；所述第二电容C2的第一端与所述输入级电路的第二输出端耦接，所述第二电容C2的第二端与所述锁存级电路的第二输入端(N6节点)耦接；所述第三电容C3的第一端与所述噪声整形输入级电路的第一输出端耦接，所述第三电容C3的第二端与所述锁存级电路的第一输入端耦接；所述第四电容C4的第一端与所述噪声整形输入级电路的第二输出端耦接，所述第四电容C4的第二端与所述锁存级电路的第二输入端耦接。
请参见图6，在具体实施中，所述锁存级电路24具有第一输入端和第二输入端、正相输出端和反相输出端。其中，所述锁存级电路24的第一输入端分别与所述隔离传输电路的第一输出端和第三输出端耦接，所述锁存级电路24的第二输入端分别与所述隔离传输电路的第二输出端和第四输出端耦接。所述锁存级电路24可以接收第一噪声隔离信号与第三噪声隔离信号的第一叠加电平信号及所述第二噪声隔离信号、第四噪声隔离信号的第二叠加电平信号进行比较，生成对应的比较结果并分别通过其正相输出端和反相输出端输出。
本发明一实施例中，所述锁存级电路24包括开关单元(未标示)、第一锁存放大单元(未标示)、第二锁存放大单元(未标示)和第三锁存单元(未标示)。其中：
所述开关单元具有控制端、第一导通端和第二导通端。其中，所述开关单元的控制端用于接收所述第一时钟控制信号clk1，所述开关单元的第一导通端分别与所述第一锁存放大单元和所述第二锁存放大单元耦接，所述开关单元的第二导通端与地电压avss耦接。所述开关单元可以在所述比较器处于比较相时导通。
具体地，所述开关单元包括第九NMOS管NM9。其中，所述第九NMOS管NM9的栅端作为所述开关单元的控制端或者与所述开关单元的控制端耦接，且用于接收第一时钟控制信号clk1；所述第九NMOS管NM9的源端作为所述开关单元的第一导通端或与所述开关单元的第一导通端耦接，且与地电压avss耦接；所述第九NMOS管NM9的漏端作为所述开关单元的第二导通端或者与所述开关单元的第二导通端耦接，且分别与所述第一锁存放大单元和第二锁存放大单元耦接。
第一锁存放大单元具有控制端、第一导通端和第二导通端。其中，所述第一锁存放大单元的控制端作为所述锁存级电路24的第一输入端或与所述锁存级电路24的第一输入端耦接，第一锁存放大单元的第一导通端与所述第三锁存单元耦接，所述第一锁存放大单元的第二导通端与所述开关单元耦接。所述第一锁存放大单元可以在所述开关单元导通时，对所接收的第一噪声隔离信号和第三噪声隔离信号的第一叠加电平信号进行放大。
具体地，所述第一锁存放大单元包括第十NMOS管NM10。其中，所述第十NMOS管NM10的栅端作为所述锁存级电路24的第一输入端或与所述锁存级电路24的第一输入端耦接，所述十NMOS管NM10的源端与所述开关单元耦接，所述十NMOS管NM10的漏端与所述第三锁存单元耦接。
所述第二锁存放大单元具有控制端、第一导通端和第二导通端。所述第二锁存放大单元的控制端作为所述锁存级电路24的第二输入端或与所述锁存级电路24的第二输入端耦接，第二锁存放大单元的第一导通端与所述第三锁存单元耦接，所述第二锁存放大单元的第二导通端与所述开关单元耦接。所述第二锁存放大单元可以在所述开关单元导通时，对所接收的所接收的第二噪声隔离信号和第四噪声隔离信号的第二叠加电平信号进行放大。
具体地，所述第二锁存放大单元包括第十一NMOS管NM11。其中，所述第十一NMOS管NM11的栅端作为所述锁存级电路24的第二输入端或与所述锁存级电路24的第二输入端耦接，所述十一NMOS管NM11的源端与所述开关单元耦接，所述十一NMOS管NM11的漏端与所述第三锁存单元耦接。
所述第三锁存单元具有第一输入端、第二输入端、第一输出端和第二输出端。其中，所述第三锁存单元的第一输入端与所述第一锁存放大单元耦接，所述第三锁存单元的第二输入端与所述第二锁存放大单元耦接，所述第三锁存单元的第一输出端作为所述比较器的正相输出端或与所述比较器的正相输出端耦接，所述第三锁存单元的第二输出端作为所述比较器的反相输出端或与所述比较器的反相输出端耦接。所述第三锁存单元可以对所述放大后的第一叠加电平信号和放大后的第二叠加电平信号进行锁存并比较，输出对应的比较结果并分别通过第一输出端和第二输出端输出。
具体地，所述第三锁存单元包括第五PMOS管PM5、第十二NMOS管NM12、第六PMOS管PM6和第十三NMOS管NM13。其中，所述第五PMOS管PM5的栅端与所述第十二NMOS管NM12的栅端耦接并与第六PMOS管PM6的漏端和所述第十三NMOS管NM13的漏端耦接，且作为所述比较器的反相输出端或与所述比较器的反相输出端耦接，所述第五PMOS管PM5的漏端与所述第十二NMOS管NM12的漏端耦接并与第六PMOS管PM6的栅端和所述第十三NMOS管NM13的栅端耦接，且作为所述比较器的正相输出端或与所述比较器的正相输出端耦接，所述第五PMOS管PM5的源端和所述第六PMOS管PM6的源端与电源电压avdd耦接，所述第十二NMOS管NM12的源端与所述第一锁存放大单元耦接，所述第十三NMOS管NM13的源端与所述第二锁存放大单元耦接。
请继续参见图3，本发明一实施例中，所述比较器还包括第一偏置电路25。
所述第一偏置电路25具有控制端、第一导通端和第二导通端。其中，所述第一偏置电路25的控制端用于接收预设的偏置电压vbias，所述第一偏置电路的第一导通端与电源电压avdd耦接，所述第一偏置电路的第二导通端与所述输入级电路21耦接。所述第一偏置电路25可以为所述输入级电路21提供偏置电流。
具体地，所述第一偏置电路25包括第七PMOS管PM7。其中，所述第七PMOS管PM7的栅端作为所述第一偏置电路25的控制端或与所述第一偏置电路25的控制端耦接，且用于接收所述偏置电压vbias；所述第七PMOS管PM7的源端作为所述第一偏置电路25的第一导通端或与所述第一偏置电路25的第一导通端耦接，且与电源电压avdd耦接；所述第七PMOS管PM7的漏端与所述输入级电路21耦接。
请继续参见图4，本发明一实施例中，所述比较器还包括第二偏置电路26。
所述第二偏置电路26具有控制端、第一导通端和第二导通端。其中，所述第二偏置电路26的控制端用于接收偏置电压Vbias，所述第二偏置电路26的第一导通端与电源电压avdd耦接，所述第二偏置电路26的第二导通端与所述噪声整形输入级电路22耦接。所述第二偏置电路26可以为所述噪声整形输入级电路22提供偏置电流。
具体地，所述第二偏置电路26包括第八PMOS管PM8。其中，所述第八PMOS管PM8的栅端与偏置电压vbias耦接，所述第八PMOS管PM8的源端与电源电压avdd耦接，所述第八PMOS管PM8的漏端与所述噪声整形输入级电路23耦接。
请继续参见图6，在本发明另一实施例中，所述比较器还包括第一输出复位电路27。
所述第一输出复位电路27具有控制端、第一导通端和第二导通端。其中，所述第一输出复位电路27的控制端用于接收所述第一时钟控制信号clk1，所述第一输出复位电路27的第一导通端与所述电源电压avdd耦接，所述第一输出复位电路27的第二导通端与所述比较器的正相输出端耦接。所述第一输出复位电路27可以在所述采样相时，将所述比较器的正相输出端复位至电源电压avdd。
具体地，所述第一输出复位电路27包括第九PMOS管PM9。其中，所述第九PMOS管PM9的栅端用于接收所述第一时钟控制信号clk1，所述第九PMOS管PM9的源端与电源电压avdd耦接，所述第九PMOS管PM9的漏端与所述比较器的正相输出端耦接。
请继续参见图6，在本发明另一实施例中，所述比较器还包括第二输出复位电路28。
所述第二输出复位电路28具有控制端、第一导通端和第二导通端。其中，所述第二输出复位电路28的控制端用于接收所述第一时钟控制信号clk1，所述第二输出复位电路28的第一导通端与所述电源电压avdd耦接，所述第二输出复位电路28的第二导通端与所述比较器的反相输出端耦接。所述第二输出复位电路28可以在所述采样相时，将所述比较器的反相输出端复位至电源电压avdd。
具体地，所述第二输出复位电路28包括第十PMOS管PM10。其中，所述第十PMOS管PM10的栅端用于接收所述第一时钟控制信号clk1，所述第十PMOS管PM10的源端与电源电压avdd耦接，所述第十PMOS管PM10的漏端与所述比较器的反相输出端耦接。
请继续参见图3，在本发明又一实施例中，所述比较器还包括第一输入级复位电路29和第二输入级复位电路30。其中：
所述第一输入级复位电路29具有控制端、第一导通端和第二导通端。其中，所述第一输入级复位电路29的控制端用于接收预设的第二时钟控制信号clk2，所述第一输入级复位电路29的第一导通端用于接收共模电压vcm，所述第一输入级复位电路29的第二导通端与所述输入级电路的第一输入端耦接。所述第一输入级复位电路29可以在所述采样相时，将所述输入级电路的第一输入端复位至所述共模电压vcm。
具体地，所述第一输入级复位电路29包括第一开关S1。其中，所述第一开关S1的控制端用于接收第二时钟控制信号clk2，所述第一开关S1的第一导通端用于接收所述共模电压vcm，所述第一开关S1的第二导通端与所述输入级电路21的第一输入端耦接。
所述第二输入级复位电路30具有控制端、第一导通端和第二导通端。其中，所述第二输入级复位电路30的控制端用于接收第二时钟控制信号clk2，所述第二输入级复位电路30的第一导通端用于接收所述共模电压vcm，所述第二输入级复位电路30的第二导通端与所述输入级电路21的第二输入端耦接。所述第二输入级复位电路30可以在所述采样相时，将所述输入级电路21的第二输入端复位至所述共模电压vcm。
具体地，所述第二输入级复位电路30包括第二开关S2。其中，所述第二开关S2的控制端用于接收第二时钟控制信号clk2，所述第二开关S2的第一导通端用于接收所述共模电压vcm，所述第二开关S2的第二导通端与所述输入级电路21的第二输入端耦接。
请继续参见图4，在本发明又一实施例中，所述比较器还包括第一噪声整形输入级复位电路31和第二噪声整形输入级复位电路32。其中：
所述第一噪声整形输入级复位电路31具有控制端、第一导通端和第二导通端。其中，所述第一噪声整形输入级复位电路31的控制端用于接收所述第二时钟控制信号clk2，所述第一噪声整形输入级复位电路31的第一导通端用于接收所述共模电压vcm，所述第一噪声整形输入级复位电路31的第二导通端与所述噪声整形输入级电路22的第一输入端耦接。所述第一噪声整形输入级复位电路31可以在所述采样相时，将所述噪声整形输入级电路22的第一输入端复位至所述共模电压vcm。
具体地，所述第一噪声整形输入级复位电路31包括第三开关S3。其中，所述第三开关S3的控制端用于接收第二时钟控制信号clk2，所述第三开关S3的第一导通端用于接收所述共模电压vcm，所述第三开关S3的第二导通端与所述噪声整形输入级电路22的第一输入端耦接。
所述第二噪声整形输入级复位电路32具有控制端、第一导通端和第二导通端。其中，所述第二噪声整形输入级复位电路32的控制端用于接收所述第二时钟控制信号clk2，所述第二噪声整形输入级复位电路32的第一导通端用于接收所述共模电压vcm，所述第二噪声整形输入级复位电路32的第二导通端与所述噪声整形输入级电路22的第二输入端耦接。所述第二噪声整形输入级复位电路32可以在所述采样相时，将所述噪声整形输入级电路22的第二输入端复位至所述共模电压vcm。
具体地，所述第二噪声整形输入级复位电路32包括第四开关S4。其中，所述第四开关S4的控制端用于接收第二时钟控制信号clk2，所述第四开关S4的第一导通端用于接收所述共模电压vcm，所述第四开关S4的第二导通端与所述噪声整形输入级电路的第一输入端耦接。
请继续参见图6，在本发明又一实施例中，所述比较器还包括第一锁存级复位电路33和第二锁存级复位电路34。其中：
所述第一锁存级复位电路33具有控制端、第一导通端和第二导通端。其中，所述第一锁存级复位电路33的控制端用于接收所述第二时钟控制信号clk2，所述第一锁存级复位电路33的第一导通端用于接收所述共模电压vcm，所述第一锁存级复位电路33的第二导通端与所述锁存级电路24的第一输入端耦接。所述第一锁存级复位电路33可以在所述采样相时，将所述锁存级电24路的第一输入端复位至所述共模电压vcm。
具体地，所述第一锁存级复位电路33包括第五开关S5。其中，所述第五开关S5的控制端用于接收第二时钟控制信号clk2，所述第五开关S5的第一导通端用于接收所述共模电压vcm，所述第五开关S5的第二导通端与所述噪声整形输入级电路22的第一输入端耦接。
所述第二锁存级复位电路34具有控制端、第一导通端和第二导通端。其中，所述第二锁存级复位电路34的控制端用于接收所述第二时钟控制信号clk2，所述第二锁存级复位电路34的第一导通端用于接收所述共模电压vcm，所述第二锁存级复位电路34的第二导通端与所述锁存级电路24的第二输入端耦接。所述第二锁存级复位电路34可以在所述采样相时，将所述锁存级电路24的第二输入端复位至所述共模电压vcm。
具体地，所述第二锁存级复位电路34包括第六开关S6。其中，所述第六开关S6的控制端用于接收第二时钟控制信号clk2，所述第六开关S6的第一导通端用于接收所述共模电压vcm，所述第六开关S6的第二导通端与所述锁存级电路24的第一输入端耦接。
上述对本发明实施例中的比较器的结构进行了描述，下面将对本发明实施例中的比较器的工作方法进行介绍。
请参见图7，并结合图2至图6，当第二时钟控制信号clk2为高电平时，所述比较器处于采样相。
此时，所述第一输出复位电路27、第二输出复位电路28在第一时钟控制信号clk1的控制下，分别将所述比较器的正相输出端和反相输出端复位至电源电压avdd。
具体地，第一时钟控制信号clk1为逻辑低电平，第九PMOS管PM9和第十PMOS管PM10均导通，电源电压avdd分别通过第九PMOS管PM9和第十PMOS管PM10传输至比较器的正相输出端和反相输出端，从而将所述比较器的正相输出端和反相输出端上拉至电源电压avdd。
与此同时，第一输入级复位电路29、第二输入级复位电路30、第三噪声整形输入级复位电路31、第二噪声整形输入级复位电路32、第一锁存级复位电路33和第二锁存级级复位电路34，分别将输入级电路21的第一输入端和第二输入端和噪声整形输入级电路22的第一输入端和第二输入端及锁存级电路24的第一输入端和第二输入端分别复位至共模电压vcm。
具体地，第二时钟控制信号clk2为高电平时，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6均导通，共模电压vcm被传输至输入级电路21的第一输入端和第二输入端、噪声整形输入级电路22的第一输入端和第二输入端及锁存级电路24的第一输入端和第二输入端，从而将输入级电路21的第一输入端和第二输入端、噪声整形输入级电路22的第一输入端和第二输入端及锁存级电路24的第一输入端和第二输入端分别复位至共模电压vcm。
之后，当第二时钟控制信号CLK2低电平时，所述比较器处于比较相。
此时，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5和第六开关S6均断开，共模电压vcm与输入级电路21的第一输入端和第二输入端、噪声整形输入级电路22的第一输入端和第二输入端及锁存级电路24的第一输入端和第二输入端断开连接。
同时，第一输入信号Inp和第二输入信号Inn分别通过输入级电路21的第一输入端和第二输入端输入至比较器，第三输入信号Inp-ns和第四输入信号Inn-ns分别通过噪声整形输入级电路22的第一输入端和第二输入端输入至比较器。
当第一时钟控制信号clk1的下降沿到来时，第一输入信号Inp、第二输入信号Inn及第三输入信号Inp-ns、第四输入信号Inn-ns经过采样相中半个周期的逻辑低电平时间达到稳定状态。
在此过程中，输入级电路21分别对第一输入信号Inp、第二输入信号Inn进行放大，生成第一输出信号Inp-out和第二输出信号Inn-out。
当第一输入信号Inp大于第二输入信号Inn时，所述第一输入放大单元中的第一PMOS管PM1的栅端和源端的电压差将小于第二输入放大单元中的第二PMOS管PM2的栅端和源端的电压差，故而第一PMOS管PM1的导通电流小于第二PMOS管PM2的导通电流，从而使得第一PMOS管PM1的漏端的充电速度将慢于所述第一PMOS管PM2漏端的充电速度，进而使得第一PMOS管PM1漏端电压小于第二PMOS管PM2的漏端电压，也即第一锁存节点N1的电压将小于第二锁存节点N2的电压。同时，第一锁存单元中第一NMOS管NM1和第二NMOS管NM2的存在，将使得即第一锁存节点N1的电压维持在小于第二锁存节点N2的电压的状态。反之，当第一输入信号Inp小于第二输入信号Inn时，第一锁存节点N1的电压将大于第二锁存节点N2的电压。
类似地，噪声整形输入级电路22分别对第三输入信号Inp-ns、第四输入信号Inn-ns进行放大，分别生成对应第三输出信号Inp-ns-out和第四输出信号Inn-ns-out。
具体地，当第三输入信号Inp-ns大于第四输入信号Inn-ns时，所述第一噪声整形放大单元中的第三PMOS管PM3的栅端和源端的压差将小于第二噪声整形放大单元中的第四PMOS管PM4的栅端和源端的压差，故而第三PMOS管PM3的导通电流小于第四PMOS管PM4的导通电流，从而使得第三PMOS管PM3的漏端的上拉速度将慢于所述第四PMOS管PM4的上拉速度，进而使得第三PMOS管PM3漏端电压小于第四PMOS管PM4的漏端电压，也即第三锁存节点N3的电压将小于第四锁存节点N4的电压。同时，第二锁存单元中第三NMOS管NM3和第四NMOS管NM4的存在，将使得即第三锁存节点N3的电压维持在小于第四锁存节点N4的电压的状态。反之，当第三输入信号Inp-ns小于第四输入信号Inn-ns时，则第三锁存节点N3的电压大于第四锁存节点N4的电压。
输入级电路21输出的第一输出信号Inp-out和第二输出信号Inn-out，以及噪声整形输入级电路23输出的第三输出信号Inp-ns-out和第四输出信号Inn-ns-out，分别经所述隔离传输电路23中的第一电容C1、第二电容C2、第三电容C3和第四电容C4进行噪声隔离后传输至锁存级电路24的第一输入端和第二输入端。
具体而言，当第一差分输入电压Inp大于第二差分输入电压Inn，且第三差分输入电压Inp-ns大于第四差分输入电压Inn-ns时，则第一锁存节点N1的电压小于第二锁存节点N2的电压，且第三锁存节点N3的电压小于第四锁存节点N4的电压，输入至锁存级电路24的第一输入端与第二输入端的电压之间的关系可以等效为第一差分输入电压Inp与第三差分输入电压Inp-ns之和与第二差分输入电压Inn与第四差分输入电压Inn_ns之和之间的关系，即节点N5的电压小于节点N6的电压。反之，当第一差分输入电压Inp小于第二差分输入电压Inn，且第三差分输入电压Inp-ns小于第四差分输入电压Inn-ns时，则节点N5的电压将大于节点N6的电压。
随后，当第一时钟控制信号clk1的上升沿到来时，锁存级电路24将其第一输入端和第二输入端接收到的电压进行比较，也即将节点N5与节点N6的电压进行比较。
具体地，当第一时钟控制信号clk1为高电平时，锁存级电路24的开关单元中的第九NMOS管NM9导通。在第九NMOS管NM9导通时，第九NMOS管NM9的源端接地电压avss，且之前在比较器处于采样相时，第十NMOS管NM10和第十一NMOS管NM11的栅端电压均为电源电压avdd。因此，当节点N5的电压小于节点N6的电压，即所述锁存级电路24的第一输入端接收的电压小于第二输入端接收到的电压时，第十NMOS管NM10的漏端先于第十一NMOS管NM11的漏端被第九NMOS管NM9下拉至地电压avss，从而使得第十二NMOS管NM12的栅端与源端之间的电压差大于第十三NMOS管NM13的栅端与源端之间的电压差，进而使得第十二NMOS管NM12的栅端大于第十三NMOS管NM13的栅端，即比较器的正相输出端的电压outp大于反相输出端的电压outn。反之，当所述锁存级电路24的第一输入端接收的电压大于第二输入端接收到的电压，也即节点N5的电压大于节点N6的电压时，比较器的正相输出端的电压outp小于反相输出端的电压outn。
同时，第三锁存单元中的第五PMOS管PM5、第十二NMOS管NM12、第六PMOS管PM6和第十三NMOS管NM13构成的交叉耦合正反馈结构，使得比较器的正相输出端的电压outp维持在大于或小于比较器的反相输出端的电压outn的状态。
一方面，隔离传输电路23的存在，输入级电路21的第一输出端和第二输出端输出的第一输出信号Inp-out和第二输出信号Inn-out分别通过第一电容C1和第二电容C2耦合至锁存级电路24的第一输入端和第二输入端，所述噪声整形输入级电路22的第一输出端和第二输出端输出的第三输出信号Inp-ns-out和第四输出信号Inn-ns-out分别通过第三电容C3和第四电容C4耦合至锁存级电路24的第一输入端和第二输入端，使得输入级电路21和噪声整形输入级电路22的输出端之间相互独立。因此，可以避免因输入级电路21的第一输出端和第二输出端及噪声整形输入级电路22的第一输出端和第二输出端直接接入锁存级电路24的第一输入端和第二输入端时，锁存级的正相输出端和反相输出端的输出电压从采样相时的电源电压avdd变化为比较相时的outp和outn时，对输入级电路21和噪声整形输入级电路22产生耦合作用，故而可以起到隔离和减少回踢噪声的作用。
另一方面，当比较器处于采样相时，比较器的输入失调电压被输入级电路21和噪声整形输入级电路放大后的存储至隔离传输电路23的第一电容C1、第二电容C2、第三电容C3和第四电容C4上。此时，第一电容C1、第二电容C2、第三电容C3和第四电容C4上的存储电压相当于比较器的输出失调电压，记为(Av*Voffset)，其中，Av表示输入级电路或噪声整形输入级电路的增益，Voffset表示所述输入失调电压。之后，当比较器处于比较相，即第二时钟控制信号clk2为低电平时，第一输入信号Inp和第二输入信号Inn及第三输入信号Inp-ns和第四输出信号Inn-ns分别接入到输入级电路21和噪声整形输入级电路22，经过输入级电路21和噪声整形输入级电路22放大，输出电压记为(Av*(VIn+Voffset))，在传输至锁存级电路24之前，输出电压记为(Av*(VIn+Voffset))中的输入失调电压(Av*Voffset)分别与隔离传输电路23中的第一电容C1、第一电容C2、第一电容C3和第四电容C4上分别存储的输出失调电压(Av*Voffset)进行抵消，输出值变为(Av*VIn)，故可以消除失调电压，进而可以提高本发明实施例中的比较器的精度。
此外，第一偏置电路中的第七PMOS管PM7和第二偏置电路中第八PMOS管PM8给输入级电路21和噪声整形输入级电路22分别提供偏置电流，可以避免因输入信号瞬间接入时所产生的噪声，故可以提高本发明实施例中的比较器的性能。
相应地，本发明实施例还提供了一种逐次逼近模数转换器，包括所述比较器。其中，所述比较器请参见前述部分的详细介绍，不再赘述。
上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本申请之后的修改中作为新的权利要求包括。
本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器等来实现。
在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (37)

1.一种比较器，所述比较器具有采样相和比较相，其特征在于，包括：
输入级电路，适于在所述比较相时，对接收到的第一输入信号和第二输入信号分别进行放大，生成对应的第一输出信号和第二输出信号并分别传输至隔离传输电路；
噪声整形输入级电路，适于在所述比较相时，对接收到的第三输入信号和第四输入信号分别进行放大，生成对应的第三输出信号和第四输出信号并传输至所述隔离传输电路；
所述隔离传输电路，适于在所述比较相时，对所接收的所述第一输出信号、所述第二输出信号、所述第三输出信号和所述第四输出信号分别进行噪声隔离，生成第一噪声隔离信号、第二噪声隔离信号、第三噪声隔离信号和第四噪声隔离信号并输入至锁存级电路；
所述锁存级电路，适于接收到的第一噪声隔离信号和第三噪声隔离信号的第一叠加电平信号与所述第二噪声隔离信号和第四噪声隔离信号的第二叠加电平信号进行比较，生成对应的比较结果并输出。
2.根据权利要求1所述的比较器，其特征在于，所述输入级电路包括第一输入放大单元和第二输入放大单元；
所述第一输入放大单元，适于对所述第一输入信号进行放大，生成所述第一输出信号；
所述第二输入放大单元，适于对所述第二输入信号进行放大，生成所述第二输出信号。
3.根据权利要求2所述的比较器，其特征在于，所述第一输入放大单元包括第一PMOS管；
所述第一PMOS管的栅端用于接收所述第一输入信号，所述第一PMOS管的源端与电源电压耦接，所述第一PMOS管的漏端作为所述输入级电路的第一输出端或与所述输入级电路的第一输出端耦接。
4.根据权利要求2所述的比较器，其特征在于，所述第二输入放大单元包括第二PMOS管；
所述第二PMOS管的栅端用于接收所述第二输入信号，所述第二PMOS管的源端与电源电压耦接，所述第二PMOS管的漏端作为为所述输入级电路的第二输出端或与所述输入级电路的第二输出端耦接。
5.根据权利要求2至4任一项所述的比较器，其特征在于，所述输入级电路还包括：
第一锁存单元，具有第一锁存节点和第二锁存节点，适于对所述第一输出信号和所述第二输出信号分别锁存至所述第一锁存节点和所述第二锁存节点并输入至所述隔离传输电路。
6.根据权利要求5所述的比较器，其特征在于，所述第一锁存单元包括第一NMOS管和第二NMOS管；
所述第一NMOS管的栅端与所述二NMOS管的漏端耦接，且作为所述第二锁存节点或与所述第二锁存节点耦接，所述第一NMOS管的源端与所述第二NMOS管的源端均与地电压耦接，所述第一NMOS管的漏端与第二NMOS管的栅端耦接，且作为所述第一锁存节点或与所述第一锁存节点耦接。
7.根据权利要求2所述比较器，其特征在于，所述输入级电路还包括第一增益提高单元和第二增益提高单元；
所述第一增益提高单元，适于提高所述第一输入放大单元的输出增益；
所述第二增益提高单元，适于提高所述第二输入放大单元的输出增益。
8.根据权利要求7所述比较器，其特征在于，所述第一增益提高单元包括第三NMOS管；
所述第三NMOS管的栅端和漏端耦接并与所述第一输入放大单元的输出端耦接，所述第三NMOS管的源端与地电压耦接。
9.根据权利要求7所述比较器，其特征在于，所述第二增益提高单元包括第四NMOS管；
所述第四NMOS管的栅端与漏端耦接并与所述第二输入放大单元的输出端耦接，所述第四NMOS管的源端与地电压耦接。
10.根据权利要求1所述的比较器，其特征在于，所述噪声整形输入级电路包括第一噪声整形放大单元和第二噪声整形放大单元；
所述第一噪声整形放大单元，适于对所接收的第三输入信号进行放大，生成所述第三输出信号；
所述第二噪声整形放大单元，适于将所接收所述第四输入信号进行放大，生成所述第四输出信号。
11.根据权利要求10所述的比较器，其特征在于，所述第一噪声整形放大单元包括第三PMOS管；
所述第三PMOS管的栅端用于接收所述第三输入信号，所述第三PMOS管的源端与电源电压耦接，所述第三PMOS管的漏端作为所述噪声整形放大单元的第一输出端或与所述噪声整形放大单元的第一输出端耦接。
12.根据权利要求10所述的比较器，其特征在于，所述第二噪声整形放大单元包括第四PMOS管；
所述第四PMOS管的栅端用于接收所述第四输入信号，所述第四PMOS管的源端与电源电压耦接，所述第四PMOS管的漏端作为所述噪声整形放大单元的第二输出端或与所述噪声整形放大单元的第二输出端耦接。
13.根据权利要求10至12任一项所述的比较器，其特征在于，所述噪声整形输入级电路还包括：
第二锁存单元，具有第三锁存节点和第四锁存节点，适于将所述第三输出信号和所述第四输出信号分别锁存至所述第三锁存节点和所述第四锁存节点并分别输入至所述隔离传输电路。
14.根据权利要求13所述的比较器，其特征在于，所述第二锁存单元包括第五NMOS管和第六NMOS管；
所述第五NMOS管的栅端与所述第六NMOS管的漏端耦接，且作为所述第四锁存节点或与所述第四锁存节点耦接，所述第五NMOS管的源端与所述第六NMOS管的源端均与地电压耦接，所述第五NMOS管的漏端与第六NMOS管的栅端耦接，且作为所述第三锁存节点或与所述第三锁存节点耦接。
15.根据权利要求13所述比较器，其特征在于，所述噪声整形输入级还包括第三增益提高单元和第四增益提高单元；
所述第三增益提高单元，适于提高所述第一噪声整形放大单元的输出增益；所述第四增益提高单元，适于提高所述第二噪声整形放大单元的输出增益。
16.根据权利要求15所述比较器，其特征在于，所述第三增益提高单元包括第七NMOS管；
所述第七NMOS管的栅端与漏端耦接并与所述第一噪声整形放大单元的输出端耦接，所述第七NMOS管的源端与地电压耦接。
17.根据权利要求15所述比较器，其特征在于，所述第四增益提高单元包括第八NMOS管；
所述第八NMOS管的栅端与漏端及所述第二噪声整形放大单元的输出端耦接，所述第八NMOS管的源端与地电压耦接。
18.根据权利要求1所述的比较器，其特征在于，所述隔离传输电路包括第一电容、第二电容、第三电容和第四电容；
所述第一电容的第一端与所述输入级电路的第一输出端耦接，所述第一电容的第二端与所述锁存级电路的第一输入端耦接；
所述第二电容的第一端与所述输入级电路的第二输出端耦接，所述第二电容的第二端与所述锁存级电路的第二输入端耦接；
所述第三电容的第一端与所述噪声整形输入级电路的第一输出端耦接，所述第三电容的第二端与所述锁存级电路的第一输入端耦接；
所述第四电容的第一端与所述噪声整形输入级电路的第二输出端耦接，所述第四电容的第二端与所述锁存级电路的第二输入端耦接。
19.根据权利要求18所述的比较器，其特征在于，所述锁存级电路包括开关单元、第一锁存放大单元、第二锁存放大单元和第三锁存单元；
开关单元，适于在所述比较相时导通；
第一锁存放大单元，适于当所述开关单元导通时，对所述第一输出信号和第三输出信号的第一叠加电平信号进行放大；
第二锁存放大单元，适于当所述开关单元导通时，对所接收的第二输出信号和第四输出信号的第二叠加电平信号进行放大；
第三锁存单元，适于对所述放大后的第一叠加电平信号和放大后的第二叠加电平信号进行锁存并比较，输出对应的比较结果。
20.根据权利要求19所述的比较器，其特征在于，所述开关单元包括第九NMOS管；
所述第九NMOS管的栅端用于接收第一时钟控制信号，所述第九NMOS管的源端与地电压耦接，所述第九NMOS管的漏端分别与所述第一锁存放大单元和第二锁存放大单元耦接。
21.根据权利要求19所述的比较器，其特征在于，所述第一锁存放大单元包括第十NMOS管；
所述第十NMOS管的栅端作为所述锁存级电路的第一输入端或与所述锁存级电路的第一输入端耦接，所述十NMOS管的源端与所述开关单元耦接，所述十NMOS管的漏端与所述第三锁存单元耦接。
22.根据权利要求19所述的比较器，其特征在于，所述第二锁存放大单元包括第十一NMOS管；
所述第十一NMOS管的栅端作为所述锁存级电路的第二输入端或与所述锁存级电路的第二输入端耦接，所述十一NMOS管的源端与所述开关单元耦接，所述十一NMOS管的漏端与所述第三锁存单元耦接。
23.根据权利要求19所述的比较器，其特征在于，所述第三锁存单元包括第五PMOS管、第十二NMOS管、第六PMOS管和第十三NMOS管；
所述第五PMOS管的栅端与所述第十二NMOS管的栅端耦接并与第六PMOS管的漏端和所述第十三NMOS管的漏端耦接，且作为所述比较器的反相输出端或与所述比较器的反相输出端耦接，所述第五PMOS管的漏端与所述第十二NMOS管的漏端耦接并与第六PMOS管的栅端和所述第十三NMOS管的栅端耦接，且作为所述比较器的正相输出端或与所述比较器的正相输出端耦接，所述第五PMOS管的源端和所述第六PMOS管的源端与电源电压耦接，所述第十二NMOS管的源端与所述第一锁存放大单元耦接，所述第十三NMOS管的源端与所述第二锁存放大单元耦接。
24.根据权利要求1所述的比较器，其特征在于，还包括以下至少一项：
第一偏置电路，适于为所述输入级电路提供偏置电流；
第二偏置电路，适于为所述噪声整形输入级电路提供偏置电流。
25.根据权利要求24所述的比较器，其特征在于，所述第一偏置电路包括第七PMOS管；
所述第七PMOS管的栅端与偏置电压耦接，所述第七PMOS管的源端与电源电压耦接，所述第七PMOS管的漏端与所述输入级电路耦接。
26.根据权利要求24所述的比较器，其特征在于，所述第二偏置电路包括第八PMOS管；
所述第八PMOS管的栅端与偏置电压耦接，所述第八PMOS管的源端与电源电压耦接，所述第八PMOS管的漏端与所述噪声整形输入级电路耦接。
27.根据权利要求1所述的比较器，其特征在于，还包括以下至少一项：
第一输出复位电路，适于在所述采样相时，将所述比较器的正相输出端复位至电源电压；
第一输出复位电路，适于在所述采样相时，将所述比较器的反相输出端复位至电源电压。
28.根据权利要求27所述的比较器，其特征在于，所述第一输出复位电路包括第九PMOS管；
所述第九PMOS管的栅端用于接收第一时钟控制信号，所述第九PMOS管的源端与电源电压耦接，所述第九PMOS管的漏端与所述比较器的正相输出端耦接。
29.根据权利要求27所述的比较器，其特征在于，所述第二输出复位电路包括第十PMOS管；
所述第十PMOS管的栅端用于接收第一时钟控制信号，所述第十PMOS管的源端与电源电压耦接，所述第十PMOS管的漏端与所述比较器的反相输出端耦接。
30.根据权利要求1所述的比较器，其特征在于，还包括以下至少一种：
第一输入复位电路，适于在所述采样相时，将所述输入级电路的第一输入端复位至预设的共模电压；
第二输入复位电路，适于在所述采样相时，将所述输入级电路的第二输入端复位至所述共模电压；
第三输入复位电路，适于在所述采样相时，将所述噪声整形输入级电路的第一输入端复位至所述共模电压；
第四输入复位电路，适于在所述采样相时，将所述噪声整形输入级电路的第二输入端复位至所述共模电压；
第五输入复位电路，适于在所述采样相时，将所述锁存级电路的第一输入端复位至所述共模电压；
第六输入复位电路，适于在所述采样相时，将所述锁存级电路的第二输入端复位至所述共模电压。
31.根据权利要求30所述的比较器，其特征在于，所述第一输入复位电路包括第一开关；
所述第一开关的控制端用于接收第二时钟控制信号，所述第一开关的第一导通端用于接收所述共模电压，所述第一开关的第二导通端与所述输入级电路的第一输入端耦接。
32.根据权利要求30所述的比较器，其特征在于，所述第二输入复位电路包括第二开关；
所述第二开关的控制端用于接收第二时钟控制信号，所述第二开关的第一导通端用于接收所述共模电压，所述第二开关的第二导通端与所述输入级电路的第二输入端耦接。
33.根据权利要求30所述的比较器，其特征在于，所述第三输入复位电路包括第三开关；
所述第三开关的控制端用于接收第二时钟控制信号，所述第三开关的第一导通端用于接收所述共模电压，所述第三开关的第二导通端与所述噪声整形输入级电路的第一输入端耦接。
34.根据权利要求30所述的比较器，其特征在于，所述第四输入复位电路包括第四开关；
所述第四开关的控制端用于接收第二时钟控制信号，所述第四开关的第一导通端用于接收所述共模电压，所述第四开关的第二导通端与所述噪声整形输入级电路的第二输入端耦接。
35.根据权利要求30所述的比较器，其特征在于，所述第五输入复位电路包括第五开关；
所述第五开关的控制端用于接收第二时钟控制信号，所述第五开关的第一导通端用于接收所述共模电压，所述第五开关的第二导通端与所述锁存级电路的第一输入端耦接。
36.根据权利要求30所述的比较器，其特征在于，所述第六输入复位电路包括第六开关；
所述第六开关的控制端用于接收第二时钟控制信号，所述第六开关的第一导通端用于接收所述共模电压，所述第六开关的第二导通端与所述锁存级电路的第二输入端耦接。
37.一种逐次逼近模数转换器，其特征在于，包括权利要求1-36任一项所述比较器。
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102571093B (zh) * 2010-12-23 2014-12-31 无锡华润上华半导体有限公司 比较器及a/d转换器
US8692582B1 (en) * 2012-01-06 2014-04-08 Altera Corporation Latched comparator circuitry
CN111682878A (zh) * 2020-06-11 2020-09-18 西安电子科技大学 一种零极点优化的无源噪声整形逐次逼近模数转换器
CN111628776A (zh) * 2020-06-22 2020-09-04 湖南国科微电子股份有限公司 一种高速sar adc电路及集成芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116865729A (zh) * 2023-09-04 2023-10-10 成都市九天睿芯科技有限公司 比较器、模数转换器及电子设备
CN116865729B (zh) * 2023-09-04 2023-11-24 成都市九天睿芯科技有限公司 比较器、模数转换器及电子设备

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