JPH06503890A - 高速差動比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、差動比較器に関し、特に、高速で動作する差動比較器に関する。

発明の背景 未知の電圧を適当なプリセット電圧制限内で基準電圧と比較し、もしくは、２つ の分離電圧を、例えば、いずれが大きいかを決定するために比較する必要性につ いて、種々の出願がなされている。このような比較は、例えば、帰還回路、デジ タル電圧メーター、カウンター等に使用される。

差動比較回路は、２つの入力電気信号のレベル（例えば、電圧）における相違を 検知するためと、比較するための両方に使用される。差動比較器は、２つの電気 入力信号のいずれが大きいかを表示する。

１９８３年２月１５８＋＝発行ｃｋれた米国特許第４．３７４．３３４号（Ｗ、 Ｅ。

Ｅｎｇｌｅｒ）に、共通基板に設けられる、第１表面チャージトランジスタと第 ２表面チャージトランジスタが開示されている。動作サイクルの第１の状態にお いて、第１のトランジスタのトランスファーゲートに第１の電圧信号が供給さね 、第２のトランジスタのトランスファーゲートに第２の電圧信号が供給される。

加えて、第１の状態において各トランジスタのソース領域とトランスファーゲー トは均衡を保っている。各トランジスタのノードもしくは受電領域は、プリチャ ージさ札そしてフローティングもしくは分離される。動作サイクルの第２の状態 において、第１の電圧信号は第２のトランジスタのトランスファーゲートに供給 さね、第２の電圧信号は第１のトランジスタのトランスファーゲートに供給され る。加えて、第２の状態において受電ノードは、入力信号のスイッチングによっ て生じる電圧変化に比例した充電量を蓄積する。このようなチャージは受け入れ られるか、トランスファーゲート（Ｎ型トランジスタ）が更に正になった時のみ である。動作の第１の状態において、付加状態の正の信号に接続された受電ノー ドはチャージの移送によって、グランドに放電される間、付加状態の正の信号に 接続された受電ノートはチャージ状態を維持する。電位変化の広かりは、２つの 電圧信号と表面チャージトランジスタの利得の差に比例する。

差動電圧比較器は、　「タブ・ブックスＪによって発行ａｒｔ、ＥＥＥマガジン の編集による、１９７１年の「電気回路設計ハンドブック」の第４改訂版の１３ ５頁〜１３６頁に掲載されている。この掲載された差動電圧比較器は、２つの入 力信号を比較した時にｒｇｏ−ｎｏ−ｇｏＪ表示を行う。もし、２つの入力信号 かプリセット差動電圧中に育る場合には、出力リレーは作動せず、　「ｇＯＪ表 示がなされる。しかしなから、２つの入力信号の差かプリセット差動電圧より大 きい場合には、出力リレーか作動し、　ｒｎｏ−ｇＯＪ表示がなされる。

上述した従来の差動比較器は、多くのトランジスタと、ダイオードと、抵抗と、 温度抵抗と、リレーとを含み、従って、複雑な回路となっている。従って、比較 的高速で動作し、比較的少ない構成要素を有する比較器が望まれる。

供するために、高速動作する差動比較器を特徴とする特に、第１の実施例におい ては、差動比較器は、比較されるべき第１及び第２の入力信号を各々受信する第 １及び第２の入力端子と、帰還ネットワークと、第１及び第２のキャパシタと、 スイッチング手段とを備えている。第１及び第２の増幅器の各々は、入力と、差 動比較器の分離出力を形成するための出力とを含んでいる。帰還ネットワークは 、第１及び第２の増幅器出力と、第２及び第１の増幅器の入力とを容量的に結合 する。第１及び第２のキャパシタは、差動比較器の第１及び第２の入力端子と、 第１及び第２の増幅器の入力とを各々接続する。第１の動作状態中は、スイッチ ング手段は所定の電圧レベル値を分酊べく、第１及び第２の増幅器をプリチャー ジできるようにし、同時に、第１及び第２の人力信号を第１及び第２のキャパシ タの各々供給するように機能する。第２の動作状態中は、スイッチング手段は、 第１及び第２の入力端子を第１及び第２のキャパシタから分離させ、第４及び第 ２の第１端子に短絡回路を形成し、第４及び第２の増幅器をプリチャージ状態か ら開放し、大きな振幅を有する入力信号を表示する。

第４の実施例の延長である第２の実施例において、第１及び第２の増幅器のラッ チ動作か開始された時、スイッチング手段は選択的にも、第２の動作状態中の所 定の時間に、第１及び第２のキャパシタを第１及び第２の増幅器の各々の入力か ら分離させる。これにより、第１及び第２のキャパシタの負荷か第１及び第２の 増幅器から移動し、２つの増幅器の再生動作をスピードアップさせ、差動比較器 の出力において第１及び第２の入力信号の何れが大きな振幅を有するかの表示を スピードアップさせる。

本発明は、また、第１及び第２のプレートを有する第１及び第２のキャパシタの コンビネーションをも提供する。更に、このコンビネーションは、第４の信号を 第４のキャパシタの第」のプレートに選択的に供給する第１選択供給手段と、第 ２の信号を第２のキャパシタの第１のプレートに選択的に供給する第２選択供給 手段とを備えている。第１の直流電圧レベルを第１のキャパシタの第２のプレー ト上に印加し、冨２の直流電圧レベルを第２のキャパシタの第２のプレート上に 印加する、第１の配置手段が備えられている。第１及び第２のキャパシタの第１ プレートを選択的にショートさせ、第１及び第２のキャパシタの第２のプレート と逆極性の交流信号を生成する第２の配置手段か備えられている。

本発明は、更に、以下のステップを含んだ、第１及び第２の入力信号の差動比較 を行う方法をも提供する。第１の動作状態中の第４のステップにおいては、第１ 及び第２の各増幅器の入力及び出力は所定の値にプリチャージされ、第１及び第 ２の入力信号と第１及び第２の増幅器の入力のプリチャージ値との差は、各々の 第１及び第２のキャパシタに保持される。第１のステップと同時に第１の動作状 態中に生じる第２のステップにおいては、第４及び第２の出力のプリチャージ値 と第２及び第４の増幅器の人力との電位差は、各々帰還ネットワークの第３及び 第４キヤパシタに保持される。第２動作状態中の第３のステップにおいては、第 １及び第２のキャパシタが各々第１及び第２の入力信号の受信から切り離されて いる間、第１及び第２の増幅器はそれらのプリチャージ状態から開放される。

第３のステップと同時に生じる第Ａのステップにおいては、第１及び第２のキャ パシタか第１及び第２の入力信号を受信する、第１及び第２のキャパシタの入力 側に渡って短絡回路か形成される。その結果、出力信号か第１及び第２の増幅器 の出力において生成さｆ”Ｌ、２つの入力信号の何れの振幅か大きいかを示す。

上述した方法の第２の実施例においては、第３及び第４のステップが実行された 後、第１及び第２の増幅器のラッチングか始まると、所定の時間、第１及び第２ のキャパシタは各々第１及び第２の増幅器の入力から分離される。

本発明は、以下の詳細な説明と添付した図面及び請求の範囲からより良く理解さ れる。

図面の簡単な説明 図１は、本発明による差動比較器の回路図である。

図２は、図１の回路の速度を向上させた、本発明による差動比較器の回路図であ る。

詳細な説明 今、図１を参照すると、本発明による差動比較器１０の回路図が示されている。

差動比較器ｌＯは、第１及び第２の増幅器１２．１３と、５個のスイッチ（ゲー ト手段）　１５．　＋６．　１７．　１８．　１９　（各々破線内に示されてい る）と、４個のキャパシタ２＋、２２，２３．２４と、第１及び第２の入力端子 ２６．２７と、第１及び第２の出力端子３０．３１とを備えている。以後の説明 において、増幅器１２．１３は正（ポジティブ）の運転入力信号用の負（ネガテ ィ力の運転出力信号を生成するために動作するため、インバータ１２．１３とす る。

更に詳しくは、第１及び第２の入力端子２６．２７は、比較器１０によって比較 されるべき第１及び第２の入力信号を受信するように、各々配置される。入力端 子２６はスイッチＩ５の第１の端子と結合さね、入力端子２７はスイッチ１６の 第１の端子に結合されている。スイッチ！５の第２の端子は、キャパシタ２１の 第１の端子とノード２８に接続されている。スイッチ１６の第２の端子はキャパ シタ２２の第１の端子とノード２９に接続されている。キャパシタ２１の第２の 端子はノード３３と、インバータＩ２の入力と、スイッチ１８の第１の端子と、 キャパシタ２４の第１の端子に接続されている。キャパシタ２２の第２の端子は ノード３４と、インバータ１３の入力と、スイッチ１９の第１の端子と、キャパ シタ２３の第１の端子に接続されている。スイッチ１７の第１及び第２の端子は ノード２８，２９に各々接続されている。スイッチ１７か閉じると、ノード２８ と２９はショートする。インバータ１２の出力は、キャパシタ２３とスイッチ１ ８の第２端子と、第１出力端子３０に接続されている。インバータ１３の出力は 、キャパシタ２４とスイッチ１９の第２端子と、第２出力端子３１に接続されて いる。キャパシタ２３は、出力端子３０から入力ノード３４への帰還パスを形成 し、キャパシタ２４は、出力端子３１から入力ノード３３への帰還バスを形成す る。

動作において、以後、差動比較器ＩＯによる比較動作のため、電圧Ｖｌ、　Ｖ２ は入力端子２６．２７に同時に受信されるものと仮定する。スイッチ（瓢箪１及 び第２の端子および可動アーム（参照符号は図示す０とともに図示さね、第１及 び第２の端子を選択的に短絡（接□□□させる。差動比較器１０の動作には、２ つの状態が存在する。スイッチ１７がクロック信号（図示す０の他の状態によっ て駆動されている時、スイッチ＋５．１６．１８．１９はクロック信号の−の状 態によって駆動される。第１の状態の間は、スイッチ１６．１８．１９は閉鎖（ 導通）状態にあり、スイッチ１７は開放（非導通）状態にある。従って、ｖｌと Ｖ２は、スイッチ１５．１６を各々介して、各キャパシタ２１．２２の入力側に 供給される。スイッチ１８．１９がインバータ１２．１３を通って閉鎖状態にあ る時、インバータは、　「オートゼロ状態Ｊとして知られる状態、即ち、各イン バータ１２．１３がプリチャージ状態（インバータの出力電圧がそれらの入力電 圧と等しい状態）になる。各インバータ１２．１３の入力と出力が、オートゼロ 状態期間の間に、ゼロまたはそれ以外になり得る、各々のプリチャージ値に設定 されることは理解される。その結果、キャパシタ２１に掛かる電圧は、入力電圧 ｖ１とインバータ１２の入力に現れる電圧（プリチャージ値）との電位差となる 。

同様に、キャパシタ２２に掛かる電圧は、入力電圧ｖ２とインバータ１３の入力 に現れる電圧（プリチャージ値）との電位差となる。インバータ１２と１３のプ リチャージ値の何れの差もキャパシタ２３．２４に保持される。

第２の動作状況中は、スイッチ１５．１６，１８．１９か開き、スイッチ１７が 閉じている。スイッチ１７が閉じ、スイッチ１５と１６か開いていると、スイッ チ１７による短絡によって、ノード２８，２９の電位は特定の値に設定される。

インバータ１２．１３の入力とノード２８．２９の間の容量的結合（キャパシタ ２１．２２）により、ノード３３．３４（インバータの入力）も変化させられる 。

ノード２８，２９の電位力＼同一電位になる（一方のノードの電位が増え、他方 か減少する）ため、インバータ１２．１３への入力における電位か逆の方向に移 動する。更に詳しくは、スイッチ１７か閉じると、キャパシタ２１．２２の左側 の電位はｖｌとＶ２の間の値と等しくなる。例えば、インバータ１２．１３の入 力と出力か通常通り零電位にあれば、２つのインバータに差は生じない。スイッ チ１７か閉じると、キャパシタ２１．２２の左側の電位は実質的に（Ｖ１＋Ｖ２ ）／２に等しくなる。このような、キャパシタ２１．２２の左側の電位の変化に より、キャパシタ２１．２２の右側に差動電位が発生する。キャパシタ２１．　 ２２の右側の差動電位は、ｖｌがｖ２より大きいかどうか、又は逆に、ＶｌとＶ ２の電位差に依存する。スイッチ１８．１９か開くと、インバータ１２．１３は もはやプリチャージ入力状態ではなく、増幅モードになる。インバータ１２．１ ３の入力に発生する電位さの結果、インバータの出力電位は発散される。

特に、Ｖｌと７２間の差動電圧を有する第２の動作状態においては、キャパシタ ２１．２２のうちの一方の左側（ノード２８，２９）の電位は減少し、他方のキ ャパシタの左手側の電位は増加する。これにより、一方のキャパシタの右手側が 増加している間に、一方のキャパシタ２１又は２２の右手側（ノード３３，３４ ）か減少する。このような、キャパシタ２１．２２の右手側の変化により、イン バータ１２．１３の入力に差動電位か発生する。すなわち、ＶｌがＶ２より大き いと仮定すると、第２の動作状態において、ノード２９，３４の電位か上昇して いる間にノート２８．３３の電位か減少し、これらの出力の間に差動電位か発生 する。ノード３３の減少信号はインバータ１２の入力に供給さね、インバータ１ ２の出力はプリチャージ値から増加する。同様に、ノード３４の増加信号はイン バータ１３の入力に供給ざ顛インバータ１３の出力はプリチャージ値から減少す る。

インバータ１２の出力における増加信号は、帰還キャパシタ２３を介して、イン バータ１３の入力に転送される。キャパシタ２２を介して結合されたノード２９ からの増加信号によってインバータ１３の入力か既に増加しているため、キャパ シタ２３を介してインバータ１２の出力から供給される増加帰還信号により、イ ンバータ１３の入力は更に増加する。似たように、キャパシタ２１を介して結合 されたノード２８からの減少信号によってインバータ１２の入力が既に減少して いるため、キャパシタ２４を介してインバータ１３の出力から供給される減少帰 還信号により、インバータ１２の入力は更に減少する。帰還キャパシタ２３゜２ ４の目的は、インバータ１２．１３のプリチャージ電圧値か異なる場合に、これ らインバータのバランスを適当にとり得る帰還機構を供給することにある。例え ば、仮にインバータが２．５ｖに設定されている場合には、　「自動ゼロ状態」 の間、インバータ１２と１３の両方の入力及び出力か平衡状態になる。しかしな がら、オフセットが有る場合、例えば、インバータ１２の出力が２，３ｖでイン バータ１３の出力が２．６ｖの時、キャパシタ２３と２４を除いて不均衡状態と なる。キャパシタ２３と２４の目的は、このような電位差を保持することにある 。

本発明の重要な点は、キャパシタ２３がインバータ１２の出力の直流電位をイン バータ１３の入力から切離し、キャパシタ２４がインバータ１３の出力の直流電 位をインバータ１２の入力から切離すことにある。この重要点は、これらの直流 電位に差が存在する場合に、インバータ１２と１３の動作に影響を及ぼさないこ とにある。実施例においては、自動ゼロ動作の間、インバータ１２と１３の出力 は通常は０〜５ｖの中間電位、即ち２．５ｖに設定される。第２動作状態の間は 、インバータ１２．１３の出力は別々にスイングし、一方のインバータの出力は ５ｖになり、他方のインバータの通力はＯＶになる。Ｖｌがｖ２より大きい一例 として、インバータ１２の出力が５ｖに上昇し、インバータ１３の出力かＯＶに 降下する。従って、差動比較器１０はＶｌがＶ２より大きいこと、又はその逆を 検出する。差動比較器ｌＯの欠点は、キャパシタ２Ｉと２２が、交差結合された インバータ１２と１３のラッチ時間を遅らせることにある。

図２を参照すると、図１の回路を高速化した本発明に係る差動比較器４０の回路 図が示されている。図１の差動比較器ｌＯと対応する図２の差動増幅器４０の構 成要素及び機能には、同一参照符号が付されている。差動比較器４０は、第１及 び第２の増幅器１２．１３と、７個のスイッチ（ゲート手段）　１５．　１６． 　１７、＋８．１９．４２．４３と、４個のキャパシタ２１，２２．２３．２４ と、第１及び第２の入力端子２６．２７と、第１及び第２の出力端子３０．３１ を備えている。差動比較器４０は、スイッチ４２．４３とノード４４，４５を除 いて基本的に差動比較器ｌＯと等しい。スイッチ４２の第４の端子は蚊＠２１の 第２の端子とノード４４に接続されている。スイッチ４２の第２の軒は、ノード ３３、インバータ１２の入力、スイッチ１８の第１の端子及びキャパシタ２４の 第１の端子に接続されている。スイッチ４３の第１の端子はキャパシタ２２の第 ２の増子とノード４５に接続されている。スイッチ４３の第２の端子は、ノード ３４、インバータ１３の入力、スイッチ１９の第１の端子及びキャパシタ２３の 第１の端子に接続されている。動作において、スイッチ４２．４３は、好ましく は第２動作状態の一部である外部クロック信号（図示せず）によって駆動される 。

第１の動作状態の間、スイッチ１５，１６．１８，１９，４２．４３は閉鎖（導 通）し、スイッチ１７は開放（非導通）し、以後に差動比較器ｌＯで述べるよう に、インバータ１２．１３はプリチャージ状態に成る。第２動作状態の初期には 、スイッチ４２．４３か閉鎖状態を維持している間、スイッチ１５．１６゜１８ ．１９は開放し、スイッチ１７は閉鎖する。そして、第２動作状態が開始された 直後、又はキャパシタ２３．２４の帰還回路がインバータ１２．１３のラッチを 開始した時、スイッチ４２．４３は開放される。スイッチ４２．４３の開放によ り、キャパシタ２１．２２がインバータ１２．１３のラッチを止め、これによっ て、差動比較器４０の動作か促進される。更に詳しくは、インバータ１２゜１３ のうちの１つの出力が増加し、帰還キャパシタ２３．２４を介して他方のインバ ータの入力に信号を送る。インバータ１２．１３の出力がキャパシタ２３゜２４ を介して入力ノード２８．２９を駆動し始めるため、キャパシタ２１．２２は入 力ノード２Ｂ、２９にローディング効果を形成する。キャパシタ２１．２２をイ ンバータ１２．１３の入力から引き離すことにより、インバータの入力は更に速 く集合または変化する。従って、スイッチ４２．４３は、インバータ１２゜１３ のラッチング動作か開始されるまでの短時間に閉鎖状態を維持し、その後、ロー ドを終えるために開放される。図１及び図２の実施例において、インバータ１２ ．１３はＣＭＯ３増幅器であり、キャパシタ２１，２２，２３．２４は各々例え ば０．１ピコフアラツドであり、スイッチ１５．　１６．　１８．　＋９．　４ ２゜４３はＮ型ＭＯＳトランジスタである。スイッチ１５はＮ型ＭＯＳトランジ スタであり、第１端子がドレイス第２端子がソース、このトランジスタを効率よ く開閉する制御デバイスがゲートである。

差動比較器４０は、以下に示すように、従来の比較器を超越している。第１に、 容量結合帰還ループが非常に短いラッチ時間を生成するため、比較器は非常に速 い。差動信号が重要であり、差動技術によってスイッチングノイズが非常に良く 排除されるため、比較器４０はスイッチから放出されるノイズに対して鈍感であ る。第３に、十分な差動技術が供給電圧における変化の非常に高い拒否を考慮し ているため、比較器４０は高供給電圧拒否率を有する。第４に、帰還ネットワー ク中のキャパシタ２３．２４の使用により、２つのインバータ１２．１３の間の オフセット差の効果が最小限に抑えられるため、差動比較器４０は非常に良好な オフセット除去率を有する。第５に、スイッチ４２．４３の使用により、入力が 入力の再起電流スパイクを減少させるノード３３，３４の大きな電圧スイングか ら分離されるため、スイッチングの間、非常に小さなチャージが比較器４０から インバータ１２．１３の入力に向かって放出される。第６に、差動比較器４０は 、従来の比較器の設計に比べて、十分に小さな面積に展開できる。

上述した差動比較器１０．４０における、第１および第２の入力信号の差動比較 を行う方法は、以下のとおりである。第１のステップにおいて、第１及び第２の 増幅器の各々の入力及び通力は、第１の動作状態の間、所定の値にプリチャージ される。これと同時に、第１の動作ステップの間、第１及び打２の入力信号の差 と第１及び第２の増幅器の入力のプリチャージ値は、各々の第１及び第２のキャ パシタに保持される。第１の動作状態の間に第１ステツプと同時に発生する第２ のステップにおいては、第１及び第２の増幅器の出力のプリチャージ値と第２及 び第１の増幅器の入力との如何なる電位差も、各々、帰還ネットワークの各々の 第３及び第４のキャパシタに保持される。第２の動作状態において行われる第３ のステップにおいては、第１及び第２のキャパシタが第１及び第２の入力信号を 受信していない時は、第１及び第２の増幅器はプリチャージ状態から開放される 。第３のステップと同時に行われる第４のステップにおいては、短絡回路が、第 」及び第２の入力信号を受信する第１及び第２のキャパシタ入力側を渡って形成 される。異常の４つのステップの結果、第１及び第２の入力信号の何れか大きな 振幅を育するかか、第１及び第２の増幅器の出力に現れる。

第１及び第２の増幅器のラッチング動作の速度を上げるために、差動比較器４０ に示されたように、以下のステップが先の４つのステップに加えられる。第３及 び打４のステップが行われた後、第１及び第２の増幅器のラッチングか開始した 時、所定の時間、第１及び第２のキャパシタは第１及び第２の増幅器の入力から 分離される。

図１及び図２に示されたような発明の詳細な説明は、第１の増幅器１２と第２の 増幅器１３の存在である。増幅器１２及び１３は各々、自動ゼロ増幅器として知 られた手段（スイッチ１８．１９）を備えている。各増幅器を自動的にゼロにす ることにより、増幅器の入力及び出力はその増幅器の動作ポイントに設定される 。その結果、第１の増幅器１２の入力及び出力はＶＨとして定義される電位に設 定さね、キャパシタ２１の右側（出力）はＶｏｌにチャージされる。同様に、第 ２の増幅器１３の入力及び出力はＶｏ、として定義される電位に設定さね、キャ パシタ２２の右側（出力）はＶＨにチャージされる。増幅器１２と１３の間の帰 還バス中のキャパシタ２３．２４は、これらの間に交流結合バスを供給する間、 一方の増幅器の出力と他方の増幅器の入力間の直流レベルを分離させるように機 能する。これと同時に、入力電位Ｖｌ、Ｖ２は、キャパシタ２１．２２の各々の 左側（入力側）をチャージするために使用される。従って、キャパシタ２１の左 手（入力）側は電位Ｖｌにチャージさね、キャパシタ２１の右手（出力）側は自 動ゼロ電位ＶＵにチャージされる。自動ゼロ増幅器１２．１３の目的は、各増幅 器を最大利得ポイントにセットすることにある。即ち、各増幅器は、最大導通状 態になり始めるポイントにバイアスされる（最高利得を有する）。

増幅器１２．１３は、通常、相補形インバータである。相補形インバータ１２゜ １３が各々、例えば、インバータ１２．１３の５ｖバツテリーとトランジスタ（ 図示せず）を通って接続された場合、これらのインバータが自動ゼロ状態になる （入力と出力が接続される）と、それらの休止点が２．５Ｖになる。一般に、イ ンバータ１２．１３のトランジスタの間にミスマツチが存在するため、例えば、 一方のインバータが２．６ｖで自動ゼロ状態になり、他のインバータが２．３Ｖ て自動ゼロ状態になる。自動ゼロ値におけるのこのような相違は、キャパシタ２ ３．２４に保持されるか、キャパシタ２３が増幅器１２の出力における直流レベ ルを増幅器１３の入力における直流電圧レベルから引き離していることを理解す ることか重要である。同様に、キャパシタ２４は増幅器１３の出力における直流 電圧レベルを増幅器１２の入力における直流電圧レベルから分離する。実際、ミ スマツチの存在は、図１及び図２の比較器ｌＯの動作に影響を与えない。各イン バータは、それらの最適な自動ゼロバイアスポイント（動作ポイント）にバイア スか顛一方のインバータは他方のインバータを直流センスにおいてロードダウン しないため、一方のインバータのバイアスポイントは他方のインバータのバイア スポイントと等しくないとは限らない。

加えて、インバータ１２．１３が異なる直流電位レベルに自動ゼロ化されている のと同時に、キャパシタ２１．２２の右手（出力）側は異なる直流レベルにある 。キャパシタ２１．２２の出力側が異なる直流電圧レベルにあるという事実は、 増幅器１２．１３のネットワークにより、２つの入力電位Ｖ１．Ｖ２の比較セン シングの動作に影響を与えない。動作において、第２の動作状態においてスイッ チ１７が閉鎖すると、Ｖｌ、Ｖ２は１つの値になる。ｖｌがｖ２より大きい場合 には、電圧のステップダウンがキャパシタ２！の右手（出力）側で発生し、電圧 のステップアップがキャパシタ２２の右手側で発生する。キャパシタ２１の右手 側の交流信号の増加は、キャパシタ２２の右手側で増加する極性に非常に近いか 、逆である。これらの電圧のステップダウンとステップアップは、交流センスに おいてインバータ１２．１３にそれぞれ供給される。従って、実際には、インバ ータ１２．１３における相違初期直流動作レベルは、比較器ｌＯの動作に影響を 与えない。

本発明の実施例は本発明の一般的な原理を示したに過ぎないことは、評価され理 解される。種々の変更が、上述した原理（思想）に反しない限り可能である。

例えば、インバータ（増幅器）１２．１３は単結合または集積バイポーラデバイ 入Ｎ型ＭＯＳデバイス、Ｐ型ＭＯＳデバイス、ＣＭＯＳデバイス、バイポーラと ＣＭＯＳデバイスのコンビネーション、又は他のデバイスのコンビネーションに よって実用に供することかできる。これらのデバイスは、シリコン、ＧａＡｓ又 は他の半導体材料によって実用化され得る。更に、インバータ１２．１３は分離 インバータとして、又（′Ｌ、差動ペア配置を用いることによって集積さ托実用 化され得る。

ＦＩＧ、１ ＦＩＧ、２ 国際調査磐失 、　、−Ｎ−ＰＣＴ／ＵＳ　９２１０３７５０

Claims (25)

【特許請求の範囲】
1. １．各々第１及び第２のプレートを有する第１及び第２のキャパシタと、 前記第１のキャパシタの第１のプレートに第１の信号を選択的に供給する手段と 、 前記第２のキャパシタの第１のプレートに第２の信号を選択的に供給する手段と 、 第１の直流電圧レベルを前記第１のキャパシタの前記第２のプレートに与え、第 ２の直流電圧レベルを前記第２のキャパシタの前記第２のプレートに与える手段 と、 前記第１及び第２のキャパシタの前記第１のプレート同士を選択的にショートさ せ、前記第１及び第２のキャパシタの第２のプレートに逆極性の交流信号を生成 する手段とを備えた組み合わせ。
2. ２．それぞれ入力及び出力を有する第１および第２の増幅手段と、前記第１及び 第２の増幅手段の各々の入力及び出力を選択的に連結し、各増幅手段を自動的に ゼロ状態とする手段であり、前記第１及び第２の増幅手段の入力は前記第１及び 第２のキャパシタの前記第２のプレートと連結された、当該手段と、 前記第１の増幅手段の出力と前記第２の増幅手段の入力との間に接続された第３ のキャパシタと、 前記第２の増幅手段の出力と前記第１の増幅手段の入力との間に接続された第４ のキャパシタとを更に備えた、請求項１記載の組み合わせ。
3. ３．前記第１および第２の増幅手段が自動ゼロ状態になると同時に、前記第１帯 び第２のキャパシタが、各々第１及び第２の信号を受信し、前記選択ショート手 段が、前記第１及び第２の増幅手段が自動ゼロ状態になった後、前記第１及び第 ２のキャパシタの第１プレート同士をショートさせる、請求項２記載の組み合わ せ。
4. ４．比較されるべき第１及び第２の入力信号を各々受信する第１および第２の入 力端子と、 各々が入力及び出力を有する第１及び第２の増幅手段であり、更に、前記増幅手 段の前記入力及び出力を選択的に連結し、前記増幅手段を自動ゼロ状態にする当 該第１及び第２の増幅手段と、 前記第１の入力端子に接続された第１のプレートと、前記第１の増幅手段の入力 に接続された第２のプレートを有する第１のキャパシタと、前記第２の入力端子 に接続された第１のプレートと、前記第２の増幅手段の入力に接続された第２の プレートを有する第２のキャパシタと、前記第１の増幅手段の出力と前記第２の 増幅手段の入力との間に接続された第３のキャパシタと、 前記第２の増幅手段の出力と前記第１の増幅手段の入力との間に接続された第４ のキャパシタと、 前記キャパシタの第１のプレートと前記第２のキャパシタの第１のプレートを選 択的に接続する第１選択接続手段とを備えた差動比較器。
5. ５．前記第１および第２の増幅手段が自動ゼロ状態になると同時に、前記第１及 び第２の入力端子が、各々第１及び第２の入力信号を受信する、請求項４記載の 差動比較器。
6. ６．前記第１の選択接続手段が、前記第１及び第２の入力信号が受信され、前記 第１及び第２の増幅手段が自動的にゼロになった後、前記第１のキャパシタの前 記第１のプレートを前記第２のキャパシタの前記第１のプレートに接続する、請 求項５記載の差動比較器。
7. ７．前記差動比較器が、更に、前記第１の選択接続手段が前記第１のキャパシタ の前記第１のプレートを前記第２のキャパシタの前記第１のプレートに接続した 後、所定の時間、前記第１及び第２のキャパシタを前記第１及び第２の増幅器の 入力から選択的に分離する第２の選択接続手段を備えた、請求項６記載の差動比 較器。
8. ８．比較されるべき第１及び第２の入力信号を各々受信する第１及び第２の入力 端子と、 各々が、前記差動比較器の分離出力端子に接続される入力と出力を備えた第１及 び第２の増幅器と、 前記第１及び第２の増幅器の出力を前記第２及び第１の増幅器の入力にそれぞれ 容量的に接続する帰還ネットワークと、各々が、前記差動比較器の分離入力端子 と前記第１及び第２の増幅器のうちの一方の分離端子の入力とを接続する、第１ 及び第２のキャパシタと、前記第１及び第２の増幅器の各々を分離所定値にプリ チャージし（ａ）、第１の動作状態の間に、前記第１及び第２の入力信号を前記 第１及び第２のキャパシタに各々伝送し（ｂ）、前記第１及び第２の入力端子を 前記第１及び第２のキャパシタから分離し、第２の動作状態の間に、前記第１及 び第２の増幅器がプリチャージ状態にない時、そこにショート回路を形成し、何 れの入力信号が大きな振幅を有するかの表示を提供する（ｃ）切替え手段とを備 えた、差動比較器。
9. ９．前記切替え手段が、前記差動比較器の第１及び第２の入力端子を前記第１及 び第２のキャパシタに各々選択的に接続する第１のゲート手段と、前記第１及び 第２の各増幅器の入力と出力を選択的に接続する第２のゲート手段と、 前記第１のゲート手段と接続される前記第１及び第２の各キャパシタの入力端子 間にショート回路を形成する第３のゲート手段とを備えた、請求項８記載の差動 比較器。
10. １０．前記第１動作状態において、 前記第１のゲート手段が閉じ、前記差動比較器の前記第１及び第２の入力端子を 前記第１及び第２のキャパシタに各々接続し、前記第１及び第２のキャパシタに 前記第１及び第２の入力信号を各々印加し、前記第２のゲート手段が閉じ、前記 第１及び第２の増幅器の各々を通ってショート回路を形成し、各増幅器を所定の 値にプリチャージし、前記第３のゲート手段が開き、前記第１及び第２のキャパ シタの入力端子間のショート回路を排除する、請求項９記載の差動比較器。
11. １１．前記第２の動作状態の間、前記第１のゲート手段が開き、前記差動比較器 の前記第１及び第２の入力端子を前記第１及び第２のキャパシタから分離し、前 記第２のゲート手段が開き、前記第１及び第２の増幅器を通るショート回路を排 除し、前記第３のゲート手段が閉じ、前記第１及び第２のキャパシタの入力端子 の間にショート回路を形成する、請求項１０記載の差動比較器。
12. １２．前記差動比較器が、更に、前記第２の動作状態に突入した後、所定の時間 、前記第１及び第２の各増幅器の入力から、前記第１及び第２のキャパシタを分 離する第４のゲート手段を備えた、請求項１１記載の当該差動比較器。
13. １３．前記第１の動作状態の間は、前記第４のゲート手段が閉じ、前記第１及び 第２のキャパシタを前記第１及び第２の増幅器の入力に各々接続し、前記第２の 動作状態の間は、前記第４のゲート手段は、前記帰還ネットワーク中でラッチ処 理が始まるまでの所定時間、閉路状態を維持し、その後、前記第４のゲート手段 は開き、前記第１及び第２の増幅器の入力を各々前記第１及び第２のキャパシタ から分離する、請求項１２記載の差動比較器。
14. １４．前記差動比較器が、更に、前記第１及び第２のキャパシタを前記各第１及 び第２の増幅器の入力から選択的に分離する第４のゲート手段を備えた、請求項 ９記載の差動比較器。
15. １５．前記第１の動作状態の間、前記ゲート手段が閉じ、前記差動比較器の前記 第１及び第２の入力端子を前記第１及び第２のキャパシタに接続し、そこに前記 第１及び第２の入力信号が印加され、前記第２のゲート手段は閉じ、前記第１及 び第２の増幅器を通ってショート回路を形成し、各増幅器を所定の値にプリチャ ージし、前記第３のゲート手段が開き、前記第１及び第２のキャパシタの入力端 子間のショート回路を除去する、請求項１４記載の差動比較器。
16. １６．前記第２の動作状態の間は、前記第１のゲート手段が開き、前記差動比較 器の前記第１及び第２の入力端子を前記第１及び第２のキャパシタから分離し、 前記第２のゲート手段は開き、前記第１及び第２の増幅器を各々にまたがるショ ート回路を除去し、前記第３のゲート手段が閉じ、前記第１及び第２のキャパシ タの前記入力端子の間にショート回路を形成する、請求項１５記載の差動比較器 。
17. １７．比較されるべき第１及び第２の入力信号を各々受信する第１及び第２の入 力端子と、 各々が、前記差動比較器の分離出力端子に接続される入力と出力を備えた第１及 び第２の増幅器と、 前記第１及び第２の増幅器の出力を前記第２及び第１の増幅器の入力にそれぞれ 容量的に接続する帰還ネットワークと、各々が、前記差動比較器の分離入力端子 と前記第１及び第２の増幅器のうちの一方の分離端子の入力とを接続する、第１ 及び第２のキャパシタと、前記第１及び第２の増幅器の各々を分離所定値にプリ チャージし、第１の動作状態の間に、前記第１及び第２の入力信号を前記第１及 び第２のキャパシタに各々伝送し（ａ）、前記第１及び第２の入力端子を前記第 １及び第２のキャパシタから分離し、第２の動作状態の間に、前記第１及び第２ の増幅器がプリチャージ状態にない時、前記第１及び第２のキャパシタの入力端 子にまたがってショート回路を形成し（ｂ）、前記第２の動作状態の間に前記第 １及び第２の増幅器のラッチングが始まった時に、前記第１及び第２のキャパシ タを前記第１及び第２の各増幅器の入力から分離する（ｃ）切替え手段とを備え た、差動比較器。
18. １８．前記切替え手段が、前記差動比較器の第１及び第２の入力端子を前記第１ 及び第２のキャパシタに各々選択的に接続する第１のゲート手段と、前記第１及 び第２の各増幅器の入力と出力を選択的に接続する第２のゲート手段と、 前記第１のゲート手段と接続される前記第１及び第２の各キャパシタの入力端子 にまたがうてショート回路を形成する第３のゲート手段と、前記第１及び第２の キャパシタを前記第１及び第２の各増幅器の入力から選択的に分離する第４のゲ ート手段とを備えた、請求項１７記載の差動比較器。
19. １９．前記第１動作状態において、 前記第１のゲート手段が閉じ、前記差動比較器の前記第１及び第２の入力端子を 前記第１及び第２のキャパシタに各々接続し、前記第１及び第２のキャパシタに 前記第１及び第２の入力信号を各々印加し、前記第２のゲート手段が閉じ、前記 第１及び第２の増幅器の各々を通ってショート回路を形成し、各増幅器を所定の 値にプリチャージし、前記第３のゲート手段が開き、前記第１及び第２のキャパ シタの入力端子間のショート回路を排除する、請求項１８記載の差動比較器。
20. ２０．前記第２の動作状態の間、前記第１のゲート手段が開き、前記差動比較器 の前記第１及び第２の入力端子を前記第１及び第２のキャパシタから分離し、前 記第２のゲート手段が開き、前記第１及び第２の増幅器を通るショート回路を排 除し、前記第３のゲート手段が閉じ、前記第１及び第２のキャパシタの入力端子 の間にショート回路を形成する、請求項１９記載の差動比較器。
21. ２１．前記第１の動作状態の間は、前記第４のゲート手段が閉じ、前記第１及び 第２のキャパシタの第２端子を前記第１及び第２の増幅器の入力に各々接続し、 前記第２の動作状態の間は、前記第４のゲート手段は、前記帰還ネットワーク中 でラッチ処理が始まるまでの所定時間、閉路状態を維持し、その後、前記第４の ゲート手段は開き、前記第１及び第２の増幅器の入力を各々前記第１及び第２の キャパシタから分離する、請求項２０記載の差動比較器。
22. ２２．各々入力及び出力を有する第１及び第２のインバータと、各々が第１及び 第２の端子を有する第１，第２，第３，第４及び第５のスイッチと、 各々が第１及び第２の端子を有する第１，第２，第３及び第４のキャパシタとを 備え、 第１の入力回路端子が、前記第１のスイッチの第１の端子に接続され、第２の入 力回路端子が、前記第２のスイッチの第１の端子に接続され、前記第１のスイッ チの第２の端子が、前記第１のキャパシタと前記第３のスイッチの第１の端子に 接続され、 前記第２のスイッチの第２の端子が、前記第２のキャパシタの第１の端子と、前 記第３のスイッチの前記第２の端子に接続され、前記第１のキャパシタの第２の 端子が、前記第４のスイッチの第１の端子と、前記第４のキャパシタの前記第１ の端子と、前記第１のインバータの前記第１の入力とに接続され、 前記第２のキャパシタの第２の端子が、前記第５のスイッチの前記第１の端子と 、前記第３のキャパシタの前記第１の端子と、前記第２のインバータの前記入力 とに接続され、 前記第１のインバータの前記出力が、前記第４のスイッチと前記第３のキャパシ タの前記第２の端子と、当該回路の第１の出力端子に接続され、前記第２のイン バータの前記出力が、前記第５のスイッチと前記第４のキャパシタの第２の端子 と、当該回路の第２の出力端子に接続された、本発明の回路素子。
23. ２３．前記回路素子が、更に、各々第１及び第２の端子を有する第６及び第７の スイッチを備え、 前記第６のスイッチの前記第１の端子が前記第１のキャパシタの第２の端子に接 続され、 前記第６の前記第２の端子が、前記第４のスイッチの前記第１の端子と、前記第 ４のキャパシタの前記第１の端子と、前記第１のインバータの前記入力とに接続 され、 前記第７のスイッチの前記第１の端子が、前記第２のキャパシタの前記第２の端 子に接続され、 前記第７のスイッチの前記第２の端子が、前記第５のスイッチの前記第１の端子 と、前記第３のキャパシタの前記第１の端子と、前記第２のインバータの前記入 力とに接続された、請求項２２記載の回路素子。
24. ２４．第１及び第２の入力信号の差動比較を行う方法において、（ａ）第１の動 作状態において、前記第１及び第２の入力信号の差と第１及び第２の増幅器の入 力のプリチャージ値とを、それぞれ第１及び第２のキャパシタに保持している間 、前記第１及び第２の増幅器の入力及び出力を所定の値にプリチャージするステ ップと、 （ｂ）前記ステップ（ａ）と同時に、帰還ネットワークの各々の第３及び第４の 分離キャパシタにおいて、前記第１及び第２の増幅器の出力と、前記第１及び第 ２の増幅器の入力のプリチャージ値との電位差を保持するステップと、 （ｃ）第２の動作状態において、前記第１及び第２のキャパシタを前記第１及び 第２の入力信号から分離している間、前記第１及び第２の増幅器をプリチャージ 状態から開放するステップと、（ｄ）前記ステップ（ｃ）と同時に、前記第１及 び第２のキャパシタが前記第１及び第２の入力信号を受信しないように、前記第 １及び第２のキャパシタの第１の端子にまたがってショート回路を形成するステ ップと、（ｅ）前記第１及び第２の増幅器の出力に、前記第１及び第２の入力信 号の何れが大きな振幅を有するかの表示を生成するステップとを備えている。
25. ２５．前記方法が、更に、前記ステップ（ｃ）と（ｄ）が実行された後に、前記 第１及び第２の増幅器のラッチングが開始された時、所定の時間、前記第１及び 第２のキャパシタを前記第１及び第２の増幅器の入力から分離させるステップ（ ｆ）を含む、請求項２４記載の方法。