KR101814661B1

KR101814661B1 - 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법

Info

Publication number: KR101814661B1
Application number: KR1020110126262A
Authority: KR
Inventors: 박유진; 유귀성; 권민호; 임승현; 강순화; 김재홍
Original assignee: 삼성전자주식회사
Priority date: 2011-11-29
Filing date: 2011-11-29
Publication date: 2018-01-05
Also published as: US9270232B2; US20130135503A1; KR20130059995A

Abstract

연산 증폭기 회로 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법이 개시된다. 본 발명의 실시예에 따른 연산 증폭기 회로는, 입력 신호를 차동 증폭하는 제1 연산증폭기, 제1 연산증폭기의 출력단에 연결되는 부하 커패시터와 가변 보상 커패시터, 제1 연산 증폭기의 출력에 피드백 이득을 합하여 제1 연산 증폭기의 입력으로 피드백하는 피드백 블록을 포함하며, 가변 보상 커패시터의 가변 커패시턴스는 피드백 이득에 기초하여 가변한다.이에 의해, 피드백 이득의 크기에 따라서 커패시턴스 크기를 조절하여 대역폭을 넓히고, 안정성을 구현하여 고주파수의 신호를 출력할 수 있다.

Description

연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법{Operating amplifier, image sensor having the same, and method for compensating frequency response of the same}

본 발명은 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법에 관한 것으로, 특히, 안정성을 향상시키면서도 광대역폭을 갖는 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법에 관한 것이다.

이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이며, 근래 들어 CMOS 기술이 발달하면서 CMOS를 이용한 CMOS 이미지 센서가 널리 사용되고 있다.

CMOS 이미지 센서는 상호연관 이중 샘플링(Correlated Double Sampling; CDS)방식을 채용하고, CDS 방식에 의해 샘플링된 신호, 예컨대 리셋 신호와 영상 신호의 차이를 디지털 신호로 출력한다.

CMOS 이미지 센서는 PGA(Programmerble Gain Amplifier, 이하 PGA), 아날로그-디지털 컨버터(Analog-digital converter, 이하 ADC), 및 센스 앰프(Sense Amplifier, 이하 SA)등을 포함할 수 있다. PGA, ADC, SA등은 연산 증폭기 회로를 포함한다. 또한, 이미지 센서는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(ADC : Analog to Digital Conversion)를 포함한다. ADC는 샘플 앤 홀드 증폭기(SHA : Sample & Hold Amplifier)와 디지털 아날로그 컨버터(DAC : Digital Analog Converter)를 포함할 수 있다. SHA, DAC에도 연산 증폭기 회로가 포함될 수 있다.

연산 증폭기 회로는 부궤환 증폭기로 구성될 수 있는데, 부궤환 증폭기의 이득(gain : β)은 연산 증폭기 회로를 구성하는 회로 소자에 의해 상이하다. 부궤환 증폭기의 이득이 무한대가 되면, 연산 증폭기 회로의 출력은 발진하게 된다.

연산 증폭기 회로의 안정성은 위상 마진(PM : Phase Margin)의 영향을 받는다.

도 1a 내지 도 1b는 종래의 연산 증폭기 회로의 주파수 응답에 관한 보드 선도이다.

도 1a와 도 1b를 참조하면, 피드백 루프 이득의 게인(gain)과 위상(phase)이 각각 1과 -180도가 되는 주파수는 연산 증폭기 회로의 안정성에 중요한 영향을 미친다. 게인(gain)이 1이 되는 주파수를 이득 교차점(GX), 위상이 -180도가 되는 주파수를 위상 교차점(PX)이라고 한다.

연산 증폭기 회로의 안정성(Stability)을 확보하기 위해서는 GX가 반드시 PX 보다 작아야 한다. 이 때, PX를 원점(origin)의 반대 방향으로 이동시키거나, GX를 원점방향으로 이동시키게 되면 안정성을 확보할 수 있다. 시스템의 안정성의 척도는 위상마진(Phase Margin ; 이하 PM)로 설명하기도 한다. 위상마진은 PM=180도+∠βH(ω=ω1)으로 정의된다. 이때 ω1는 이득교차 주파수(GX frequency)이다.

GX를 원점 방향으로 이동시키게 되면, 연산 증폭기 회로의 안정성은 향상 시킬 수 있으나, 대역폭이 감소하여, 고주파수 신호를 통과시킬 수 없는 문제점이 있다. 대역폭을 증가시킴에 따라 연산 증폭기 회로는 최적의 속도를 구현할 수 있다.

광대역폭을 구현할 수 있는 연산 증폭기 회로를 사용하는 경우, 이미지 센서를 포함하는 이미지 시스템 뿐만 아니라, 이동통신, ADSL(Asynchronous Digital Subscriber Loop), 디지털 캠코더, HDTV 등통신 및 영상 처리 응용 시스템에서 높은 샘플링 속도를 가질 수 있는 장점을 갖게 된다.

따라서, 본 발명이 이루고자 하는 기술적인 과제는, 연산 증폭기 회로의 안정성을 향상시키면서도 광대역폭을 구현할 수 있는 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법을 제공하는 것이다.

상술한 과제를 해결하기 위한 실시예에 따른 연산 증폭기 회로는, 입력 신호를 차동 증폭하는 제1 연산증폭기; 상기 제1 연산증폭기의 출력단에 연결되는 부하 커패시터와 가변 보상 커패시터; 상기 제1 연산 증폭기의 출력에 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백하는 피드백 블록을 포함하며, 상기 가변 보상 커패시터의 상기 가변 커패시턴스는 상기 피드백 이득에 기초하여 가변한다.

상기 부하 커패시터와 상기 가변 보상 커패시터는 병렬로 연결된 연산 증폭기 회로.

상기 연산 증폭기 회로는, 상기 제1 증폭기의 출력을 입력신호로 받으며, 가변 커패시턴스를 갖는 가변 보상 커패시터와 연결된 제2 연산 증폭기를 더 포함하며, 상기 피드백 블록은, 상기 제2 연산 증폭기의 출력에 상기 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백 한다.

상기 연산 증폭기 회로는, 상기 피드백 이득이 1인 경우, 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 증가시킨다.

상기 연산 증폭기 회로는, 상기 피드백 이득이 1보다 작아지는 경우, 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 감소시킨다.

상기 연산 증폭기 회로는, 상기 가변 보상 커패시터와 병렬로 연결된 보상 커패시터와 리셋 스위칭 소자를 더 포함하고, 상기 보상 커패시터와 상기 리셋 스위칭 소자는 직렬로 연결되며, 상기 리셋 스위칭 소자가 도통 되는 경우, 상기 보상 커패시터의 커패시턴스와 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 합한다.

상술한 과제를 해결하기 위한 실시예에 따른 적분기 회로는 연산 증폭기 회로;및 상기 연산 증폭기 회로에 연결된 복수의 커패시터와 복수의 스위칭 소자들을 포함하고, 상기 스위칭 소자들의 온/오프 동작에 따라 입력되는 신호의 차이를 적분한다.

상기 적분기 회로는, 기 입력 신호를 충전하고 충전된 전하를 전달하는 제1 커패시터; 기 제1 커패시터와 상기 연산 증폭기 회로 사이에 연결되어 오프셋 전압을 충전하는 제2 커패시터; 기 제1 커패시터에 충전된 전하를 공급받는 제3 커패시터; 및 상기 제1 커패시터 및 상기 제3 커패시터를 방전하는 리셋 스위칭 소자;를 포함하며, 상기 리셋 스위칭 소자가 도통되면, 상기 가변 보상 커패시터의 상기 가변 커패시턴스가 증가한다.

상술한 과제를 해결하기 위한 실시예에 따른 이미지 센서는. 적분기회로를 포함하며, 입력된 아날로그 신호를 샘플링하고 증폭하는 아날로그 프로세서; 및 상기 아날로그 프로세서로부터 출력된 아날로그 신호를 디지털 변환하기 위한 아날로그 디지털 컨버터를 포함한다.

상술한 과제를 해결하기 위한 실시예에 따른 전자 장치는, 이미지 센서를 포함한다.

상술한 과제를 해결하기 위한 실시예에 따른 전자 시스템은, 이미지 센서를 포함한다.

상술한 과제를 해결하기 위한 실시예에 따른 연산 증폭기의 주파수 응답 보상 방법은, 제1 연산 증폭기에 입력되는 입력 신호를 차동 증폭하는 단계; 상기 제1 연산 증폭기의 출력에 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백하는 단계; 및 상기 피드백 이득에 기초하여 제1 연산 증폭기의 출력단에 연결된 가변 보상 커패시터의 가변 커패시턴스를 가변하는 단계를 포함한다.

상기 가변 커패시턴스를 가변하는 단계는, 미리 설정된 상기 피드백 이득의 크기가 1인 경우, 상기 가변 커패시턴스를 증가시키는 단계이다.

상기 가변 커패시턴스를 가변하는 단계는, 미리 설정된 상기 피드백 이득의 크기가 1보다 작은 경우, 상기 가변 커패시턴스를 감소시키는 단계이다.

본 발명의 일 실시예에 따르면, 피드백 이득을 조절하여 연산 증폭기 회로의 안정성을 확보하고, 커패시턴스의 크기를 조절하여 광대역폭을 구현할 수 있다.

즉, 피드백 이득의 크기에 따라서 커패시턴스 크기를 조절하여 대역폭을 넓히고, 안정성을 구현하여 고주파수의 신호를 출력할 수 있다.

또한, 대역폭을 넓힘에 따라 이미지 센서 내에서 사용되는 논리 소자의 세팅 시간을 감소시킬 수 있다.

도 1a 내지 도 1b는 종래 연산 증폭기 회로의 주파수 응답에 관한 크기와 위상의 보드 선도이다.
도 2는 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 ADC에 포함된 적분기에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 연산 증폭기 회로에 관한 개념도이다.
도 6a는 본 발명의 실시예에 따른 연산 증폭기 내부 회로의 구현예이다.
도 6b는 본 발명의 실시예에 따른 연산 증폭기 내부 회로의 변형예이다.
도 7은 본 발명의 다른 실시예에 따른 연산 증폭기 회로에 관한 개념도이다.
도 8은 본 발명의 실시예에 따른 연산 증폭기 회로의 주파수 응답에 관한 보드 선도이다.
도 9는 본 발명의 일 실시예에 따른 전자장치의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 3차원 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 11은 본 발명의 실시예에 따른 연산 증폭기의 주파수 응답 보상 방법에 관한 순서도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 2는 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다. 도 2를 참조하면, 본 발명의 이미지 센서(100)는 픽셀 어레이(APS array, 110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(Correlated Double Sampling, 이하 CDS) 블락(130), 아날로그 프로세서(Analog processor)(140), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 150), 램프 신호 발생기(Ramp Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블락(Control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.

이미지 센서(100)는 이미지 프로세서(DSP, 200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 이미지 프로세서(DSP, 200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 전자 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.

이때, 이미지 프로세서(DSP, 200)는 카메라 컨트롤 블록(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 카메라 컨트롤 블록(210)은 제어 레지스터 블락(180)을 제어한다. 이때, 카메라 컨트롤 블록(210)은 I²C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블락(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

이미지 신호 프로세서(Image Signal Processor, 220)는 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.

이미지 신호 프로세서(Image Signal Processor, 220)는 도 2에서는 DSP(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 이미지 신호 프로세서(Image Signal Processor, 220)는 이미지 센서(100) 내부에 위치할 수도 있다.

픽셀 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 픽셀 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.

타이밍 제너레이터(170)는 로우 드라이버(120), ADC(150) 및 램프 신호 발생기(160) 각각에 제어 신호를 출력하여 로우 드라이버(120), ADC(150) 및 램프 신호 발생기(160)의 동작을 제어할 수 있으며, 제어 레지스터 블락(180)은 램프 신호 발생기(160), 타이밍 제너레이터(170) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 제어 레지스터 블락(180)은 카메라 컨트롤 블록(210)의 제어를 받아 동작한다.

로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 CDS 블록(130)으로 출력한다. CDS 블록(130)은 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있다.

아날로그 프로세서(140)는 컬러의 밸런싱을 위해 PGA(142)를 포함할 수 있다. PGA(142)는 CDS 블록(130)에서 샘플링된 신호를 미리 설정된 이득(gain)으로 증폭할 수 있다. 또한, PGA(142)는 ADC(150)에서 디지털화될 신호가 최대의 다이나믹 레인지(Dynamic range)를 가질 수 있도록 아날로그 신호를 조정할 수 있다. 아날로그 프로세서(140)에서 증폭된 아날로그 신호는 ADC(150)에 입력된다.

ADC(150)는 램프 신호 발생기(160)로부터 제공된 램프 신호(Vramp)와 CDS 블록(130)으로부터 출력되는 상관 이중 샘플링된 신호를 비교하여 그 결과 신호를 출력하고, 결과 신호를 카운팅하여 버퍼(190)로 출력한다.

버퍼(190)는 ADC(150)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블락(예컨대, SRAM) 및 ADC(150)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.

도 3은 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 3을 참고하면, 이미지 센서(100)는 픽셀 어레이(active pixel array, 110), 로우 드라이버(row driver, 120), CDS 블록(130), 아날로그 프로세서(140), ADC(150), 램프 신호 생성기(ramp generator, 160), 타이밍 제너레이터(timing generator, 170), 버퍼(190)를 포함한다. 이때, 아날로그 프로세서(140)는 PGA를 포함할 수 있다. ADC(150)는 비교 블록(152) 및 카운터 블록(154)을 포함한다.

픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.

다수의 픽셀(111)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.

또한, 픽셀 어레이(110)를 구성하는 다수의 픽셀(111)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.

픽셀 어레이(110)는 복수의 단위 픽셀(111)을 포함할 수 있다. 단위 픽셀(111) 각각은 로우 드라이버(120)에서 발생된 다수의 제어 신호들에 응답하여 픽셀 신호(예컨대, 리셋 신호와 이미지 신호)를 컬럼(Column)단위로 출력할 수 있다.

여기서 이미지 신호는 단위 픽셀(111)에서 출력되는 신호 중, 수광된 광 전하에 비례하여 발생하는 신호로써, 실제 영상 화면을 재생하는데 직접적으로 필요한 데이터 신호가 된다. 리셋 신호는 단위 픽셀(111)내의 플로팅 확산 노드(Floating diffusion node)가 높은 전원 전압(Vdd)으로 리셋 되었을 때 단위 픽셀(111) 출력단에 걸리는 신호가 된다.

로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.

CDS 블록(130)은 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀(111)로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행할 수 있다. 상관 이중 샘플링을 수행함으로써, 전기 신호로부터 발생되는 고정 패턴 노이즈를 제거할 수 있다. 고정 패턴 노이즈는 CCD 이미지 센서에 비해 CMOS 이미지 센서에서 발견되는 단점이다. CDS 블록(130)에서 상관 이중 샘플링을 수행하면, 두 종류의 샘플이 산출된다. 하나는 리셋 신호이고, 하나는 리드 아웃 노드로 출력된 이미지 신호이다. 또한 CDS 블록(130)은 산출된 샘플의 차이를 출력할 수 있다.

구체적으로 CDS 블록(130)은 리셋 페이즈(reset phase) 동안에 픽셀 어레이(110)로부터 출력된 리셋 신호를 샘플링할 수 있고, 시그널 페이즈(signal phase)동안에 픽셀 어레이(110)로부터 출력된 이미지 신호를 샘플링할 수 있다. CDS 블록(130)은 샘플된 리셋 신호와 샘플된 이미지 신호의 차이를 적분하여 출력할 수 있다.

아날로그 프로세서(140)는 컬러의 밸런싱을 위해 PGA(142)를 포함할 수 있다. PGA(142)는 CDS 블록(130)에서 샘플링된 신호를 미리 설정된 이득(gain)으로 증폭할 수 있다. 또한, PGA(142)는 ADC(150)에서 디지털화될 신호가 최대의 다이나믹 레인지(Dynamic range)를 가질 수 있도록 아날로그 신호를 조정할 수 있다. 복수의 단위 픽셀(111)들은 각각 독립적인 PGA(142)와 연결될 수 있다. 예를 들어, PGA(142)는 그린 픽셀(Green Pixel)에 대해 단위 이득(Unit gain)을 가지고 증폭할 수 있다. 또한, PGA(142)는 레드 픽셀(Red Pixel)에 대해 0.8 내지 1.2의 이득을 가지고 증폭할 수 있다. PGA(142)는 블루 픽셀(Blue Pixel)에 대하여 2.5 내지 3.0의 이득을 가지고 증폭할 수 있다. 이러한 PGA(142)의 이득값은 미리 설정된다. 또한, 단일 PGA(142)를 사용하여 증폭할 수도 있다.

PGA(142)는 본 발명의 실시예에 따른 연산 증폭기 회로(1)를 포함할 수 있다. 피드백 회로를 갖는 연산 증폭기 회로(1)는 피드백 이득(feedback gain,β)을 갖는다. 피드백 이득(β)은 폐쇄형 루프(closed loop)의 대역 폭(bandwidth) 및 세팅 시간(settling time)을 결정하게 된다. 피드백 이득값이 클수록 신호의 대역폭은 넓어지며, 세팅 시간이 빨라지게 되나, 안정성은 떨어지게 된다. 세팅 시간이란 논리 로우에서 논리 하이로 천이(transition)되는데에 걸리는 시간을 뜻한다.

다만, 이미지 센서(100)의 면적을 줄이기 위해 도면과는 달리 아날로그 프로세서(140)는 CDS 블록(130)을 포함하여 CDS 동작과 PGA(142)의 동작을 함께 수행할 수도 있다.

ADC(150)는 복수의 비교기(152)들을 포함하며, 각 비교기(152)는 상기 CDS 블록(130) 및 램프 신호 생성기(160)와 연결된다. 이때, CDS 블록(130)은 비교기(152)의 제1입력단에, 램프 신호 생성기(160)는 비교기(152)의 제2입력단에 연결될 수 있다.

ADC(150)는 델타-시그마 ADC일 수 있다. 델타-시그마 ADC는 델타-시그마 모듈레이터 및 디지털 필터를 포함할 수 있다.

비교기(152)는 CDS 블록(130) 및/또는 아날로그 프로세서(140)의 출력 신호와 램프 신호 생성기(160)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과 신호를 출력단으로 출력할 수 있다. 이때, 비교기(152)로부터 출력되는 비교 결과 신호는 외부 빛의 조도에 따라 달라지는 영상 신호와 리셋 신호의 차이 값에 해당할 수 있으며, 영상 신호와 리셋 신호의 차이를 출력하기 위하여 램프 신호(ramp)가 이용되어, 영상 신호와 리셋 신호의 차이가 픽업(pick-up)되어 램프 신호의 기울기에 따라 출력될 수 있다. 램프 신호 생성기(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.

또한, ADS(150)는 복수의 카운터(154)들을 포함하며, 카운터(154)들은 각각 비교기(152)들의 출력단에 연결된다. ADS(150)는 타이밍 제너레이터(170)로부터 입력되는 클락(CNT_CLK)에 따라 비교 결과 신호를 카운팅하여 디지털 신호로 출력한다. 이때, 클락(CNT_CLK)은 상기 타이밍 제너레이터(170)에서 발생된 카운터 제어신호에 기초하여, 카운터(154) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.

이때, 카운터(154)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 비트-와이즈 카운터는 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.

버퍼(190)는 복수의 메모리(192)들 및 SA(194)를 포함하고, 메모리(192)들은 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 메모리(192) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 메모리(192)는 SRAM에 해당할 수 있다.

메모리(192)은 메모리 제어 신호에 따라, 카운터(154)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(194)로 출력하며, 센스 앰프(194)는 이를 센싱하고 증폭해 출력한다.

이미지는 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력된다.

도 4는 본 발명의 일 실시예에 따른 연산 증폭기 회로를 포함하는 적분기 회로의 회로도이다.

본 발명의 실시예에 따른 CDS(130) 블록은 아날로그 프로세서(140)에 포함될수도 있다. 아날로그 프로세서(140)는 적분기 회로(50)를 포함할 수 있으며, 적분기 회로(50)는 연산 증폭기 회로(1), 오프셋 보정회로(40), 복수의 커패시터(C1 내지 C3), 및 복수의 스위치(SW1 내지 SW7)를 포함할 수 있다.

연산 증폭기 회로(1)는 도 5 내지 도 7에서 후술한다. 즉, 연산 증폭기 회로(1)는 일 실시예를 도시한 도 5의 연산증폭기 회로(1-a)와 다른 실시예를 도시한 도 7의 연산 증폭기 회로(1-c)를 포함할 수 있다.

연산 증폭기 회로(1)의 제2 입력단, 즉 (+)입력단은 접지(GND)에 접속될 수 있다. 실시 예에 따라 연산 증폭기 회로(1)의 제2 입력단으로 미리 정해진 기준 전압이 공급될 수도 있다. 연산 증폭기 회로(1)에서는 동작 특성상 오프셋 전압이 발생할 수 있다.

오프셋 보정 회로(40)는 연산 증폭기 회로(1)의 오프셋 전압에 상응하는전하를 충전할 수 있는 제2 커패시터(C2)와 다수의 스위치들(SW3 내지 SW5)을 포함할 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 연산 증폭기 회로(1)의 제1 입력단, 예컨대 (-)입력단 사이에 접속될 수 있다.

아날로그 프로세서(140)에 포함된 적분기 회로(50)는 연산 증폭기 회로(1), 제1 스위치(SW1)내지 제5 스위치(SW5), 제1 커패시터(C1) 내지 제3 커패시터(C3)는 제1 스위치(SW1)내지 제5 스위치(SW5)의 스위칭에 따라 적분기로 동작할 수 있다.

제1 스위치(SW1)는 픽셀 어레이(110)로부터 출력된 신호(Vin)을 제1 노드(N1)로 전송할 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 제2 노드(N2)사이에 접속될 수 있다. 제3 스위치는 제2 노드(N2)에 연결되어 제2 노드(N2)에 레퍼런스 전압(Vref)을 공급할 수 있다. 제3 스위치(SW3)가 도통 상태가 되면, 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제1 커패시터(C1)는 픽셀 어레이(110)로부터 출력되어 입력된 신호(Vin)과 레퍼런스 전압(Vref)의 차이에 해당하는 전하를 충전할 수 있다.

레퍼런스 전압(Vref)은 DC 전압 또는 접지 전압(GND)일 수 있다.

적분기 회로(50)의 구동을 설명하면 다음과 같다. 일 예로, 리셋 구간인 경우, Φ1신호에 따라 제1 스위치(SW1), 제3 스위치(SW3), 제5 스위치(SW5) 및 리셋 스위치(Reset)는 온(on)상태가 된다. 제1 커패시터(C1)에는 픽셀 어레이(110)로부터 출력된 리셋 신호가 충전될 수 있으며, 리셋 스위치(Reset)의 도통에 따라 제3 커패시터(C3)는 방전될 수 있다. 또한, 제2 커패시터(C2)는 연산 증폭기 회로(1)로부터 발생한 오프셋 전압이 충전될 수 있다. 제2 커패시터(C2)에 충전된 오프셋 전압을 통하여 연산 증폭기 회로(1)로부터 발생한 오프셋 전압을 보정할 수 있다.

Φ2 신호에 따라 제2 스위치와 제4 스위치가 온(on)상태가 되면, 제1 커패시터(C1)는 Vref로 충전되거나 방전될 수 있고, 제3 커패시터(C3)에는 제1 커패시터(C1)에 충전되어 있던 리셋 신호가 충전될 수 있다.

다음 클럭에서 이미지 신호가 제1 커패시터(C1)에 충전될 수 있으며, 다시 제1 커패시터(C1)에 충전된 이미지 신호는 제3 커패시터(C3)로 출력될 수 있다. 제3 커패시터(C3)에는 이미 충전된 리셋 신호와 이미지 신호의 차만큼 충전될수 있다. 또한, 스위칭의 조절에 따라서 제1 커패시터(C1)와 제3 커패시터(C3) 각각에 충전된 리셋 신호와 이미지 신호의 차이에 대해 2배 증폭된 출력신호가 출력될 수 있으며, 반복되면 2의 거듭제곱 증폭된 신호가 출력될 수 있다. 한편, 제1 커패시터(C1)와 제3 커패시터(C3)의 커패시턴스 비율에 따라 연산 증폭기 회로(1)의 증폭 게인(gain)이 결정될 수 있다.

한편, 도시된 제1 커패시터(C1), 제2 커패시터(C2) 및 제3 커패시터(C3)는 스위치드 커패시터일 수 있으며, 따라서 아날로그 프로세서(140)에 포함된 적분기 회로(50)는 스위치드 커패시터 적분기일 수 있다.

도 5는 본 발명의 일 실시예에 따른 연산 증폭기 회로에 관한 개념도이다.

도 6a는 도 5에 도시한 연산 증폭기 회로의 구현예이다.

도 6b는 도 5에 도시한 연산 증폭기 회로의 변형예이다.

도 5를 참조하여 설명하면, 본 발명의 일 실시예에 따른 연산 증폭기 회로(1-a)는 2단으로 연결된 제1 연산 증폭기(10), 제2 연산 증폭기(20)와, 피드백 블록(30), 및 가변 보상 커패시터(Cc)를 포함할 수 있다. 제1 연산 증폭기(10)는 차동 증폭기로 구성되며, 제2 연산 증폭기(20)는 커먼 소스 증폭기일 수 있다. 가변 보상 커패시터(Cc)는 주파수 보상(frequency compensation)회로로서 부궤환 회로를 포함하는 연산 증폭기 회로의 안정성을 보장하기 위하여 사용되며 가변 커패시턴스를 갖는다.

제1 연산 증폭기(10)와 제2 연산 증폭기(20)가 가지는 전압 이득의 곱이 전체 연산 증폭기 회로(1-a)의 전압이득이 된다. 입력 신호의 주파수가 낮은 경우, 연산 증폭기 회로(1-a)의 전압 이득은 매우 크다.

가변 보상 커패시터(Cc)는 연산 증폭기 회로(1-a)의 위상 마진을 크게하여 안정한 회로를 구현할 수 있도록 주파수를 보상할 수 있다.

예컨대, 가변 보상 커패시터(Cc)를 연산 증폭기 회로(1-a) 내부에 포함함으로써, 크기가 작은 폴(pole)은 더 작아지고, 크기가 큰 폴(pole)은 더 커지게 되어, 폴 스플릿(pole split)이 발생한다. 폴 스플릿이 발생함으로써, 큰 위상 마진을 확보할 수 있다. 가변 보상 커패시터(Cc)의 가변 커패시턴스는 피드백 이득(β)에 기초하여 가변한다.

피드백 블록(30)은, 피드백 이득(β)을 통하여 제1 연산 증폭기(10)의 입력을 변화시킬 수 있다. 상술한 위상 마진은 피드백 이득(β)에도 영향을 받는다. 다만, 피드백 이득(β)은 연산 증폭기 회로(1) 내부의 회로 구성에 따라 미리 설정된 값이다. 수동 소자로 이루어진 부궤환 회로의 경우 최대 이득은 1이 되며, 이 때 연산 증폭기(1)의 위상 마진은 최소가 된다.

안정성 측면에서 연산 증폭기 회로(1)가 가질 수 있는 이득의 최대값은 1이다. 또한 단위 이득 피드백(unit gain feedback)인 경우, 연산 증폭기 회로(1)는 가장 불안정하다.

시스템의 안정성의 척도는 위상 마진(Phase Margin ; 이하 PM)로 설명하기도 한다. 위상 마진은 PM=180도+∠βH(ω=ω1)으로 정의된다. 이때 ω1는 이득교차 주파수(GX frequency)이다.

안정성을 위하여, 피드백 게인(β)을 줄여 안정성을 높이게 되면, 위상 마진의 값은 증가하는 반면에 이득 교차 주파수는 작아지게 된다. 이득 교차 주파수가 작아지게 됨으로써, 연산 증폭기 회로(1)가 출력할 수 있는 신호의 주파수가 작아지게 된다.

그러나, 가변 보상 커패시터(Cc)를 연산 증폭기(1)에 포함시킬 경우, 피드백 이득(β)에 따라 커패시턴스를 가변함으로써, 안정성 측면과 주파수 측면의 장점을 동시에 가질 수 있다. 예컨대, 위상 마진의 값이 증가할 경우에는 즉, β값이 1보다 작은 경우에, 연산 증폭기 회로(1)는 가변 보상 커패시터(Cc)의 커패시턴스 값을 증가시켜, 폴 스플릿 정도를 조절할 수 있다. 즉, 이득 교차 주파수를 크게 할 수 있다.

도 6a 및 도 6b의 연산 증폭기 회로(1-a, 1-b)는 액티브 로드(Active Load)와 제1 트랜지스터 내지 제5 트랜지스터(M1 내지 M5),및 가변 보상 커패시터(Cc)를 포함할 수 있다. 액티브 로드(active load)는 전류 미러(current mirror)로 동작할 수 있다. 가변 보상 커패시터(Cc)는 캐스코드 소자의 소스와 출력 노드(Vout)사이에 연결된다.

2개의 스테이지 연산 증폭기에서 제1 스테이지(1^st stage)는 차동 스테이지로서 제1 트랜지스터 내지 제4 트랜지스터를 포함한다. 각각은 게이트와 소스 및 드레인 전극을 갖는다. 제3 내지 제4 트랜지스터의 게이트는 공통되는 입력을 가지며, 제1 트랜지스터와 제2 트랜지스터는 각각 상이한 입력을 갖는다. 전류전원은 제1 트랜지스터 및 제2 트랜지스터의 드레인 전극에 같이 결합된다.

액티브 로드는 제3 트랜지스터 및 제4 트랜지스터에 각각 결합되어 전류 미러링을 한다.

가변 보상 커패시터(Cc)는 제2 스테이지(2^nd stage)의 입력과 출력 사이에 형성된다. 가변 보상 커패시터(Cc)는 연산 증폭기 회로(1)의 안정성을 향상 시킬 수 있다. 이러한 가변 보상 커패시터(Cc)는 연산 증폭기의 피드백 이득(β)에 따라 상이하게 변할 수 있다.

도 6b의 연산 증폭기 회로(1-b)가 구비된 도 4의 적분기 회로(50)에서, 커패시터들(C1~C3)의 방전을 위하여 리셋(reset)구간을 갖는데, 이 때 피드백 이득(β)은 1이다.

이 때는 가변 보상 커패시터(Cc2)의 커패시턴스 값을 증가시킴으로써, 폴(pole)들의 간격을 더 벌려 연산 증폭기 회로(1)의 안정성을 향상 시킨다.

연산 증폭기 회로(1-b)는, 가변 보상 커패시터(Cc2)와 병렬로 연결된 보상 커패시터(Cc1)와 리셋 스위칭 소자(Reset)을 포함할 수 있다.

보상 커패시터(Cc1)와 리셋 스위칭 소자(Reset)는 서로 직렬로 연결되며, 리셋 스위칭 소자(Reset)가 도통 되는 경우, 보상 커패시터(Cc1)와 가변 보상 커패시터(Cc2)는 병렬로 연결되게 되므로, 보상 커패시터(Cc1)의 커패시턴스와 상기 가변 보상 커패시터(Cc2)의 상기 가변 커패시턴스를 합할 수 있다.

따라서, 전체 보상 커패시턴스 값이 증가하므로, 연산 증폭기 회로(1)의 출력을 더 안정하게 만들 수 있다.

도4의 적분기 회로(50)도 리셋 스위칭 소자(Reset)를 포함하며, 적분기 회로(50)에 포함되는 도 6b의 연산 증폭기 회로(1-b)에 포함된 리셋 스위칭 소자(Reset)와 동일하게 동작한다.

적분기 회로(50)의 동작(operation)구간에서 피드백 이득(β)은 1보다 작다. 동작 구간에서는 리셋 스위칭 소자가 오프(off)상태이다. 이 때는, 연산 증폭기의 안정성은 향상되지만, 대역폭이 줄어든다. 가변 보상 커패시터(Cc)의 커패시턴스 값을 감소시킴으로써, 폴(pole)들간의 간격을 줄이고, 따라서 이득 교차 주파수를 크게 하여 연산 증폭기가 출력하는 신호의 주파수를 크게 조절할 수 있다.

다만, 도 6에서 도시한 연산 증폭기 회로(1-a, 1-b)는 두 개의 스테이지를 갖는 연산 증폭기의 일 예일 뿐 도면에 한정되지 않으며, 본 발명은 제2 스테이지의 입력과 출력 사이에 가변 보상 커패시터(Cc)를 추가로 구성하여 피드백 이득(β)과 연계시킨 연산 증폭기들을 포함한다.

도 7은 본 발명의 다른 실시예에 따른 연산 증폭기 회로에 관한 개념도이다.

도 7은 폴디드-캐스코드 연산 증폭기 회로(1-c)를 도시하고 있다. 폴디드-캐스코드 연산 증폭기(1-c)는 차동 증폭기와 공동 게이트 증폭기를 포함하는 캐스코드 증폭기(10')형태를 기본으로 구성되며, 부하 커패시터(CL) 및 피드백 블록(30')을 포함할 수 있다. 본 발명의 다른 실시예에 따른 폴디드-캐스코드 연산 증폭기(1-c)는 부하 커패시터(CL)와 병렬로 연결된 가변 보상 커패시터(Cc)를 더 포함할 수 있다.

폴디드- 캐스코드 연산 증폭기(1-c)의 부하 커패시터(CL)이 증가함에 따라 위상마진(PM)이 커지게 되어 회로가 안정적으로 동작한다. 즉, 안정성을 위한 폴디드 캐스코드 연산 증폭기(1-c)의 주파수 보상은 부하 커패시터(CL)가 가지는 커패시턴스에 의해 자동적으로 이루어지게 된다.

다만, 부하 커패시터(CL)는 부궤환 증폭기의 피드백 블록(30')이 갖는 피드백 이득(β)과 무관하다. 그러나, 본 발명의 실시예에 따른 가변 보상 커패시터(Cc)는 피드백 이득(β)에 따라 상이하게 변할 수 있다.

부하 커패시터(CL) 뿐만 아니라, 부하 커패시터(CL)와 병렬로 연결되어 커패시턴스를 합할 수 있는 가변 보상 커패시터(Cc)를 구비함으로써, 연산 증폭기(1-c)가 안정적인 동작을 수행할 수 있다. 또한 피드백 이득(β)에 따라 가변 보상 커패시터(Cc)의 크기를 조정하여 연산 증폭기 회로(1-c)는, 높은 주파수를 갖는 신호를 출력할 수 있다.

도 6 내지 도 7에서 두 개의 스테이지(stage)를 갖는 연산 증폭기와 폴디드-캐스코드 연산 증폭기를 도시하였으나, 이에 한정되지 않으며, 텔레스코픽, 폴디드, 캐스코드 연산 증폭기에도 가변 보상 커패시터(Cc)를 연결하여 구현할 수 있다.

도 8은 본 발명의 실시예에 따른 연산 증폭기의 주파수 응답에 관한 보드 선도이다.

도 8은, 부궤환 연산 증폭기의 전달함수와 피드백 이득(β)의 곱에 대한 크기와 위상을 보드 선도로 나타낸다. 연산 증폭기(1)가 안정적으로 동작하려면 연산 증폭기의 주파수 특성의 크기가 1/β가 되는 주파수 상에서 연산 증폭기의 주파수 특성의 위상이 -180°보다 커야한다.

먼저, ①은 주파수 응답에 관한 보상이 전혀 없는 경우를 도시한다. 이 경우는 β값과 무관하게 1/β의 크기를 갖는 주파수 상에서 위상이 모두 -180°보다 더 작다. 따라서, 주파수 응답에 관한 보상이 전혀 없는 ①의 경우는 회로가 불안정하다. ③은 주파수 응답에 관한 보상이 있는 경우를 도시한다. 이 경우, β가 1인 경우는 45°의 위상마진을 갖고, β가 1보다 작은 경우는 90°의 위상마진을 갖는다. β가 1보다 작아 90°의 위상마진을 갖는 경우, 회로는 더욱 안정적이나, 대역폭이 좁아져 속도가 느려지는 문제점이 있다. 이를 위하여 가변 보상 커패시터(Cc)를 이용하여 추가로 보상을 할 수 있다.

즉, ②는 β가 1보다 작은 경우, 안정성과 대역폭의 두 측면에서 모두 향상된 연산 증폭기의 주파수 응답 곡선이다. 즉, β가 1보다 작아지면, 회로는 더 안정해진다. 그러나 β가 1인 ③의 경우에서 단지 β값만 1보다 작게 할 경우에 연산 증폭기가 출력할 수 있는 신호의 주파수는 ②'에 불과하게 된다. 이를 위하여 가변 보상 커패시터(Cc)를 이용하여 전달함수가 갖는 폴(pole)들을 스플릿(split)시켜 ③의 경우와 동일한 대역폭을 갖으면서도 β는 1보다 작게 되어 안정한 회로를 구현할 수 있다. 단, ②의 경우 β는 무조건 1보다 작아야 한다.

즉, 부궤환 회로를 갖는 연산 증폭기(1)에서 β와 보상 커패시터의 크기는 회로의 안정성과 대역폭을 결정하는 두 가지의 인자(factor)이다. β의 값이 1이거나 혹은 1보다 작게 미리 결정되면, 이에 대응하여 가변 보상 커패시터(Cc)의 커패시턴스 값을 조정함으로써 안정하면서도 광대역폭의 출력을 내는 연산 증폭기(1)를 구현할 수 있다.

도 9는 본 발명의 일 실시예에 따른 전자장치의 블록도이다.

도 9에 도시된 전자 장치(300)는 디지털 카메라, 디지털 카메라가 내장된 이동 전화기, 또는 디지털 카메라를 포함하는 모든 전자 장치를 포함한다. 전자 장치(300)는 2차원 이미지 정보 또는 3차원 이미지 정보를 처리할 수 있다. 상기 전자 장치(300)는 본 발명의 실시 예에 따른 이미지 센서(100)를 포함한다.

전자장치(300)는 상기 센서의 동작을 제어하기 위한 이미지 신호 프로세서(320)를 포함할 수 있다.

전자장치(300)는 인터페이스(330)를 더 포함할 수 있다. 인터페이스(330)는 영상 표시 장치일 수 있다. 또한, 인터페이스(330)는 입출력 장치일 수 있다.

따라서, 영상 표시 장치는 이미지 신호 프로세서(200)의 제어 하에 깊이 센서로부터 캡처된 정지 영상 또는 동영상을 저장할 수 있는 메모리 장치(350)를 포함할 수 있다. 메모리 장치(350)는 비휘발성 메모리 장치로 구현될 수 있다. 상기 비휘발성 메모리 장치는 다수의 비휘발성 메모리 셀들을 포함할 수 있다.

상기 비휘발성 메모리 셀들 각각은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.

도 10은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.

도 10을 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.

상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.

어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다. 이때 이미지 센서(1040)는 깊이 센서를 포함할 수 있다.

어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.

전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.

전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.

도 11은 본 발명의 실시예에 따른 연산 증폭기의 주파수 응답 보상 방법에 관한 순서도이다.

도 5를 참조하여 설명하면, 제1 연산 증폭기(10)는 입력되는 입력신호(Vin(S))를 차동 증폭한다(S1101).

제1 연산 증폭기(10)에서 차동 증폭된 출력에 피드백 이득(β)를 합하여 제1 연산 증폭기(10)의 입력단으로 피드백한다(S1103).

피드백 이득(β)가 1보다 작은지 여부를 판단한다(S1105). 피드백 이득(β)은 수동 소자로 이루어진 경우 1보다 작다. 따라서 피드백 이득(β)이 1인지 1보다 작은지 여부를 판단한다.

피드백 이득(β)이 1인 경우, 가장 불안정한 회로가 되므로 가변 보상 커패시터(Cc)의 가변 커패시턴스를 증가시켜 안정성을 확보한다(S1109). 피드백 이득(β)이 1보다 작아질수록 가변 보상 커패시터(Cc)의 가변 커패시턴스를 감소시킨다(S1107). 피드백 이득(β)이 작아질수록 회로는 안정해지고, 가변 커패시턴스를 감소시킴으로써, 회로에서 출력할 수 있는 신호의 주파수가 더 커질 수 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

10 : 제1 증폭기 20 : 제2 증폭기
30 : 피드백 블록 40 : 오프셋 보정 회로
50 : 적분기 회로 100 : 이미지 센서
110 : 픽셀 어레이 111 : 단위 픽셀
120 : 로우 드라이버 130 : CDS 블록
140 : 아날로그 프로세서 150 : ADC
160 : 램프 제너레이터 170 : 타이밍 제너레이터
190 : 버퍼 200 : 이미지 프로세서
210 : 카메라 컨트롤러 220 : 이미지 신호 프로세서
230 : PC/IP 300 : 디스플레이 유닛
400 : object 500 : 렌즈

Claims

입력 신호를 차동 증폭하는 제1 연산증폭기;
상기 제1 연산증폭기의 출력단에 연결되는 부하 커패시터와 가변 보상 커패시터; 및
상기 제1 연산 증폭기의 출력에 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백하는 피드백 블록을 포함하며,
상기 가변 보상 커패시터의 가변 커패시턴스는 상기 피드백 이득에 기초하여 가변하며,
상기 피드백 이득이 1인 리셋 구간에서 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 증가시키고, 상기 피드백 이득이 1보다 작은 동작 구간에서 안정성을 증가시키고 대역폭을 감소시키기 위해 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 감소시키는 연산 증폭기 회로.
제1항에 있어서, 상기 부하 커패시터와 상기 가변 보상 커패시터는 병렬로 연결된 연산 증폭기 회로.
제1항에 있어서, 상기 연산 증폭기 회로는,
상기 제1 연산 증폭기의 출력을 입력신호로 받으며, 가변 커패시턴스를 갖는 상기 가변 보상 커패시터와 상기 제1 연산 증폭기 사이에 연결된 제2 연산 증폭기를 더 포함하며,
상기 피드백 블록은, 상기 제2 연산 증폭기의 출력에 상기 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백하는 연산 증폭기 회로.
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제1항에 있어서, 상기 연산 증폭기 회로는,
상기 가변 보상 커패시터와 병렬로 연결된 보상 커패시터와 리셋 스위칭 소자를 더 포함하고,
상기 보상 커패시터와 상기 리셋 스위칭 소자는 직렬로 연결되며, 상기 리셋 스위칭 소자가 도통 되는 경우, 상기 보상 커패시터의 커패시턴스와 상기 가변 보상 커패시터의 상기 가변 커패시턴스를 합하는 연산 증폭기 회로.
제1항의 연산 증폭기 회로; 및
상기 연산 증폭기 회로에 연결된 복수의 커패시터와 복수의 스위칭 소자들을 포함하고,
상기 스위칭 소자들의 온/오프 동작에 따라 입력되는 신호의 차이를 적분하는 적분기 회로.
제1 연산 증폭기에 입력되는 입력 신호를 차동 증폭하는 단계;
상기 제1 연산 증폭기의 출력에 피드백 이득을 합하여 상기 제1 연산 증폭기의 입력으로 피드백하는 단계; 및
상기 피드백 이득에 기초하여 제1 연산 증폭기의 출력단에 연결된 가변 보상 커패시터의 가변 커패시턴스를 가변하는 단계를 포함하며,
상기 가변 커패시턴스를 가변하는 단계는,
상기 피드백 이득이 1인 리셋 구간에서 상기 가변 커패시턴스를 증가시키는 단계와, 상기 피드백 이득이 1보다 작은 동작 구간에서 안정성을 증가시키고 대역폭을 감소시키기 위해 상기 가변 커패시턴스를 감소시키는 단계를 포함하는 연산 증폭기 회로의 주파수 응답 보상 방법.
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