KR101619211B1 - 차동 증폭기 - Google Patents

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Abstract

본 발명은 반전 입력단, 비반전 입력단, 반전 출력단 및 비반전 출력단을 가지는 OP 앰프; 상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 제1 피드백 커패시터; 상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 제2 피드백 커패시터; 4 단자를 가지며, 상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 제1 트랜지스터; 및 4 단자를 가지며, 상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 상기 반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 비반전 입력단과 연결되어 있으며, 상기 제2 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 비반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 반전 입력단과 연결되어 있는 차동 증폭기에 대한 것이다.

Description

차동 증폭기{DIFFERENCE AMPLIFIER}
본 발명은 차동 증폭기에 대한 것으로, 보다 상세하게는 캐패시터 귀환 완전 차동 증폭기에 대한 것이다.
현재 다양한 전자 회로에서 증폭기가 사용되고 있으며, 이러한 증폭기는 다양한 구조로 사용될 수 있다. 증폭기의 종류 중 하나는 차동 증폭기가 있으며, 차동 증폭기의 구조도 다양한 구조를 가질 수 있다.
이러한 차동 증폭기는 저항 피드백 구조와 캐패시터 피드백 구조를 가진다.
먼저, 저항 피드백 구조의 차동 증폭기의 경우 DC 오프셋이 증폭되는 문제를 가지고 있다. 이에 반하여 한편, 캐패시터 피드백 구조를 이용하면 DC 성분은 모두 통과시키지 않고 AC 신호만을 전달 및 증폭할 수 있는 장점이 있다.
하지만, 캐패시터 피드백 구조의 차동 증폭기는 캐패시터가 연결됨에 의하여 증폭단이 형성되므로 플로팅 노드가 필연적으로 생긴다. 이와 같은 플로팅 노드는 전위가 정해지지 않고, 주변 환경에 따라 전위가 변하기 때문에 플로팅 노드의 전압을 고정시키지 않으면, 차동 증폭기의 출력도 변동하는 문제가 있다.
플로팅 노드의 전압을 고정시키기 위하여 종래에는 출력단에 매우 큰 저항을 피드백하여 연결한다. 이 때 사용되는 매우 큰 저항은 최소 1Giga 옴 이상이 되어야 증폭단의 출력에 영향을 주지 않게 되는데, 이런 큰 저항을 형성하기 위해서는 매우 큰 면적을 차지하게 되어 초소형화한 CMOS 공정에서는 적용하기가 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 노드의 전압을 안정화시키며, 안정화되는 시간도 단축하는 캐패시터 피드백 구조의 차동 증폭기를 제공하고자 한다. 또한, 플로팅 노드를 안정화시키기 위하여 추가하는 소자를 형성하는 영역의 면적이 충분히 작은 캐패시터 피드백 구조의 차동 증폭기를 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 차동 증폭기는 반전 입력단, 비반전 입력단, 반전 출력단 및 비반전 출력단을 가지는 OP 앰프; 상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 제1 피드백 커패시터; 상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 제2 피드백 커패시터; 4 단자를 가지며, 상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 제1 트랜지스터; 및 4 단자를 가지며, 상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 상기 반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 비반전 입력단과 연결되어 있으며, 상기 제2 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 비반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 반전 입력단과 연결되어 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N형 반도체 기판에 p형 도펀트가 주입되어 형성된 한 쌍의 P 영역에 각각 상기 소스 단자 및 상기 드레인 단자가 연결되어 있을 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 한쌍의 P 영역의 사이에 채널이 형성되며, 상기 채널의 상부에 돌출되어 있는 게이트 단자를 포함할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 N형 반도체 기판 상에 상기 벌크 단자와 연결되어 있는 벌크 영역을 가질 수 있다.
상기 OP 앰프의 상기 비반전 입력단과 상기 차동 증폭기의 비반전 입력단의 사이에 연결되어 있는 제1 입력단 커패시터; 및 상기 OP 앰프의 상기 반전 입력단과 상기 차동 증폭기의 반전 입력단의 사이에 연결되어 있는 제2 입력단 커패시터를 더 포함할 수 있다.
상기 제1 입력단 커패시터와 상기 OP 앰프의 상기 비반전 입력단 사이 및 상기 제2 입력단 커패시터와 상기 OP 앰프의 상기 반전 입력단 사이에 각각 한 쌍의 플로팅 노드가 위치할 수 있다.
상기 제1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 상기 벌크 단자가 상기 한 쌍의 플로팅 노드 중 하나와 연결되어 있으며, 상기 제2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 상기 벌크 단자가 상기 한 쌍의 플로팅 노드 중 나머지 하나와 연결되어 있을 수 있다.
상기 한 쌍의 플로팅 노드 중 하나는 상기 제1 피드백 커패시터와 연결되어 있으며, 상기 한 쌍의 플로팅 노드 중 나머지 하나는 상기 제2 피드백 커패시터와 연결되어 있을 수 있다.
이상과 같이 차동 증폭기의 캐패시터 피드백단에 병렬로 4단자의 트랜지스터를 형성하고, 4단자 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 벌크 단자가 플로팅 노드와 연결되도록 하고, 나머지 두 단자를 차동 증폭기의 출력단에 연결시켜 플로팅 노드의 전압을 안정화시키고, 안정화되는 시간을 단축시킨다. 또한, 플로팅 노드를 안정화시키기 위하여 사용되는 소자를 반도체 기판에 PMOS 트랜지스터로 형성하여 형성 면적을 작게 한다.
도 1은 본 발명의 실시예에 따른 차동 증폭기의 회로도이다.
도 2는 본 발명의 실시예에 따른 차동 증폭기의 일측의 확대도이다.
도 3은 본 발명의 실시예에 따른 4포트 트랜지스터의 단면도이다.
도 4 및 도 5는 종래 기술에 의한 차동 증폭기의 회로도이다.
도 6 및 도 7은 도 5의 차동 증폭기에 의한 플로팅 노드의 전압 안정화를 시뮬레이션한 도면이다.
도 8 및 도 9는 본 발명의 실시예에 따른 차동 증폭기의 전압 안정화를 시뮬레이션한 도면이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 차동 증폭기에 대하여 도 1을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 차동 증폭기의 회로도이다.
도 1에서는 본 발명의 실시예에 따른 차동 증폭기를 도시하고 있으며, 도 1에서 도시하고 있는 차동 증폭기는 캐패시터 귀환 완전 차동 증폭기이다.
캐패시터 귀환 완전 차동 증폭기는 OP 앰프(10), 제1 내지 제4 커패시터(C1, C2, C3, C4) 및 제1 및 제2 트랜지스터(20, 25)를 포함한다.
차동 증폭기는 두 개의 입력단(IN+, IN-) 및 두 개의 출력단(OUT+, OUT-)를 가진다. 차동 증폭기의 비반전 입력단(IN+)은 제1 커패시터(C1)의 일단과 연결되어 있으며, 차동 증폭기의 반전 입력단(IN-)은 제3 커패시터(C3)의 일단과 연결되어 있다.
OP 앰프(10)는 두 개의 입력단(+, -) 및 두 개의 출력단(+,-)를 가진다.
먼저, OP 앰프(10)의 반전 출력단(-)은 차동 증폭기의 반전 출력단(OUT-)과 직접 연결되어 있으며, OP 앰프(10)의 비반전 출력단(+)은 차동 증폭기의 비반전 출력단(OUT+)과 직접 연결되어 있다.
OP 앰프(10)의 비반전 입력단(+)과 반전 출력단(-)은 제2 커패시터(C2)에 의하여 연결되어 피드백 구조를 가지며, 반전 입력단(-)과 비반전 출력단(+)도 제4 커패시터(C4)에 의하여 피드백 구조를 가진다. 여기서, 제2 커패시터는 제1 피드백 커패시터라고도 하며, 제4 커패시터는 제2 피드백 커패시터라고도 한다.
OP 앰프(10)의 비반전 입력단(+)은 제1 커패시터(C1)의 타단과 연결되어 있으며, 반전 입력단(-)은 제3 커패시터(C3)의 타단과 연결되어 있다. 여기서, 제1 커패시터(C1)는 제1 입력단 커패시터라고도 하며, 제3 커패시터(C3)는 제2 입력단 커패시터라고도 한다.
OP 앰프(10)의 비반전 입력단(+)과 제1 커패시터(C1)의 타단의 사이에는 제1 플로팅 노드가 있어 제2 커패시터(C2)와 연결되어 있다. 하지만, 본 실시예에서는 제1 플로팅 노드가 제1 트랜지스터(20)에 의하여 플로팅되지 않는 구조를 가진다. 즉, 제1 트랜지스터(20)는 제2 커패시터(C2)와 같이 OP 앰프(10)의 비반전 입력단(+)과 반전 출력단(-)을 연결하고 있다. 즉, 제2 커패시터(C2)와 제1 트랜지스터(20)는 병렬 연결되어 있다. 제1 트랜지스터(20)는 4단자를 가지는 PMOS 트랜지스터이며, 게이트 단자와 소스 단자는 OP 앰프(10)의 반전 출력단(-)과 연결되어 있으며, 벌크 단자와 드레인 단자는 OP 앰프(10)의 비반전 입력단(+)과 연결되어 있다. 하지만, 실시예에 따라서는 제1 트랜지스터(20)의 소스 단자가 OP 앰프(10)의 비반전 입력단(+)과 연결되고, 드레인 단자가 OP 앰프(10)의 반전 출력단(-)과 연결될 수도 있다. 즉, 제1 트랜지스터(20)는 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 OP 앰프(10)의 반전 출력단(-)과 연결되며, 나머지 단자가 OP 앰프(10)의 비반전 입력단(+)과 연결된다.
OP 앰프(10)의 반전 입력단(-)과 제3 커패시터(C3)의 타단의 사이에는 제2 플로팅 노드가 있어 제4 커패시터(C4)와 연결되어 있다. 하지만, 본 실시예에서는 제2 플로팅 노드가 제2 트랜지스터(25)에 의하여 플로팅되지 않는 구조를 가진다. 즉, 제2 트랜지스터(25)는 제4 커패시터(C4)와 같이 OP 앰프(10)의 반전 입력단(-)과 비반전 출력단(+)을 연결하고 있다. 즉, 제4 커패시터(C4)와 제2 트랜지스터(25)는 병렬 연결되어 있다. 제2 트랜지스터(25)는 4단자를 가지는 PMOS 트랜지스터이며, 게이트 단자와 소스 단자는 OP 앰프(10)의 비반전 출력단(+)과 연결되어 있으며, 벌크 단자와 드레인 단자는 OP 앰프(10)의 반전 입력단(-)과 연결되어 있다. 하지만, 실시예에 따라서는 제2 트랜지스터(25)의 소스 단자가 OP 앰프(10)의 반전 입력단(-)과 연결되고, 드레인 단자가 OP 앰프(10)의 비반전 출력단(+)과 연결될 수도 있다. 즉, 제2 트랜지스터(25)는 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 OP 앰프(10)의 비반전 출력단(+)과 연결되며, 나머지 단자가 OP 앰프(10)의 반전 입력단(-)과 연결된다.
이상과 같은 차동 증폭기의 구조 중 일측(OP 앰프의 반전 출력단(-)과 비반전 입력단(+)측)의 구조를 도 2 및 도 3을 통하여 좀더 상세하게 살펴본다.
도 2는 본 발명의 실시예에 따른 차동 증폭기의 일측의 확대도이고, 도 3은 본 발명의 실시예에 따른 4포트 트랜지스터의 단면도이다.
도 2의 구조는 도 1의 차동 증폭기의 일측(OP 앰프의 반전 출력단(-)과 비반전 입력단(+)측)을 확대하여 도시한 것이다. 도 2의 구조에서는 제1 플로팅 노드를 안정화시키는 제1 트랜지스터(20)의 구조가 특징이며, 제1 트랜지스터(20)의 구조는 도 3에서 도시하고 있다. 본 발명의 실시예에서 제1 트랜지스터(20) 및 제2 트랜지스터(25)는 PMOS 트랜지스터이다.
제1 트랜지스터(20)는 N형 반도체 기판 상에 p형 도펀트가 주입되어 형성된 한 쌍의 P 영역에 각각 소스 영역 및 드레인 영역이 형성된다. 소스 영역 및 드레인 영역의 사이에 제1 트랜지스터(20)의 채널이 형성되며, 채널의 일측에는 게이트 단자가 형성되어 있다. 도 3의 실시예에서는 게이트 단자가 상부로 돌출되어 있는 구조를 가진다. 그리고 N형 반도체 기판 상의 일 부분인 N 영역에는 벌크 단자와 연결되는 벌크 영역이 형성되어 있다.
도 3에서 도시하고 있는 바와 같이 소스 영역 및 드레인 영역 중 하나의 영역과 연결된 하나의 단자 및 벌크 영역에 연결된 벌크 단자는 함께 연결되어 있으며, 나머지 두 단자도 함께 연결되어 있다. 여기서, 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 OP 앰프(10)의 반전 출력단(-)과 연결되며, 나머지 단자가 OP 앰프(10)의 비반전 입력단(+)과 연결된다.
도 3과 같은 구조에 의하면, 소스 단자 및 드레인 단자 중 하나와 게이트 단자측에는 초기 전압이 상승하고, 소스 단자 및 드레인 단자 중 나머지 하나와 벌크 단자 측에는 초기에 낮은 전압이 인가된다. 그 결과 제1 트랜지스터(20)에는 게이트 단자와 동일한 단자에 연결되어 있는 P형 영역 하나와 벌크 영역 사이에 PN 접합에 의한 순방향 전류가 초기에 흐른다. 이에 의하여 제1 플로팅 노드가 제1 트랜지스터(20)에 의하여 전압이 빠르게 안정화된다.
도 3의 구조에서 알 수 있는 바와 같이 반도체 기판의 좁은 면적만으로도 충분히 제1 트랜지스터(20)를 형성할 수 있어 공간적인 문제가 없음을 알 수 있다.
본 발명의 차동 증폭기에 따른 특성은 도 8 및 도 9에서 후술하며, 그 전에 종래 기술에 따른 차동 증폭기의 구조를 간단하게 살펴보고, 이하 특성을 비교한다.
도 4 및 도 5는 종래 기술에 의한 차동 증폭기의 회로도이다.
도 4는 종래 기술에 의한 차동 증폭기로 플로팅 노드를 안정화시키기 위하여 저항을 사용하는 구조이다. 도 4의 구조는 도 1과 저항을 사용하는 것이 차이가 있다. 이 때, 사용되는 저항이 최소 1Giga 옴 이상이 되어야 증폭단의 출력에 영향을 주지 않게 되는데, 이런 큰 저항을 형성하기 위해서는 매우 큰 면적을 차지하게 되어 초소형화한 CMOS 공정에서는 적용하기가 어려운 문제가 있다.
한편, 도 5의 차동 증폭기는 본 발명의 실시예와 유사하게 플로팅 노드를 안정화시키기 위하여 트랜지스터를 사용하고 있다. 하지만, 도 5의 차동 증폭기는 4단자의 트랜지스터 중 3개의 단자를 일측에 연결하고 나머지 하나를 타측에 연결하고 있다.
또한, 도 5의 구조에서는 출력단과 입력단에 연결되어 있는 커패시터를 포함하고 있지 않다.
도 5의 구조에 따른 차동 증폭기의 특성은 도 6 및 도 7에서 도시하고 있다.
도 6 및 도 7은 도 5의 차동 증폭기에 의한 플로팅 노드의 전압 안정화를 시뮬레이션한 도면이다.
먼저, 시뮬레이션을 위하여 도 6과 같이 도 5의 차동 증폭기 내의 트랜지스터의 특성을 설정하였다. 시뮬레이션의 결과는 도 7에서 도시되어 있다.
도 7에 의하면, 차동 증폭기의 플로팅 노드의 전압이 안정화될 때까지 3.16초가 걸리는 것을 알 수 있다.
이는 실제 차동 증폭기를 초기화시키는 시간으로는 긴 시간이므로 실제로 사용하는데는 오류가 발생할 가능성이 높다.
이하에서는 도 1의 본 발명의 실시예에 따른 차동 증폭기의 특성과 도 5의 차동 증폭기의 특성을 도 8 및 도 9에서 비교하여 살펴본다.
도 8 및 도 9는 본 발명의 실시예에 따른 차동 증폭기의 전압 안정화를 시뮬레이션한 도면이다.
먼저, 도 8은 트랜지스터를 흐르는 초기 전류의 변화를 도시하고 있다.
도 8에서 파란색은 도 5의 차동 증폭기로 최대 4.38nA의 전류가 초기에 흐르는 것을 확인할 수 있다. 도 8에서 붉은 색은 최대 39.04nA의 전류가 흐른다. 하지만, 본 발명에 따른 붉은 색은 종래의 파란색에 비하여 처음부터 일정하게 유지되는 기간이 긴 것을 확인할 수 있으며, 파란색은 전체적으로 전류 값이 조금씩 계속 변하지만, 붉은 색의 본 발명에서는 전류가 흐르는 위치를 제외하고는 일정하게 오랜 시간 유지되어 전류가 일정하게 인가되는 안정적인 상태를 확인할 수 있다.
한편, 도 9에서는 도 8과 같은 전류의 변화에 기초하여 플로팅 노드에서의 전압 안정화에 걸리는 시간을 도시하고 있다. 가로축은 시간이며, 세로축은 플로팅 노드의 전압이다.
도 9에서 파란색은 본 발명의 도 1의 실시예이며, 붉은색은 도 5의 차동 증폭기를 나타낸다.
도 9에서 도시하고 있는 바와 같이, 도 5의 차동 증폭기는 3초 이상의 시간이 걸려 플로팅 노드가 안정되지만, 본 발명의 도 1의 실시예에 따른 차동 증폭기에서는 플로팅 노드가 18ms만에 안정화되는 것을 확인할 수 있다.
그러므로 본 발명의 실시예에 따른 차동 증폭기는 플로팅 노드가 빠르게 안정화되는 장점을 가진다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: OP 앰프 20: 제1 트랜지스터
25: 제2 트랜지스터 C1, C2, C3, C4: 커패시터

Claims (9)

  1. 반전 입력단, 비반전 입력단, 반전 출력단 및 비반전 출력단을 가지는 OP 앰프;
    상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 제1 피드백 커패시터;
    상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 제2 피드백 커패시터;
    4 단자를 가지며, 상기 OP 앰프의 상기 비반전 입력단과 상기 반전 출력단에 연결되어 있는 하나의 제1 트랜지스터; 및
    4 단자를 가지며, 상기 OP 앰프의 상기 반전 입력단과 상기 비반전 출력단에 연결되어 있는 하나의 제2 트랜지스터를 포함하며,
    상기 제1 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 상기 반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 비반전 입력단과 연결되고,
    상기 제2 트랜지스터의 소스 단자 및 드레인 단자 중 하나와 게이트 단자가 상기 OP 앰프의 비반전 출력단과 연결되며, 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 벌크 단자가 상기 OP 앰프의 상기 반전 입력단과 연결되며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N형 반도체 기판에 p형 도펀트가 주입되어 형성된 한 쌍의 P 영역에 각각 상기 소스 단자 및 상기 드레인 단자가 연결되어 있고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 한쌍의 P 영역의 사이에 채널이 형성되며,
    상기 채널의 상부에 돌출되어 있는 게이트 단자를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 N형 반도체 기판 상에 상기 벌크 단자와 연결되어 있는 벌크 영역을 가지는 차동 증폭기.
  2. 삭제
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  6. 제1항에서,
    상기 OP 앰프의 상기 비반전 입력단과 상기 차동 증폭기의 비반전 입력단의 사이에 연결되어 있는 제1 입력단 커패시터; 및
    상기 OP 앰프의 상기 반전 입력단과 상기 차동 증폭기의 반전 입력단의 사이에 연결되어 있는 제2 입력단 커패시터를 더 포함하는 차동 증폭기.
  7. 제6항에서,
    상기 제1 입력단 커패시터와 상기 OP 앰프의 상기 비반전 입력단 사이 및 상기 제2 입력단 커패시터와 상기 OP 앰프의 상기 반전 입력단 사이에 각각 한 쌍의 플로팅 노드가 위치하는 차동 증폭기.
  8. 제7항에서,
    상기 제1 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 상기 벌크 단자가 상기 한 쌍의 플로팅 노드 중 하나와 연결되어 있으며,
    상기 제2 트랜지스터의 상기 소스 단자 및 상기 드레인 단자 중 나머지 하나와 상기 벌크 단자가 상기 한 쌍의 플로팅 노드 중 나머지 하나와 연결되어 있는 차동 증폭기.
  9. 제8항에서,
    상기 한 쌍의 플로팅 노드 중 하나는 상기 제1 피드백 커패시터와 연결되어 있으며,
    상기 한 쌍의 플로팅 노드 중 나머지 하나는 상기 제2 피드백 커패시터와 연결되어 있는 차동 증폭기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230070809A (ko) 2021-11-15 2023-05-23 한양대학교 산학협력단 오프셋이 발생하지 않는 가변 이득 커패시티브 증폭기

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10122392B2 (en) * 2016-08-18 2018-11-06 Advanced Micro Devices, Inc. Active equalizing negative resistance amplifier for bi-directional bandwidth extension
CN108242229B (zh) * 2018-02-01 2021-03-23 京东方科技集团股份有限公司 阵列基板、阵列基板的驱动方法及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090322920A1 (en) * 2004-08-11 2009-12-31 Broadcom Corporation Operational amplifier for an active pixel sensor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8305247B2 (en) * 2004-09-20 2012-11-06 The Trustees Of Columbia University In The City Of New York Low voltage digital to analog converter, comparator and sigma-delta modulator circuits
US7564307B2 (en) * 2007-09-04 2009-07-21 International Business Machines Corporation Common mode feedback amplifier with switched differential capacitor
US8644759B2 (en) 2009-01-06 2014-02-04 Oracle America, Inc. Offset cancellation for DC isolated nodes
US7876155B2 (en) 2009-05-16 2011-01-25 Alcatel-Lucent Usa Inc. Transimpedance amplifier with distributed control of feedback line
US8610497B2 (en) * 2011-07-14 2013-12-17 Infineon Technologies Ag System and method for capacitive signal source amplifier
KR101814661B1 (ko) 2011-11-29 2018-01-05 삼성전자주식회사 연산 증폭기 회로, 이를 포함하는 이미지 센서, 및 연산 증폭기의 주파수 응답 보상 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090322920A1 (en) * 2004-08-11 2009-12-31 Broadcom Corporation Operational amplifier for an active pixel sensor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230070809A (ko) 2021-11-15 2023-05-23 한양대학교 산학협력단 오프셋이 발생하지 않는 가변 이득 커패시티브 증폭기

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