JPS59126306A - 広帯域電界効果トランジスタ増幅器 - Google Patents
広帯域電界効果トランジスタ増幅器Info
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- JPS59126306A JPS59126306A JP111783A JP111783A JPS59126306A JP S59126306 A JPS59126306 A JP S59126306A JP 111783 A JP111783 A JP 111783A JP 111783 A JP111783 A JP 111783A JP S59126306 A JPS59126306 A JP S59126306A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は電界効果トランジスタ（以下、ＦＥＴという。
）を用いた広帯域モノリシック増幅器に関するものであ
り、特に高利得・低雑音であシながら消費電力の増加を
抑えた構成に関するものである。
り、特に高利得・低雑音であシながら消費電力の増加を
抑えた構成に関するものである。
（従来の技術）
近年、モノリシックＩＣ技術の進歩により、広帯域の高
周波増幅器をワンチップＩＣ化することが可能になって
きた。特にＧａＡｓ電界効果トランジスタ（以下、Ｇａ
Ａｓ ＦＥＴという。）を用いたモノリシック増幅器で
は直流から数ＧＨｚにわたる広帯域特性を低消費電力で
得られることから、今後広く通信・放送の分野へ適用さ
れることが期待できる〇 第１図は従来から広帯域モノリシック増幅器としてよく
用いられてきたソース接地形帰還増幅器の構成を示すも
のである。
周波増幅器をワンチップＩＣ化することが可能になって
きた。特にＧａＡｓ電界効果トランジスタ（以下、Ｇａ
Ａｓ ＦＥＴという。）を用いたモノリシック増幅器で
は直流から数ＧＨｚにわたる広帯域特性を低消費電力で
得られることから、今後広く通信・放送の分野へ適用さ
れることが期待できる〇 第１図は従来から広帯域モノリシック増幅器としてよく
用いられてきたソース接地形帰還増幅器の構成を示すも
のである。
５−
同図において、１は信号入力端子、２はソース接地１ｉ
’ＥＴ、３はドレインノ（イアス抵抗、４は帰還抵抗、
５は帰還容量、６はゲート・＜イアス抵抗、７は信号出
力端子、８は電源端子、９は信号源、１０は信号源抵抗
、１１は出力結合容量、１２は負荷抵抗、１３は直流電
源である。この構成で抵抗１０及び１２の抵抗値が５０
９の場合、ソース接地ＰｇＴ ２としてゲート長１μｍ
１ゲート巾１ｍｓ閾値電圧−〇、４Ｖ、相互コンダクタ
ンス６０〜８０ｍ５程度のＧａ Ａｓ ＦＥＴを用い、
帰還容量５の容量値ＣＦＢを２０ｐＦ抵抗３及び４の抵
抗値ＲＤＤ及びＲＦＢ をそれぞれ２００Ω程度にする
と１００Ｗ以下の消費電力で帯域１００ＭＨｚ 〜３Ｇ
Ｈｚ 、利得７ｄｎ、Ｍ音指数３．５ｄＢ程度の特性が
得られる。このとき、ソース接地ＦＫＴ２には１５〜２
０ ｍＡ程度のバイアス電流ＩＤを流す必要がある。
’ＥＴ、３はドレインノ（イアス抵抗、４は帰還抵抗、
５は帰還容量、６はゲート・＜イアス抵抗、７は信号出
力端子、８は電源端子、９は信号源、１０は信号源抵抗
、１１は出力結合容量、１２は負荷抵抗、１３は直流電
源である。この構成で抵抗１０及び１２の抵抗値が５０
９の場合、ソース接地ＰｇＴ ２としてゲート長１μｍ
１ゲート巾１ｍｓ閾値電圧−〇、４Ｖ、相互コンダクタ
ンス６０〜８０ｍ５程度のＧａ Ａｓ ＦＥＴを用い、
帰還容量５の容量値ＣＦＢを２０ｐＦ抵抗３及び４の抵
抗値ＲＤＤ及びＲＦＢ をそれぞれ２００Ω程度にする
と１００Ｗ以下の消費電力で帯域１００ＭＨｚ 〜３Ｇ
Ｈｚ 、利得７ｄｎ、Ｍ音指数３．５ｄＢ程度の特性が
得られる。このとき、ソース接地ＦＫＴ２には１５〜２
０ ｍＡ程度のバイアス電流ＩＤを流す必要がある。
このバイアス電流ＩＤは直流電源１３からドレインバイ
アス抵抗３を介して供給される。このためドレインバイ
アス抵抗３の抵抗値を２００Ωとすると、ドレインバイ
アス抵抗３の両端には）（イアス６一 電流ＩＤによって３〜４■の電圧降下を発生する。
アス抵抗３を介して供給される。このためドレインバイ
アス抵抗３の抵抗値を２００Ωとすると、ドレインバイ
アス抵抗３の両端には）（イアス６一 電流ＩＤによって３〜４■の電圧降下を発生する。
従って消費電力を下げるために電源電圧を５ｖ程度に低
くした場合には、電源から供給された電力の殆んどがド
レインバイアス抵抗３でジュール熱となって消費される
ことになり、電源利用効率が極めて悪いという欠点があ
った。また、利得についてもＦＥＴ単体で入出力整合を
とった場合の利得（１５〜２０ｄＢ）に比べて著しく低
くなるという欠点があった。
くした場合には、電源から供給された電力の殆んどがド
レインバイアス抵抗３でジュール熱となって消費される
ことになり、電源利用効率が極めて悪いという欠点があ
った。また、利得についてもＦＥＴ単体で入出力整合を
とった場合の利得（１５〜２０ｄＢ）に比べて著しく低
くなるという欠点があった。
（発明の目的）
本発明はこれらの欠点を解決するため、増幅器を電圧増
幅段と電力増幅段とに分けた構成とし、電圧増幅段をソ
ース接地ＦＥＴとゲート接地ＦＥＴのカスフード接続と
し、電力増幅段を定電流負荷性のドレイン接地ＰＥＴで
構成することによって高利得で低雑音の特性を得ると共
に、電力増幅段のバイアス電流を電圧増幅段と共用する
ととによって消費電力の増加を抑えて電源利用効率を改
善したもので、以下図面に泊って詳細に説明する。
幅段と電力増幅段とに分けた構成とし、電圧増幅段をソ
ース接地ＦＥＴとゲート接地ＦＥＴのカスフード接続と
し、電力増幅段を定電流負荷性のドレイン接地ＰＥＴで
構成することによって高利得で低雑音の特性を得ると共
に、電力増幅段のバイアス電流を電圧増幅段と共用する
ととによって消費電力の増加を抑えて電源利用効率を改
善したもので、以下図面に泊って詳細に説明する。
（発明の構成及び作用）
第２図は本発明の第１の実施例の回路構成を示すもので
、１４はゲート接地ＦＥＴ、１５はドレイン接地ＰＥＴ
、 １６は定電流源ＦＥＴ、１７は信号出力端子、１８
はドレイン負荷抵抗、１９は帰還抵抗、２０は帰還容量
、２１はゲートバイアス用直流電源であり、その他の符
号は第１図で説明したものと同じである。
、１４はゲート接地ＦＥＴ、１５はドレイン接地ＰＥＴ
、 １６は定電流源ＦＥＴ、１７は信号出力端子、１８
はドレイン負荷抵抗、１９は帰還抵抗、２０は帰還容量
、２１はゲートバイアス用直流電源であり、その他の符
号は第１図で説明したものと同じである。
この例ではソース接地ＦＥ７２とゲート接地ＦＥＴ１４
がカスコード接続されて電圧増幅段を構成し、ドレイン
接地ＦＥＴ １５と定電流源ＦＥＴ １６がソースフォ
ロワとなって電力増幅段を構成する。また、帰還抵抗１
９と帰還容量２ｏが帰還回路網を構成し交流信号のみを
出力から入力へフィードバックして入出力整合をとるこ
とができる。バイアス電流ＩＤは直流電源１３から供給
され、一旦ドレイン負荷抵抗１８及びゲート接地ＦＥＴ
１４を流れる電流ＩＤＩ と、ドレイン接地ＦＥＴ
１５及び定電流源ＦＥＴ１６で構成されるソースフォｐ
ワ回路を流れる電流ＩＤ２ とに分れ、次にこれらは再
び合流してＩＤとなり初段のソース接地ＦＥＴ ２のド
レインに供給される。
がカスコード接続されて電圧増幅段を構成し、ドレイン
接地ＦＥＴ １５と定電流源ＦＥＴ １６がソースフォ
ロワとなって電力増幅段を構成する。また、帰還抵抗１
９と帰還容量２ｏが帰還回路網を構成し交流信号のみを
出力から入力へフィードバックして入出力整合をとるこ
とができる。バイアス電流ＩＤは直流電源１３から供給
され、一旦ドレイン負荷抵抗１８及びゲート接地ＦＥＴ
１４を流れる電流ＩＤＩ と、ドレイン接地ＦＥＴ
１５及び定電流源ＦＥＴ１６で構成されるソースフォｐ
ワ回路を流れる電流ＩＤ２ とに分れ、次にこれらは再
び合流してＩＤとなり初段のソース接地ＦＥＴ ２のド
レインに供給される。
この構成によれば、従来の構成では電力増幅段を動作さ
せるための電力の殆んどをドレインバイアス抵抗３で無
駄に消費していたものを、消費電力は従来の構成と同じ
であるが、ドレイン負荷抵抗１８を流れる電流ＩＤ、を
ＩＤの半分以下にできるのでドレイン負荷抵抗１８の両
端に生ずる電圧降下が小さくなり、従って電源利用効率
を向上して最大出力を増加することができる。また、こ
の構成では従来に比べて大きな利得を得ることができる
。
せるための電力の殆んどをドレインバイアス抵抗３で無
駄に消費していたものを、消費電力は従来の構成と同じ
であるが、ドレイン負荷抵抗１８を流れる電流ＩＤ、を
ＩＤの半分以下にできるのでドレイン負荷抵抗１８の両
端に生ずる電圧降下が小さくなり、従って電源利用効率
を向上して最大出力を増加することができる。また、こ
の構成では従来に比べて大きな利得を得ることができる
。
第３図はとの理由を説明するためのもので、第２図から
直流回路を除去したものである。
直流回路を除去したものである。
図中Ｖｉは入力電圧、ｖｏは出力電圧、ｖ２はドレイン
接地ＦＥＴ １５のゲート電圧、■１はドレイン負荷抵
抗を流れる信号電流、％０＋ 、Ｖｍ＋及び１ｍ２はそ
れぞれソース接地ＦＥＴ２、ゲート接地ＦＥＴ １４及
びドレイン接地ＦＥＴの相互コンダクタンスであり、■
１ ＝ ９ｍＯ”ｈ ｌ ■２ ＝ ＲＤＩ）” ”
＋ ＝ 、！７ｍｏ’ＲＤＤ〆・ｒ、 ｐ■ｏ菅ｖ２ ９− の関係となっている。
接地ＦＥＴ １５のゲート電圧、■１はドレイン負荷抵
抗を流れる信号電流、％０＋ 、Ｖｍ＋及び１ｍ２はそ
れぞれソース接地ＦＥＴ２、ゲート接地ＦＥＴ １４及
びドレイン接地ＦＥＴの相互コンダクタンスであり、■
１ ＝ ９ｍＯ”ｈ ｌ ■２ ＝ ＲＤＩ）” ”
＋ ＝ 、！７ｍｏ’ＲＤＤ〆・ｒ、 ｐ■ｏ菅ｖ２ ９− の関係となっている。
この交流回路において、ソース接地ＦＥＴ２、ゲート接
地ＦＥＴ１４、ドレイン負荷抵抗１８から成る電圧増幅
段の電圧利得は、初段のソース接地ＰＥＴ ２の相互コ
ンダクタンス９ｍＯとドレイン負荷抵抗ＲＤＤ’との積
で表わされる。またドレイン接地ＦＥＴ１５の出力イン
ピーダンスはその相互コンダクタンスを１ｍ２としてＶ
、９ｍ２となるため十分低い値であり、この段での電圧
利得はほぼ１となる。従って増幅器の入・出力端子にお
ける電圧利得はほぼ、！７ｍｏ・ＲＤｒｆとなる。ＲＤ
Ｉ）’の値は電源利用効率が良くなるように選び、例え
ば電源電圧５ｖのときＲＤＩ）’の電圧降下を２ｖ程度
になるようにすると電源利用効率が良くなるが、その結
果■Ｄ１−５艷の場合のＲＤＤ’ １ｄ４００Ω程度と
なる。このときｑｍｏ−６０〜８０ｍ５とすれば電圧利
得は２４〜３２となり、帰還をかけた場合の利得につい
ても１０〜１５ （２０〜２４ ｄＢ ）程度得られる
。一方、第１図の構成における電圧利得は、９ｍｏを同
じにした場合２〜３（６〜９ｄＢ）である。従って電圧
増幅段と電力増幅段とから成１０− る第２図の構成は従来に比べて大きな利得を持つことが
わかる。
地ＦＥＴ１４、ドレイン負荷抵抗１８から成る電圧増幅
段の電圧利得は、初段のソース接地ＰＥＴ ２の相互コ
ンダクタンス９ｍＯとドレイン負荷抵抗ＲＤＤ’との積
で表わされる。またドレイン接地ＦＥＴ１５の出力イン
ピーダンスはその相互コンダクタンスを１ｍ２としてＶ
、９ｍ２となるため十分低い値であり、この段での電圧
利得はほぼ１となる。従って増幅器の入・出力端子にお
ける電圧利得はほぼ、！７ｍｏ・ＲＤｒｆとなる。ＲＤ
Ｉ）’の値は電源利用効率が良くなるように選び、例え
ば電源電圧５ｖのときＲＤＩ）’の電圧降下を２ｖ程度
になるようにすると電源利用効率が良くなるが、その結
果■Ｄ１−５艷の場合のＲＤＤ’ １ｄ４００Ω程度と
なる。このときｑｍｏ−６０〜８０ｍ５とすれば電圧利
得は２４〜３２となり、帰還をかけた場合の利得につい
ても１０〜１５ （２０〜２４ ｄＢ ）程度得られる
。一方、第１図の構成における電圧利得は、９ｍｏを同
じにした場合２〜３（６〜９ｄＢ）である。従って電圧
増幅段と電力増幅段とから成１０− る第２図の構成は従来に比べて大きな利得を持つことが
わかる。
さらに第２図の構成では利得が太きいために帰還抵抗１
９の抵抗値ＲＦＢ’を大きくすることができ、その結果
、靴音指数（ＮＦ ）及び遮断周波数（ＦＬ）が改善さ
れる。第１図及び第２図の増幅器のＮＦは初段のソース
接地ＦＥＴ ２の相互コンダクタンスｇ□。き帰還抵抗
１９の値ＲＦＢ’に大きく依存し、一般的には’７ｙｙ
１ｏが大きくかつＲＦＢ／が大きい程ＮＦが向上する。
９の抵抗値ＲＦＢ’を大きくすることができ、その結果
、靴音指数（ＮＦ ）及び遮断周波数（ＦＬ）が改善さ
れる。第１図及び第２図の増幅器のＮＦは初段のソース
接地ＦＥＴ ２の相互コンダクタンスｇ□。き帰還抵抗
１９の値ＲＦＢ’に大きく依存し、一般的には’７ｙｙ
１ｏが大きくかつＲＦＢ／が大きい程ＮＦが向上する。
従って、箱。が同じ場合、ＲＦＢ’が大きくできる第２
図の構成の方がＮＦがよい。また、低域遮断周波数ｆＬ
は帰還抵抗ＲＦＢ’と帰還容量ＣＦＢとの時定数の逆数
に比例するので、ＣＦＢが同じ場合にはＲＦ ｎ／が大
きい程ｆＬは低くできる。したがって第２図の構成の方
がｆ■、を低くできる。
図の構成の方がＮＦがよい。また、低域遮断周波数ｆＬ
は帰還抵抗ＲＦＢ’と帰還容量ＣＦＢとの時定数の逆数
に比例するので、ＣＦＢが同じ場合にはＲＦ ｎ／が大
きい程ｆＬは低くできる。したがって第２図の構成の方
がｆ■、を低くできる。
以上説明したように、第２図の構成では第１図の構成と
同一の消費電力であシながら利得・ＮＦ・低域遮断周波
数を大きく改善するととができる。
同一の消費電力であシながら利得・ＮＦ・低域遮断周波
数を大きく改善するととができる。
１〜かしながら、第２図の構成ではドレイン負荷抵抗Ｒ
ＤＤ’とドレイン接地ＦＥＴ １５の入力容量’（Ｎと
の時定数が存在し、これによって高域遮断周波数が従来
の構成と比較してやや低くなるという問題がある。
ＤＤ’とドレイン接地ＦＥＴ １５の入力容量’（Ｎと
の時定数が存在し、これによって高域遮断周波数が従来
の構成と比較してやや低くなるという問題がある。
第４図はこのような問題を解決した本発明の第２の実施
例の構成を示す図である。図において２２は第１のドレ
イン接地ＦＥＴ、２３は第１の定電流源ＦｇＴ、２４は
第２のドレイン接地ＦＥＴ、２５は第２の定電流源ＦＥ
Ｔを示し、その他の符号は第２図に示したものと同じで
ある。
例の構成を示す図である。図において２２は第１のドレ
イン接地ＦＥＴ、２３は第１の定電流源ＦｇＴ、２４は
第２のドレイン接地ＦＥＴ、２５は第２の定電流源ＦＥ
Ｔを示し、その他の符号は第２図に示したものと同じで
ある。
この構成でソース接地ＦＥＴ ２とゲート接地ＦＥＴが
電圧増幅段を構成することは第２図と同じであり、電力
増幅段は、第１のドレイン接地ＦＥＴと第１の定電流源
ＦＥＴ ２３とで構成される第１のソースフォロワと、
第２のドレイン接地ＦＥＴ ２４と第２の定電流源ＦＥ
Ｔ ２５とで構成される第２のソースフォロワの２段構
成になっておシ、第１のソースフォロワに用いるＦＥＴ
２２及び２３のゲート幅は第２のソースフォロワに用
いるＦＥＴ ２４及び２５のゲート幅に比べて半分以下
に選ぶ。
電圧増幅段を構成することは第２図と同じであり、電力
増幅段は、第１のドレイン接地ＦＥＴと第１の定電流源
ＦＥＴ ２３とで構成される第１のソースフォロワと、
第２のドレイン接地ＦＥＴ ２４と第２の定電流源ＦＥ
Ｔ ２５とで構成される第２のソースフォロワの２段構
成になっておシ、第１のソースフォロワに用いるＦＥＴ
２２及び２３のゲート幅は第２のソースフォロワに用
いるＦＥＴ ２４及び２５のゲート幅に比べて半分以下
に選ぶ。
バイアス電流■。は直流電源１３から供給され、一旦ド
レイン負荷抵抗１Ｂ及びゲート接地ＦＥＴ １４を流れ
る電流ＩＤＩと、第１のドレイン接地ＦＥＴ ２２及び
第１の定電流源ＦＥＴ ２３を流れる■Ｄ２／と、第２
のドレイン接地ＦＥＴ ２４及び第２の定電流源ＦＥＴ
２５を流れる電流ＩＤ３とに分れ、次にこれらは再び合
流してＩＤとなり初段のソース接地ＦＥＴ ２の ドレ
インに供給される。ここで電流”ＤＩｌ ＩＤ２’ ｌ
ＩＤ３の分配については最大出力を確保するためにＩ
Ｄ３を最も大きくするのがよい。
レイン負荷抵抗１Ｂ及びゲート接地ＦＥＴ １４を流れ
る電流ＩＤＩと、第１のドレイン接地ＦＥＴ ２２及び
第１の定電流源ＦＥＴ ２３を流れる■Ｄ２／と、第２
のドレイン接地ＦＥＴ ２４及び第２の定電流源ＦＥＴ
２５を流れる電流ＩＤ３とに分れ、次にこれらは再び合
流してＩＤとなり初段のソース接地ＦＥＴ ２の ドレ
インに供給される。ここで電流”ＤＩｌ ＩＤ２’ ｌ
ＩＤ３の分配については最大出力を確保するためにＩ
Ｄ３を最も大きくするのがよい。
この構成ではゲート幅の広い出力段の第２ンースフオロ
ワと電圧増幅段との間にゲート幅の比較的狭い第１のソ
ースフォロワが挿入されているので、ドレイン負荷抵抗
ＲＤＤ／から見た電力増幅段の入力容量Ｃｒｒｒが小さ
くなる。従ってこの段での時定数が小さくできるので高
域遮断周波数は第２図の構成より高くなり、従来の構成
とほぼ同じにできる。一方、消費電力、利得、ＮＦ、低
域遮断周波数については第２図の構成とほぼ同じである
。
ワと電圧増幅段との間にゲート幅の比較的狭い第１のソ
ースフォロワが挿入されているので、ドレイン負荷抵抗
ＲＤＤ／から見た電力増幅段の入力容量Ｃｒｒｒが小さ
くなる。従ってこの段での時定数が小さくできるので高
域遮断周波数は第２図の構成より高くなり、従来の構成
とほぼ同じにできる。一方、消費電力、利得、ＮＦ、低
域遮断周波数については第２図の構成とほぼ同じである
。
従ってこの構成では第２図の回路の長所を保ったままで
高域遮断周波数の問題を解決することかで１３− きる。
高域遮断周波数の問題を解決することかで１３− きる。
第５図は本発明による第３の実施例であり、第４図の回
路とほぼ同一の特性を保ちながら、帰還容量を取り除き
、直流から負帰還がかかるようＫして低域遮断周波数を
改善したものである。
路とほぼ同一の特性を保ちながら、帰還容量を取り除き
、直流から負帰還がかかるようＫして低域遮断周波数を
改善したものである。
図中、２６は第３のドレイン接地ＦａＴ、２７ｔｉ第１
のレベルシフトダイオード、２８は第３の定電流源ＦＥ
Ｔ 、 ２９は第２のレベルシフトダイオード、３０
は入力結合容量を示し、その他の符号は第４図に示した
ものと同じである。
のレベルシフトダイオード、２８は第３の定電流源ＦＥ
Ｔ 、 ２９は第２のレベルシフトダイオード、３０
は入力結合容量を示し、その他の符号は第４図に示した
ものと同じである。
この構成は第４図の構成の帰還ループに第３のドレイン
接地ＦＥＴ２６、第１のレベルシフトダイオード２７及
び第３の定電流源ＦＥＴ ２８から成る第３のソースフ
ォロワ回路を設け、レベルシフトダイオード２７の個数
を調節して、初段のソース接地ＦＥＴ ２のゲート電位
と第３の定電流源ＦＥＴ ２Ｂのドレイン電位が一致す
るようにしたものである。
接地ＦＥＴ２６、第１のレベルシフトダイオード２７及
び第３の定電流源ＦＥＴ ２８から成る第３のソースフ
ォロワ回路を設け、レベルシフトダイオード２７の個数
を調節して、初段のソース接地ＦＥＴ ２のゲート電位
と第３の定電流源ＦＥＴ ２Ｂのドレイン電位が一致す
るようにしたものである。
第３のソースフォロワ回路が動作するためには、定電流
源ＦＥＴ ２８のドレイン°ンース間にある程度のバイ
アス電圧が必要であるため初段のソース１４− 接地ＦＥＴ ２のゲート電位も持ち上げる必要があり、
このため如、ソース接地ＦＥＴ ２のソース端子と接地
との間に第２のレベルシフトダイオード２９ヲ挿入シて
いる。々お、レベルシフトダイオード２７及び２９の交
流的なインピーダンスは十分小さいので、レベルシフト
ダイオードによる利得の低下゛は無視できる。
源ＦＥＴ ２８のドレイン°ンース間にある程度のバイ
アス電圧が必要であるため初段のソース１４− 接地ＦＥＴ ２のゲート電位も持ち上げる必要があり、
このため如、ソース接地ＦＥＴ ２のソース端子と接地
との間に第２のレベルシフトダイオード２９ヲ挿入シて
いる。々お、レベルシフトダイオード２７及び２９の交
流的なインピーダンスは十分小さいので、レベルシフト
ダイオードによる利得の低下゛は無視できる。
この構成では、ドレイン接地ＦＥＴ ２６ 、レベルシ
フトダイオード２７及び定電流源ＦＥＴ ２８から成る
第３のソースフォロワに流れる電流Ｉ Ｄ ４の分だけ
消費電流が増加するが、このソースフォロワの負荷であ
る帰還抵抗１９の抵抗値ＲＦ Ｂ’は十分高いたぬ、ド
レイン接地ＦＥＴ ２６及び定電流源ＦＥＴ ２８のバ
イアス電流”Ｄ４は十分小さくてよく、従って消費電力
（■Ｄ＋１Ｄ４）に占める■Ｄ４の大きさは小さく、第
４図の構成と比較して消費電力の増加は僅かである。一
方、第５図の帰還ループには容量が無いので低域遮断周
波数は大幅に改善される。寸だ、利得、ＮＦ、高域遮断
周波数については第４図の回路とほぼ同等の特性を得る
ことができ、従って従来のものとほぼ同じ消費電力と高
域遮断特性を保った捷ま、利得、ＮＦ、低域遮断周波数
を大幅に改善することができ、さらに帰還容量が不要と
なるためモノリシックＸＣ化した場合のチップ面積を大
幅に削減することが可能となる。
フトダイオード２７及び定電流源ＦＥＴ ２８から成る
第３のソースフォロワに流れる電流Ｉ Ｄ ４の分だけ
消費電流が増加するが、このソースフォロワの負荷であ
る帰還抵抗１９の抵抗値ＲＦ Ｂ’は十分高いたぬ、ド
レイン接地ＦＥＴ ２６及び定電流源ＦＥＴ ２８のバ
イアス電流”Ｄ４は十分小さくてよく、従って消費電力
（■Ｄ＋１Ｄ４）に占める■Ｄ４の大きさは小さく、第
４図の構成と比較して消費電力の増加は僅かである。一
方、第５図の帰還ループには容量が無いので低域遮断周
波数は大幅に改善される。寸だ、利得、ＮＦ、高域遮断
周波数については第４図の回路とほぼ同等の特性を得る
ことができ、従って従来のものとほぼ同じ消費電力と高
域遮断特性を保った捷ま、利得、ＮＦ、低域遮断周波数
を大幅に改善することができ、さらに帰還容量が不要と
なるためモノリシックＸＣ化した場合のチップ面積を大
幅に削減することが可能となる。
第６図は従来の構成によるものと本発明による増幅器と
の利得周波数特性を比較して示したもので、３１は第１
図に示した従来の増幅器による利得、３２ 、 ３３及
び３４はそれぞれ第２図、第４図及び第５図に示した本
発明の第１、第２及び第３の実施例の増幅器の利得、の
周波数特性を示している。
の利得周波数特性を比較して示したもので、３１は第１
図に示した従来の増幅器による利得、３２ 、 ３３及
び３４はそれぞれ第２図、第４図及び第５図に示した本
発明の第１、第２及び第３の実施例の増幅器の利得、の
周波数特性を示している。
これらの利得曲線はそれぞれの構成におけるソース接地
ＦＥＴ ２として、ゲート長１μｍ１ゲート幅１１ＩＩ
１１１相互コンダクタンヌ７０ｍ５の特性をもつＦＥＴ
を使用した場合の特性を比較したものである。いずれの
構成も消費電力は同一であるが、本発明により利得は大
幅に増大することがわかる。
ＦＥＴ ２として、ゲート長１μｍ１ゲート幅１１ＩＩ
１１１相互コンダクタンヌ７０ｍ５の特性をもつＦＥＴ
を使用した場合の特性を比較したものである。いずれの
構成も消費電力は同一であるが、本発明により利得は大
幅に増大することがわかる。
第７図は雑音指数（ＮＦ）の周波数特性を示したもので
、３５は第１図に示した従来の増幅器、３６は第５図に
示した本発明の第３の実施例、によるＮＦを示している
。これらの雑音指数は第６図の曲線と同じ条件のもとて
の特性を示している。この図から本発明によって雑音指
数が著しく改善されるのがわかる。なお、本発明の第１
の実施例（第２図）及び第２の実施例（第４図）につい
ても曲線３６とほぼ同じ特性が得られるｄ本発明による
以上の３実施例において、ドレイン負荷抵抗１８の替り
に、ドレインが電源端子８と接続されゲート及びソース
がゲート接地ＦＥＴ１４のドレインに接続された定電流
負荷を用いることもできる。またゲートバイアス用直流
電源２１として、外部電源を用いることもできるが、増
幅器内部で電源電圧を抵抗で分割してゲート接地ＦＥＴ
１４のゲートに加えてもよい。
、３５は第１図に示した従来の増幅器、３６は第５図に
示した本発明の第３の実施例、によるＮＦを示している
。これらの雑音指数は第６図の曲線と同じ条件のもとて
の特性を示している。この図から本発明によって雑音指
数が著しく改善されるのがわかる。なお、本発明の第１
の実施例（第２図）及び第２の実施例（第４図）につい
ても曲線３６とほぼ同じ特性が得られるｄ本発明による
以上の３実施例において、ドレイン負荷抵抗１８の替り
に、ドレインが電源端子８と接続されゲート及びソース
がゲート接地ＦＥＴ１４のドレインに接続された定電流
負荷を用いることもできる。またゲートバイアス用直流
電源２１として、外部電源を用いることもできるが、増
幅器内部で電源電圧を抵抗で分割してゲート接地ＦＥＴ
１４のゲートに加えてもよい。
なお、第２図〜第５図ではＮチャネルのＦＥＴを例にと
って説明したが、直流電源１３を負電圧電源とすれば図
中のＦＥＴを全てＰチャネルのＦＥＴに置き換えても同
様に動作可能である。ただし、レベルシフトダイオード
２７及び２９の極性は反転す１７− る必要がある。
って説明したが、直流電源１３を負電圧電源とすれば図
中のＦＥＴを全てＰチャネルのＦＥＴに置き換えても同
様に動作可能である。ただし、レベルシフトダイオード
２７及び２９の極性は反転す１７− る必要がある。
（効 果）
以上説明したように、本発明によれば、高利得・低雑音
の広帯域増幅器を極めて低消費電力のモノリシックＩＣ
で実現できるので、特に移動通信用機器、衛星通信用機
器、放送用機器、広帯域伝送方式用機器に適用すること
により、装置の小形化・高信頼化・低消費電力化・経済
化に大きく寄与するととができる。
の広帯域増幅器を極めて低消費電力のモノリシックＩＣ
で実現できるので、特に移動通信用機器、衛星通信用機
器、放送用機器、広帯域伝送方式用機器に適用すること
により、装置の小形化・高信頼化・低消費電力化・経済
化に大きく寄与するととができる。
第１図は従来の広帯域モノリシック増幅器の構成を示す
図、第２図は本発明の第１の実施例の回路構成を示す図
、第３図は第２図の実施例の交流動作の説明図、第４図
は本発明の第２の実施例の構成を示す図、第５図は本発
明の第３の実施例の構成を示す図、第６図は従来の増幅
器と本発明による増幅器との利得周波数特性図、第７図
は従来の増幅器と本発明の実施例における雑音指数の周
波数特性を示す図である。 １ ・・・・・・・信号入力端子、 ２・・・・・・・
・ ソース接地１８− ＦＥＴ、６・・・・・・・・・ゲートバイアス抵抗、
８・・・・・・・・・電源端子、 ９・・・・・・・・
・信号源、１０・・・・・・・・・信号源抵抗、１１・
・・・・・・・・出力結合容量、１２・・・・・・・・
・負荷抵抗、１３・・・・・・・・直流電源、１４・・
・・・・・・・グ＾ト接地ＦＥＴ 、 １５．２２．
２４．２６・・・・・・・・・ ドレイン接地ＦＥＴ
、 １６．２３．２５．２８・・・・・・・・・定電
流源ＦＥＴ、１７・・・・・・・・・信号出力端子、
１８・・・・・・・・・ ドレインの負荷抵抗、１９・
・・・・・・・・帰還抵抗、２０・・・・・・・・・帰
還容量、２１・・・・・・・・・ゲートバイアス用直流
電源、２７．２９・・・・・・・・・レベルシフトダイ
オード、 ３ｏ・・・・・・・・・入力結合容量。 １９− 第１図 第２図 ■ 騙 （８ｐ） 勧 １．１ （８ｐ）Ｊ Ｕ を可
図、第２図は本発明の第１の実施例の回路構成を示す図
、第３図は第２図の実施例の交流動作の説明図、第４図
は本発明の第２の実施例の構成を示す図、第５図は本発
明の第３の実施例の構成を示す図、第６図は従来の増幅
器と本発明による増幅器との利得周波数特性図、第７図
は従来の増幅器と本発明の実施例における雑音指数の周
波数特性を示す図である。 １ ・・・・・・・信号入力端子、 ２・・・・・・・
・ ソース接地１８− ＦＥＴ、６・・・・・・・・・ゲートバイアス抵抗、
８・・・・・・・・・電源端子、 ９・・・・・・・・
・信号源、１０・・・・・・・・・信号源抵抗、１１・
・・・・・・・・出力結合容量、１２・・・・・・・・
・負荷抵抗、１３・・・・・・・・直流電源、１４・・
・・・・・・・グ＾ト接地ＦＥＴ 、 １５．２２．
２４．２６・・・・・・・・・ ドレイン接地ＦＥＴ
、 １６．２３．２５．２８・・・・・・・・・定電
流源ＦＥＴ、１７・・・・・・・・・信号出力端子、
１８・・・・・・・・・ ドレインの負荷抵抗、１９・
・・・・・・・・帰還抵抗、２０・・・・・・・・・帰
還容量、２１・・・・・・・・・ゲートバイアス用直流
電源、２７．２９・・・・・・・・・レベルシフトダイ
オード、 ３ｏ・・・・・・・・・入力結合容量。 １９− 第１図 第２図 ■ 騙 （８ｐ） 勧 １．１ （８ｐ）Ｊ Ｕ を可
Claims (4)
- （１） ゲートが信号入力端子に接続されソースが接
地された第１の電界効果トランジスタと、ソースが上記
第１の電界効果トランジスタのドレインに接続され、ゲ
ーｔが高周波的に接地され、ドレインが負荷抵抗を介し
て電源端子に接続された第２の電界効果トランジスタと
、ゲートが上記第２の電界効果トランジスタのドレイン
に接続され、ドレインが上記電源端子に接続され、ソー
スが信号出力端子と接続された第３の電界効果トランジ
スタと、ゲート及びソースが上記第１の電界効果トラン
ジスタのドレインと接続され、ドレインが上記第３の電
界効果トランジスタのソースと接続された第４の電界効
果トランジスタと、その第４の電界効果トランジスタの
ドレインと前記信号入力端子との間に接続された帰遠回
路網とから構成されることを特徴とする広帯域電界効果
トランジスタ増幅器。 - （２） ゲートが信号入力端子に接続されソースが接
地された第１の電界効果トランジスタと、ソースが上記
第１の電界効果トランジスタのドレインに接続され、ゲ
ートが高周波的に接地され、ドレインが負荷抵抗を介し
て電源端子に接続された第２の電界効果トランジスタと
、ゲートが上記第２の電界効果トランジスタのドレイン
に接続され、ドレインが上記電源端子に接続された第３
の電界効果トランジスタと、ゲート及びソースが上記第
１の電界効果トランジスタのドレインと接続され、ドレ
インが上記第３の電界効果トランジスタのソースと接続
され゛た第４の電界効果トランジスタと、ゲートが第３
の電界効果トランジスタのソースに、ドレインが電源端
子にそれぞれ接続された第５の電界効果トランジスタと
、ゲート及びソースが第１の電界効果トランジスタのド
レインと接続され、ドレインが上記第５の電界効果トラ
ンジスタのソース及び信号出力端子と接続された第６の
電界効果トランジスタと、上記第４の電界効果トランジ
スタのドレインと前記信号入力端子との間に接続された
帰還回路網とから構成されることを特徴とする広帯域電
界効果トランジスタ増幅器。 - （３） ゲートが信号入力端子に接続されソースが第
１のレベルシフトダイオードに接地された第１の電界効
果トランジスタと、ソースが上記第１の電界効果トラン
ジスタのドレインに接続され、ゲートが高周波的に接地
され、ドレインが負荷抵抗を介して電源端子に接続され
た第２の電界効果トランジスタと、ゲートが上記第２の
電界効果トランジスタのドレインに接続され、ドレイン
が上記電源端子に接続された第３の電界効果トランジス
タと、ゲート及びソースが上記第１の電界効果トランジ
スタのドレインと接続され、ドレインが上記第３の電界
効果トランジスタのソースと接続された第４の電界効果
トランジスタと、ゲートが第３の電界効果トランジスタ
のソースに、ドレインが電源端子にそれぞれ接続された
第５の電界効果トランジスタと、ゲート及びソースが第
１の電界効果トランジスタのドレインと接続され、ドレ
インが上記第５の電界効果トランジスタのソース及び信
号出力端子と接続された第６の電界効果トランジスタと
、ゲートが上記第３の電界効果トランジスタのソースと
接続され、ドレインが電源端子と接続された第７の電界
効果トランジスタと、ゲート及びソースが接地された第
８の電界効果トランジスタと、上記第７の電界効果トラ
ンジスタのソースと上記第８の電界効果トランジスタの
ドレインとの間に単−又は複数個が接続された第２のレ
ベルシフトダイオードと、上記第８の電界効果トランジ
スタのドレインと上記信号入力端子間に設けた帰還回路
網とから構成されることを特徴とする広帯域電界効果ト
ランジスタ増幅器。 - （４） 第２の電界効果トランジスタのドレインと電
源回路との間に設けた負荷抵抗に代え、ドレインが上記
電源回路と、ゲート及びソースが上記第２の電界効果ト
ランジスタのドレインと接続されるように設けることを
特徴とする特許請求の範囲第（１）項、第（２）項及び
第（３）項に記載の広帯域電界効果トランジスタ増幅器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111783A JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111783A JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126306A true JPS59126306A (ja) | 1984-07-20 |
| JPH0339403B2 JPH0339403B2 (ja) | 1991-06-13 |
Family
ID=11492511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP111783A Granted JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126306A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978925A (en) * | 1989-05-24 | 1990-12-18 | Harris Corporation | Unity-gain CMOS/SOS zero-offset buffer |
| US5045808A (en) * | 1990-02-26 | 1991-09-03 | Triquint Semiconductor, Inc. | Single-stage high-gain amplifier |
| WO2016124236A1 (en) * | 2015-02-04 | 2016-08-11 | Telefonaktiebolaget Lm Ericsson (Publ) | High bandwidth amplifier |
| WO2020189222A1 (ja) * | 2019-03-19 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 電位測定装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
| JPS57207405A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Broad band negative feedback amplifying circuit |
-
1983
- 1983-01-10 JP JP111783A patent/JPS59126306A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
| JPS57207405A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Broad band negative feedback amplifying circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4978925A (en) * | 1989-05-24 | 1990-12-18 | Harris Corporation | Unity-gain CMOS/SOS zero-offset buffer |
| US5045808A (en) * | 1990-02-26 | 1991-09-03 | Triquint Semiconductor, Inc. | Single-stage high-gain amplifier |
| WO2016124236A1 (en) * | 2015-02-04 | 2016-08-11 | Telefonaktiebolaget Lm Ericsson (Publ) | High bandwidth amplifier |
| US9444413B2 (en) | 2015-02-04 | 2016-09-13 | Telefonaktiebolaget Lm Ericsson (Publ) | High bandwidth amplifier |
| WO2020189222A1 (ja) * | 2019-03-19 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 電位測定装置 |
| US12007420B2 (en) | 2019-03-19 | 2024-06-11 | Sony Semiconductor Solutions Corporation | Potential measurement device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0339403B2 (ja) | 1991-06-13 |
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