JPH0339403B2 - - Google Patents
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- JPH0339403B2 JPH0339403B2 JP58001117A JP111783A JPH0339403B2 JP H0339403 B2 JPH0339403 B2 JP H0339403B2 JP 58001117 A JP58001117 A JP 58001117A JP 111783 A JP111783 A JP 111783A JP H0339403 B2 JPH0339403 B2 JP H0339403B2
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は電界効果トランジスタ（以下、FET
という。）を用いた広帯域モノリシツク増幅器に
関するものであり、特に高利得・低雑音でありな
がら消費電力の増加を抑えた構成に関するもので
ある。
という。）を用いた広帯域モノリシツク増幅器に
関するものであり、特に高利得・低雑音でありな
がら消費電力の増加を抑えた構成に関するもので
ある。
（従来の技術）
近年、モノリシツクIC技術の進歩により、広
帯域の高周波増幅器をワンチツプIC化すること
が可能になつてきた。特にGaAs電界効果トラン
ジスタ（以下、GaAs FETという。）を用いたモ
ノリシツク増幅器では直流から数ＧHzにわたる広
帯域特性を低消費電力で得られることから、今後
広く通信・放送の分野へ適用されることが期待で
きる。
帯域の高周波増幅器をワンチツプIC化すること
が可能になつてきた。特にGaAs電界効果トラン
ジスタ（以下、GaAs FETという。）を用いたモ
ノリシツク増幅器では直流から数ＧHzにわたる広
帯域特性を低消費電力で得られることから、今後
広く通信・放送の分野へ適用されることが期待で
きる。
第１図は従来から広帯域モノリシツク増幅器と
してよく用いられてきたソース接地形帰還増幅器
の構成を示すものである。
してよく用いられてきたソース接地形帰還増幅器
の構成を示すものである。
同図において、１は信号入力端子、２はソース
接地FET、３はドレインバイアス抵抗、４は帰
還抵抗、５は帰還容量、６はゲートバイアス抵
抗、７は信号出力端子、８は電源端子、９は信号
源、１０は信号源抵抗、１１は出力結合容量、１
２は負荷抵抗、１３は直流電源である。この構成
で抵抗１０及び１２の抵抗値が50Ωの場合、ソー
ス接地FET２としてゲート長1μm、ゲート巾１
mm閾値電圧−0.4V、相互コンダクタンス60〜
80mS程度のGaAs FETを用い、帰還容量５の容
量値CFBを20pF抵抗３及び４の抵抗値RDD及びRFB
をそれぞれ200Ω程度にすると100W以下の消費電
力で帯域100MHz〜3GHz、利得7dB、雑音指数
3.5dB程度の特性が得られる。このとき、ソース
接地FET２には15〜20mA程度のバイアス電流ID
を流す必要がある。
接地FET、３はドレインバイアス抵抗、４は帰
還抵抗、５は帰還容量、６はゲートバイアス抵
抗、７は信号出力端子、８は電源端子、９は信号
源、１０は信号源抵抗、１１は出力結合容量、１
２は負荷抵抗、１３は直流電源である。この構成
で抵抗１０及び１２の抵抗値が50Ωの場合、ソー
ス接地FET２としてゲート長1μm、ゲート巾１
mm閾値電圧−0.4V、相互コンダクタンス60〜
80mS程度のGaAs FETを用い、帰還容量５の容
量値CFBを20pF抵抗３及び４の抵抗値RDD及びRFB
をそれぞれ200Ω程度にすると100W以下の消費電
力で帯域100MHz〜3GHz、利得7dB、雑音指数
3.5dB程度の特性が得られる。このとき、ソース
接地FET２には15〜20mA程度のバイアス電流ID
を流す必要がある。
このバイアス電流IDは直流電源１３からドレイ
ンバイアス抵抗３を介して供給される。このため
ドレインバイアス抵抗３の抵抗値を200Ωとする
と、ドレインバイアス抵抗３の両端にはバイアス
電流IDによつて３〜4Vの電圧降下を発生する。
従つて消費電力を下げるために電源電圧を5V程
度に低くした場合には、電源から供給された電力
の殆んどがドレインバイアス抵抗３でジユール熱
となつて消費されることになり、電源利用効率が
極めて悪いという欠点があつた。また、利得につ
いてもFET単体で入出力整合をとつた場合の利
得（15〜20dB）に比べて著しく低くなるという
欠点があつた。
ンバイアス抵抗３を介して供給される。このため
ドレインバイアス抵抗３の抵抗値を200Ωとする
と、ドレインバイアス抵抗３の両端にはバイアス
電流IDによつて３〜4Vの電圧降下を発生する。
従つて消費電力を下げるために電源電圧を5V程
度に低くした場合には、電源から供給された電力
の殆んどがドレインバイアス抵抗３でジユール熱
となつて消費されることになり、電源利用効率が
極めて悪いという欠点があつた。また、利得につ
いてもFET単体で入出力整合をとつた場合の利
得（15〜20dB）に比べて著しく低くなるという
欠点があつた。
（発明の目的）
本発明はこれらの欠点を解決するため、増幅器
を電圧増幅段と電力増幅段とに分けた構成とし、
電圧増幅段をソース接地FETとゲート接地FET
のカスコード接続とし、電力増幅段を定電流負荷
付のドレイン接地FETで構成することによつて
高利得で低雑音の特性を得ると共に、電力増幅段
のバイアス電流を電圧増幅段と共用することによ
つて消費電力の増加を抑えて電源利用効率を改善
したもので、以下図面に沿つて詳細に説明する。
を電圧増幅段と電力増幅段とに分けた構成とし、
電圧増幅段をソース接地FETとゲート接地FET
のカスコード接続とし、電力増幅段を定電流負荷
付のドレイン接地FETで構成することによつて
高利得で低雑音の特性を得ると共に、電力増幅段
のバイアス電流を電圧増幅段と共用することによ
つて消費電力の増加を抑えて電源利用効率を改善
したもので、以下図面に沿つて詳細に説明する。
（発明の構成及び作用）
第２図は本発明の第１の実施例の回路構成を示
すもので、１４はゲート接地FET、１５はドレ
イン接地FET、１６は定電流源FET、１７は信
号出力端子、１８はドレイン負荷抵抗、１９は帰
還抵抗、２０は帰還容量、２１はゲートバイアス
用直流電源であり、その他の符号は第１図で説明
したものと同じである。
すもので、１４はゲート接地FET、１５はドレ
イン接地FET、１６は定電流源FET、１７は信
号出力端子、１８はドレイン負荷抵抗、１９は帰
還抵抗、２０は帰還容量、２１はゲートバイアス
用直流電源であり、その他の符号は第１図で説明
したものと同じである。
この例ではソース接地FET２とゲート接地
FET１４がカスコード接続されて電圧増幅段を
構成し、ドレイン接地FET１５と定電流源FET
１６がソースフオロワとなつて電力増幅段を構成
する。また、帰還抵抗１９と帰還容量２０が帰還
回路網を構成し交流信号のみを出力から入力へフ
イードバツクして入出力整合をとることができ
る。バイアス電流IDは直流電源１３から供給さ
れ、一旦ドレイン負荷抵抗１８及びゲート接地
FET１４を流れる電流ID1と、ドレイン接地FET
１５及び定電流源FET１６で構成されるソース
フオロワ回路を流れる電流ID2とに分れ、次にこ
れらは再び合流してIDとなり初段のソース接地
FET２のドレインに供給される。
FET１４がカスコード接続されて電圧増幅段を
構成し、ドレイン接地FET１５と定電流源FET
１６がソースフオロワとなつて電力増幅段を構成
する。また、帰還抵抗１９と帰還容量２０が帰還
回路網を構成し交流信号のみを出力から入力へフ
イードバツクして入出力整合をとることができ
る。バイアス電流IDは直流電源１３から供給さ
れ、一旦ドレイン負荷抵抗１８及びゲート接地
FET１４を流れる電流ID1と、ドレイン接地FET
１５及び定電流源FET１６で構成されるソース
フオロワ回路を流れる電流ID2とに分れ、次にこ
れらは再び合流してIDとなり初段のソース接地
FET２のドレインに供給される。
この構成によれば、従来の構成では電力増幅段
を動作させるための電力の殆んどをドレインバイ
アス抵抗３で無駄に消費していたものを、消費電
力は従来の構成と同じであるが、ドレイン負荷抵
抗１８を流れる電流ID1をIDの半分以下にできるの
でドレイン負荷抵抗１８の両端に生ずる電圧降下
が小さくなり、従つて電源利用効率を向上して最
大出力を増加することができる。また、この構成
では従来に比べて大きな利得を得ることができ
る。
を動作させるための電力の殆んどをドレインバイ
アス抵抗３で無駄に消費していたものを、消費電
力は従来の構成と同じであるが、ドレイン負荷抵
抗１８を流れる電流ID1をIDの半分以下にできるの
でドレイン負荷抵抗１８の両端に生ずる電圧降下
が小さくなり、従つて電源利用効率を向上して最
大出力を増加することができる。また、この構成
では従来に比べて大きな利得を得ることができ
る。
第３図はこの理由を説明するためのもので、第
２図から直流回路を除去したものである。
２図から直流回路を除去したものである。
図中Viは入力電圧、V0は出力電圧、V2はドレ
イン接地FET１５のゲート電圧、I1はドレイン負
荷抵抗を流れる信号電流、gn0，gn1及びgn2はそ
れぞれソース接地FET２、ゲート接地FET１４
及びドレイン接地FETの相互コンダクタンスで
あり、 I1＝gn0・Vi，V2＝RDD′・I1＝gn0・RDD′・I1，
V0V2 の関係となつている。
イン接地FET１５のゲート電圧、I1はドレイン負
荷抵抗を流れる信号電流、gn0，gn1及びgn2はそ
れぞれソース接地FET２、ゲート接地FET１４
及びドレイン接地FETの相互コンダクタンスで
あり、 I1＝gn0・Vi，V2＝RDD′・I1＝gn0・RDD′・I1，
V0V2 の関係となつている。
この交流回路において、ソース接地FET２、
ゲート接地FET１４、ドレイン負荷抵抗１８か
ら成る電圧増幅段の電圧利得は、初段のソース接
地FET２の相互コンダクタンスgn0とドレイン負
荷抵抗RDD′との積で表わされる。またドレイン
接地FET１５の出力インピーダンスはその相互
コンダクタンスをgn2として１／gn2となるため十
分低い値であり、この段での電圧利得はほぼ１と
なる。従つて増幅器の入・出力端子における電圧
利得はほぼgn0・RDD′となる。RDD′の値は電源利
用効率が良くなるように選び、例えば電源電圧
5VのときRDD′の電圧降下を2V程度になるように
すると電源利用効率が良くなるが、その結果ID1
＝5mAの場合のRDD′は400Ωとなる。このときgn
０＝60〜80mSとすれば電圧利得は24〜32となり、
帰還をかけた場合の利得についても10〜15（20〜
24dB）程度得られる。一方、第１図の構成にお
ける電圧利得はgn0を同じにした場合２〜３（６〜
9dB）である。従つて電圧増幅段と電力増幅段と
から成る第２図の構成は従来に比べて大きな利得
を持つことがわかる。
ゲート接地FET１４、ドレイン負荷抵抗１８か
ら成る電圧増幅段の電圧利得は、初段のソース接
地FET２の相互コンダクタンスgn0とドレイン負
荷抵抗RDD′との積で表わされる。またドレイン
接地FET１５の出力インピーダンスはその相互
コンダクタンスをgn2として１／gn2となるため十
分低い値であり、この段での電圧利得はほぼ１と
なる。従つて増幅器の入・出力端子における電圧
利得はほぼgn0・RDD′となる。RDD′の値は電源利
用効率が良くなるように選び、例えば電源電圧
5VのときRDD′の電圧降下を2V程度になるように
すると電源利用効率が良くなるが、その結果ID1
＝5mAの場合のRDD′は400Ωとなる。このときgn
０＝60〜80mSとすれば電圧利得は24〜32となり、
帰還をかけた場合の利得についても10〜15（20〜
24dB）程度得られる。一方、第１図の構成にお
ける電圧利得はgn0を同じにした場合２〜３（６〜
9dB）である。従つて電圧増幅段と電力増幅段と
から成る第２図の構成は従来に比べて大きな利得
を持つことがわかる。
さらに第２図の構成では利得が大きいために帰
還抵抗１９の抵抗値RFB′を大きくすることがで
き、その結果、雑音指数（NF）及び遮断周波数
（FL）が改善される。第１図及び第２図の増幅器
のNFは初段のソース接地FET２の相互コンダク
タンスgn0と帰還抵抗１９の値RFB′に大きく依存
し、一般的にはgn0が大きくかつRFB′が大きい程
NFが向上する。従つてgn0が同じ場合、RFB′が
大きくできる第２図の構成の方がNFがよい。ま
た、低域遮断周波数Lは帰還抵抗RFB′と帰還容量
CFBとの時定数の逆数に比例するので、CFBが同じ
場合にはRFB′が大きい程Lは低くできる。したが
つて第２図の構成の方がLを低くできる。
還抵抗１９の抵抗値RFB′を大きくすることがで
き、その結果、雑音指数（NF）及び遮断周波数
（FL）が改善される。第１図及び第２図の増幅器
のNFは初段のソース接地FET２の相互コンダク
タンスgn0と帰還抵抗１９の値RFB′に大きく依存
し、一般的にはgn0が大きくかつRFB′が大きい程
NFが向上する。従つてgn0が同じ場合、RFB′が
大きくできる第２図の構成の方がNFがよい。ま
た、低域遮断周波数Lは帰還抵抗RFB′と帰還容量
CFBとの時定数の逆数に比例するので、CFBが同じ
場合にはRFB′が大きい程Lは低くできる。したが
つて第２図の構成の方がLを低くできる。
以上説明したように、第２図の構成では第１図
の構成と同一の消費電力でありながら利得・
NF・低域遮断周波数を大きく改善することがで
きる。しかしながら、第２図の構成ではドレイン
負荷抵抗RDD′とドレイン接地FET１５の入力容
量CINとの時定数が存在し、これによつて高域遮
断周波数が従来の構成と比較してやや低くなると
いう問題がある。
の構成と同一の消費電力でありながら利得・
NF・低域遮断周波数を大きく改善することがで
きる。しかしながら、第２図の構成ではドレイン
負荷抵抗RDD′とドレイン接地FET１５の入力容
量CINとの時定数が存在し、これによつて高域遮
断周波数が従来の構成と比較してやや低くなると
いう問題がある。
第４図はこのような問題を解決した本発明の第
２の実施例の構成を示す図である。図において２
２は第１のドレイン接地FET、２３は第１の定
電流源FET、２４は第２のドレイン接地FET、
２５は第２の定電流源FETを示し、その他の符
号は第２図に示したものと同じである。
２の実施例の構成を示す図である。図において２
２は第１のドレイン接地FET、２３は第１の定
電流源FET、２４は第２のドレイン接地FET、
２５は第２の定電流源FETを示し、その他の符
号は第２図に示したものと同じである。
この構成でソース接地FET２とゲート接地
FETが電圧増幅段を構成することは第２図と同
じであり、電力増幅段は、第１のドレイン接地
FETと第１の定電流源FET２３とで構成される
第１のソースフオロワと、第２のドレイン接地
FET２４と第２の定電流源FET２５とで構成さ
れる第２のソースフオロワの２段構成になつてお
り、第１のソースフオロワに用いるFET２２及
び２３のゲート幅は第２のソースフオロワに用い
るFET２４及び２５のゲート幅に比べて半分以
下に選ぶ。
FETが電圧増幅段を構成することは第２図と同
じであり、電力増幅段は、第１のドレイン接地
FETと第１の定電流源FET２３とで構成される
第１のソースフオロワと、第２のドレイン接地
FET２４と第２の定電流源FET２５とで構成さ
れる第２のソースフオロワの２段構成になつてお
り、第１のソースフオロワに用いるFET２２及
び２３のゲート幅は第２のソースフオロワに用い
るFET２４及び２５のゲート幅に比べて半分以
下に選ぶ。
バイアス電流IDは直流電源１３から供給され、
一旦ドレイン負荷抵抗１８及びゲート接地FET
１４を流れる電流ID1と、第１のドレイン接地
FET２２及び第１の定電流源FET２３を流れる
ID2′と、第２のドレイン接地FET２４及び第２の
定電流源FET２５を流れる電流ID3とに分れ、次
にこれらは再び合流してIDとなり初段のソース接
地FET２のドレインに供給される。ここで電流ID
１，ID2′，ID3の分配については最大出力を確保する
ためにID3を最も大きくするのがよい。
一旦ドレイン負荷抵抗１８及びゲート接地FET
１４を流れる電流ID1と、第１のドレイン接地
FET２２及び第１の定電流源FET２３を流れる
ID2′と、第２のドレイン接地FET２４及び第２の
定電流源FET２５を流れる電流ID3とに分れ、次
にこれらは再び合流してIDとなり初段のソース接
地FET２のドレインに供給される。ここで電流ID
１，ID2′，ID3の分配については最大出力を確保する
ためにID3を最も大きくするのがよい。
この構成ではゲート幅の広い出力段の第２ソー
スフオロワと電圧増幅段との間にゲート幅の比較
的狭い第１のソースフオロワが挿入されているの
で、ドレイン負荷抵抗RDD′から見た電力増幅段
の入力容量CIN′が小さくなる。従つてこの段での
時定数が小さくできるので高域遮断周波数は第２
図の構成より高くなり、従来の構成とほぼ同じに
できる。一方、消費電力、利得、NF、低域遮断
周波数については第２図の構成とほぼ同じであ
る。従つてこの構成では第２図の回路の長所を保
つたままで高域遮断周波数の問題を解決すること
ができる。
スフオロワと電圧増幅段との間にゲート幅の比較
的狭い第１のソースフオロワが挿入されているの
で、ドレイン負荷抵抗RDD′から見た電力増幅段
の入力容量CIN′が小さくなる。従つてこの段での
時定数が小さくできるので高域遮断周波数は第２
図の構成より高くなり、従来の構成とほぼ同じに
できる。一方、消費電力、利得、NF、低域遮断
周波数については第２図の構成とほぼ同じであ
る。従つてこの構成では第２図の回路の長所を保
つたままで高域遮断周波数の問題を解決すること
ができる。
第５図は本発明による第３の実施例であり、第
４図の回路とほぼ同一の特性を保ちながら、帰還
容量を取り除き、直流から負帰還がかかるように
して低域遮断周波数を改善したものである。
４図の回路とほぼ同一の特性を保ちながら、帰還
容量を取り除き、直流から負帰還がかかるように
して低域遮断周波数を改善したものである。
図中、２６は第３のドレイン接地FET、２７
は第１のレベルシフトダイオード、２８は第３の
定電流源FET、２９は第２のレベルシフトダイ
オード、３０は入力結合容量を示し、その他の符
号は第４図に示したものと同じである。
は第１のレベルシフトダイオード、２８は第３の
定電流源FET、２９は第２のレベルシフトダイ
オード、３０は入力結合容量を示し、その他の符
号は第４図に示したものと同じである。
この構成は第４図の構成の帰還ループに第３の
ドレイン接地FET２６、第１のレベルシフトダ
イオード２７及び第３の定電流源FET２８から
成る第３のソースフオロワ回路を設け、レベルシ
フトダイオード２７の個数を調節して、初段のソ
ース接地FET２のゲート電位と第３の定電流源
FET２８のドレイン電位が一致するようにした
ものである。第３のソースフオロワ回路が動作す
るためには、定電流源FET２８のドレイン・ソ
ース間にある程度のバイアス電圧が必要であるた
め初段のソース接地FET２のゲート電位も持ち
上げる必要があり、このために、ソース接地
FET２のソース端子と接地との間に第２のレベ
ルシフトダイオード２９を挿入している。なお、
レベルシフトダイオード２７及び２９の交流的な
インピーダンスは十分小さいので、レベルシフト
ダイオードによる利得の低下は無視できる。
ドレイン接地FET２６、第１のレベルシフトダ
イオード２７及び第３の定電流源FET２８から
成る第３のソースフオロワ回路を設け、レベルシ
フトダイオード２７の個数を調節して、初段のソ
ース接地FET２のゲート電位と第３の定電流源
FET２８のドレイン電位が一致するようにした
ものである。第３のソースフオロワ回路が動作す
るためには、定電流源FET２８のドレイン・ソ
ース間にある程度のバイアス電圧が必要であるた
め初段のソース接地FET２のゲート電位も持ち
上げる必要があり、このために、ソース接地
FET２のソース端子と接地との間に第２のレベ
ルシフトダイオード２９を挿入している。なお、
レベルシフトダイオード２７及び２９の交流的な
インピーダンスは十分小さいので、レベルシフト
ダイオードによる利得の低下は無視できる。
この構成では、ドレイン接地FET２６、レベ
ルシフトダイオード２７及び定電流源FET２８
から成る第３のソースフオロワに流れる電流ID4
の分だけ消費電流が増加するが、このソースフオ
ロワの負荷である帰還抵抗１９の抵抗値RFB′は
十分高いため、ドレイン接地FET２６及び定電
流源FET２８のバイアス電流ID4は十分小さくて
よく、従つて消費電力（ID＋ID4）に占めるID4の
大きさは小さく、第４図の構成と比較して消費電
力の増加は僅かである。一方、第５図の帰還ルー
プには容量が無いので低域遮断周波数は大幅に改
善される。また、利得、NF、高域遮断周波数に
ついては第４図の回路とほぼ同等の特性を得るこ
とができ、従つて従来のものとほぼ同じ消費電力
と高域遮断特性を保つたまま、利得、NF、低域
遮断周波数を大幅に改善することができ、さらに
帰還容量が不要となるためモノリシツクIC化し
た場合のチツプ面積を大幅に削減することが可能
となる。
ルシフトダイオード２７及び定電流源FET２８
から成る第３のソースフオロワに流れる電流ID4
の分だけ消費電流が増加するが、このソースフオ
ロワの負荷である帰還抵抗１９の抵抗値RFB′は
十分高いため、ドレイン接地FET２６及び定電
流源FET２８のバイアス電流ID4は十分小さくて
よく、従つて消費電力（ID＋ID4）に占めるID4の
大きさは小さく、第４図の構成と比較して消費電
力の増加は僅かである。一方、第５図の帰還ルー
プには容量が無いので低域遮断周波数は大幅に改
善される。また、利得、NF、高域遮断周波数に
ついては第４図の回路とほぼ同等の特性を得るこ
とができ、従つて従来のものとほぼ同じ消費電力
と高域遮断特性を保つたまま、利得、NF、低域
遮断周波数を大幅に改善することができ、さらに
帰還容量が不要となるためモノリシツクIC化し
た場合のチツプ面積を大幅に削減することが可能
となる。
第６図は従来の構成によるものと本発明による
増幅器との利得周波数特性を比較して示したもの
で、３１は第１図に示した従来の増幅器による利
得、３２，３３及び３４はそれぞれ第２図、第４
図及び第５図に示した本発明の第１、第２及び第
３の実施例の増幅器の利得、の周波数特性を示し
ている。
増幅器との利得周波数特性を比較して示したもの
で、３１は第１図に示した従来の増幅器による利
得、３２，３３及び３４はそれぞれ第２図、第４
図及び第５図に示した本発明の第１、第２及び第
３の実施例の増幅器の利得、の周波数特性を示し
ている。
これらの利得曲線はそれぞれの構成におけるソ
ース接地FET２として、ゲート長1μm、ゲート
幅１mm、相互コンダクタンス70mSの特性をもつ
FETを使用した場合の特性を比較したものであ
る。いずれの構成も消費電力は同一であるが、本
発明により利得は大幅に増大することがわかる。
ース接地FET２として、ゲート長1μm、ゲート
幅１mm、相互コンダクタンス70mSの特性をもつ
FETを使用した場合の特性を比較したものであ
る。いずれの構成も消費電力は同一であるが、本
発明により利得は大幅に増大することがわかる。
第７図は雑音指数（NF）の周波数特性を示し
たもので、３５は第１図に示した従来の増幅器、
３６は第５図に示した本発明の第３の実施例、に
よるNFを示している。これらの雑音指数は第６
図の曲線と同じ条件のもとでの特性を示してい
る。この図から本発明によつて雑音指数が著しく
改善されるのがわかる。なお、本発明の第１の実
施例（第２図）及び第２の実施例（第４図）につ
いても曲線３６とほぼ同じ特性が得られる。
たもので、３５は第１図に示した従来の増幅器、
３６は第５図に示した本発明の第３の実施例、に
よるNFを示している。これらの雑音指数は第６
図の曲線と同じ条件のもとでの特性を示してい
る。この図から本発明によつて雑音指数が著しく
改善されるのがわかる。なお、本発明の第１の実
施例（第２図）及び第２の実施例（第４図）につ
いても曲線３６とほぼ同じ特性が得られる。
本発明による以上の３実施例において、ドレイ
ン負荷抵抗１８の替りに、ドレインが電源端子８
と接続されゲート及びソースがゲート接地FET
１４のドレインに接続された定電流負荷を用いる
こともできる。またゲートバイアス用直流電源２
１として、外部電源を用いることもできるが、増
幅器内部で電源電圧を抵抗で分割してゲート接地
FET１４のゲートに加えてもよい。
ン負荷抵抗１８の替りに、ドレインが電源端子８
と接続されゲート及びソースがゲート接地FET
１４のドレインに接続された定電流負荷を用いる
こともできる。またゲートバイアス用直流電源２
１として、外部電源を用いることもできるが、増
幅器内部で電源電圧を抵抗で分割してゲート接地
FET１４のゲートに加えてもよい。
なお、第２図〜第５図ではＮチヤネルのFET
を例にとつて説明したが、直流電源１３を負電圧
電源とすれば図中のFETを全てＰチヤネルの
FETに置き換えても同様に動作可能である。た
だし、レベルシフトダイオード２７及び２９の極
性は反転する必要がある。
を例にとつて説明したが、直流電源１３を負電圧
電源とすれば図中のFETを全てＰチヤネルの
FETに置き換えても同様に動作可能である。た
だし、レベルシフトダイオード２７及び２９の極
性は反転する必要がある。
（効 果）
以上説明したように、本発明によれば、高利
得・低雑音の広帯域増幅器を極めて低消費電力の
モノリシツクICで実現できるので、特に移動通
信用機器、衛星通信用機器、放送用機器、広帯域
伝送方式用機器に適用することにより、装置の小
形化・高信頼化・低消費電力化、経済化に大きく
寄与することができる。
得・低雑音の広帯域増幅器を極めて低消費電力の
モノリシツクICで実現できるので、特に移動通
信用機器、衛星通信用機器、放送用機器、広帯域
伝送方式用機器に適用することにより、装置の小
形化・高信頼化・低消費電力化、経済化に大きく
寄与することができる。
第１図は従来の広帯域モノリシツク増幅器の構
成を示す図、第２図は本発明の第１の実施例の回
路構成を示す図、第３図は第２図の実施例の交流
動作の説明図、第４図は本発明の第２の実施例の
構成を示す図、第５図は本発明の第３の実施例の
構成を示す図、第６図は従来の増幅器と本発明に
よる増幅器との利得周波数特性図、第７図は従来
の増幅器と本発明の実施例における雑音指数の周
波数特性を示す図である。 １……信号入力端子、２……ソース接地FET、
６……ゲートバイアス抵抗、８……電源端子、９
……信号源、１０……信号源抵抗、１１……出力
結合容量、１２……負荷抵抗、１３……直流電
源、１４……ゲート接地FET、１５，２２，２
４，２６……ドレイン接地FET、１６，２３，
２５，２８……定電流源FET、１７……信号出
力端子、１８……ドレインの負荷抵抗、１９……
帰還抵抗、２０……帰還容量、２１……ゲートバ
イアス用直流電源、２７，２９……レベルシフト
ダイオード、３０……入力結合容量。
成を示す図、第２図は本発明の第１の実施例の回
路構成を示す図、第３図は第２図の実施例の交流
動作の説明図、第４図は本発明の第２の実施例の
構成を示す図、第５図は本発明の第３の実施例の
構成を示す図、第６図は従来の増幅器と本発明に
よる増幅器との利得周波数特性図、第７図は従来
の増幅器と本発明の実施例における雑音指数の周
波数特性を示す図である。 １……信号入力端子、２……ソース接地FET、
６……ゲートバイアス抵抗、８……電源端子、９
……信号源、１０……信号源抵抗、１１……出力
結合容量、１２……負荷抵抗、１３……直流電
源、１４……ゲート接地FET、１５，２２，２
４，２６……ドレイン接地FET、１６，２３，
２５，２８……定電流源FET、１７……信号出
力端子、１８……ドレインの負荷抵抗、１９……
帰還抵抗、２０……帰還容量、２１……ゲートバ
イアス用直流電源、２７，２９……レベルシフト
ダイオード、３０……入力結合容量。
Claims (1)
- 【特許請求の範囲】 １ ゲートが信号入力端子に接続されソースが接
地された第１の電界効果トランジスタと、ソース
が上記第１の電界効果トランジスタのドレインに
接続され、ゲートが高周波的に接地され、ドレイ
ンが負荷抵抗を介して電源端子に接続された第２
の電界効果トランジスタと、ゲートが上記第２の
電界効果トランジスタのドレインに接続され、ド
レインが上記電源端子に接続され、ソースが信号
出力端子と接続された第３の電界効果トランジス
タと、ゲート及びソースが上記第１の電界効果ト
ランジスタのドレインと接続され、ドレインが上
記第３の電界効果トランジスタのソースと接続さ
れた第４の電界効果トランジスタと、その第４の
電界効果トランジスタのドレインと前記信号入力
端子との間に接続された帰還回路網とから構成さ
れることを特徴とする広帯域電界効果トランジス
タ増幅器。 ２ ゲートが信号入力端子に接続されソースが接
地された第１の電界効果トランジスタと、ソース
が上記第１の電界効果トランジスタのドレインに
接続され、ゲートが高周波的に接地され、ドレイ
ンが負荷抵抗を介して電源端子に接続された第２
の電界効果トランジスタと、ゲートが上記第２の
電界効果トランジスタのドレインに接続され、ド
レインが上記電源端子に接続された第３の電界効
果トランジスタと、ゲート及びソースが上記第１
の電界効果トランジスタのドレインと接続され、
ドレインが上記第３の電界効果トランジスタのソ
ースと接続された第４の電界効果トランジスタ
と、ゲートが第３の電界効果トランジスタのソー
スに、ドレインが電源端子にそれぞれ接続された
第５の電界効果トランジスタと、ゲート及びソー
スが第１の電界効果トランジスタのドレインと接
続され、ドレインが上記第５の電界効果トランジ
スタのソース及び信号出力端子と接続された第６
の電界効果トランジスタと、上記第４の電界効果
トランジスタのドレインと前記信号入力端子との
間に接続された帰還回路網とから構成されること
を特徴とする広帯域電界効果トランジスタ増幅
器。 ３ ゲートが信号入力端子に接続されソースが第
１のレベルシフトダイオードに接地された第１の
電界効果トランジスタと、ソースが上記第１の電
界効果トランジスタのドレインに接続され、ゲー
トが高周波的に接地され、ドレインが負荷抵抗を
介して電源端子に接続された第２の電界効果トラ
ンジスタと、ゲートが上記第２の電界効果トラン
ジスタのドレインに接続され、ドレインが上記電
源端子に接続された第３の電界効果トランジスタ
と、ゲート及びソースが上記第１の電界効果トラ
ンジスタのドレインと接続され、ドレインが上記
第３の電界効果トランジスタのソースと接続され
た第４の電界効果トランジスタと、ゲートが第３
の電界効果トランジスタのソースに、ドレインが
電源端子にそれぞれ接続された第５の電界効果ト
ランジスタと、ゲート及びソースが第１の電界効
果トランジスタのドレインと接続され、ドレイン
が上記第５の電界効果トランジスタのソース及び
信号出力端子と接続された第６の電界効果トラン
ジスタと、ゲートが上記第３の電界効果トランジ
スタのソースと接続され、ドレインが電源端子と
接続された第７の電界効果トランジスタと、ゲー
ト及びソースが接地された第８の電界効果トラン
ジスタと、上記第７の電界効果トランジスタのソ
ースと上記第８の電界効果トランジスタのドレイ
ンとの間に単一又は複数個が接続された第２のレ
ベルシフトダイオードと、上記第８の電界効果ト
ランジスタのドレインと上記信号入力端子間に設
けた帰還回路網とから構成されることを特徴とす
る広帯域電界効果トランジスタ増幅器。 ４ 第２の電界効果トランジスタのドレインと電
源回路との間に設けた負荷抵抗に代え、ドレイン
が上記電源回路と、ゲート及びソースが上記第２
の電界効果トランジスタのドレインと接続される
ように設けることを特徴とする特許請求の範囲第
１項、第２項及び第３項に記載の広帯域電界効果
トランジスタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111783A JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP111783A JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126306A JPS59126306A (ja) | 1984-07-20 |
| JPH0339403B2 true JPH0339403B2 (ja) | 1991-06-13 |
Family
ID=11492511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP111783A Granted JPS59126306A (ja) | 1983-01-10 | 1983-01-10 | 広帯域電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126306A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978925A (en) * | 1989-05-24 | 1990-12-18 | Harris Corporation | Unity-gain CMOS/SOS zero-offset buffer |
| US5045808A (en) * | 1990-02-26 | 1991-09-03 | Triquint Semiconductor, Inc. | Single-stage high-gain amplifier |
| EP3254374B1 (en) | 2015-02-04 | 2019-01-16 | Telefonaktiebolaget LM Ericsson (publ) | High bandwidth amplifier |
| JP2020153778A (ja) * | 2019-03-19 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 電位測定装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
| JPS57207405A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Broad band negative feedback amplifying circuit |
-
1983
- 1983-01-10 JP JP111783A patent/JPS59126306A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168759A (en) * | 1974-12-11 | 1976-06-14 | Sony Corp | fet anpu |
| JPS57207405A (en) * | 1981-06-16 | 1982-12-20 | Nec Corp | Broad band negative feedback amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126306A (ja) | 1984-07-20 |
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