JPH09204796A - フラッシュメモリ装置 - Google Patents
フラッシュメモリ装置Info
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- JPH09204796A JPH09204796A JP35986096A JP35986096A JPH09204796A JP H09204796 A JPH09204796 A JP H09204796A JP 35986096 A JP35986096 A JP 35986096A JP 35986096 A JP35986096 A JP 35986096A JP H09204796 A JPH09204796 A JP H09204796A
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- G11C—STATIC STORES
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- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メインメモリセルアレーのうち不良セルと代替
するためのリペア回路を具備したフラッシュメモリ装置
を提供する。 【構成】本発明によるフラッシュメモリ装置はメインメ
モリセルアレー、リダンダンシーセルブロック、リダン
ダンシーローデコーダ、ローデコーダ、コラムデコー
ダ、フラグビットセルブロック、フラグセル伝達ゲー
ト、メインセンス増幅器及びフラグセンス増幅器により
構成される。
するためのリペア回路を具備したフラッシュメモリ装置
を提供する。 【構成】本発明によるフラッシュメモリ装置はメインメ
モリセルアレー、リダンダンシーセルブロック、リダン
ダンシーローデコーダ、ローデコーダ、コラムデコー
ダ、フラグビットセルブロック、フラグセル伝達ゲー
ト、メインセンス増幅器及びフラグセンス増幅器により
構成される。
Description
【０００１】本発明はフラッシュメモリ装置に関し、特
にメイン（ｍａｉｎ）メモリセルのブロックにおいて発
生する不良セルをリペア（ｒｅｐａｉｒ）することがで
きるようにしたフラッシュメモリ装置に関するものであ
る。
にメイン（ｍａｉｎ）メモリセルのブロックにおいて発
生する不良セルをリペア（ｒｅｐａｉｒ）することがで
きるようにしたフラッシュメモリ装置に関するものであ
る。
【０００２】一般的に、フラッシュメモリセルのリダン
ダンシーセルとは素子の収率向上を図るため既存のメモ
リセルにおいて不良セルが発生した場合この不良セルを
代替するため余分に添加したセルを意味する。
ダンシーセルとは素子の収率向上を図るため既存のメモ
リセルにおいて不良セルが発生した場合この不良セルを
代替するため余分に添加したセルを意味する。
【０００３】第１図は従来のフラッシュメモリ装置を説
明するため図示した回路図である。多数のカム（ｃｏｎ
ｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ；Ｃ
ＡＭ１乃至ＣＡＭｎ）はアドレス別にラッチ形態に構成
される。アドレスマッチング回路（ＡＭ１乃至ＡＭｎ）
は上記カム（ＣＡＭ１乃至ＣＡＭｎ）の出力データ（Ｓ
１乃至Ｓｎ）にしたがって各アドレスが不良（ｆａｉ
ｌ）アドレスであるかを検討することになる。上記アド
レスマッチング回路（ＡＭ１乃至ＡＭｎ）の出力データ
（０１乃至０ｎ）はナンドゲート（ＮＡＮＤ１）を通じ
てリダンダンシーセルアレー（図示されていない）を駆
動するためのイネーブル信号（ＥＮ）を発生することに
なる。即ち、不良と判定されたアドレスを感知してリダ
ンダンシーセルアレーを駆動するためのイネーブル信号
（ＥＮ）を発生させることになる。
明するため図示した回路図である。多数のカム（ｃｏｎ
ｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ；Ｃ
ＡＭ１乃至ＣＡＭｎ）はアドレス別にラッチ形態に構成
される。アドレスマッチング回路（ＡＭ１乃至ＡＭｎ）
は上記カム（ＣＡＭ１乃至ＣＡＭｎ）の出力データ（Ｓ
１乃至Ｓｎ）にしたがって各アドレスが不良（ｆａｉ
ｌ）アドレスであるかを検討することになる。上記アド
レスマッチング回路（ＡＭ１乃至ＡＭｎ）の出力データ
（０１乃至０ｎ）はナンドゲート（ＮＡＮＤ１）を通じ
てリダンダンシーセルアレー（図示されていない）を駆
動するためのイネーブル信号（ＥＮ）を発生することに
なる。即ち、不良と判定されたアドレスを感知してリダ
ンダンシーセルアレーを駆動するためのイネーブル信号
（ＥＮ）を発生させることになる。
【０００４】このような従来のリペア回路ではローデコ
ーダ（ｒｏｗ ｄｅｃｏｄｅｒ）がリダンダンシーブロ
ックをすぐイネーブルさせなければならないので別途の
ロジック（ｌｏｇｉｃ）回路を必要とした。即ち、従来
のリペア回路はアドレス別にラッチ形態で構成されるカ
ム回路と上記カム回路の出力データを入力とするアドレ
スマッチング回路と上記アドレスマッチング回路の出力
データを入力とするナンドゲートを使用することになる
ため回路が複雑になりチップ面積を多く占めることにな
る短所がある。
ーダ（ｒｏｗ ｄｅｃｏｄｅｒ）がリダンダンシーブロ
ックをすぐイネーブルさせなければならないので別途の
ロジック（ｌｏｇｉｃ）回路を必要とした。即ち、従来
のリペア回路はアドレス別にラッチ形態で構成されるカ
ム回路と上記カム回路の出力データを入力とするアドレ
スマッチング回路と上記アドレスマッチング回路の出力
データを入力とするナンドゲートを使用することになる
ため回路が複雑になりチップ面積を多く占めることにな
る短所がある。
【０００５】したがって、本発明は上述した短所を解消
することができるフラッシュメモリ装置を提供すること
にその目的がある。
することができるフラッシュメモリ装置を提供すること
にその目的がある。
【０００６】上述した目的を達成するため本発明の第１
実施例によるフラッシュメモリ装置は多数のワードライ
ンと多数のビットラインを有するメインセルアレーと、
ある一つのビットラインを選択するためのコラムデコー
ダと、ある一つのワードラインを選択するためのローデ
コーダと、上記多数のビットラインと多数のスペアワー
ドライン間に接続されたリダンダンシーセルブロック
と、上記多数のワードラインに接続され上記ワードライ
ンの不良有無を記憶するためのフラグビットセルブロッ
クと、レファレンスセルに接続されたダミービットライ
ンと上記フラグビットセルブロックに接続されるフラグ
センス増幅器と、上記フラグセンス増幅器の出力信号に
したがって上記スペアワードラインを選択するためのリ
ダンダンシーローデコーダと、上記ダミービットライン
と上記コラムデコーダに接続されるメインセンス増幅器
とにより構成される。
実施例によるフラッシュメモリ装置は多数のワードライ
ンと多数のビットラインを有するメインセルアレーと、
ある一つのビットラインを選択するためのコラムデコー
ダと、ある一つのワードラインを選択するためのローデ
コーダと、上記多数のビットラインと多数のスペアワー
ドライン間に接続されたリダンダンシーセルブロック
と、上記多数のワードラインに接続され上記ワードライ
ンの不良有無を記憶するためのフラグビットセルブロッ
クと、レファレンスセルに接続されたダミービットライ
ンと上記フラグビットセルブロックに接続されるフラグ
センス増幅器と、上記フラグセンス増幅器の出力信号に
したがって上記スペアワードラインを選択するためのリ
ダンダンシーローデコーダと、上記ダミービットライン
と上記コラムデコーダに接続されるメインセンス増幅器
とにより構成される。
【０００７】本発明の第２実施例によるフラッシュメモ
リ装置は多数のワードラインと多数のビットラインを有
するメインセルアレーと、ある一つのビットラインを選
択するためのコラムデコーダと、ある一つのワードライ
ンを選択するためのローデコーダと、上記多数のワード
ラインと多数のスペアビットライン間に接続されるリダ
ンダンシーセルブロックと、上記コラムデコーダに接続
され上記ビットラインの不良有無を記憶するためのフラ
グビツトセルブロックと、リダンダンシーセルに接続さ
れたダミービットラインと上記フラグビットセルブロッ
クに接続されるフラグセンス増幅器と、上記フラグセン
ス増幅器の出力信号に従い上記スペアビットラインを選
択するためのリダンダンシーコラムデコーダと、上記ビ
ットラインと上記コラムデコーダに接続されるメインセ
ンス増幅器とにより構成される。
リ装置は多数のワードラインと多数のビットラインを有
するメインセルアレーと、ある一つのビットラインを選
択するためのコラムデコーダと、ある一つのワードライ
ンを選択するためのローデコーダと、上記多数のワード
ラインと多数のスペアビットライン間に接続されるリダ
ンダンシーセルブロックと、上記コラムデコーダに接続
され上記ビットラインの不良有無を記憶するためのフラ
グビツトセルブロックと、リダンダンシーセルに接続さ
れたダミービットラインと上記フラグビットセルブロッ
クに接続されるフラグセンス増幅器と、上記フラグセン
ス増幅器の出力信号に従い上記スペアビットラインを選
択するためのリダンダンシーコラムデコーダと、上記ビ
ットラインと上記コラムデコーダに接続されるメインセ
ンス増幅器とにより構成される。
【０００８】以下に、本発明を添付した図面を参照して
詳細に説明する。
詳細に説明する。
【０００９】第２図は本発明の第１実施例によるリペア
回路を具備したフラッシュメモリ装置の回路図である。
回路を具備したフラッシュメモリ装置の回路図である。
【００１０】メインメモリセルアレー（１）のガードリ
ング内にフラグビットセルブロック（９）が配置され
る。フラグビットセルブロック（９）は多数のフラッシ
ュメモリセルにより構成される。フラッシュメモリセル
の各々のコントロールゲート電極はプログラム端子（Ｐ
Ｇ）に接続される。フラッシュメモリセル各々のセレク
トゲート電極はワードライン（Ｗ／Ｌｏ，ＷＬ１．．．
Ｗ／Ｌｎ−１，Ｗ／Ｌｎ）に各々接続される。フラッシ
ュメモリセルの各々のソース端子はフラグビット伝達ト
ランジスタ（Ｑ１）、ノード（Ｋ）及びトランジスタ
（Ｑ３）を経由して接地される。フラグビット伝達トラ
ンジスタ（Ｑ１）はフラグビットデコーダ信号（Ｙｒ
ｏ）によりターンオンされる。トランジスタ（Ｑ３）は
クロック信号（ＣＫ）によりターンオンされる。フラッ
シュメモリセルの各々のドレーン端子はフラグビット伝
達トランジスタ（Ｑ２）を介してフラグ端子（Ｆｌａｇ
−Ｄ）に接続される。
ング内にフラグビットセルブロック（９）が配置され
る。フラグビットセルブロック（９）は多数のフラッシ
ュメモリセルにより構成される。フラッシュメモリセル
の各々のコントロールゲート電極はプログラム端子（Ｐ
Ｇ）に接続される。フラッシュメモリセル各々のセレク
トゲート電極はワードライン（Ｗ／Ｌｏ，ＷＬ１．．．
Ｗ／Ｌｎ−１，Ｗ／Ｌｎ）に各々接続される。フラッシ
ュメモリセルの各々のソース端子はフラグビット伝達ト
ランジスタ（Ｑ１）、ノード（Ｋ）及びトランジスタ
（Ｑ３）を経由して接地される。フラグビット伝達トラ
ンジスタ（Ｑ１）はフラグビットデコーダ信号（Ｙｒ
ｏ）によりターンオンされる。トランジスタ（Ｑ３）は
クロック信号（ＣＫ）によりターンオンされる。フラッ
シュメモリセルの各々のドレーン端子はフラグビット伝
達トランジスタ（Ｑ２）を介してフラグ端子（Ｆｌａｇ
−Ｄ）に接続される。
【００１１】ノード（Ｋ）はフラグセンス増幅器（８）
の一つの入力端子に接続される。フラグセンス増幅器
（８）の別の入力端子はレファレンスセルと連結される
ダミービットライン（Ｄｕｍｍｙ ｂｉｔ ｌｉｎｅ；
Ｄｕｍｍｙ Ｂ／Ｌ）に接続される。フラグセンス増幅
器（８）の出力端子はインバータ（Ｉ）に接続される。
インバータ（Ｉ）の出力によりリダンダンシーローデコ
ーダ（３）がイネーブルになる。
の一つの入力端子に接続される。フラグセンス増幅器
（８）の別の入力端子はレファレンスセルと連結される
ダミービットライン（Ｄｕｍｍｙ ｂｉｔ ｌｉｎｅ；
Ｄｕｍｍｙ Ｂ／Ｌ）に接続される。フラグセンス増幅
器（８）の出力端子はインバータ（Ｉ）に接続される。
インバータ（Ｉ）の出力によりリダンダンシーローデコ
ーダ（３）がイネーブルになる。
【００１２】メインメモリセルアレー（１）のワードラ
イン（Ｗ／Ｌｏ，ＷＬ１．．．．Ｗ／Ｌｎ）にローデコ
ーダ（Ｒｏｗ ｄｅｃｏｄｅｒ；４）が接続される。メ
インメモリセルアレー（１）のビットラインとスペアワ
ードライン間にリダンダンシーセルブロック（２）が接
続される。リダンダンシーセルブロック（２）はリダン
ダンシーローデコーダ（Ｒｅｄｕｎｄａｎｃｙ ｒｏｗ
ｄｅｃｏｄｅｒ；３）によりイネーブルされる。メイ
ンメモリセルアレー（１）のビットラインにコラムデコ
ーダ（６）が接続される。コラムデコーダ（６）はメイ
ンセンス増幅器（７）の一つの入力端子に接続される。
メインセンス増幅器（７）の別の入力端子はダミービッ
トラインに接続される。
イン（Ｗ／Ｌｏ，ＷＬ１．．．．Ｗ／Ｌｎ）にローデコ
ーダ（Ｒｏｗ ｄｅｃｏｄｅｒ；４）が接続される。メ
インメモリセルアレー（１）のビットラインとスペアワ
ードライン間にリダンダンシーセルブロック（２）が接
続される。リダンダンシーセルブロック（２）はリダン
ダンシーローデコーダ（Ｒｅｄｕｎｄａｎｃｙ ｒｏｗ
ｄｅｃｏｄｅｒ；３）によりイネーブルされる。メイ
ンメモリセルアレー（１）のビットラインにコラムデコ
ーダ（６）が接続される。コラムデコーダ（６）はメイ
ンセンス増幅器（７）の一つの入力端子に接続される。
メインセンス増幅器（７）の別の入力端子はダミービッ
トラインに接続される。
【００１３】例えばローデコーダ（４）により選択され
たワードライン（Ｗ／Ｌ３）が不良の場合を次のように
説明する。
たワードライン（Ｗ／Ｌ３）が不良の場合を次のように
説明する。
【００１４】クロック信号（ＣＫ）及びフラグビットデ
コーダ信号（Ｙｒｏ）によるトランジスタ（Ｑ３及びＱ
１）がターンオンされる。プログラム端子（ＰＧ）を通
じてフラッシュメモリセル（Ｆ３）のコントロールゲー
ト電極にプログラム電圧が印加される。トランジスタ
（Ｑ２）がフラグビットデコーダ信号（Ｙｒｌ）により
ターノンされ例えば５ボルトの電圧がフラッシュメモリ
セル（Ｆ３）のドレーン電極に供給される。このような
過程を通じてフラッシュメモリセル（Ｆ３）がプログラ
ムされる。
コーダ信号（Ｙｒｏ）によるトランジスタ（Ｑ３及びＱ
１）がターンオンされる。プログラム端子（ＰＧ）を通
じてフラッシュメモリセル（Ｆ３）のコントロールゲー
ト電極にプログラム電圧が印加される。トランジスタ
（Ｑ２）がフラグビットデコーダ信号（Ｙｒｌ）により
ターノンされ例えば５ボルトの電圧がフラッシュメモリ
セル（Ｆ３）のドレーン電極に供給される。このような
過程を通じてフラッシュメモリセル（Ｆ３）がプログラ
ムされる。
【００１５】そのあと、リード動作時トランジスタ（Ｑ
３）はターンオフされる反面トランジスタ（Ｑ１及びＱ
２）はターンオンされる。フラグ端子（Ｆｌａｇ Ｄ）
は接地される。フラグセンス増幅器（８）はフラッシュ
メモリセル（Ｆ３）に貯蔵された情報をセンシングして
出力する。インバータ（１８）の出力（ＳＷＬＥＷ）に
よりリダンダンシーローデコーダ（３）がイネーブルさ
れリダンダンシーセルブロック（２）が選択される。コ
ラムデコーダ（Ｙｏ乃至Ｙｎ）によりリダンダンシーセ
ルブロック（２）のセルに貯蔵された情報がメインセン
ス増幅器（７）により出力される。
３）はターンオフされる反面トランジスタ（Ｑ１及びＱ
２）はターンオンされる。フラグ端子（Ｆｌａｇ Ｄ）
は接地される。フラグセンス増幅器（８）はフラッシュ
メモリセル（Ｆ３）に貯蔵された情報をセンシングして
出力する。インバータ（１８）の出力（ＳＷＬＥＷ）に
よりリダンダンシーローデコーダ（３）がイネーブルさ
れリダンダンシーセルブロック（２）が選択される。コ
ラムデコーダ（Ｙｏ乃至Ｙｎ）によりリダンダンシーセ
ルブロック（２）のセルに貯蔵された情報がメインセン
ス増幅器（７）により出力される。
【００１６】第３図は第２図のメインセンス増幅器の詳
細回路図であり、センス増幅器イネーブル信号（Ｓ１）
の入力によりメインメモリセルブロックのセルデータを
データビットライン（ＤＢ）を通じてセンシングするこ
とになる。このときダミービットライン（ＤＢＬ）は低
電位状態になる。
細回路図であり、センス増幅器イネーブル信号（Ｓ１）
の入力によりメインメモリセルブロックのセルデータを
データビットライン（ＤＢ）を通じてセンシングするこ
とになる。このときダミービットライン（ＤＢＬ）は低
電位状態になる。
【００１７】第４図は第２図のフラグセンス増幅器の詳
細回路図であり、フラグセンス増幅器イネーブル信号
（Ｓ２）の入力によりリダンダンシーメモリセルブロッ
クのセルデータをダミービットライン（ＤＢＬ）を通じ
てセンシングすることになる。このときデータビットラ
イン（ＤＢＬ）は低電位状態になる。
細回路図であり、フラグセンス増幅器イネーブル信号
（Ｓ２）の入力によりリダンダンシーメモリセルブロッ
クのセルデータをダミービットライン（ＤＢＬ）を通じ
てセンシングすることになる。このときデータビットラ
イン（ＤＢＬ）は低電位状態になる。
【００１８】第５図は本発明の第２実施例によるリペア
回路を具備したフラッシュメモリ装置の回路図である。
回路を具備したフラッシュメモリ装置の回路図である。
【００１９】メインメモリセルアレー（１）のガードリ
ング（ｇｕａｒｄ ｒｉｎｇ）内にフラグビットセルブ
ロック（１２）が配置される。フラグビットセルブロッ
ク（１２）は多数のフラッシュメモリセルで構成され
る。フラッシュメモリセルの各々のコントロールゲート
電極はプログラム端子（ＰＧ）に接続される。フラッシ
ュメモリセルの各々のセレクトゲート電極はコラムデコ
ーダ（１６）の各トランジスタのゲート電極に各々接続
される。フラッシュメモリセル各々のソース端子はフラ
グビット伝達トランジスタ（Ｑ１）、ノード（Ｋ）及び
トランジスタ（Ｑ３）を経由して接地されるフラグビッ
ト伝達トランジスタ（Ｑ１）はフラグビットデコーダ信
号（Ｙｒ）によりターンオンされる。トランジスタ（Ｑ
３）はクロック信号（ＣＫ）によりターンオンされる。
フラッシュメモリセルの各々のドレーン端子はフラグビ
ットデコーダ信号（Ｙｒ）によりターンオンされるフラ
グビット伝達トランジスタ（Ｑ２）を通じてフラグ端子
（Ｆｌａｇ Ｄ）に接続される。
ング（ｇｕａｒｄ ｒｉｎｇ）内にフラグビットセルブ
ロック（１２）が配置される。フラグビットセルブロッ
ク（１２）は多数のフラッシュメモリセルで構成され
る。フラッシュメモリセルの各々のコントロールゲート
電極はプログラム端子（ＰＧ）に接続される。フラッシ
ュメモリセルの各々のセレクトゲート電極はコラムデコ
ーダ（１６）の各トランジスタのゲート電極に各々接続
される。フラッシュメモリセル各々のソース端子はフラ
グビット伝達トランジスタ（Ｑ１）、ノード（Ｋ）及び
トランジスタ（Ｑ３）を経由して接地されるフラグビッ
ト伝達トランジスタ（Ｑ１）はフラグビットデコーダ信
号（Ｙｒ）によりターンオンされる。トランジスタ（Ｑ
３）はクロック信号（ＣＫ）によりターンオンされる。
フラッシュメモリセルの各々のドレーン端子はフラグビ
ットデコーダ信号（Ｙｒ）によりターンオンされるフラ
グビット伝達トランジスタ（Ｑ２）を通じてフラグ端子
（Ｆｌａｇ Ｄ）に接続される。
【００２０】ノード（Ｋ）はフラグセンス増幅器（１
８）のひとつの入力端子に接続される。フラグセンス増
幅器（１８）の別の入力端子はレファレンスセルと連結
されるダミービットライン（Ｄｕｍｍｙ ｂｉｔ ｌｉ
ｎｅ；Ｄｕｍｍｙ Ｂ／Ｌ）に接続される。フラグセン
ス増幅器（１８）の出力端子はインバータ（Ｉ）に接続
される。インバータ（Ｉ）の出力（ＳＣＯＬＥＮ）によ
りリダンダンシーコラムデコーダ（１９）がイネーブル
される。
８）のひとつの入力端子に接続される。フラグセンス増
幅器（１８）の別の入力端子はレファレンスセルと連結
されるダミービットライン（Ｄｕｍｍｙ ｂｉｔ ｌｉ
ｎｅ；Ｄｕｍｍｙ Ｂ／Ｌ）に接続される。フラグセン
ス増幅器（１８）の出力端子はインバータ（Ｉ）に接続
される。インバータ（Ｉ）の出力（ＳＣＯＬＥＮ）によ
りリダンダンシーコラムデコーダ（１９）がイネーブル
される。
【００２１】メインメモリセルアレー（１）のワードラ
イン（Ｗ／Ｌｏ，Ｗ／Ｌ１．．．Ｗ／Ｌｎ−１，Ｗｌ
ｎ）にローデコーダ（１４）が接続される。メインセル
アレー（１）のワードラインとスペアビットライン間に
リダンダンシーセルブロック（２）が接続される。リダ
ンダンシーセルブロック（２）はリダンダンシーコラム
デコーダ（Ｒｅｄｕｎｄａｎｃｙ ｃｏｌｕｍｎ ｄｅ
ｃｏｄｅｒ；１９）によりイネーブルされる。メインメ
モリセルアレー（１）のビットラインにコラムデコーダ
（１６）が接続される。コラムデコーダ（１６）はメイ
ンセンス増幅器（１７）の一つの入力端子に接続され
る。メインセンス増幅器（１７）の別の入力端子はダミ
ービットラインに接続される。
イン（Ｗ／Ｌｏ，Ｗ／Ｌ１．．．Ｗ／Ｌｎ−１，Ｗｌ
ｎ）にローデコーダ（１４）が接続される。メインセル
アレー（１）のワードラインとスペアビットライン間に
リダンダンシーセルブロック（２）が接続される。リダ
ンダンシーセルブロック（２）はリダンダンシーコラム
デコーダ（Ｒｅｄｕｎｄａｎｃｙ ｃｏｌｕｍｎ ｄｅ
ｃｏｄｅｒ；１９）によりイネーブルされる。メインメ
モリセルアレー（１）のビットラインにコラムデコーダ
（１６）が接続される。コラムデコーダ（１６）はメイ
ンセンス増幅器（１７）の一つの入力端子に接続され
る。メインセンス増幅器（１７）の別の入力端子はダミ
ービットラインに接続される。
【００２２】例えばコラムデコーダ（１６）により選択
されたビットライン（ＢＬ３）が不良の場合を次のよう
に説明する。
されたビットライン（ＢＬ３）が不良の場合を次のよう
に説明する。
【００２３】クロック信号（ＣＫ）及びフラグビットデ
コーダ信号（Ｙｒ）によりトランジスタ（Ｑ３及びＱ
１）がターンオンされる。プログラム端子（ＰＧ）を通
じてフラッシュメモリセル（Ｆ３）のコントロールゲー
ト電極にプログラム電圧が印加される。トランジスタ
（Ｑ２）もフラグビットデコーダ信号（Ｙｒ）によりタ
ーンオンされ例えば５ボルトの電圧がフラッシュメモリ
セル（Ｆ３）のドレーン電極に供給される。このような
過程を通じてフラッシュメモリセル（Ｆ３）がプログラ
ムされる。
コーダ信号（Ｙｒ）によりトランジスタ（Ｑ３及びＱ
１）がターンオンされる。プログラム端子（ＰＧ）を通
じてフラッシュメモリセル（Ｆ３）のコントロールゲー
ト電極にプログラム電圧が印加される。トランジスタ
（Ｑ２）もフラグビットデコーダ信号（Ｙｒ）によりタ
ーンオンされ例えば５ボルトの電圧がフラッシュメモリ
セル（Ｆ３）のドレーン電極に供給される。このような
過程を通じてフラッシュメモリセル（Ｆ３）がプログラ
ムされる。
【００２４】そのあと、リード動作時トランジスタ（Ｑ
３）はターンオフされる反面トランジスタ（Ｑ１及びＱ
２）はターンオンされる。フラグ端子（Ｆｌａｇ Ｄ）
は接地される。フラグセンス増幅器（１８）はフラッシ
ュメモリセル（Ｆ３）に貯蔵された情報をセンシングし
て出力する。インバータ（Ｉ）の出力（ＳＣＯＬＥＮ）
によりリダンダンシーコラムデコーダ（１９）がイネー
ブルされリダンダンシーセルブロック（２）のスペアビ
ットラインが選択される。
３）はターンオフされる反面トランジスタ（Ｑ１及びＱ
２）はターンオンされる。フラグ端子（Ｆｌａｇ Ｄ）
は接地される。フラグセンス増幅器（１８）はフラッシ
ュメモリセル（Ｆ３）に貯蔵された情報をセンシングし
て出力する。インバータ（Ｉ）の出力（ＳＣＯＬＥＮ）
によりリダンダンシーコラムデコーダ（１９）がイネー
ブルされリダンダンシーセルブロック（２）のスペアビ
ットラインが選択される。
【００２５】上述した如く本発明によれば、メモリセル
アレーのガードリング内にリペア情報をプログラムでき
るフラグビットセルブロックを配置しこのリペア情報に
より不良のワードライン又はビットラインをスペアワー
ドライン又はビットラインと代替することによりリペア
効率を高めることができるとともにチップ面積を減少す
ることができる卓越した効果かある。
アレーのガードリング内にリペア情報をプログラムでき
るフラグビットセルブロックを配置しこのリペア情報に
より不良のワードライン又はビットラインをスペアワー
ドライン又はビットラインと代替することによりリペア
効率を高めることができるとともにチップ面積を減少す
ることができる卓越した効果かある。
【図１】は従来のリペア装置のブロック図。
【図２】は本発明の第１実施例によるリペア回路を具備
したフラッシュメモリ装置の回路図。
したフラッシュメモリ装置の回路図。
【図３】は第２図のメインセンス増幅器の詳細回路図。
【図４】は第２図のフラグセンス増幅器の詳細回路図。
【図５】は本発明の第２実施例によるフラッシュメモリ
装置のブロック図。
装置のブロック図。
１：メインメモリセルアレー ２：リダンダンシーセ
ルブロック ３：リダンダンシーロー（Ｒｏｗ）デコーダ ４：ローデコーダ ６：コラムデコーダ ７：メインセンス増幅
器 ８：フラグセンス増幅器 ９：フラグビットセル
ブロック
ルブロック ３：リダンダンシーロー（Ｒｏｗ）デコーダ ４：ローデコーダ ６：コラムデコーダ ７：メインセンス増幅
器 ８：フラグセンス増幅器 ９：フラグビットセル
ブロック
Claims (6)
- 【請求項１】多数のワードラインとビットラインを有す
るメインセルアレーと、 ある一つのビットラインを選択するためのコラムデコー
ダと、 ある一つワードラインを選択するためのローデコーダ
と、 上記多数のビットラインと多数のスペアワードライン間
に接続されるリデンダンシーセルブロックと、 上記多数のワードラインに接続され上記ワードラインの
不良有無を記憶するためのフラグビットセルブロック
と、 レファレンスセルに接続されたダミービットラインと上
記フラグビットセルブロックに接続されるフラグセンス
増幅器と、 上記フラグセンス増幅器の出力信号にしたがって上記ス
ペアワードラインを選択するためのリダンダンシーロー
デコーダと、 上記ダミービットラインと上記コラムデコーダに接続さ
れるメインセンス増幅器とにより構成されることを特徴
とするフラッシュメモリ装置。 - 【請求項２】第１項において、 上記フラグビットセルブロックは上記メインセルアレー
のカドリング内に配置されることを特徴とするフラッシ
ュメモリ装置。 - 【請求項３】第１項において、 上記フラグビットセルプロックはフラッシュメモリセル
により構成されることを特徴とするフラッシュメモリ装
置。 - 【請求項４】多数のワードラインと多数のビットライン
を有するセルアレーと、 ある一つのビットラインを選択するためのコラムデコー
ダと、 ある一つのワードラインを選択するためのローデコーダ
と、 上記多数のワードラインと多数のスペアビットライン間
に接続されるリダンダンシーセルブロックと、 上記コラムデコーダに接続され上記ビットラインの不良
有無を記憶するためのフラグビットセルブロックと、 レファレンスセルに接続されダミビットラインと上記フ
ラグビットセルブロックに接続されるフラグセンス増幅
器と、 上記フラグセンス増幅器の出力信号により上記スペアビ
ットラインを選択するためのリダンダンシーコラムデコ
ーダと、 上記ダミビットラインと上記コラムデコーダに接続され
メインセンス増幅器とにより構成されることを特徴とす
るフラッシュメモリ装置。 - 【請求項５】第４項において、 上記フラグビットセルブロックは上記メインセルアレー
のガードリング内に配置されることを特徴とするフラッ
シュメモリ装置。 - 【請求項６】第４項において、 上記フラグビットセルブロックはフラッシュメモリセル
で構成されることを特徴とするフラッシュメモリ装置。
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