JP4404617B2 - ワードラインリペアが可能なフラッシュメモリ素子 - Google Patents
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Description
120 リダンダンシセルアレイ
130 CAMセルアレイ
140 ワードライン電圧スイッチング部
150a〜150n ワードライン選択手段
160 Xデコーダ
170 Yデコーダ
Claims (7)
- 多数のセルがI/Oブロック単位で区分されたメインセルアレイと、
ワードラインの数が前記I/Oブロックを構成する列の数と一致し、前記ワードラインに連結されたセルの数が前記I/Oブロックの数と一致するリペアブロックからなるリダンダンシセルアレイと、
前記メインセルアレイの不良ワードライン情報、及び不良ワードラインを代理するリペアブロックに対する連結情報を含んだ情報を格納するCAMセルアレイと、
前記不良ワードライン情報に応じてワードライン電圧を前記メインセルアレイ又はワードライン選択手段に伝達するワードライン電圧スイッチング部と、
前記連結情報に応じてイネーブルされ、前記メインセルアレイの列選択信号に基づいて前記I/Oブロックの列に対応する前記リペアブロックのワードラインを選択し、選択されたワードラインに前記ワードライン電圧を印加するワードライン選択手段とを含んでなり、
前記不良ワードラインを経由して格納されるデータを、I/Oブロック単位で前記リペアブロックの該当列を経由して順次格納して、前記不良ワードラインをリペアする
ことを特徴とするフラッシュメモリ素子のワードラインリペア回路。 - 請求項1に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記I/Oブロックは16個である
ことを特徴とする回路。 - 請求項1又は2に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記I/Oブロックは1024本のワードラインと64本の列からなり、
前記リペアブロックは64本のワードラインと16本の列からなる
ことを特徴とする回路。 - 請求項1に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン電圧スイッチング部は、
ワードライン電圧供給端子と前記メインセルアレイのワードラインとの間にそれぞれ接続され、前記CAMセルアレイの不良ワードライン信号に応じて動作する第1スイッチング手段と、
前記不良ワードライン信号を反転させるインバータと、
前記インバータから生成された不良ワードライン反転信号に応じてワードライン電圧を前記ワードライン選択手段に伝達する第2スイッチング手段とを含む
ことを特徴とする回路。 - 請求項4に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記第1スイッチング手段及び第2スイッチング手段は電界効果トランジスタである
ことを特徴とする回路。 - 請求項1に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン選択手段は前記リペアブロックごとに備えられている
ことを特徴とする回路。 - 請求項1又は6に記載のフラッシュメモリ素子のワードラインリペア回路において、
前記ワードライン選択手段は、
前記CAMセルアレイに格納された前記連結情報に応じて発生したイネーブル信号により駆動され、前記ワードライン電圧をスイッチングする第1スイッチング手段と、
前記第1スイッチング手段及び前記リペアブロックのワードラインとの間にそれぞれ接続され、前記メインセルアレイの列選択信号に基づいて該当列に対応する前記リペアブロックのワードラインに前記ワードライン電圧をスイッチングする多数のスイッチング手段とを含む
ことを特徴とする回路。
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