JPH04260000A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04260000A JPH04260000A JP3021879A JP2187991A JPH04260000A JP H04260000 A JPH04260000 A JP H04260000A JP 3021879 A JP3021879 A JP 3021879A JP 2187991 A JP2187991 A JP 2187991A JP H04260000 A JPH04260000 A JP H04260000A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000003491 array Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
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-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一括消去型のＥＥＰＲ
ＯＭ（電気的消去書込み可能型ＲＯＭ）であるフラッシ
ュ型ＥＥＰＲＯＭからなる半導体記憶装置に関する。
ＯＭ（電気的消去書込み可能型ＲＯＭ）であるフラッシ
ュ型ＥＥＰＲＯＭからなる半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、一括消去型のＥＥＰＲＯＭであ
るフラッシュ型ＥＥＰＲＯＭは、ＥＥＰＲＯＭを基本に
設計されている。したがって、フラッシュ型ＥＥＰＲＯ
Ｍは、書き込みも消去も電気的に行なうことができる。 ただし、フラッシュ型ＥＥＰＲＯＭの消去単位はチップ
一括あるいはブロック単位である。
るフラッシュ型ＥＥＰＲＯＭは、ＥＥＰＲＯＭを基本に
設計されている。したがって、フラッシュ型ＥＥＰＲＯ
Ｍは、書き込みも消去も電気的に行なうことができる。 ただし、フラッシュ型ＥＥＰＲＯＭの消去単位はチップ
一括あるいはブロック単位である。
【０００３】従来、フラッシュ型ＥＥＰＲＯＭからなる
半導体記憶装置は、各ブロックの動作試験を行う際には
、まず、全メモリ領域に「０」を書き込んでから、消去
するブロックを１ブロックずつ順次選択して、ブロック
単位の消去動作と、消去するブロックと他のブロックと
の干渉がないこととを確認していた。
半導体記憶装置は、各ブロックの動作試験を行う際には
、まず、全メモリ領域に「０」を書き込んでから、消去
するブロックを１ブロックずつ順次選択して、ブロック
単位の消去動作と、消去するブロックと他のブロックと
の干渉がないこととを確認していた。
【０００４】
【発明が解決しようとする課題】ところで、上記フラッ
シュ型ＥＥＰＲＯＭは、そのブロックのサイズの大きさ
にかかわらず上記ブロックの消去に約１秒を要する。そ
して、上記従来の半導体記憶装置は、消去するブロック
を１ブロックずつ選択して消去動作の試験を行なうので
、上記半導体記憶装置が有するブロック数をＮ個とする
と、消去動作の試験だけで、約Ｎ×１秒間の時間が必要
になる。したがって、１Ｍバイトの記憶容量を有し、ブ
ロックサイズが４Ｋバイトの半導体記憶装置の場合、消
去動作の試験に３２秒間もかかり、消去動作の試験のコ
ストが非常に高くなるという問題がある。
シュ型ＥＥＰＲＯＭは、そのブロックのサイズの大きさ
にかかわらず上記ブロックの消去に約１秒を要する。そ
して、上記従来の半導体記憶装置は、消去するブロック
を１ブロックずつ選択して消去動作の試験を行なうので
、上記半導体記憶装置が有するブロック数をＮ個とする
と、消去動作の試験だけで、約Ｎ×１秒間の時間が必要
になる。したがって、１Ｍバイトの記憶容量を有し、ブ
ロックサイズが４Ｋバイトの半導体記憶装置の場合、消
去動作の試験に３２秒間もかかり、消去動作の試験のコ
ストが非常に高くなるという問題がある。
【０００５】そこで、本発明の目的は、消去動作の試験
時間を短縮できて、消去動作の試験のコストを低減でき
る半導体記憶装置を提供することにある。
時間を短縮できて、消去動作の試験のコストを低減でき
る半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
、本発明の半導体記憶装置は、複数のＥＥＰＲＯＭセル
を有するブロックを複数個有するＥＥＰＲＯＭセルアレ
イと、上記ブロックに１対１に対応して、対応するブロ
ックのＥＥＰＲＯＭセルの消去を行なう消去ラインドラ
イバを複数個有する消去ラインドライバアレイと、外部
から与えられたアドレス信号をデコードして、読み出し
時には特定のＥＥＰＲＯＭセルを選択する一方、ブロッ
ク消去時には特定の消去ラインドライバを駆動するロウ
デコーダを備える半導体記憶装置において、上記ロウデ
コーダは、外部から与えられたテスト信号を受けると、
外部から与えられたアドレス信号に応じて、上記消去ラ
インドライバアレイの偶数番目のすべての消去ラインド
ライバを同時に駆動する信号と、上記消去ラインドライ
バアレイの奇数番目のすべての消去ラインドライバを同
時に駆動する信号とを出力する消去ブロックデコーダを
備えることを特徴としている。
、本発明の半導体記憶装置は、複数のＥＥＰＲＯＭセル
を有するブロックを複数個有するＥＥＰＲＯＭセルアレ
イと、上記ブロックに１対１に対応して、対応するブロ
ックのＥＥＰＲＯＭセルの消去を行なう消去ラインドラ
イバを複数個有する消去ラインドライバアレイと、外部
から与えられたアドレス信号をデコードして、読み出し
時には特定のＥＥＰＲＯＭセルを選択する一方、ブロッ
ク消去時には特定の消去ラインドライバを駆動するロウ
デコーダを備える半導体記憶装置において、上記ロウデ
コーダは、外部から与えられたテスト信号を受けると、
外部から与えられたアドレス信号に応じて、上記消去ラ
インドライバアレイの偶数番目のすべての消去ラインド
ライバを同時に駆動する信号と、上記消去ラインドライ
バアレイの奇数番目のすべての消去ラインドライバを同
時に駆動する信号とを出力する消去ブロックデコーダを
備えることを特徴としている。
【０００７】
【作用】上記ロウデコーダが備える消去ブロックデコー
ダは、外部から与えられたテスト信号を受けると、外部
から与えられたアドレス信号に応じて、上記消去ライン
ドライバアレイの偶数番目のすべての消去ラインドライ
バを同時に駆動する信号と、上記消去ラインドライバア
レイの奇数番目のすべての消去ラインドライバを同時に
駆動する信号とを出力するので、上記消去ラインドライ
バに１対１に対応するブロックのすべての消去動作の試
験が偶数番目のすべてのブロックの消去動作と奇数番目
のすべてのブロックの消去動作との２回の消去動作で完
了する。したがって、１ブロックずつ順次、消去動作の
試験を行う必要がある従来例と異なり、消去動作の試験
時間が短縮して、消去の試験のコストが低減する。
ダは、外部から与えられたテスト信号を受けると、外部
から与えられたアドレス信号に応じて、上記消去ライン
ドライバアレイの偶数番目のすべての消去ラインドライ
バを同時に駆動する信号と、上記消去ラインドライバア
レイの奇数番目のすべての消去ラインドライバを同時に
駆動する信号とを出力するので、上記消去ラインドライ
バに１対１に対応するブロックのすべての消去動作の試
験が偶数番目のすべてのブロックの消去動作と奇数番目
のすべてのブロックの消去動作との２回の消去動作で完
了する。したがって、１ブロックずつ順次、消去動作の
試験を行う必要がある従来例と異なり、消去動作の試験
時間が短縮して、消去の試験のコストが低減する。
【０００８】
【実施例】以下、本発明の半導体記憶装置を図示の実施
例により詳細に説明する。 図１は本発明の半導体記
憶装置の一実施例のＥＥＰＲＯＭセルアレイの一部を示
す回路図である。また、図２は上記ＥＥＰＲＯＭセルア
レイの模式図である。図１，２に示すように、上記ＥＥ
ＰＲＯＭセルアレイが有するＥＥＰＲＯＭの消去ゲート
は消去ラインに接続している。また、上記ＥＥＰＲＯＭ
セルのコントロールゲートはワードラインに接続してい
る。そして、上記ＥＥＰＲＯＭセルのソースとドレイン
はビットラインに接続している。また、表１は上記ＥＥ
ＰＲＯＭセルアレイから選択されたＥＥＰＲＯＭセルの
データの読み出し時およびデータの書き込み時およびデ
ータの消去時において、このＥＥＰＲＯＭセルに対応す
るワードラインとビットラインと消去ラインに印加する
電圧の設定値を示す。尚、上記ＥＥＰＲＯＭセルの非選
択時には、上記電圧の設定値はすべてＯＶである。
例により詳細に説明する。 図１は本発明の半導体記
憶装置の一実施例のＥＥＰＲＯＭセルアレイの一部を示
す回路図である。また、図２は上記ＥＥＰＲＯＭセルア
レイの模式図である。図１，２に示すように、上記ＥＥ
ＰＲＯＭセルアレイが有するＥＥＰＲＯＭの消去ゲート
は消去ラインに接続している。また、上記ＥＥＰＲＯＭ
セルのコントロールゲートはワードラインに接続してい
る。そして、上記ＥＥＰＲＯＭセルのソースとドレイン
はビットラインに接続している。また、表１は上記ＥＥ
ＰＲＯＭセルアレイから選択されたＥＥＰＲＯＭセルの
データの読み出し時およびデータの書き込み時およびデ
ータの消去時において、このＥＥＰＲＯＭセルに対応す
るワードラインとビットラインと消去ラインに印加する
電圧の設定値を示す。尚、上記ＥＥＰＲＯＭセルの非選
択時には、上記電圧の設定値はすべてＯＶである。
【０００９】
【表１】
【００１０】図３は、上記実施例の１Ｍビットのフラッ
シュ型ＥＥＰＲＯＭのブロック図である。ここでは、書
き込み用の電源電圧ＶＰＰと消去用の電源電圧ＶＥＥは
外部から直接に上記フラッシュ型ＥＥＰＲＯＭに供給す
るようになっている。コマンドデコーダ４は、データバ
スを通して上記フラッシュ型ＥＥＰＲＯＭに書き込まれ
るコマンドを識別して、上記フラッシュ型ＥＥＰＲＯＭ
の内部動作の状態を決定する。上記内部動作の状態には
、書き込み動作の状態と読み出し動作の状態と消去動作
の状態等がある。ロウデコーダ２はロウプリデコーダと
ロウメインデコーダからなる。上記ロウメインデコーダ
は全部で１０２４個ある。上記ロウメインデコーダの出
力は、上記ＥＥＰＲＯＭセルアレイからなるフラッシュ
セルアレイ１のワードラインに接続している。消去ライ
ンドライバアレイ３は３２個の消去ラインドライバ３０
を有している。１個の消去ラインドライバ３０は上記フ
ラッシュセルアレイ１の１０２４本の消去ラインのうち
３２本の消去ラインを同時にドライブするようになって
いる。そして、上記ロウメインデコーダ内で生成する中
間デコード信号が上記消去ラインドライバ３０をドライ
ブするようになっている。図４に上記フラッシュセルア
レイ１の構成を示す。上記フラッシュセルアレイ１は３
２個のブロックからなり、１個のブロックは複数のＥＥ
ＰＲＯＭセルを有している。また、１個のブロックに、
３２本のワードラインと１２８本のビットラインを接続
している。また、１個のブロックは１個の消去ラインド
ライバ３０に対応している。そして、上記１個の消去ラ
インドライバ３０は、上記１個のブロックが有する複数
のＥＥＰＲＯＭセルの消去を行なう。
シュ型ＥＥＰＲＯＭのブロック図である。ここでは、書
き込み用の電源電圧ＶＰＰと消去用の電源電圧ＶＥＥは
外部から直接に上記フラッシュ型ＥＥＰＲＯＭに供給す
るようになっている。コマンドデコーダ４は、データバ
スを通して上記フラッシュ型ＥＥＰＲＯＭに書き込まれ
るコマンドを識別して、上記フラッシュ型ＥＥＰＲＯＭ
の内部動作の状態を決定する。上記内部動作の状態には
、書き込み動作の状態と読み出し動作の状態と消去動作
の状態等がある。ロウデコーダ２はロウプリデコーダと
ロウメインデコーダからなる。上記ロウメインデコーダ
は全部で１０２４個ある。上記ロウメインデコーダの出
力は、上記ＥＥＰＲＯＭセルアレイからなるフラッシュ
セルアレイ１のワードラインに接続している。消去ライ
ンドライバアレイ３は３２個の消去ラインドライバ３０
を有している。１個の消去ラインドライバ３０は上記フ
ラッシュセルアレイ１の１０２４本の消去ラインのうち
３２本の消去ラインを同時にドライブするようになって
いる。そして、上記ロウメインデコーダ内で生成する中
間デコード信号が上記消去ラインドライバ３０をドライ
ブするようになっている。図４に上記フラッシュセルア
レイ１の構成を示す。上記フラッシュセルアレイ１は３
２個のブロックからなり、１個のブロックは複数のＥＥ
ＰＲＯＭセルを有している。また、１個のブロックに、
３２本のワードラインと１２８本のビットラインを接続
している。また、１個のブロックは１個の消去ラインド
ライバ３０に対応している。そして、上記１個の消去ラ
インドライバ３０は、上記１個のブロックが有する複数
のＥＥＰＲＯＭセルの消去を行なう。
【００１１】上記ロウデコーダ２のロウプリデコーダの
構成を図５に示す。上記ロウプリデコーダはアンドゲー
トとナンドゲートとインバータを備えている。上記ロウ
プリデコーダは、消去テスト用のテスト信号ＴＥＳＴと
アドレス入力信号Ａ７〜Ａ１６または反転したアドレス
入力信号／Ａ７〜／Ａ１６を受けて、デコード信号／Ｗ
（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ）
，Ｒ（ｉ，ｊ）を上記ロウメインデコーダに出力する。 ここで、上記ｉ，ｊ，ｋの値は０または１である。１個
のロウメインデコーダと１個のＥＥＰＲＯＭセルと１個
の消去ラインドライバ３０との結線図を図６に示す。上
記ロウメインデコーダは、上記ロウプリデコーダからの
デコード信号／Ｗ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／
Ｕ（ｉ，ｊ，ｋ），Ｒ（ｉ，ｊ）と上記コマンドデコー
ダ４からの／ＥＲＡＳＥ信号を受けて、ワードライン選
択信号ＷＳを上記ＥＥＰＲＯＭセルに出力する。また、
上記消去ラインドライバ３０は、上記ロウメインデコー
ダが上記デコード信号／Ｖ（ｉ，ｊ），／Ｗ（ｉ，ｊ，
ｋ）をデコードして生成する中間デコード信号を受けて
、駆動する。上記ロウプリデコーダと上記ロウメインデ
コーダからなるロウデコーダ２は、消去動作を試験する
消去テスト時に上記消去ラインドライバ３０を選択して
駆動する消去ブロックデコーダを兼ねている。
構成を図５に示す。上記ロウプリデコーダはアンドゲー
トとナンドゲートとインバータを備えている。上記ロウ
プリデコーダは、消去テスト用のテスト信号ＴＥＳＴと
アドレス入力信号Ａ７〜Ａ１６または反転したアドレス
入力信号／Ａ７〜／Ａ１６を受けて、デコード信号／Ｗ
（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ）
，Ｒ（ｉ，ｊ）を上記ロウメインデコーダに出力する。 ここで、上記ｉ，ｊ，ｋの値は０または１である。１個
のロウメインデコーダと１個のＥＥＰＲＯＭセルと１個
の消去ラインドライバ３０との結線図を図６に示す。上
記ロウメインデコーダは、上記ロウプリデコーダからの
デコード信号／Ｗ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／
Ｕ（ｉ，ｊ，ｋ），Ｒ（ｉ，ｊ）と上記コマンドデコー
ダ４からの／ＥＲＡＳＥ信号を受けて、ワードライン選
択信号ＷＳを上記ＥＥＰＲＯＭセルに出力する。また、
上記消去ラインドライバ３０は、上記ロウメインデコー
ダが上記デコード信号／Ｖ（ｉ，ｊ），／Ｗ（ｉ，ｊ，
ｋ）をデコードして生成する中間デコード信号を受けて
、駆動する。上記ロウプリデコーダと上記ロウメインデ
コーダからなるロウデコーダ２は、消去動作を試験する
消去テスト時に上記消去ラインドライバ３０を選択して
駆動する消去ブロックデコーダを兼ねている。
【００１２】上記構成において、読み出し動作時には、
データを読み出そうとするＥＥＰＲＯＭセルのアドレス
入力信号に対応するロウプリデコーダのデコード信号／
Ｕ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｗ（ｉ，ｊ，ｋ
），Ｒ（ｉ，ｊ）が選択される。そして、上記ロウプリ
デコーダは、デコード信号／Ｗ（ｉ，ｊ，ｋ），／Ｖ（
ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ），Ｒ（ｉ，ｊ）を上記ロ
ウメインデコーダに出力する。すると、上記ロウメイン
デコーダはワードライン選択信号ＷＳを出力して、上記
データを読み出そうとするＥＥＰＲＯＭセルのワードラ
インを選択する。このとき、コマンドデコーダ４が出力
する／ＥＲＡＳＥ信号によって、全ての消去ラインは非
選択状態になっている。
データを読み出そうとするＥＥＰＲＯＭセルのアドレス
入力信号に対応するロウプリデコーダのデコード信号／
Ｕ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｗ（ｉ，ｊ，ｋ
），Ｒ（ｉ，ｊ）が選択される。そして、上記ロウプリ
デコーダは、デコード信号／Ｗ（ｉ，ｊ，ｋ），／Ｖ（
ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ），Ｒ（ｉ，ｊ）を上記ロ
ウメインデコーダに出力する。すると、上記ロウメイン
デコーダはワードライン選択信号ＷＳを出力して、上記
データを読み出そうとするＥＥＰＲＯＭセルのワードラ
インを選択する。このとき、コマンドデコーダ４が出力
する／ＥＲＡＳＥ信号によって、全ての消去ラインは非
選択状態になっている。
【００１３】ブロック消去動作時には、上記ロウプリデ
コーダは、上記フラッシュセルアレイ１のうち消去する
ブロックのアドレス入力信号に対応するデコード信号／
Ｗ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ
），Ｒ（ｉ，ｊ）を上記ロウメインデコーダに出力する
。すると、上記ロウメインデコーダは、上記デコード信
号／Ｗ（ｉ，ｊ，ｋ）と／Ｖ（ｉ，ｊ）をデコードした
中間デコード信号を生成して、上記消去するブロックに
対応する消去ラインドライバをドライブする。そして、
上記消去ラインドライバは、上記ブロックが有する複数
のＥＥＰＲＯＭセルの消去を行なう。このとき、コマン
ドデコーダ４が出力する／ＥＲＡＳＥ信号によって、全
てのワードラインは非選択状態になっている。
コーダは、上記フラッシュセルアレイ１のうち消去する
ブロックのアドレス入力信号に対応するデコード信号／
Ｗ（ｉ，ｊ，ｋ），／Ｖ（ｉ，ｊ），／Ｕ（ｉ，ｊ，ｋ
），Ｒ（ｉ，ｊ）を上記ロウメインデコーダに出力する
。すると、上記ロウメインデコーダは、上記デコード信
号／Ｗ（ｉ，ｊ，ｋ）と／Ｖ（ｉ，ｊ）をデコードした
中間デコード信号を生成して、上記消去するブロックに
対応する消去ラインドライバをドライブする。そして、
上記消去ラインドライバは、上記ブロックが有する複数
のＥＥＰＲＯＭセルの消去を行なう。このとき、コマン
ドデコーダ４が出力する／ＥＲＡＳＥ信号によって、全
てのワードラインは非選択状態になっている。
【００１４】上記ブロックの消去動作を試験するテスト
モード時には、コマンドデコーダ４は、／ＥＲＡＳＥ信
号を出力して、ブロック消去動作時と同様に全てのワー
ドラインを非選択状態にする。このとき、図５に示すロ
ウプリデコーダにテスト信号ＴＥＳＴが印加され、アド
レス入力信号Ａ１２が消去ブロックデコーダを兼ねるロ
ウデコーダ２のロウプリデコーダとロウメインデコーダ
を通して、消去ラインドライバ３０に伝わる。したがっ
て、上記アドレス入力信号Ａ１２が「０」のときには、
上記消去ラインドライバアレイ３の偶数番目のすべての
消去ラインドライバ３０が駆動する一方、上記アドレス
入力信号Ａ１２が「１」のときには、上記消去ラインド
ライバアレイ３の奇数番目のすべての消去ラインドライ
バ３０が駆動する。このため、上記消去ラインドライバ
３０に１対１に対応するブロックのすべての消去動作の
試験を、偶数番目のすべてのブロックの消去動作と奇数
番目のすべてのブロックの消去動作との２回の消去動作
で完了できる。すなわち、上記すべてのブロックの消去
動作の確認を約２秒で行なうことができる。したがって
、１ブロックずつ順次、消去動作の試験を行なう必要が
ある従来例と異なり、消去動作の試験時間を大巾に短縮
できる。 したがって、上記消去動作の試験のコストを低減できる
。また、上記消去動作の試験の際に、１つおきのブロッ
クの消去動作の確認を行なうので、隣接するブロック同
士の相互干渉がないことの確認を行なうことができる。 さらに、読み出し時に動作するロウデコーダ１が消去ブ
ロックデコーダを兼ねているので、読み出しテスト時に
上記消去ブロックデコーダを兼ねるロウデコーダ１の動
作確認を行なうことができる。したがって、上記フラッ
シュ型ＥＥＰＲＯＭの内部回路の動作確認を非常に効率
良く行なうことができる。
モード時には、コマンドデコーダ４は、／ＥＲＡＳＥ信
号を出力して、ブロック消去動作時と同様に全てのワー
ドラインを非選択状態にする。このとき、図５に示すロ
ウプリデコーダにテスト信号ＴＥＳＴが印加され、アド
レス入力信号Ａ１２が消去ブロックデコーダを兼ねるロ
ウデコーダ２のロウプリデコーダとロウメインデコーダ
を通して、消去ラインドライバ３０に伝わる。したがっ
て、上記アドレス入力信号Ａ１２が「０」のときには、
上記消去ラインドライバアレイ３の偶数番目のすべての
消去ラインドライバ３０が駆動する一方、上記アドレス
入力信号Ａ１２が「１」のときには、上記消去ラインド
ライバアレイ３の奇数番目のすべての消去ラインドライ
バ３０が駆動する。このため、上記消去ラインドライバ
３０に１対１に対応するブロックのすべての消去動作の
試験を、偶数番目のすべてのブロックの消去動作と奇数
番目のすべてのブロックの消去動作との２回の消去動作
で完了できる。すなわち、上記すべてのブロックの消去
動作の確認を約２秒で行なうことができる。したがって
、１ブロックずつ順次、消去動作の試験を行なう必要が
ある従来例と異なり、消去動作の試験時間を大巾に短縮
できる。 したがって、上記消去動作の試験のコストを低減できる
。また、上記消去動作の試験の際に、１つおきのブロッ
クの消去動作の確認を行なうので、隣接するブロック同
士の相互干渉がないことの確認を行なうことができる。 さらに、読み出し時に動作するロウデコーダ１が消去ブ
ロックデコーダを兼ねているので、読み出しテスト時に
上記消去ブロックデコーダを兼ねるロウデコーダ１の動
作確認を行なうことができる。したがって、上記フラッ
シュ型ＥＥＰＲＯＭの内部回路の動作確認を非常に効率
良く行なうことができる。
【００１５】尚、本実施例では、書き込み用の電源電圧
ＶＰＰと消去用の電源電圧ＶＥＥを外部から直接に上記
フラッシュ型ＥＥＰＲＯＭに供給したが、電源電圧ＶＣ
Ｃを印加した内部発生回路を上記フラッシュ型ＥＥＰＲ
ＯＭに設けて、この内部発生回路から書き込み用の電源
電圧ＶＰＰと消去用の電源電圧ＶＥＥを発生するように
してもよい。
ＶＰＰと消去用の電源電圧ＶＥＥを外部から直接に上記
フラッシュ型ＥＥＰＲＯＭに供給したが、電源電圧ＶＣ
Ｃを印加した内部発生回路を上記フラッシュ型ＥＥＰＲ
ＯＭに設けて、この内部発生回路から書き込み用の電源
電圧ＶＰＰと消去用の電源電圧ＶＥＥを発生するように
してもよい。
【００１６】
【発明の効果】以上の説明より明らかなように、本発明
の半導体記憶装置は、ロウデコーダが備える消去ブロッ
クデコーダが、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力するので、上記消去ライ
ンドライバに１対１に対応するブロックのすべての消去
動作の試験が偶数番目のすべてのブロックの消去動作と
奇数番目のすべてのブロックの消去動作との２回の消去
動作で完了できる。したがって、１ブロックずつ順次、
消去動作の試験を行う必要がある従来例と異なり、消去
動作の試験時間を短縮できて、消去動作の試験のコスト
を低減できる。
の半導体記憶装置は、ロウデコーダが備える消去ブロッ
クデコーダが、外部から与えられたテスト信号を受ける
と、外部から与えられたアドレス信号に応じて、上記消
去ラインドライバアレイの偶数番目のすべての消去ライ
ンドライバを同時に駆動する信号と、上記消去ラインド
ライバアレイの奇数番目のすべての消去ラインドライバ
を同時に駆動する信号とを出力するので、上記消去ライ
ンドライバに１対１に対応するブロックのすべての消去
動作の試験が偶数番目のすべてのブロックの消去動作と
奇数番目のすべてのブロックの消去動作との２回の消去
動作で完了できる。したがって、１ブロックずつ順次、
消去動作の試験を行う必要がある従来例と異なり、消去
動作の試験時間を短縮できて、消去動作の試験のコスト
を低減できる。
【図１】 本発明の実施例のＥＥＰＲＯＭセルアレイ
の一部を示す回路図である。
の一部を示す回路図である。
【図２】 上記実施例のＥＥＰＲＯＭセルアレイの模
式図である。
式図である。
【図３】 上記実施例の１Ｍビットのフラッシュ型Ｅ
ＥＰＲＯＭのブロック図である。
ＥＰＲＯＭのブロック図である。
【図４】 上記実施例のＥＥＰＲＯＭセルアレイから
なるフラッシュセルアレイの構成図である。
なるフラッシュセルアレイの構成図である。
【図５】 上記実施例のロウプリデコーダの構成図で
ある。
ある。
【図６】 上記実施例のロウメインデコーダとＥＥＰ
ＲＯＭセルと消去ラインドライバとの結線図である。
ＲＯＭセルと消去ラインドライバとの結線図である。
１ フラッシュセルアレイ
２ ロウデコーダ
３ 消去ラインドライバアレイ
４ コマンドデコーダ
Claims (1)
- 【請求項１】 複数のＥＥＰＲＯＭセルを有するブロ
ックを複数個有するＥＥＰＲＯＭセルアレイと、上記ブ
ロックに１対１に対応して、対応するブロックのＥＥＰ
ＲＯＭセルの消去を行なう消去ラインドライバを複数個
有する消去ラインドライバアレイと、外部から与えられ
たアドレス信号をデコードして、読み出し時には特定の
ＥＥＰＲＯＭセルを選択する一方、ブロック消去時には
特定の消去ラインドライバを駆動するロウデコーダを備
える半導体記憶装置において、上記ロウデコーダは、外
部から与えられたテスト信号を受けると、外部から与え
られたアドレス信号に応じて、上記消去ラインドライバ
アレイの偶数番目のすべての消去ラインドライバを同時
に駆動する信号と、上記消去ラインドライバアレイの奇
数番目のすべての消去ラインドライバを同時に駆動する
信号とを出力する消去ブロックデコーダを備えることを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021879A JP2766082B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
| US07/836,023 US5287318A (en) | 1991-02-15 | 1992-02-14 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021879A JP2766082B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260000A true JPH04260000A (ja) | 1992-09-16 |
| JP2766082B2 JP2766082B2 (ja) | 1998-06-18 |
Family
ID=12067412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021879A Expired - Fee Related JP2766082B2 (ja) | 1991-02-15 | 1991-02-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287318A (ja) |
| JP (1) | JP2766082B2 (ja) |
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Also Published As
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| JP2766082B2 (ja) | 1998-06-18 |
| US5287318A (en) | 1994-02-15 |
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