JPH02263400A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02263400A JPH02263400A JP1085229A JP8522989A JPH02263400A JP H02263400 A JPH02263400 A JP H02263400A JP 1085229 A JP1085229 A JP 1085229A JP 8522989 A JP8522989 A JP 8522989A JP H02263400 A JPH02263400 A JP H02263400A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- selection
- digit
- decoder
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000012360 testing method Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に電気的に書込み、
消去が可能な不揮発性の半導体メモリを内蔵する半導体
集積回路に関する。
消去が可能な不揮発性の半導体メモリを内蔵する半導体
集積回路に関する。
従来、この種の半導体集積回路は、第５図に示すように
、マトリクス状に配列された電気的に書込み・消去可能
な不揮発性の複数のメモリセルと、これらメモリセルと
接続する複数のワード線ＷＬ、〜ＷＬＮ及び、ディジッ
ト線ＤＬ１〜Ｄ Ｌ ｍとを備えたメモリセルアレイ１
と、第１のアドレス信号Ａ １１〜Ａ１Ｈによりワード
線ＷＬ、〜ＷＬＮのうちの一つを選択する一方、全選択
信号ＣＷＥによりワード線ＷＬ、〜ＷＬＮを全て選択す
るＸデコーダ２と、第２のアドレス信号Ａ ２１〜Ａ２
□によりディジット線ＤＬ１〜ＤＬＭのうちの一つを選
択しかつ全選択信号ＣＷεによりこれらディジット線Ｄ
Ｌ１〜ＤＬＭの全てを選択するためのディジット線選択
信号Ｙ１〜ＹＬを出力するＹデコーダ３と、第１及び第
２のアドレス信号Ａ１１〜Ａ １６ 。
、マトリクス状に配列された電気的に書込み・消去可能
な不揮発性の複数のメモリセルと、これらメモリセルと
接続する複数のワード線ＷＬ、〜ＷＬＮ及び、ディジッ
ト線ＤＬ１〜Ｄ Ｌ ｍとを備えたメモリセルアレイ１
と、第１のアドレス信号Ａ １１〜Ａ１Ｈによりワード
線ＷＬ、〜ＷＬＮのうちの一つを選択する一方、全選択
信号ＣＷＥによりワード線ＷＬ、〜ＷＬＮを全て選択す
るＸデコーダ２と、第２のアドレス信号Ａ ２１〜Ａ２
□によりディジット線ＤＬ１〜ＤＬＭのうちの一つを選
択しかつ全選択信号ＣＷεによりこれらディジット線Ｄ
Ｌ１〜ＤＬＭの全てを選択するためのディジット線選択
信号Ｙ１〜ＹＬを出力するＹデコーダ３と、第１及び第
２のアドレス信号Ａ１１〜Ａ １６ 。
Ａ２１〜Ａ２ｍ及び全選択信号ＣＷＥにより選択された
メモリセルに対してデータの書込み、消去、読出しを行
う書込・消去・読出回路４と、ディジット線選択信号Ｙ
１〜ＹＬにより対応するディジット線ＤＬ、〜ＤＬＭと
書込・消去・読出回路４とを接続するＹセレクタ５とを
有する構成となっている。
メモリセルに対してデータの書込み、消去、読出しを行
う書込・消去・読出回路４と、ディジット線選択信号Ｙ
１〜ＹＬにより対応するディジット線ＤＬ、〜ＤＬＭと
書込・消去・読出回路４とを接続するＹセレクタ５とを
有する構成となっている。
この半導体集積回路においては、通常は全選択信号ＣＷ
Ｅはインアクティブであり、Ｘデコーダ２、Ｙデコーダ
３のそれぞれに入力される第１及び第２のアドレス信号
Ａ １１〜Ａ Ｉｌｌ、 Ａ２１〜Ａｚ＋ｗによりワー
ド線ＷＬ１〜ＷＬＮのうちいずれか１本が選択状態とな
り、ディジット線選択信号Ｙｌ〜ＹＬのうちの一つが選
択レベルとなる。
Ｅはインアクティブであり、Ｘデコーダ２、Ｙデコーダ
３のそれぞれに入力される第１及び第２のアドレス信号
Ａ １１〜Ａ Ｉｌｌ、 Ａ２１〜Ａｚ＋ｗによりワー
ド線ＷＬ１〜ＷＬＮのうちいずれか１本が選択状態とな
り、ディジット線選択信号Ｙｌ〜ＹＬのうちの一つが選
択レベルとなる。
さらに、Ｙデコーダ３からのディジット線選択信号Ｙ１
〜ＹＬによってＹセレクタ５は対応するディジット線（
ＤＬ、〜ＤＬＭ）を書込・消去・読出回路４に接続する
。
〜ＹＬによってＹセレクタ５は対応するディジット線（
ＤＬ、〜ＤＬＭ）を書込・消去・読出回路４に接続する
。
書込、消去、あるいは読出しは、このようにして選択さ
れたワード線、ディジット線に接続されたメモリセルに
対してのみ行なわれる。
れたワード線、ディジット線に接続されたメモリセルに
対してのみ行なわれる。
又、全書込み、全消去を行なう際には、全選択信号ＣＷ
Ｅをアクティブとし、これによってアドレス信号ＡＩｌ
〜Ａ Ｉｎｎ Ａ ２１〜Ａ２６１によらずすべてのワ
ード線ＷＬ、〜ＷＬＮ 、ディジット線ＤＬ、〜Ｄ Ｌ
ｗを選択状態とし、書込み、あるいは消去を全てのメ
モリセルに対して行なう。
Ｅをアクティブとし、これによってアドレス信号ＡＩｌ
〜Ａ Ｉｎｎ Ａ ２１〜Ａ２６１によらずすべてのワ
ード線ＷＬ、〜ＷＬＮ 、ディジット線ＤＬ、〜Ｄ Ｌ
ｗを選択状態とし、書込み、あるいは消去を全てのメ
モリセルに対して行なう。
ここで、従来、これらメモリセルのテスト方法として、
セル干渉、ディジット線不良、センス増幅器不良、出力
ライン不良を検査するなめには、通常、第６図に示すよ
うに、隣接するメモリセルＭＣをすべて己と逆のデータ
になるよう書込みを行ない、これを読出してデータに変
化がない事を確認する方法がとられる。
セル干渉、ディジット線不良、センス増幅器不良、出力
ライン不良を検査するなめには、通常、第６図に示すよ
うに、隣接するメモリセルＭＣをすべて己と逆のデータ
になるよう書込みを行ない、これを読出してデータに変
化がない事を確認する方法がとられる。
メモリセルアレイ１を第６図のような書込み状態にする
には、メモリセルアレイ１の各アドレス毎に書込むビッ
トデータを設定し、全てのアドレスに対して書込みを行
なっていた。
には、メモリセルアレイ１の各アドレス毎に書込むビッ
トデータを設定し、全てのアドレスに対して書込みを行
なっていた。
上述した従来の半導体集積回路は、データを書込む場合
、アドレス信号Ａ １１〜Ａｌｎ、Ａ２１〜Ａ２．。
、アドレス信号Ａ １１〜Ａｌｎ、Ａ２１〜Ａ２．。
により個々にメモリセルＭＣを選択するか、全選択信号
ＣＷＥにより全てのメモリセルを選択して行う構成とな
っているので、テストの際に、第６図に示すように、隣
接するメモリセルＭＣをすべて己と逆のデータにするた
めには、アドレス毎に書込むとットデータを設定し、全
てのアドレスに対して書込みを行なわなければならず、
テストに多くの時間がかかるという欠点がある。
ＣＷＥにより全てのメモリセルを選択して行う構成とな
っているので、テストの際に、第６図に示すように、隣
接するメモリセルＭＣをすべて己と逆のデータにするた
めには、アドレス毎に書込むとットデータを設定し、全
てのアドレスに対して書込みを行なわなければならず、
テストに多くの時間がかかるという欠点がある。
本発明の目的は、テスト時間を短縮することができる半
導体集積回路を提供することにある。
導体集積回路を提供することにある。
本発明の半導体集積回路は、マトリクス状に配列された
電気的に書込み・消去可能な不揮発性の複数のメモリセ
ルと、これらメモリセルと接続する複数のワード線及び
ディジット線とを備えたメモリセルアレイと、第１のア
ドレス信号により前記ワード線の一つを選択するＸデコ
ーダと、第２のアドレス信号により前記ディジット線の
一つを選択するためのディジット線選択信号を出力する
Ｙデコーダと、前記第１及び第２のアドレス信号により
選択された前記メモリセルに対してデータの書込み、消
去、読出しを行う書込・消去・読出回路と、前記ディジ
ット線選択信号により対応する前記ディジット線と前記
書込・消去・読出回路とを接続するＹセレクタとを有す
る半導体集積回路において、前記複数のワード線を一本
おきに、かつ同時に選択、非選択状態とする同時選択手
段と、前記複数のディジット線を一本おきに、かつ同時
に前記書込・消去・読出回路に接続、非接続状態とする
同時接続手段とを設けた構成を有している。
電気的に書込み・消去可能な不揮発性の複数のメモリセ
ルと、これらメモリセルと接続する複数のワード線及び
ディジット線とを備えたメモリセルアレイと、第１のア
ドレス信号により前記ワード線の一つを選択するＸデコ
ーダと、第２のアドレス信号により前記ディジット線の
一つを選択するためのディジット線選択信号を出力する
Ｙデコーダと、前記第１及び第２のアドレス信号により
選択された前記メモリセルに対してデータの書込み、消
去、読出しを行う書込・消去・読出回路と、前記ディジ
ット線選択信号により対応する前記ディジット線と前記
書込・消去・読出回路とを接続するＹセレクタとを有す
る半導体集積回路において、前記複数のワード線を一本
おきに、かつ同時に選択、非選択状態とする同時選択手
段と、前記複数のディジット線を一本おきに、かつ同時
に前記書込・消去・読出回路に接続、非接続状態とする
同時接続手段とを設けた構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第５図に示された従来の半導体集積回路と
相違する点は、ＯＲゲートＧ、、Ｇ２及びインバータ１
１を備え、テスト信号ＴＥＳＴ及び制御信号ＴＩに従っ
て第１及び第２の選択信号Ｓ、、Ｓ２を出力する切換回
路６と、ＡＮＤゲー１〜Ｇｌｌ〜ＧＩＮを備え、選択信
号Ｓ、、ｓ２により、ワード線ＷＬ、〜ＷＬ、に対する
Ｘデコーダ２の出力信号の伝達を制御するワード線選択
回路７と、トランジスタＱ２１〜Ｑ２Ｍ備え、選択信号
Ｓ、、Ｓ２によりこれらトランジスタＱ２１〜Ｑ２Ｍの
オン・オフを制御し、ディジット線ＤＬ、〜ＤＬＭとＹ
セレクタ５の対応する入出力線との接続を制御するディ
ジット線接続回路８とを設け、全選択信号ＣｗＩＺをア
クティブとし、Ｘデコーダ２、切換回路６及びワード線
選択回路７により、ワード線Ｗ Ｌ １〜ＷＬＮを一本
おきに、かつ同時に選択、非選択状態とする同時選択手
段を構成し、Ｘデコーダ３．Ｙセレクタ５．切換回路６
及びディジット線接続回路８により、ディジット線ＤＬ
、〜ＤＬ、を一本おきに、がっ同時に書込・消去・読出
回路４に接続、非接続状態とする同時接続手段を構成し
た点にある。
相違する点は、ＯＲゲートＧ、、Ｇ２及びインバータ１
１を備え、テスト信号ＴＥＳＴ及び制御信号ＴＩに従っ
て第１及び第２の選択信号Ｓ、、Ｓ２を出力する切換回
路６と、ＡＮＤゲー１〜Ｇｌｌ〜ＧＩＮを備え、選択信
号Ｓ、、ｓ２により、ワード線ＷＬ、〜ＷＬ、に対する
Ｘデコーダ２の出力信号の伝達を制御するワード線選択
回路７と、トランジスタＱ２１〜Ｑ２Ｍ備え、選択信号
Ｓ、、Ｓ２によりこれらトランジスタＱ２１〜Ｑ２Ｍの
オン・オフを制御し、ディジット線ＤＬ、〜ＤＬＭとＹ
セレクタ５の対応する入出力線との接続を制御するディ
ジット線接続回路８とを設け、全選択信号ＣｗＩＺをア
クティブとし、Ｘデコーダ２、切換回路６及びワード線
選択回路７により、ワード線Ｗ Ｌ １〜ＷＬＮを一本
おきに、かつ同時に選択、非選択状態とする同時選択手
段を構成し、Ｘデコーダ３．Ｙセレクタ５．切換回路６
及びディジット線接続回路８により、ディジット線ＤＬ
、〜ＤＬ、を一本おきに、がっ同時に書込・消去・読出
回路４に接続、非接続状態とする同時接続手段を構成し
た点にある。
次に、この実施例について説明する。
メモリセル干渉テスト時等、つまり隣接するメモリセル
をすべて己と逆のデータにするには、まず、選択信号Ｃ
ＷＥをアクティブとする。これによりＸデコーダ２の出
力信号及びＸデコーダ３の出力するディジット線選択信
号Ｙ１〜ＹＬはすべてアクティブとなる。
をすべて己と逆のデータにするには、まず、選択信号Ｃ
ＷＥをアクティブとする。これによりＸデコーダ２の出
力信号及びＸデコーダ３の出力するディジット線選択信
号Ｙ１〜ＹＬはすべてアクティブとなる。
さらにこのときテスト信号ＴＥＳＴをインアクティブと
すれば、制御信号Ｔ、により選択信号ＳＩ ｒ ３２の
値が決定し、選択信号ｓｌには制御信号Ｔ１がそのまま
、選択信号ｓ２には制御信号Ｔ１の反転信号が現われる
。
すれば、制御信号Ｔ、により選択信号ＳＩ ｒ ３２の
値が決定し、選択信号ｓｌには制御信号Ｔ１がそのまま
、選択信号ｓ２には制御信号Ｔ１の反転信号が現われる
。
つまり制御信号Ｔ１がアクティブの時選択信号Ｓ１はア
クティブ、選択信号Ｓ２はインアクティブとなり、制御
信号Ｔ、がインアクティブの時選択信号ＳＩはインアク
ティブ、選択信号Ｓ２はアクティブとなる。
クティブ、選択信号Ｓ２はインアクティブとなり、制御
信号Ｔ、がインアクティブの時選択信号ＳＩはインアク
ティブ、選択信号Ｓ２はアクティブとなる。
ディジット線ＤＬ、〜ＤＬＭはそれぞれトランジスタＱ
２１ ” 、Ｑ ２ Ｍを介してＹセレクタ５の対応
する入出力線と接続されており、各トランジスタＱ２１
〜Ｑ２Ｍのケ゛−トには、制御信号ＳＩ、Ｓ２が交互に
接続される。
２１ ” 、Ｑ ２ Ｍを介してＹセレクタ５の対応
する入出力線と接続されており、各トランジスタＱ２１
〜Ｑ２Ｍのケ゛−トには、制御信号ＳＩ、Ｓ２が交互に
接続される。
従って制御信号Ｔ１がアクティブの時には選択信号Ｓ１
の接続されたディジット線が接続状態となり、選択信号
Ｓ２の接続されたディジット線は非接続状態となる。
の接続されたディジット線が接続状態となり、選択信号
Ｓ２の接続されたディジット線は非接続状態となる。
又、制御信号Ｔｌがインアクティブの時には、選択信号
Ｓ２の接続されたディジット線が接続状態となり、選択
信号Ｓｌの接続されたディジット線は非接続状態となる
。
Ｓ２の接続されたディジット線が接続状態となり、選択
信号Ｓｌの接続されたディジット線は非接続状態となる
。
一方、Ｘデコーダ２の出力信号はそれぞれ一つおきに選
択信号Ｓｌ、あるいはＳ２と論理積をとり、その結果が
ワード線ＷＬ、〜ＷＬＮに与えられる。よって制御信号
Ｔ、がアクティブの時には、偶数番目のワード線がアク
ティブとなり、奇数番目のワード線はインアクティブと
なる。
択信号Ｓｌ、あるいはＳ２と論理積をとり、その結果が
ワード線ＷＬ、〜ＷＬＮに与えられる。よって制御信号
Ｔ、がアクティブの時には、偶数番目のワード線がアク
ティブとなり、奇数番目のワード線はインアクティブと
なる。
又、制御信号Ｔ１がインアクティブの時には、奇数番目
のワード線がアクティブとなり、偶数番目のワード線は
インアクティブとなる。
のワード線がアクティブとなり、偶数番目のワード線は
インアクティブとなる。
第２図は、メモリセルアレイ１の各メモリセルの選択状
態を示したものである。
態を示したものである。
制御信号Ｔ、がアクティブの時には、ａのメモリセルＭ
Ｃが選択され、制御信号Ｔ１がインアクティブの時には
ｂのメモリセルＭＣが選択されることになる。このよう
な状態で書込み動作を行なえば、第６図のような状態、
すなわち隣接するメモリセルＭＣをすべて己と逆の状態
を制御信号ＴＩをアクティブからインアクティブにする
一動作のみにより得る事ができる。
Ｃが選択され、制御信号Ｔ１がインアクティブの時には
ｂのメモリセルＭＣが選択されることになる。このよう
な状態で書込み動作を行なえば、第６図のような状態、
すなわち隣接するメモリセルＭＣをすべて己と逆の状態
を制御信号ＴＩをアクティブからインアクティブにする
一動作のみにより得る事ができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例が第１の実施例の相違する点は、Ｘデコーダ
２の出力信号を制御する選択信号５１８２′を第２の制
御信号Ｔ２によりディジット線用の選択信号Ｓｌ、Ｓ２
に対して切換えるマルチプレクサ９を設けた点である。
２の出力信号を制御する選択信号５１８２′を第２の制
御信号Ｔ２によりディジット線用の選択信号Ｓｌ、Ｓ２
に対して切換えるマルチプレクサ９を設けた点である。
このマルチブレフタ９は、制御信号Ｔ２がアクティブの
とき選択信号Ｓｌ′に８１を、８２′に８２を対応させ
、制御信号Ｔ２がインアクティブのとき選択信号８１′
に８２を、８２′に８１を対応させる。
とき選択信号Ｓｌ′に８１を、８２′に８２を対応させ
、制御信号Ｔ２がインアクティブのとき選択信号８１′
に８２を、８２′に８１を対応させる。
従って制御信号Ｔ２がアクティブのときは、第１の実施
例とまったく同じ動作をし、インアクティブのときは第
１の実施例に対し、ワード線の状態だけが逆となる。よ
って、この状態で書込み動作を行なえば、第６図の“１
°°と“Ｏ゛とがすべて逆となった状態を得る事ができ
る。
例とまったく同じ動作をし、インアクティブのときは第
１の実施例に対し、ワード線の状態だけが逆となる。よ
って、この状態で書込み動作を行なえば、第６図の“１
°°と“Ｏ゛とがすべて逆となった状態を得る事ができ
る。
以上説明したように本発明は、ワード線及びディジット
線をそれぞれ一本おきに選択することができる手段を設
けた構成を有することにより、メモリセルアレイの各メ
モリセルに、隣接するメモリセルすべてが己とは逆のデ
ータを′ム動作で書込むことができるので、テスト時間
を短縮することができる効果がある。この効果は、メモ
リセルアレイの容量が大きい程大である。
線をそれぞれ一本おきに選択することができる手段を設
けた構成を有することにより、メモリセルアレイの各メ
モリセルに、隣接するメモリセルすべてが己とは逆のデ
ータを′ム動作で書込むことができるので、テスト時間
を短縮することができる効果がある。この効果は、メモ
リセルアレイの容量が大きい程大である。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するためのメモリ
セルアレイのデータ書込み状態を示す回路図、第３図は
本発明の第２の実施例を示す回路図、第４図は第３図に
示された実施例のマルチプレクサの回路図、第５図は従
来の半導体集積回路の一例を示すブロック図、第６図は
第５図に示された半導体集積回路のテスト方法を説明す
るためのメモリセルアレイのデータ配置図である。 １・・・メモリセルアレイ、２・・・Ｘデコーダ、３・
・・Ｙデコーダ、４・・・書込・消去・読出回路、５・
・・Ｙセレクタ、６・・・切換回路、７・・・ワード線
選択回路、８・・・ディジット線接続回路、９・・・マ
ルチプレクサ、ＤＬ、〜ＤＬＭ・・・ディジット線、Ｇ
１Ｇ２・・・ＯＲゲート、Ｇ１１〜０１Ｎ・・・ＡＮＤ
ゲート、１１、Ｉ９１・・・インバータ、ＭＣ・・・メ
モリセル、Ｑ２１〜Ｑ２Ｍ、Ｑ９□〜Ｑ９４・・・トラ
ンジスタ、ＷＬ。 〜Ｗ Ｌ Ｎ・・・ワード線。
第１図に示された実施例の動作を説明するためのメモリ
セルアレイのデータ書込み状態を示す回路図、第３図は
本発明の第２の実施例を示す回路図、第４図は第３図に
示された実施例のマルチプレクサの回路図、第５図は従
来の半導体集積回路の一例を示すブロック図、第６図は
第５図に示された半導体集積回路のテスト方法を説明す
るためのメモリセルアレイのデータ配置図である。 １・・・メモリセルアレイ、２・・・Ｘデコーダ、３・
・・Ｙデコーダ、４・・・書込・消去・読出回路、５・
・・Ｙセレクタ、６・・・切換回路、７・・・ワード線
選択回路、８・・・ディジット線接続回路、９・・・マ
ルチプレクサ、ＤＬ、〜ＤＬＭ・・・ディジット線、Ｇ
１Ｇ２・・・ＯＲゲート、Ｇ１１〜０１Ｎ・・・ＡＮＤ
ゲート、１１、Ｉ９１・・・インバータ、ＭＣ・・・メ
モリセル、Ｑ２１〜Ｑ２Ｍ、Ｑ９□〜Ｑ９４・・・トラ
ンジスタ、ＷＬ。 〜Ｗ Ｌ Ｎ・・・ワード線。
Claims (1)
- マトリクス状に配列された電気的に書込み・消去可能な
不揮発性の複数のメモリセルと、これらメモリセルと接
続する複数のワード線及びディジット線とを備えたメモ
リセルアレイと、第１のアドレス信号により前記ワード
線の一つを選択するＸデコーダと、第２のアドレス信号
により前記ディジット線の一つを選択するためのディジ
ット線選択信号を出力するＹデコーダと、前記第１及び
第２のアドレス信号により選択された前記メモリセルに
対してデータの書込み、消去、読出しを行う書込・消去
・読出回路と、前記ディジット線選択信号により対応す
る前記ディジット線と前記書込・消去・読出回路とを接
続するＹセレクタとを有する半導体集積回路において、
前記複数のワード線を一本おきに、かつ同時に選択、非
選択状態とする同時選択手段と、前記複数のディジット
線を一本おきに、かつ同時に前記書込・消去・読出回路
に接続、非接続状態とする同時接続手段とを設けたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085229A JPH02263400A (ja) | 1989-04-03 | 1989-04-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085229A JPH02263400A (ja) | 1989-04-03 | 1989-04-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02263400A true JPH02263400A (ja) | 1990-10-26 |
Family
ID=13852738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085229A Pending JPH02263400A (ja) | 1989-04-03 | 1989-04-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02263400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260000A (ja) * | 1991-02-15 | 1992-09-16 | Sharp Corp | 半導体記憶装置 |
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614128A (en) * | 1979-07-16 | 1981-02-10 | Mitsubishi Electric Corp | Multipoint temperature measuring instrument for rotor |
| JPS58200396A (ja) * | 1982-05-14 | 1983-11-21 | 株式会社日立製作所 | 多点温度入力装置 |
| JPS5963799U (ja) * | 1982-10-22 | 1984-04-26 | 株式会社島津製作所 | 遠隔デ−タ監視装置 |
| JPS61250531A (ja) * | 1985-04-26 | 1986-11-07 | Shimadzu Corp | 熱電対温度測定装置 |
| JPS6220337U (ja) * | 1985-07-22 | 1987-02-06 |
-
1989
- 1989-04-03 JP JP1085229A patent/JPH02263400A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614128A (en) * | 1979-07-16 | 1981-02-10 | Mitsubishi Electric Corp | Multipoint temperature measuring instrument for rotor |
| JPS58200396A (ja) * | 1982-05-14 | 1983-11-21 | 株式会社日立製作所 | 多点温度入力装置 |
| JPS5963799U (ja) * | 1982-10-22 | 1984-04-26 | 株式会社島津製作所 | 遠隔デ−タ監視装置 |
| JPS61250531A (ja) * | 1985-04-26 | 1986-11-07 | Shimadzu Corp | 熱電対温度測定装置 |
| JPS6220337U (ja) * | 1985-07-22 | 1987-02-06 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260000A (ja) * | 1991-02-15 | 1992-09-16 | Sharp Corp | 半導体記憶装置 |
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
| JP4724722B2 (ja) * | 1995-11-29 | 2011-07-13 | テキサス インスツルメンツ インコーポレイテツド | 集積回路半導体ランダムアクセス・メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01118297A (ja) | 不揮発性半導体メモリ | |
| KR970072440A (ko) | 반도체 기억 장치 | |
| JPH11176177A (ja) | 不揮発性半導体記憶装置 | |
| KR100491911B1 (ko) | 뱅크/블록 계층 구성을 갖는 ｅｅｐｒｏｍ형 반도체 기억장치 | |
| JPS621200A (ja) | 半導体メモリ | |
| JP2766082B2 (ja) | 半導体記憶装置 | |
| US6178132B1 (en) | Non-volatile integrated circuit having read while write capability using one address register | |
| JPS628877B2 (ja) | ||
| US6026022A (en) | Nonvolatile semiconductor memory device | |
| KR100610015B1 (ko) | 오픈 비트라인 셀 구조의 번인 테스트 스킴을 갖는 메모리장치 및 그 방법 | |
| JPH02263400A (ja) | 半導体集積回路 | |
| KR100313555B1 (ko) | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 | |
| US6141257A (en) | Device for the configuration of options in an integrated circuit and implementation method | |
| JPH03162798A (ja) | 不揮発性半導体記憶装置 | |
| JPS62198147A (ja) | 半導体集積回路装置 | |
| JP3519542B2 (ja) | 半導体記憶装置 | |
| JP3370804B2 (ja) | 半導体メモリ装置 | |
| JPH01151100A (ja) | 不揮発性半導体記憶装置 | |
| KR100587874B1 (ko) | 반도체 기억 장치 | |
| JPS6161480B2 (ja) | ||
| JPH06223597A (ja) | 半導体装置 | |
| JP3278456B2 (ja) | Ｍｏｓ型不揮発性半導体メモリ装置 | |
| JPS63258000A (ja) | 半導体記憶装置 | |
| JPS6221200B2 (ja) | ||
| JPH0644789A (ja) | 半導体不揮発性メモリ |