JP7366751B2 - 固体撮像装置、および電子機器 - Google Patents

Description

本技術は、固体撮像装置、および電子機器に関し、特に、各画素間に形成した画素間遮光壁の側壁にＰ型固相拡散層とＮ型固相拡散層を形成して強電界領域を成し、電荷を保持させることにより各画素の飽和電荷量Qsを向上させるようにした固体撮像装置、および電子機器に関する。

従来、固体撮像装置の各画素の飽和電荷量Qsを向上させることを目的として、各画素間に形成したトレンチの側壁にＰ型拡散層とＮ型拡散層を形成して強電界領域を成し、電荷を保持させる技術が知られている（例えば、特許文献１参照）。

特開２０１５－１６２６０３号公報

しかしながら、特許文献１が開示する構造ではＳｉ（シリコン）基板の光入射側のピニングが弱体化し、発生した電荷がフォトダイオードに流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性があった。

本技術はこのような状況に鑑みてなされたものであり、Dark特性の悪化を抑止できるようにするものである。

本技術の一側面の固体撮像装置は、光入射面となる第１面と、前記第１面の反対側の面となる第２面とを有する半導体基板と、前記半導体基板に設けられ光電変換を行う光電変換部と、前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とを備え、前記Ｐ型領域は、前記第１面側で前記Ｎ型領域の下側に張り出す領域を有する。

本技術の一側面の電子機器は、前記固体撮像装置を搭載する。

本技術の一側面の固体撮像装置においては、光入射面となる第１面と、第１面の反対側の面となる第２面とを有する半導体基板と、半導体基板に設けられ光電変換を行う光電変換部と、半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている光電変換部の間に形成されたトレンチと、トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域とが備えられ、Ｐ型領域は、第１面側でＮ型領域の下側に張り出す領域を有する。

本技術の一側面の電子機器においては、前記固体撮像装置が搭載されている。

本技術によれば、Dark特性の悪化を抑止することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

撮像装置の構成例を示す図である。 撮像素子の構成例を示す図である。 本技術が適用された画素の第１の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１の実施の形態の表面側の平面図である。 画素の回路図である。 ＤＴＩ８２周辺の製造方法を説明するための図である。 本技術が適用された画素の第２の構成例を示す垂直方向断面図である。 本技術が適用された画素の第３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第４の構成例を示す垂直方向断面図である。 本技術が適用された画素の第５の構成例を示す垂直方向断面図である。 本技術が適用された画素の第６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第７の構成例を示す垂直方向断面図である。 本技術が適用された画素の第８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１０の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１１の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１２の構成例を示す垂直方向断面図と平面図である。 本技術が適用された画素の第１３の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１４の構成例を示す垂直方向断面図である。 強電界領域の製造について説明するための図である。 強電界領域の製造について説明するための図である。 強電界領域の製造について説明するための図である。 本技術が適用された画素の第１５の構成例を示す垂直方向断面図である。 ＤＴＩの構成例について説明するための図である。 強電界領域の製造について説明するための図である。 強電界領域の製造について説明するための図である。 強電界領域の製造について説明するための図である。 強電界領域の製造について説明するための図である。 本技術が適用された画素の第１６の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１６の他の構成例を示す垂直方向断面図である。 ＤＴＩの形状について説明するための図である。 ＤＴＩの形状について説明するための図である。 ＤＴＩの形状について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第１の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第２の製造工程について説明するための図である。 画素の第３の製造工程について説明するための図である。 画素の第３の製造工程について説明するための図である。 本技術が適用された画素の第１７の構成例を示す垂直方向断面図である。 図４０に示された第１７の構成例に対応する平面図である。 本技術が適用された画素の第１８の構成例を示す垂直方向断面図である。 本技術が適用された画素の第１９の構成例を示す垂直方向断面図である。 本技術が適用された画素の第２０の構成例を示す垂直方向断面図である。 ２画素でＦＤ等を共有する場合の構成例を示す平面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置23020の第１の構成例を示す断面図である。 積層型の固体撮像装置23020の第２の構成例を示す断面図である。 積層型の固体撮像装置23020の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。 体内情報取得システムの概略的な構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部および撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。

本技術は、撮像装置に適用できるため、ここでは、撮像装置に本技術を適用した場合を例に挙げて説明を行う。なおここでは、撮像装置を例に挙げて説明を続けるが、本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置、携帯電話機などの撮像機能を有する携帯端末装置、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

図１は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図１に示すように、撮像装置１０は、レンズ群１１等を含む光学系、撮像素子１２、カメラ信号処理部であるＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８等を有している。

そして、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、操作系１７、及び、電源系１８がバスライン１９を介して相互に接続された構成となっている。ＣＰＵ２０は、撮像装置１０内の各部を制御する。

レンズ群１１は、被写体からの入射光（像光）を取り込んで撮像素子１２の撮像面上に結像する。撮像素子１２は、レンズ群１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１２として、以下に説明する画素を含む撮像素子（イメージセンサ）を用いることができる。

表示部１５は、液晶表示部や有機ＥＬ(electro luminescence)表示部等のパネル型表示部からなり、撮像素子１２で撮像された動画または静止画を表示する。記録部１６は、撮像素子１２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系１７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１８は、ＤＳＰ回路１３、フレームメモリ１４、表示部１５、記録部１６、及び、操作系１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

＜撮像素子の構成＞
図２は、撮像素子１２の構成例を示すブロック図である。撮像素子１２は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとすることができる。

撮像素子１２は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。

画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図３の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。

画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。

撮像素子１２はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、撮像素子１２とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、撮像素子１２と同じ基板上に搭載しても良い。

垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。

読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。

この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。

垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。

水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。

システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。

信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

＜単位画素の構造＞
次に、画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。以下に説明する画素５０によると、Ｓｉ（シリコン）基板（図３においては、Ｓｉ基板７０）の光入射側のピニングが弱体化し、発生した電荷がフォトダイオード（図３においては、ＰＤ７１）に流れ込んでDark特性が悪化し、例えば、白点が生じたり、暗電流が発生したりする可能性を低減させることができる。

＜第１の実施の形態における画素の構成例＞
図３は、本技術が適用された画素５０の第１の実施の形態における画素５０ａの垂直方向の断面図であり、図４は、画素５０ａの表面側の平面図である。なお、図３は、図４中の線分Ｘ－Ｘ’の位置に対応するものである。

以下に説明する画素５０は、裏面照射型である場合を例に挙げて説明を行うが、表面照射型に対しても本技術を適用することはできる。

図３に示した画素５０は、Ｓｉ基板７０の内部に形成された各画素の光電変換素子であるＰＤ（フォトダイオード）７１を有する。ＰＤ７１の光入射側（図中、下側であり、裏面側となる）には、Ｐ型領域７２が形成され、そのＰ型領域７２のさらに下層には、平坦化膜７３が形成されている。このＰ型領域７２と平坦化膜７３の境界を、裏面Ｓｉ界面７５とする。

平坦化膜７３には、遮光膜７４が形成されている。遮光膜７４は、隣接する画素への光の漏れ込みを防止するために設けられ、隣接するＰＤ７１の間に形成されている。遮光膜７４は、例えば、Ｗ（タングステン）等の金属材から成る。

平坦化膜７３上であり、Ｓｉ基板７０の裏面側には、入射光をＰＤ７１に集光させるＯＣＬ（オンチップレンズ）７６が形成されている。ＯＣＬ７６は、無機材料で形成することができ、例えば、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）を用いることができる。

図３では図示していないが、ＯＣＬ７６上にカバーガラスや、樹脂などの透明板が接着されている構成とすることもできる。また、図３では図示していないが、ＯＣＬ７６と平坦化膜７３との間にカラーフィルタ層を形成した構成としても良い。またそのカラーフィルタ層は、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられているように構成することができる。

ＰＤ７１の光入射側の逆側（図中、上側であり、表面側となる）には、アクティブ領域（Pwell）７７が形成されている。アクティブ領域７７には、画素トランジスタ等を分離する素子分離領域（以下、ＳＴＩ(Shallow Trench Isolation)と称する）７８が形成されている。

Ｓｉ基板７０の表面側（図面上側）であり、アクティブ領域７７上には、配線層７９が形成されており、この配線層７９には、複数のトランジスタが形成されている。図３では、転送トランジスタ８０が形成されている例を示した。転送トランジスタ（ゲート）８０は、縦型トランジスタで形成されている。すなわち、転送トランジスタ（ゲート）８０は、縦型トランジスタトレンチ８１が開口され、そこにＰＤ７１から電荷を読み出すための転送ゲート（TG）８０が形成されている。

さらに、Ｓｉ基板７０の表面側にはアンプ（AMP）トランジスタ、選択（SEL）トランジスタ、リセット（RST）トランジスタ等の画素トランジスタが形成されている。これらのトランジスタの配置については、図４を参照して説明し、動作については、図５の回路図を参照して説明する。

画素５０a間には、トレンチが形成されている。このトレンチを、ＤＴＩ(Deep Trench Isolation)８２と記述する。このＤＴＩ８２は、隣接する画素５０ａ間に、Ｓｉ基板７０を深さ方向（図中縦方向であり、表面から裏面への方向）に貫く形状で形成される。また、ＤＴＩ８２は、隣接する画素５０ａに不要な光が漏れないように、画素間の遮光壁としても機能する。

ＰＤ７１とＤＴＩ８２との間には、ＤＴＩ８２側からＰＤ７１に向かって順にＰ型固相拡散層８３とＮ型固相拡散層８４が形成されている。Ｐ型固相拡散層８３は、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されている。Ｎ型固相拡散層８４は、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接するまで形成されている。

なお、固相拡散層とは、不純物ドーピングによるＰ型層とＮ型層の形成を、後述する製法によって形成した層を指すが、本技術では固相拡散による製法に限られず、イオン注入などの別の製法によって生成されたＰ型層とＮ型層をＤＴＩ８２とＰＤ７１との間にそれぞれ設けてもよい。また、実施の形態におけるＰＤ７１はＮ型領域で構成されている。光電変換は、これらＮ型領域の一部、または全てにおいて行われる。

Ｐ型固相拡散層８３は裏面Ｓｉ界面７５に接するまで形成されているが、Ｎ型固相拡散層８４は裏面Ｓｉ界面７５に接しておらず、Ｎ型固相拡散層８４と裏面Ｓｉ界面７５の間に間隔が設けられている。

このような構成により、Ｐ型固相拡散層８３とＮ型固相拡散層８４のＰＮ接合領域は強電界領域を成し、ＰＤ７１にて発生された電荷を保持するようにされている。このような構成によれば、ＤＴＩ８２に沿って形成したＰ型固相拡散層８３とＮ型固相拡散層８４が強電界領域を成し、ＰＤ７１にて発生された電荷を保持することができる。

仮に、Ｎ型固相拡散層８４が、ＤＴＩ８２に沿ってＳｉ基板７０の裏面Ｓｉ界面７５に接するまで形成されていた場合、光の入射面側であるＳｉ基板７０の裏面Ｓｉ界面７５とＮ型固相拡散層８４が接する部分で、電荷のピニングが弱体化してしまうため、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまい、例えば、白点が生じたり、暗電流が発生したりしてしまう可能性がある。

しかしながら、図３に示した画素５０ａにおいては、Ｎ型固相拡散層８４が、Ｓｉ基板７０の裏面Ｓｉ界面７５とは接しない構成とされ、ＤＴＩ８２に沿ってＳｉ基板７０のＰ型領域７２に接する形成とされている。このような構成とすることで、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。

また、図３に示した画素５０ａは、ＤＴＩ８２の内壁に、ＳｉＯ２から成る側壁膜８５が形成され、その内側にはポリシリコンから成る充填材８６が埋め込まれている。

第１の実施の形態における画素５０ａは、裏面側にＰ型領域７２が設けられており、ＰＤ７１およびＮ型固相拡散層８４が裏面Ｓｉ界面７５付近に存在しないような構成とされている。これにより、裏面Ｓｉ界面７５付近におけるピニングの弱体化が生じないので、発生した電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを抑止することができる。

なお、ＤＴＩ８２については、側壁膜８５に採用したＳｉＯ２の代わりＳｉＮを採用してもよい。また、充填材８６に採用したポリシリコンの代わりにドーピングポリシリコンを用いてもよい。ドーピングポリシリコンを充填した場合、または、ポリシリコンを充填した後にＮ型不純物またはＰ型不純物をドーピングした場合には、そこに負バイアスを印加すれば、ＤＴＩ８２の側壁のピニングを強化することができるので、Dark特性をさらに改善することができる。

図４、図５を参照し、画素５０ａに形成されているトランジスタの配置と、各トランジスタの動作について説明する。図４は、画素アレイ部４１（図２）に配置されている３×３の９画素５０ａを表面側（図３において、図中上側）から見たときの平面図であり、図５は、図４に示した各トランジスタの接続関係を説明するための回路図である。

図４中、１つの四角形は、１画素５０ａを表す。図４に示したように、ＤＴＩ８２は、画素５０a（画素５０ａに含まれるＰＤ７１）を取り囲むように形成されている。また、画素５０ａの表面側には、転送トランジスタ（ゲート）８０、ＦＤ(フローティングディフュージョン)９１、リセットトランジスタ９２、増幅トランジスタ９３、および選択トランジスタ９４が形成されている。

ＰＤ７１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。ＰＤ７１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ８０を介して、ＦＤ９１に接続されている。

転送トランジスタ８０は、転送信号TRによりオンされたとき、ＰＤ７１で生成された電荷を読み出し、ＦＤ９１に転送する。

ＦＤ９１は、ＰＤ７１から読み出された電荷を保持する。リセットトランジスタ９２は、リセット信号RSTによりオンされたとき、ＦＤ９１に蓄積されている電荷がドレイン（定電圧源Vdd）に排出されることで、ＦＤ９１の電位をリセットする。

増幅トランジスタ９３は、ＦＤ９１の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ９３は、垂直信号線３３を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、ＦＤ９１に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ９３から選択トランジスタ９４と垂直信号線４７を介してカラム処理部４３（図２）に出力される。

選択トランジスタ９４は、選択信号SELにより画素３１が選択されたときオンされ、画素３１の画素信号を、垂直信号線３３を介してカラム処理部４３に出力する。転送信号TR、選択信号SEL、及びリセット信号RSTが伝送される各信号線は、図２の画素駆動線４６に対応する。

画素５０ａは、以上のように構成することができるが、この構成に限定されるものではなく、その他の構成を採用することもできる。

＜ＤＴＩ８２周辺の製造方法＞
図６は、ＤＴＩ８２周辺の製造方法を説明するための図である。

Ｓｉ基板７０にＤＴＩ８２を開口するに際しては、図６のＡに示されるように、Ｓｉ基板７０上のＤＴＩ８２を形成する位置以外をＳｉNとＳｉＯ２を用いたハードマスクで覆い、ハードマスクによって覆われていない部分をドライエッチングによりＳｉ基板７０の所定の深さまで垂直方向に溝が開口される。

次に、開口された溝の内側にＮ型の不純物であるＰ（リン）を含むＳｉＯ２膜を成膜してから熱処理を行い、ＳｉＯ２膜からＳｉ基板７０側にＰ（リン）をドーピング(以下、固相拡散と称する)させる。

次に、図６のＢに示されるように、開口した溝の内側に成膜したＰを含むＳｉＯ２膜を除去してから、再び熱処理を行い、Ｐ（リン）をＳｉ基板７０の内部にまで拡散させることによって、現状の溝の形状にセルフアラインされたＮ型固相拡散層８４が形成される。この後、ドライエッチングにより溝の底部がエッチングされることにより、深さ方向に延長される。

次に、図６のＣに示されるように、延長した溝の内側にＰ型の不純物であるＢ（ボロン）を含むＳｉＯ２膜が成膜されてから熱処理が行われ、ＳｉＯ２膜からＳｉ基板７０側にＢ（ボロン）が固相拡散されることにより、延長された溝の形状にセルフアラインされたＰ型固相拡散層８３が形成される。

この後、溝の内壁に成膜されているＢ（ボロン）を含むＳｉＯ２膜が除去される。

次に図６のＤに示されるように、開口されている溝の内壁にＳｉＯ２から成る側壁膜８５を成膜し、ポリシリコンを充填してＤＴＩ８２を形成する。その後、画素トランジスタや配線が形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化されるとき、ＤＴＩ８２の底部はＰ型固相拡散層８３を含めて同時に薄膜化される。この薄膜化は、Ｎ型固相拡散層８４に達しない深さまで行うものとする。

以上の工程を経ることにより、裏面Ｓｉ界面７５に接していないＮ型固相拡散層８４と、裏面Ｓｉ界面７５に接しているＰ型固相拡散層８３とから成る強電界領域をＰＤ７１に隣接して形成することができる。

＜第２の実施の形態＞
図７は、本技術が適用された第２の実施の形態における画素５０ｂの垂直方向の断面図である。

第２の実施の形態では、ＤＴＩ８２がＳＴＩ７８に形成されている点が、第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様であり、同様の部分には、同一の符号を付し、適宜説明を省略する。この後の画素５０の説明においても、第１の実施の形態における画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜説明を省略する。

図７に示した画素５０ｂにおいては、アクティブ領域７７に形成されているＳＴＩ７８ｂが、ＤＴＩ８２ｂが形成される部分まで形成（画素５０ｂの端部まで形成）されている。そして、そのＳＴＩ７８ｂの下部にＤＴＩ８２ｂが形成されている。

換言すれば、ＤＴＩ８２ｂが形成されている部分に、ＳＴＩ７８ｂが形成され、ＳＴＩ７８ｂとＤＴＩ８２ｂが接するような位置に、ＳＴＩ７８ｂとＤＴＩ８２ｂが形成されている。

このような形成とすることで、ＳＴＩ７８ｂとＤＴＩ８２ｂを別の位置に形成する場合（例えば、第１の実施の形態における画素５０ａ（図３））と比べ、画素５０ｂを小型化することが可能となる。

また第２の実施の形態における画素５０ｂによっても、第１の実施の形態における画素５０ａと同様の効果、すなわち、Dark特性が悪化することを防ぐことができるという効果を得ることができる。

＜第３の実施の形態＞
図８は、本技術が適用された第３の実施の形態における画素５０ｃの垂直方向の断面図である。

第３の実施の形態では、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側に充填剤８６ｃとしてＳｉＯ２が充填されている点が第１、第２の実施の形態における画素５０ａ、画素５０ｂと異なる。

第１の実施の形態における画素５０ａは、ＤＴＩ８２の側壁にＳｉＯ２の側壁膜８５が形成され、ポリシリコンが充填されている構成とされているのに対し第３の実施の形態における画素５０ｃは、ＤＴＩ８２ｃの側壁に負の固定電荷をもった膜１０１が形成され、その内側にＳｉＯ２が充填されている。

ＤＴＩ８２ｃの側壁に形成する負の固定電荷を有する膜１０１は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、もしくは酸化チタン（ＴｉＯ2）膜で形成することができる。上記あげた種類の膜は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜等に用いられている実績があり、そのため、成膜方法が確立されているので容易に成膜することができる。

成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着法等が挙げられるが、原子層蒸着法を用いれば、成膜中に界面準位を低減するＳｉＯ2層を同時に１ｎｍ程度形成することができるので好適である。

また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）、酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等があげられる。

さらに、上記負の固定電荷を有する膜１０１は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。

上記負の固定電荷を有する膜１０１は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。ただし、白点等の画像欠陥を生じさせないようにするために、上記シリコンや窒素等の添加物は、上記負の固定電荷を有する膜１０１の表面、すなわち上記ＰＤ７１側とは反対側の面に添加されていることが好ましい。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。

第３の実施の形態では、ＤＴＩ８２のトレンチ側壁のピニングを強化することが可能である。よって、例えば、第１の実施の形態における画素５０ａと比較したとき、画素５０ｃによれば、Dark特性が悪化するようなことをより確実に防ぐことが可能となる。

第３の実施の形態におけるＤＴＩ８２を形成するために、図６のＤに示された状態から裏面側を、充填剤８６として充填されたポリシリコンが露出するまで研磨された後に、フォトレジストとウェットエッチングにより溝内部の充填剤８６（ポリシリコン）と側壁膜８５（ＳｉＯ２）を除去し、膜１０１を成膜してからＳｉＯ２を溝に充填すればよい。

なお、充填材としてＳｉＯ２の代わりに、溝の内部をＷ（タングステン）等の金属材で充填してもよい。この場合、斜め方向からの入射光に対するＤＴＩ８２での光透過が抑制されるので混色を改善することができる。

＜第４の実施の形態＞
図９は、本技術が適用された第４の実施の形態における画素５０ｄの垂直方向の断面図である。

第４の実施の形態では、ＤＴＩ８２に沿って形成されているＮ型固相拡散層８４ｄが、Ｓｉ基板７０の深さ方向に濃度勾配を持っている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。

第１の実施の形態における画素５０ａのＮ型固相拡散層８４のＮ型の不純物の濃度は、深さ方向に関係なく、一定の濃度とされていたのに対し、第４の実施の形態における画素５０ｄのＮ型固相拡散層８４ｄのＮ型の不純物の濃度は、深さ方向に依存した異なる濃度とされている。

すなわち、画素５０ｄのＮ型固相拡散層８４ｄの表面側に近いＮ型固相拡散層８４ｄ－１は、Ｎ型の不純物の濃度が濃く、裏面側に近いＮ型固相拡散層８４ｄ－２は、Ｎ型の不純物の濃度が薄く形成されている。

第４の実施の形態における画素５０ｄは、第１の実施の形態における画素５０ａと同様の効果が得られることに加えて、Ｎ型固相拡散層８４ｄに濃度勾配を設けたことにより、裏面側のポテンシャルが浅くなり、電荷を読み出し易くすることできるという新たな効果を得ることもできる。

Ｎ型固相拡散層８４ｄに濃度勾配を設けるには、例えば、ＤＴＩ８２の溝を開口する際に溝の側壁にエッチングダメージが入るので、そのダメージ量による固相拡散ドーピング量の違いを利用することができる。

なお、Ｎ型固相拡散層８４ｄに濃度勾配を設ける代わりに、表面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度を薄くし、裏面側に近いＰ型固相拡散層８３ｄのＰ型不純物の濃度が濃くなるように形成するようにしてもよい。この場合にも、Ｎ型固相拡散層８４ｄに濃度勾配を設けた場合と同様の効果を得ることができる。

また、Ｎ型固相拡散層８４ｄとＰ型固相拡散層８３ｄの両方に、それぞれ濃度勾配を持たせてもよい。

＜第５の実施の形態＞
図１０は、本技術が適用された第５の実施の形態における画素５０ｅの垂直方向の断面図である。

第５の実施の形態における画素５０ｅは、ＤＴＩ８２ｅの内壁に形成されているＳｉＯ２から成る側壁膜８５ｅが、第１の実施の形態における画素５０ｅの側壁膜８５と比較して厚く形成されている点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。

ＳｉＯ２は、Ｓｉに比較して光の屈折率が低いので、Ｓｉ基板７０に入射した入射光は、スネルの法則に従って反射して隣接画素５０に光が透過することが抑制されるが、側壁膜８５の膜厚が薄いとスネルの法則が完全に成り立たずに透過光が増えてしまう可能性がある。

第５の実施の形態における画素５０ｅの側壁膜８５ｅの膜厚は、厚く形成されているため、スネルの法則からの乖離を少なくすることができ、入射光の側壁膜８５ｅでの反射が増えて隣接画素５０ｅへの透過を減らすことができる。よって、第５の実施の形態における画素５０ｅは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、斜め入射光に起因する隣接画素５０ｅへの混色を抑止することができるという効果も得ることができる。

＜第６の実施の形態＞
図１１は、本技術が適用された第６の実施の形態における画素５０ｆの垂直方向の断面図である。

第６の実施の形態における画素５０ｆは、ＰＤ７１と裏面Ｓｉ界面７５の間の領域１１１にＰ型不純物をドーピングすることにより、Ｓｉ基板７０におけるＰ型不純物の濃度が表面側よりも裏面側が濃くなるように濃度勾配が設けられている点が、第１の実施の形態の画素５０ａと異なり、その他の構成は第１の実施の形態の画素５０ａと同様である。

第１の実施の形態の画素５０ａは、図３を再度参照するに、Ｓｉ基板７０に濃度勾配が無く、裏面Ｓｉ界面７５との間に、Ｐ型領域７２が形成されていた。第６の実施の形態における画素５０ｆは、Ｓｉ基板７０に濃度勾配が設けられている。その濃度勾配は、Ｐ型不純物の濃度が表面側よりも裏面側（Ｐ型領域１１１側）が濃くなるような濃度勾配とされている。

このような濃度勾配を有する第６の実施の形態における画素５０ｆによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、電荷を読み出し易くなるというさらなる効果を得ることができる。

＜第７の実施の形態＞
図１２は、本技術が適用された第７の実施の形態における画素５０ｇの垂直方向の断面図である。

第７の実施の形態のおける画素５０ｇは、第１の実施の形態における画素５０ａと比較して、Ｓｉ基板７０の厚さが厚くなっており、Ｓｉ基板７０の厚さが厚くなるに伴い、ＤＴＩ８２などの深く形成されている点が、画素５０ａと異なる。

第７の実施の形態のおける画素５０ｇは、Ｓｉ基板７０ｇが厚く形成されている。Ｓｉ基板７０ｇが厚く形成されていることに伴い、ＰＤ７１ｇの面積（体積）が増加し、ＤＴＩ８２ｇも深く形成される。またＤＴＩ８２ｇが深く形成されるのに伴い、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇも深く（広く）形成される。

Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇが広くなることで、Ｐ型固相拡散層８３ｇとＮ型固相拡散層８４ｇから構成されるＰＮ接合領域の面積が広くなる。よって、第７の実施の形態における画素５０ｇは、第１の実施の形態における画素５０ｇと同様の効果を得られることに加えて、第１の実施の形態における画素５０ａよりも、さらに飽和電荷量Qsを増加させることができる。

＜第８の実施の形態＞
図１３は、本技術が適用された第８の実施の形態における画素５０ｈの垂直方向の断面図である。

第８の実施の形態における画素５０ｈは、図１２に示した第７の実施の形態における画素５０ｇと同じく、Ｓｉ基板７０ｇの深さ方向の長さが延長された画素とされている。

さらに画素５０ｒにおいては、ＰＤ７１に対し、その裏面側にイオン注入によりＰ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２が形成されている。Ｐ型領域１２１－１、Ｎ型領域１２２、およびＰ型領域１２１－２で形成されるＰＮ接合部には、強電界が生じるため、電荷を保持することができる。

よって、第８の実施の形態における画素５０ｈは、第７の実施の形態における画素５０ｇと同様の効果が得られることに加えて、さらに飽和電荷量Qsを増加させることができる。

＜第９の実施の形態＞
図１４は、本技術が適用された第９の実施の形態における画素５０ｉの垂直方向の断面図である。

第９の実施の形態における画素５０ｉは、Ｓｉ基板７０の表面側にMOSキャパシタ１３１および画素トランジスタ（不図示）が形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。

通常、ＰＤ７１の飽和電荷量Qsを大きくしても、変換効率を下げないと垂直信号線VSL（図２に示した垂直信号線４７）の振幅リミットで出力が制限されてしまい、増加された飽和電荷量Qsを生かしきることが困難である。

ＰＤ７１の変換効率を下げるためには、ＦＤ９１（図４）に容量を付加する必要がある。そこで、第９の実施の形態における画素５０ｉは、MOSキャパシタ１３１がＦＤ９１（図１１では不図示）に付加する容量として追加された構成とされている。

第９の実施の形態における画素５０ｉは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＦＤ９１にMOSキャパシタ１３１を付加したことにより、ＰＤ７１の変換効率を下げることができ、増加された飽和電荷量Qsを生かしきることができる構成とすることができる。

＜第１０の実施の形態＞
図１５は、本技術が適用された第１０の実施の形態における画素５０ｊの垂直方向の断面図である。

第１０の実施の形態における画素５０ｊは、アクティブ領域７７に形成されているウェルコンタクト部１５１に２つのコンタクト１５２が形成され、コンタクト１５２は、Ｃｕ配線１５３と接続されている点が第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。

このように、ウェルコンタクト部１５１を備える構成とすることもできる。なお、図１５では、２つのコンタクト１５２が形成されている例を示したが、ウェルコンタクト部１５１に２以上のコンタクト１５２を形成してもよい。

第１０の実施の形態における画素５０ｊによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、重欠陥歩留りを改善することができる。

＜第１１の実施の形態＞
図１６は、本技術が適用された第１１の実施の形態における画素５０ｋの垂直方向断面図と平面図を表す。

第１１の実施の形態における画素５０ｋは、縦型トランジスタトレンチ８１ｋが画素５０ｋの中央に開口されて転送トランジスタ（ゲート）８０ｋが形成されている点が、第１の実施の形態における画素５０ａと異なり、その他の構成は第１の実施の形態における画素５０ａと同様である。

図１６に示した画素５０ｋは、転送トランジスタ（ゲート）８０ｋが、ＰＤ７１の各外周から等距離に位置した状態で形成されている。よって、第１１の実施の形態における画素５０ｋによれば、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、転送トランジスタ（ゲート）がＰＤ７１の各外周から等距離に存在することになるので、電荷の転送を改善することができる。

＜第１２の実施の形態＞
図１７は、本技術が適用された第１２の実施の形態における画素５０ｍの垂直方向断面図と平面図を表す。

第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている点が、第１の実施の形態における画素５０ａと異なり、他の点は同様に構成されている。

第１の実施の形態における画素５０ａ（図３）は、転送トランジスタ８０が１本の縦型トランジスタトレンチ８１を備える構成とされていたが、第１２の実施の形態における画素５０ｍは、転送トランジスタ８０ｍが２本の縦型トランジスタトレンチ８１－１，８１－２によって形成されている。

このように、２本の縦型トランジスタトレンチ８１－１，８１－２を備える構成とすることで、転送トランジスタ８０ｋの電位を変えたときの２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２に挟まれた領域のポテンシャルの追随性が向上する。よって、変調度を上げることができる。この結果、電荷の転送効率を改善することができる。

また、第１の実施の形態における画素５０ａと同様の効果も得られる。

なお、ここでは、転送トランジスタ８０ｋが、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２を備える例を示して説明を行ったが、各画素領域に２本以上の縦型トランジスタトレンチ８１が形成されるようにしても良い。

また、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２が同一の大きさ（長さ、太さ）で形成されている例を示したが、複数の縦型トランジスタトレンチ８１が形成される場合、異なる大きさの縦型トランジスタトレンチ８１が形成されるようにしても良い。例えば、２本の縦型トランジスタトレンチ８１－１と縦型トランジスタトレンチ８１－２のうち、一方を他方よりも長く形成したり、一方を他方よりも太く形成したりしても良い。

＜第１３の実施の形態＞
図１８は、本技術が適用された第１３の実施の形態における画素５０ｎの垂直方向の断面図である。

第１３の実施の形態における画素５０ｎは、遮光膜７４の構成が、第１の実施の形態における画素５０ａと異なり、他の構成は同様とされている。

第１３の実施の形態における画素５０ｎは、ＤＴＩ８２ｎの上側と下側に、それぞれ遮光膜７４ｎ－１と遮光膜７４ｎ－２が形成されている。第１の実施の形態における画素５０ａ（図３）は、ＤＴＩ８２の裏面側（図面下側）に、その裏面側を覆う遮光膜７４が形成されていたが、画素５０ｎ（図１８）は、その遮光膜７４と同じ金属材（例えば、タングステン）により、ＤＴＩ８２ｎの内部が充填されているとともに、Ｓｉ基板７０の表面側（図面上側）も覆われている。

すなわち、各画素領域の裏面以外（光入射面以外）が金属材で囲まれた構成とされている。ただし、画素５０ｎを、画素５０ｎの裏面以外を金属材で囲んだ構成とした場合、遮光膜７４ｎ－２の、転送トランジスタ８０ｎが位置する部分は開口され、外部との接続用の端子が形成されるなど、必要な箇所には、適宜開口部分が設けられている。

なお、遮光膜７４等には、タングステン（Ｗ）以外の金属材を用いてもよい。

第１３の実施の形態における画素５０ｎによれば、入射光が隣接画素５０ｎに漏れ出すことを防ぐことができるため混色を抑止することができる。

また、裏面側から入射して光電変換されずに表面側に到達した光は、金属材（遮光膜７４ｎ－２）により反射されて再びＰＤ７１に入射される構成とすることができる。よって、第１３の実施の形態における画素５０ｎでは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、ＰＤ７１の感度をより向上させることができる。

＜第１４の実施の形態＞
図１９は、本技術が適用された第１４の実施の形態における画素５０ｐの垂直方向の断面図である。

第１４の実施の形態における画素５０ｐは、裏面側に形成されているＰ型固相拡散層８３ｐや側壁膜８５ｐの形状が、第１の実施の形態における画素５０ａと異なり、その他の構成は、第１の実施の形態における画素５０ａと同様である。

画素５０ｐの裏面側のＰ型固相拡散層８３ｐは、Ｎ型固相拡散層８４ｐの下側に張り出すような形状で形成されている。画素５０ｐは、Ｐ型領域７２ｐの端部に、Ｐ型領域７２ｐ内に張り出すような形状で形成されているＰ型固相拡散層８３ｐを有する。またＰ型固相拡散層８３ｐ内に形成されている側壁膜８５ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。さらに、側壁膜８５ｐ内に形成されている充填材８６ｐも、Ｐ型領域７２ｐ方向に張り出すような形状で形成されている。

このような形状とすることで、Ｎ型固相拡散層８４ｐが、Ｓｉ基板７０の裏面Ｓｉ界面７５とより確実に接しない構成とすることができる。よって、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。

Ｎ型固相拡散層８４ｐを形成する際、その深さや濃度にはばらつきがある可能性がある。例えば、Ａ画素５０のＮ型固相拡散層８４の深さは、Ｂ画素５０のＮ型固相拡散層８４の深さよりも深く形成されるといったようなばらつきがある可能性がある。この場合、深く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。

また、例えば、Ａ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度が、Ｂ画素５０のＮ型固相拡散層８４のＮ型不純物の濃度よりも濃く形成されるといったようなばらつきがある可能性がある。この場合、濃く形成されたＮ型固相拡散層８４は、Ｐ型領域７２内や、Ｐ型領域７２を貫き、Ｓｉ基板７０の裏面Ｓｉ界面７５に達してしまう可能性がある。

画素５０ｐにおいては、Ｎ型固相拡散層８４ｐの裏面Ｓｉ界面７５側には、Ｐ型領域７２ｐだけでなく、Ｐ型固相拡散層８３ｐが、張り出すような形でＮ型固相拡散層８４ｐの下側にも形成されているため、仮に、上記したように、Ｎ型固相拡散層８４ｐの深さや濃度にばらつきが発生しても、そのばらつきを吸収し、確実に、Ｐ型固相拡散層８３ｐにて、Ｓｉ基板７０の裏面Ｓｉ界面７５にＮ型固相拡散層８４ｐが接するようなことを防ぐことができる。

第１４の実施の形態における画素５０ｐは、第１の実施の形態における画素５０ａと同様の効果を得られる。

第１４の実施の形態における画素５０ｐの製造、特にＤＴＩ８２ｐ、Ｐ型固相拡散層８３ｐの形成時の工程について図２０乃至図２２を参照して説明する。

工程Ｓ５１において、ＤＴＩ８２ｐを形成する基板が用意される。基板には、シリコン酸化膜２００が形成され、形成されていた溝には絶縁膜（絶縁材料）２０１が埋められる。シリコン酸化膜２００としては、例えば、LP-TEOSが堆積される。

工程Ｓ５２において、シリコン酸化膜２００の一部、絶縁膜２０１の一部、ＳｉＮの一部、Ｓｉ基板７０の一部が、ドライエッチングにより掘り込まれる。この工程Ｓ５２により深い溝（ディープトレンチ）が形成される。このディープトレンチの形状は、平面形状では格子状となり、深さは、この後の工程の固相拡散でＮ型領域を形成したい領域の下端までとされる。

工程Ｓ５３において、ウエハの全面に、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ）２０２が堆積される。この工程Ｓ５３における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＰＳＧ膜２０２が形成される。ここでは、Ｐ（リン）が用いられているため、ＰＳＧ膜２０２は、Ｎ型の膜として成膜される。

工程Ｓ５４において、熱拡散処理が実行される。工程Ｓ５４において、ウエハがアニールされることで、ＰＳＧ膜２０２とＳｉ基板７０が接触している領域では、ＰＳＧ膜２０２からＳｉ基板７０へ、Ｐ（リン）が固相拡散される。その結果、図２０の工程Ｓ５４に示したように、Ｎ型の不純物領域２０３が形成される。このＮ型の不純物領域２０３は、Ｎ型固相拡散層８４ｐとなる領域である。

工程Ｓ５５において、ウエハ上のＰＳＧ膜２０２が除去される。ＰＳＧ膜２０２の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。

工程Ｓ５６（図２１）において、ウエハのディープトレンチの底面のシリコンがドライエッチングによりさらに掘り込まれる。工程Ｓ５６において掘り込まれるディープトレンチの形状は、幅は工程Ｓ５２において形成されるディープトレンチと同じ幅とされ、深さは、工程Ｓ５２において形成されたディープトレンチよりもさらに深く、Ｐ型領域７２ｐ（図１９）が形成される領域よりもさらに深い位置まで掘り込まれた形状とされる。

工程Ｓ５７において、ウエハの全面に、例えば、LP-CVD法が用いられ、ＳｉＮ膜２０４が堆積される。ＳｉＮ膜２０４は、ディープトレンチが形成されていないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に形成される。

工程Ｓ５８において、ウエハのＳｉＮ膜２０４を、ドライエッチを用いることで、全面エッチバックされる。工程Ｓ５８における処理が実行されることで、図２１の工程Ｓ５８のところに示したように、ディープトレンチが形成されていないウエハの表面とディープトレンチの底面のＳｉＮ膜２０４が除去され、ディープトレンチの側面にのみ、ＳｉＮ膜２０４が残った状態となる。

工程Ｓ５９において、ウエハのＳｉＮ膜２０４で覆われていないディープトレンチの底面がウェットエッチングされる。ディープトレンチの底面が、ウェットエッチングされることで、図２１の工程Ｓ５９のところに示したように、ディープトレンチの底部の形状が、トレンチの幅よりも張り出す形状となる。例えば、断面が楕円形状の空洞が形成される。

工程Ｓ６０において、ディープトレンチの側壁のＳｉＮ膜２０４が除去される。ＳｉＮ膜の除去は、例えば、ホットリン酸を用いたウェットエッチングにより行うことができる。

工程Ｓ６１（図２２）において、ＡＬＤ（Atomic Layer Deposition）方が用いられ、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ）２０５が堆積される。この工程Ｓ６１における処理により、ディープトレンチを形成していないウエハの表面、ディープトレンチの側面、およびディープトレンチの底面に、ＢＳＧ膜２０５が形成される。ここでは、Ｂ（ボロン）が用いられているため、ＢＳＧ膜２０５は、Ｐ型の膜として成膜される。

工程Ｓ６２において、熱拡散処理が実行される。工程Ｓ６２において、ウエハがアニールされることで、ＢＳＧ膜２０５とＳｉ基板７０が接触している領域では、ＢＳＧ膜２０５からＳｉ基板７０へ、Ｂ（ボロン）が固相拡散される。その結果、図２２の工程Ｓ６２に示したように、Ｐ型の不純物領域２０６が形成される。このＰ型の不純物領域２０６は、Ｐ型固相拡散層８３ｐ（図１９）となる領域である。

工程Ｓ６３において、ＢＳＧ膜２０５が除去される。ＢＳＧ膜２０５の除去は、例えば、フッ酸を用いたウェットエッチングにより行うことができる。

工程Ｓ６４において、トレンチ内に、充填材８６ｐとして、ポリシリコンが埋め込まれ、ウエハ上面に堆積された不要なポリシリコンが除去される。また、画素トランジスタや配線なども形成される。その後、裏面側からＳｉ基板７０が薄膜化される。この薄膜化は、ディープトレンチの底部が露出する程度まで行われる。換言すれば、図２２の工程Ｓ６４のところに示したように、工程Ｓ５９（図２１）で形成された、トレンチの幅よりも広い幅を有する空洞の中央部分（断面で例えば楕円形状に近い形状となる空洞の長軸となる部分）まで薄膜化される。

このようにして、図１９に示した画素５０ｐのＤＴＩ８２ｉに係わる部分が形成される。図１９を参照して説明したように、Ｎ型固相拡散層８４ｐと裏面Ｓｉ界面７５の間に、Ｐ型固相拡散層８３ｐが位置するような形状とすることができる。よって、Ｎ型固相拡散層８４ｐが、Ｓｉ基板７０の裏面Ｓｉ界面７５とより確実に接しない構成とすることができる。よって、電荷のピニングが弱体化してしまうことを防ぐことができ、電荷がＰＤ７１に流れ込んでDark特性が悪化してしまうようなことを防ぐことが可能となる。

＜第１５の実施の形態＞
図２３は、本技術が適用された第１５の実施の形態における画素５０ｑの垂直方向の断面図である。

本技術は、縦型分光型の画素５０に対しても適用できる。第１５の実施の形態として、縦型分光型の画素５０ｑに対して本技術を適用した場合について説明する。図２３に示した画素５０ｑは、上側が裏面（光入射側）とし、下型が表面（配線層などが形成される側）としてある。

図２３に示した画素５０ｑは、光電変換部（ＰＤ）が積層されている。画素５０ｑでは、Ｓｉ基板７０ｑの表面である面３０１側に、転送Ｔｒ（ＭＯＳ ＦＥＴ）等が形成された多層配線層３０２が設けられている。

図２３において、画素５０ｑは、それぞれ異なる波長域の光を選択的に検出して光電変換を行う１つの有機光電変換部３０３と、２つの無機光電変換部３０４，３０５とが縦方向に積層された積層構造を有し、有機光電変換部３０３は、例えば、２種類以上の有機半導体材料を含んで構成される。

以上のように、２つの無機光電変換部３０４，３０５と、１つの有機光電変換部３０３とが積層されていることにより、１つの素子（画素）で赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、青（Ｂｌｕｅ）の各色信号を取得することができる。有機光電変換部３０３は、Ｓｉ基板７０ｑの裏面である面３０６上に形成され、無機光電変換部３０４，３０５は、Ｓｉ基板７０ｑ内に埋め込む形で形成されている。

有機光電変換部３０３は、有機半導体を用いて、選択的な波長域の光、すなわち、ここでは緑色光を吸収して、電子－正孔対を発生させる有機光電変換素子で構成される。有機光電変換部３０３は、信号電荷を取り出すための下部電極３０７と上部電極３０８との間に有機光電変換層（有機半導体層）３０９を挟み込んだ構成を有している。下部電極３０７及び上部電極３０８は、配線層やコンタクトメタル層を介して、Ｓｉ基板７０ｑ内に埋設された導電性プラグ３１０，３１１に電気的に接続されている。

有機光電変換部３０３では、Ｓｉ基板７０ｑの面３０６上に、層間絶縁膜３１２，３１３が形成され、層間絶縁膜３１２には、導電性プラグ３１０，３１１のそれぞれと対向する領域に貫通孔が設けられ、各貫通孔に導電性プラグ３１４，３１５が埋設されている。層間絶縁膜３１３には、導電性プラグ３１４，３１５のそれぞれと対向する領域に、配線層３１６，３１７が埋設されている。

この層間絶縁膜３１３上に、下部電極３０７が設けられるとともに、この下部電極３０７と絶縁膜３１８によって電気的に分離された配線層３１９が設けられている。これらのうち、下部電極３０７上に、有機光電変換層３０９が形成され、有機光電変換層３０９を覆うように上部電極３０８が形成されている。上部電極３０８上には、その表面を覆うように保護膜３２０が形成されている。保護膜３２０の所定の領域にはコンタクトホール３２１が設けられ、保護膜３２０上には、コンタクトホール３２１を埋め込み、かつ配線層３１９の上面まで延在するコンタクトメタル層３２２が形成されている。

導電性プラグ３１４は、導電性プラグ３１０とともにコネクタとして機能するとともに、導電性プラグ３１０及び配線層３１６とともに、下部電極３０７から緑用蓄電層３２３への電荷（電子）の伝送経路を形成する。導電性プラグ３１５は、導電性プラグ３１１とともにコネクタとして機能するとともに、導電性プラグ３１１、配線層３１７、配線層３１９及びコンタクトメタル層３２２とともに、上部電極３０８からの電荷（正孔）の排出経路を形成する。

導電性プラグ３１４，３１５は、遮光膜としても機能させるために、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属材料の積層膜により構成することができる。また、このような積層膜を用いることにより、導電性プラグ３１０，３１１をｎ型又はｐ型の半導体層として形成した場合にも、シリコンとのコンタクトを確保することができる。

層間絶縁膜３１２は、Ｓｉ基板７０ｑのシリコン層３２４との界面準位を低減させるとともに、シリコン層３２４との界面からの暗電流の発生を抑制するために、界面準位の小さな絶縁膜から構成することができる。このような絶縁膜としては、例えば、酸化ハフニウム（ＨｆＯ２）膜と酸化シリコン（ＳｉＯ２）膜との積層膜を用いることができる。層間絶縁膜３１３は、例えば、酸化シリコン、窒化シリコン（ＳｉＮ）及び酸窒化シリコン（ＳｉＯＮ）等のうちの１種よりなる単層膜か、あるいはこれらのうちの２種以上よりなる積層膜により構成することができる。

絶縁膜３１８は、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコン等のうちの１種よりなる単層膜か、あるいはこれらのうちの２種以上よりなる積層膜により構成されている。絶縁膜３１８は、例えば、その表面が平坦化されており、下部電極３０７とほぼ段差のない形状及びパターンを有している。絶縁膜３１８は、画素５０ｑの各画素の下部電極３０７間を電気的に分離する機能を有している。

下部電極３０７は、Ｓｉ基板７０ｑ内に垂直方向（図の上下方向）に並ぶように形成された無機光電変換部３０４及び３０５と対向して、これらの無機光電変換部３０４及び３０５を覆う領域に設けられている。この下部電極３０７は、光透過性を有する導電膜により構成され、例えば、インジウム錫酸化物（ＩＴＯ）により構成されている。

但し、下部電極３０７の構成材料としては、このインジウム錫酸化物の他にも、ドーパントを添加した酸化スズ（ＳｎＯ２）系材料、あるいはアルミニウム亜鉛酸化物にドーパントを添加してなる酸化亜鉛（ＺｎＯ）系材料を用いてもよい。酸化亜鉛系材料としては、例えば、ドーパントとしてアルミニウム（Ａｌ）を添加したアルミニウム亜鉛酸化物（ＡＺＯ）、ガリウム（Ｇａ）添加のガリウム亜鉛酸化物（ＧＺＯ）、インジウム（Ｉｎ）添加のインジウム亜鉛酸化物（ＩＺＯ）が挙げられる。また、この他にも、ＣｕＩ，ＩｎＳｂＯ４，ＺｎＭｇＯ，ＣｕＩｎＯ２，ＭｇＩＮ２Ｏ４，ＣｄＯ，ＺｎＳｎＯ３等が用いられてもよい。なお、図２３では、下部電極３０７から有機光電変換層３０９で得られた信号電荷（電子）の取り出しが行われるので、下部電極３０７は画素毎に分離されて形成される。

有機光電変換層３０９は、例えば、第１有機半導体材料、第２有機半導体材料及び／又は第３有機半導体材料の３種類を含んで構成されるとともに、これら３種類の有機半導体材料のいずれかは、有機ｐ型半導体及び有機ｎ型半導体のうちの一方又は両方であるともに、選択的な波長域の光を、光電変換する一方、他の波長域の光を透過させる。具体的には、有機光電変換層３０９は、例えば、緑の波長としての４５０ｎｍ以上６５０ｎｍ以下の範囲において極大吸収波長を有する。

有機光電変換層３０９の、下部電極３０７との間、及び上部電極３０８との間には、図示しない他の層が設けられていてもよい。例えば、下部電極３０７側から順に、下引き膜、正孔輸送層、電子ブロッキング膜、有機光電変換層３０９、正孔ブロッキング膜、バッファ膜、電子輸送層及び仕事関数調整膜が積層されていてもよい。

上部電極３０８は、下部電極３０７と同様の光透過性を有する導電膜により構成されている。上部電極３０８は、画素毎に分離されていてもよいし、各画素に共通の電極として形成されていてもよい。上部電極３０８の厚みは、例えば、１０ｎｍ～２００ｎｍである。

保護膜３２０は、光透過性を有する材料により構成され、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコン等のうちのいずれかよりなる単層膜、あるいはそれらのうちの２種以上よりなる積層膜である。この保護膜３２０の厚みは、例えば、１００ｎｍ～３００００ｎｍである。

コンタクトメタル層３２２は、例えば、チタン、タングステン、窒化チタン及びアルミニウム等のいずれか、あるいはそれらのうちの２種以上よりなる積層膜により構成されている。

無機光電変換部３０４，３０５は、それぞれ、ｐｎ接合を有するＰＤ（フォトダイオード）であり、Ｓｉ基板７０ｑ内の光路上において、面３０６側から無機光電変換部３０４，３０５の順に形成されている。無機光電変換部３０４は、青色光を選択的に検出して青色に対応する信号電荷を蓄積させる。無機光電変換部３０４は、例えば、Ｓｉ基板７０ｑの面３０６に沿った選択的な領域から、多層配線層３０２との界面近傍の領域にかけて延在して形成される。

無機光電変換部３０５は、赤色光を選択的に検出して赤色に対応する信号電荷を蓄積させる。無機光電変換部３０５は、例えば、無機光電変換部３０４よりも下層（面３０１側）の領域にわたって形成される。なお、青（Ｂｌｕｅ）は、例えば、４５０ｎｍ～４９５ｎｍの波長域、赤（Ｒｅｄ）は、例えば、６２０ｎｍ～７５０ｎｍの波長域にそれぞれ対応する色であり、無機光電変換部３０４，３０５はそれぞれ、各波長域のうちの一部又は全部の波長域の光を検出可能となっていればよい。

図２３の画素は、有機光電変換部３０３と、２つの無機光電変換部３０４，３０５とが縦方向に積層された積層構造を有し、有機光電変換部３０３が緑色光を、無機光電変換部３０４が青色光を、無機光電変換部３０５が赤色光を、それぞれ吸収（検出）して光電変換するので、１画素で縦（層）方向の縦分光を行い、赤、緑、青の各色信号を取得することができる。

本開示に係る技術は、以上のような画素５０ｑに適用することができ、無機光電変換部３０４と無機光電変換部３０５に、それぞれＮ型固相拡散層とＰ型固相拡散層からなる強電界領域３５１が形成されている。

無機光電変換部３０４と無機光電変換部３０５に形成されている強電界領域３５１について、図２４を参照して説明する。強電界領域３５１は、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２から構成されている。

より詳細には、無機光電変換部３０４には、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－２が形成され、無機光電変換部３０５には、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－１が形成され、無機光電変換部３０４と無機光電変換部３０５に形成されているＰ型固相拡散層３６１は、連続的に形成されている。

また、Ｐ型固相拡散層３６１のSi側壁界面内には、側壁膜３８５が形成され、中心部には充填剤３８６が充填されている。この充填剤３８６は、上述した実施の形態における充填材８６と同じく、ポリシリコンやＳｉＯ２を材料とした膜とすることができる。

無機光電変換部３０４と無機光電変換部３０５の間には、シリコン層３２４が存在し、無機光電変換部３０４と無機光電変換部３０５を分離している。またこのシリコン層３２４には、Ｐ型縦分離領域３７１が形成されている。また、Ｐ型分離領域３７１と無機光電変換部３０４の間のシリコン層、Ｐ型分離領域３７１と無機光電変換部３０５の間のシリコン層はＮ型でもよい。

このように、無機光電変換部３０４には、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－２から構成される強電界領域３５１が存在し、無機光電変換部３０５には、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－１から構成される強電界領域３５１が形成されることと、側壁膜３８５とSi側壁との界面にはＰ型固相拡散層３６１が存在するため、上記した実施の形態と同じく、無機光電変換部３０４と無機光電変換部３０５のそれぞれにおいて、電荷のピニングが弱体化してしまうことなく強電界による電荷蓄積領域を形成することができ、電荷が無機光電変換部３０４や無機光電変換部３０５に流れ込んでDark特性が悪化してしまうようなことを防ぐことと電荷蓄積領域を光電変換部３０４、光電変換部３０５の側壁に形成することで単位画素セル面積あたりの電荷蓄積領域を増加させることが可能となる。

第１５の実施の形態における画素５０ｑの製造、特に強電界領域３５１を形成するＰ型固相拡散層３６１とＮ型固相拡散層３６２の形成時の工程について図２５、図２６を参照して説明する。なお、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２の形成は、図２０乃至図２２を参照して説明した場合と基本的に同様であるため、その詳細な説明は適宜省略する。

工程Ｓ１０１において、トレンチが、Ｐ型分離領域３７１に達する前の位置まで掘り込まれる。その後、例えば、Ｐ（リン）を含んだシリコン酸化膜（ＰＳＧ膜）３８１が成膜される。このＰＳＧ膜３８１は、トレンチの底面、側面、およびウエハ上に成膜される。この工程Ｓ１０１は、図２０に示した工程Ｓ５１乃至Ｓ５３の処理と同等の処理が実行されることで行うことができる。

工程Ｓ１０２において、熱拡散処理が実行されることで、ＰＳＧ膜３８１とＳｉ基板７０ｑが接触している領域では、ＰＳＧ膜３８１からＳｉ基板７０ｑへ、Ｐ（リン）が固相拡散される。この結果、Ｎ型の不純物領域３８２が形成される。Ｎ型の不純物領域３８２は、Ｎ型固相拡散層３６２－１に該当する部分である。この後、ＰＳＧ膜３８１が除去される。この工程Ｓ１０２は、図２０に示した工程Ｓ５４，Ｓ５５の処理と同等の処理が実行されることで行うことができる。

工程Ｓ１０３において、トレンチに対してさらなる掘り込みが行われる。工程Ｓ１０３においては、Ｐ型領域３７１を貫き、Ｎ型固相拡散層３６２－２を形成したい部分まで掘り込まれる。さらに、ＰＳＧ膜３８３が成膜される。このＰＳＧ膜３８３は、工程Ｓ１０１と同じく、トレンチの底面、側面、およびウエハ上に成膜される。

工程Ｓ１０４において、ＰＳＧ膜３８３を残したい深さに、例えば保護レジスト３８４が形成される。保護レジスト３８４の形成はウェットエッチングを用いて、不要な保護レジスト３８４が除去されることで行われる。ＰＳＧ膜３８３を残したい深さとは、Ｎ型固相拡散層３６２－２を形成したい部分である。保護レジスト３８４は、薬液に対する高選択比を有する埋め込み膜である。なお、保護レジストでなくてもトレンチ内に埋め込むことができる塗布膜でもよい。

工程Ｓ１０５において、剥離したいＰＳＧ膜３８３が除去される。この場合、Ｎ型固相拡散層３６２－２を形成したい部分以外、換言すれば、保護レジスト３５４がある部分以外にあるＰＳＧ膜３８３が除去される。剥離したいＰＳＧ膜３８３が除去された後、保護レジスト３５４も除去される。

工程Ｓ１０６（図２６）において、工程Ｓ１０２と同じく、熱拡散処理が実行されることで、ＰＳＧ膜３８３とＳｉ基板７０ｑが接触している領域では、ＰＳＧ膜３８３からＳｉ基板７０ｑへ、Ｐ（リン）が固相拡散される。この結果、Ｎ型の不純物領域３８５が形成される。Ｎ型の不純物領域３８５は、Ｎ型固相拡散層３６２－２に該当する部分である。この後、ＰＳＧ膜３８３が除去される。

工程Ｓ１０７において、熱処理を追加することで、Ｎ型のリン（Ｐ）を拡散させて、Ｎ型の領域が広げられることで、Ｎ型固相拡散層３６２－１とＮ型固相拡散層３６２－２に該当する部分が形成される。このように、熱処理を追加することで、次の工程以降で、Ｐ型の固相拡散領域を形成後に、トレンチの側壁に、ＰＮ接合領域を、所望の濃度、深さで形成できる。

工程Ｓ１０８において、例えば、Ｂ（ボロン）を含んだシリコン酸化膜（ＢＳＧ膜）３８６が成膜される。

工程Ｓ１０９において、熱拡散処理が実行されることで、ＢＳＧ膜３８６とＳｉ基板７０ｑが接触している領域では、ＢＳＧ膜３８６からＳｉ基板７０ｑへ、Ｂ（ボロン）が固相拡散される。この結果、Ｐ型の不純物領域が形成される。このＰ型の不純物領域は、Ｐ型固相拡散層３６１に該当する部分である。この後、ＢＳＧ膜３８６が除去される。

工程Ｓ１０８、工程Ｓ１０９は、図２２に示した工程Ｓ６１乃至Ｓ６３の処理と同等の処理が実行されることで行うことができる。この後、工程Ｓ６４（図２２）に該当する処理として、工程Ｓ１１０において、Ｐ型固相拡散層３６１が形成されているトレンチ側壁Ｓｉ表面に、側壁膜３８５と充填剤３８６が成膜された後にエッチバックして埋め込まれる。その後、酸化膜を成膜した後、ＣＭＰで平坦化することで、上部が酸化膜で埋められ、図２４に示したような強電界領域３５１とトレンチＳｉ側壁表面のＰ型固相拡散層とＰ型固相拡散層より深い位置にはＮ型固相拡散層が形成される。

第１５の実施の形態における画素５０ｑの製造、特に強電界領域３５１を形成するＰ型固相拡散層３６１とＮ型固相拡散層３５２の形成時の他の工程について図２７、図２８を参照して説明する。

工程Ｓ１３１、工程Ｓ１３２は、工程Ｓ１０１、工程Ｓ１０２（図２５）と同様の工程であり、トレンチが形成され、そのトレンチ内にＰＳＧ膜３８１が成膜され、固相拡散されることで、Ｎ型の不純物領域３８２が形成される。

工程Ｓ１３３において、工程Ｓ１０３（図２５）と同じく、トレンチがさらに掘り込まれる。そして、ストッパー膜３９１が成膜される。工程Ｓ１３４において、不要なストッパー膜３９１が除去される。このストッパー膜３９１は、工程Ｓ１３５において成膜されるＰＳＧ膜３９２を残したい部分の手前の深さまで形成される。ＰＳＧ膜３９２を残したい部分の手前の深さとは、Ｎ型固相拡散層３６２－２を形成したい部分の手前までの深さである。

ストッパー膜３９１の形成は、例えば、Ｎ型固相拡散層３６２－２を形成したい部分まで掘り込んだトレンチ内の全面にストッパー膜３９１を形成した後、続けて保護膜を成膜し、その後、保護膜を、全面エッチングにてトレンチ底のストッパー膜３９１を露出させる。その後、保護膜と選択比があり、トレンチ底のストッパー膜３９１をエッチングできる薬液で処理することで保護膜に覆われていないトレンチ底のストッパー膜３９１だけが除去されることで、行われるようにすることができる。

工程Ｓ１３５において、ＰＳＧ膜３９２が成膜される。このＰＳＧ膜３９２は、トレンチの底面、トレンチの側面（ストッパー膜３９１上）、およびウエハ上に成膜される。

工程Ｓ１３６（図２８）において、熱拡散処理が実行されることで、Ｎ型の不純物領域３９３が形成される。さらに、Ｎ型の不純物領域３９３が形成された後、ＰＳＧ膜３９２が除去され、ストッパー膜３９１が除去される。

工程Ｓ１３７において、さらに熱拡散処理が実行されることで、Ｎ型の不純物領域３８２と不純物領域３９３が拡大し、Ｎ型固相拡散層３６２－１とＮ型固相拡散層３６２－２に該当する部分が形成される。

工程Ｓ１３８、工程Ｓ１３９において、工程Ｓ１０８、工程Ｓ１０９（図２６）と同等の処理が実行されることで、Ｐ型固相拡散層３６１が形成される。この後、工程Ｓ１１０（図２６）に該当する処理として、Ｐ型固相拡散層３６１が形成されているトレンチ側壁Ｓｉ表面に、側壁膜３８５と充填剤３８６が成膜された後にエッチバックして埋め込まれる。その後、酸化膜を成膜した後、ＣＭＰで平坦化することで、上部が酸化膜で埋められ、図２４に示したような強電界領域３５１とトレンチＳｉ側壁表面のＰ型固相拡散層とＰ型固相拡散層より深い位置にはＮ型固相拡散層が形成される。

図２５乃至図２８を参照して説明した工程において、ＰＳＧ膜やＢＳＧ膜を成膜し、固相拡散を行うことで、Ｎ型の不純物領域（Ｎ型固相拡散層３６２に該当する領域）やＰ型の不純物領域（Ｐ型固相拡散層３６１に該当する領域）を形成するとき、イオン注入やプラズマドーピングなどにより、それらの不純物領域が形成されるようにしても良い。

このようにして、図２４に示した強電界領域３５１が形成される。図２３、２４を参照して説明したように、無機光電変換部３０４に、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－１から構成される強電界領域３５１が存在し、無機光電変換部３０５には、Ｐ型固相拡散層３６１とＮ型固相拡散層３６２－２から構成される強電界領域３５１が存在する画素５０ｑを製造することができる。

よって、第１５の実施の形態における画素５０ｑにおいても、無機光電変換部３０４と無機光電変換部３０５のそれぞれにおいて、電荷のピニングが弱体化してしまうことなく強電界による電荷蓄積領域を形成することができ、電荷が無機光電変換部３０４や無機光電変換部３０５に流れ込んでDark特性が悪化してしまうようなことを防ぐことと、電荷蓄積領域を光電変換部３０４、光電変換部３０５の側壁に形成することで単位画素セル面積あたりの電荷蓄積領域を増加させることが可能となる。

またＮ型固相拡散層３６２の深さと縦分光のＰ型分離領域との相対位置、すなわち、図２４において、Ｎ型固相拡散層３６２－１とＮ型固相拡散層３６２－２の深さと、Ｎ型固相拡散層３６２－１とＮ型固相拡散層３６２－２の間に位置するシリコン層３２４の相対的な位置（例えば、Ｎ型固相拡散層３６２－１とＮ型固相拡散層３６２－２の間に、Ｐ型縦分離領域３７１が位置するようなＮ型固相拡散層３６２－１とＮ型固相拡散層３６２－２の深さ）を適切に制御することにより、Ｎ型固相拡散層によってＰ型縦分離領域のＰ型濃度が薄くなることによる分離能力の低下を発生せずに、トレンチ側壁に強電界領域３５１の形成を可能とすることで、Ｑｓの特性と縦方向の混色特性を両立することが可能となる。

＜第１６の実施の形態＞
図２９は、本技術が適用された第１６の実施の形態における画素５０rの垂直方向の断面図である。

上述した実施の形態においては、画素５０のＳｉ基板７０を、ＤＴＩ８２が貫く形状とされていたが、第１６の実施の形態における画素５０rは、Ｓｉ基板７０を、ＤＴＩ８２ｒは貫かない形状とされている点が、例えば、第１の実施の形態における画素５０ａと異なる。

画素５０ｒは、ＤＴＩ８２ｒが、裏面Ｓｉ界面７５まで達しているが、表面側では、Ｐｗｅｌｌ領域７７を貫かず、Ｐｗｅｌｌ領域７７の途中まで形成されている。このように、ＤＴＩ８２ｒがＳｉ基板７０を貫かない構造とされた場合、ＤＴＩ８２ｒに形成されているＰ型固相拡散層８３ｒや、Ｎ型固相拡散層８４ｒも、Ｓｉ基板７０を貫かず、Ｐｗｅｌｌ領域７７の途中まで形成されている。

このように形成した場合も、Ｐ型固相拡散層８３ｒとＮ型固相拡散層８４ｒは、ＰＤ７１の側面には形成されているため、ＰＤ７１において電荷のピニングが弱体化してしまうことを防ぐことができ、Dark特性が悪化してしまうようなことを防ぐことが可能となる。

図２９に示した画素５０ｒの転送トランジスタ８０ｒは、縦型トランジスタトレンチ８１ｒを備える構成とされているが、図３０に示す画素５０ｒ’のように、縦型トランジスタトレンチ８１ｒ’を備えない転送トランジスタ８０ｒ’としても良い。また図示はしないが、図３０に示した画素５０ｒ’において、Ｐｗｅｌｌ領域７７にＮ型領域とＰ型領域を形成し、転送トランジスタ８０ｒ’がＰＤ７１からの電荷を転送しやすくなる仕組みを設けても良い。

このように、ＤＴＩ８２ｒを、Ｓｉ基板７０を貫かない構造とすることで、表面側に配置されるトランジスタ等の素子と裏面側に形成されるＰＤ７１を、独立して設計することが可能となる。このことについて、図３１乃至３３を参照して説明する。図３１乃至３３は、表面からみたときの画素５０ｒの平面図である。

図３１に示したのは、図４に示した平面図における１画素を示し、１画素５０r上に、転送トランジスタ８０r、ＦＤ９１r、リセットトランジスタ９２r、増幅トランジスタ９３r、および選択トランジスタ９４rが配置されている。このような素子が、画素５０rの表面にレイアウトされている。図３１に示した例では、このような素子の周りにトレンチ８２rが形成され、そのＤＴＩ８２rで囲まれる領域内が、ＰＤ７１ｒとされている。

すなわち、配置されている素子の周りを囲む四角形を四角形４１１としたとき、その四角形４１１を囲む領域に、ＤＴＩ８２ｒが形成されている。この場合、素子が配置されている四角形４１１とＤＴＩ８２ｒは、一致した位置関係にある。

図３２に示した画素５０ｒは、素子が配置されている四角形４１１とＤＴＩ８２ｒが４５度ずれた配置とされている。

ＤＴＩ８２ｒは、図２９、図３０を参照して説明したように、Ｓｉ基板７０を貫かない構造とされているため、換言すれば、ＤＴＩ８２ｒと、素子が配置されている画素５０ｒの表面には、Ｐｗｅｌｌ領域４３１がある構造とされているため、素子のレイアウトと、ＤＴＩ８２ｒのレイアウトは、それぞれ別々に設計することができる。すなわち、ＤＴＩ８２ｒが配置される位置は、素子が配置されている四角形４１１との位置関係において、一致している必要はない。

よって、図３２に示したように、素子が配置されている四角形４１１とＤＴＩ８２ｒが４５度ずれた配置とすることができる。この場合もＤＴＩ８２ｒの内部はＰＤ７１ｒである。

このように、素子が配置されている四角形４１１に対してＤＴＩ８２ｒを４５度ずれた配置とすることで、ＤＴＩ８２ｒの側壁が（１００）面となるため、界面特性を改善することができる。

図３３に示すように、ＤＴＩ８２ｒの形状、換言すれば、ＰＤ７１ｒの形状を、四角形状以外の形状とすることもできる。図３３に示したＤＴＩ８２ｒ（ＰＤ７１ｒ）は、ＨとＩが組み合わされたような形状とされている。このような形状とすることで、ＰＤ７１ｒの側壁の面積が大きくなる。

ＰＤ７１ｒの側壁には、ＤＴＩ８２ｒが形成されており、ＤＴＩ８２ｒには、Ｐ型固相拡散層８３ｒとＮ型固相拡散層８４ｒとから構成される強電界領域が形成されている。よって、ＰＤ７２ｒの側壁の面積が大きくなることで、強電界領域を大きくすることができる。よって、さらなるＱｓ向上の効果を得ることができる。

なお、図３３に示したような形状は一例であり、例えば、ＰＤ７１ｒの平面図における形状は、多角形、円形、複数の図形が組み合わされたような形状とすることができる。ＰＤ７１ｒの形状は、ＰＤ７２ｒの側壁の面積が大きくなり、強電界領域が大きくなるような形状であれば、どのような形状であっても良い。

＜製造工程について＞
図２９に示した画素５０ｒの製造について説明を加える。ここでは、画素５０ｒを製造する場合を例に挙げて説明を続けるが、ＤＴＩ８２がＳｉ基板７０を貫く構造の画素５０、例えば、画素５０ａ（図３）を製造するときにも適用できる。

図３４、図３５を参照し、画素５０ｒの製造工程（第１の製造工程とする）について説明する。

工程Ｓ２０１において、ＦＥＯＬ（Front End Of Line）工程が実行される。ＦＥＯＬ工程により、画素５０ｒの表面側にトランジスタ（例えば、転送トランジスタ８０ｒなど）の素子が形成される。ＦＥＯＬ工程が施された基板を、ＦＥＯＬ基板４２２（図３５）とする。ＦＥＯＬ工程においては、ＰＤ７１などもＳｉ基板７０内に形成される。図３５では、シリコン基板（Ｓｉ－ｓｕｂ）４２３内に形成されている。

工程Ｓ２０２において、ＢＥＯＬ（Back End Of Line）工程が実行される。ＢＥＯＬ工程により、画素５０ｒ内の配線が形成される。ＦＥＯＬ基板４２２に形成されているトランジスタなどの素子による回路を形成するための接続配線が形成される。ＢＥＯＬ工程が施された基板をＢＥＯＬ基板４２１（図３５）とする。

図３５に示したように、工程Ｓ２０１、工程Ｓ２０２の処理により、上から順に、ＢＥＯＬ基板４２１、ＦＥＯＬ基板４２２、シリコン基板４２３が積層された基板が形成される。

工程Ｓ２０３において、ＢＥＯＬ基板４２１、ＦＥＯＬ基板４２２、シリコン基板４２３が積層されている基板がひっくり返され、ＢＥＯＬ基板４２１に支持基板４２４（図３５、Ｓｉ－ｓｕｂ）が貼り合わせられる。図３５では、ひっくり返されたことを示すために、文字を上下逆さまに記述してある。

工程Ｓ２０４において、シリコン基板４２３が薄肉化される。図３５の中段の図において、シリコン基板４２３は、上側に記載されている。支持基板４２４と張り合わされた後、シリコン基板４２３は、薄肉化される。

工程Ｓ２０５において、ＤＴＲ８２ｒが、薄肉化されたシリコン基板４２３に形成される。工程Ｓ２０６において、固相拡散処理が実行されることで、Ｐ型固相拡散層８３ｒとＮ型固相拡散層８４ｒが形成される。このＤＴＲ８２ｒや、固相拡散層の形成は、例えば、図６を参照して説明した工程、図２０乃至２２を参照して説明した工程を適用することで形成することができる。

工程Ｓ２０７において、カラーフィルタ（ＣＦ）や、ＯＣＬ７６などが形成される。

このようにして図２９に示した画素５０ｒを製造することができる。

固相拡散の処理は、工程Ｓ２０６の処理で行われるが、この工程Ｓ２０６の前の工程Ｓ２０２において、配線が形成されている（ＢＥＯＬ）。固相拡散の処理は、通常高温で行われる。既に配線が形成されている基板に対して、固相拡散処理を実行する場合、固相拡散時の高温に耐えられる材料が、配線の材料として用いられる。または、配線の材料が耐えられる温度で、固相拡散処理が実行される。

第１の製造工程によると、工程数をあまり増やすことなく、画素５０ｒを製造することができる。

図３６、図３７を参照し、画素５０ｒの製造工程（第２の製造工程とする）について説明する。第２の製造工程には、第１の製造工程と同一の工程を含むため、同一の工程については適宜説明を省略する。

工程Ｓ２３１において、シリコン基板４５１（図３７）にＤＴＩ８２ｒが形成される。このシリコン基板４５１は、ＤＴＩ８２ｒを形成する工程に耐えうる厚さを有した基板である。

工程Ｓ２３２において、固相拡散処理が実行され、シリコン基板４５１にＰ型固相拡散層８３ｒとＮ型固相拡散層８４ｒが形成される。

工程Ｓ２３３において、シリコン基板４５１がひっくり返され、支持基板（Ｓｉ－ｓｕｂ）４５２が張り合わされる。図３７の２段目に示すように、シリコン基板４５１のＤＴＩ８２ｒの上部には、シリコンが残っている状態であり、下部には、支持基板４５２が張り合わされている状態である。

工程Ｓ２３４において、ＤＴＩ８２ｒの上部に残っているシリコン基板４５１のシリコンが削られることで、薄肉化処理が行われる。

工程Ｓ２３５において、ＦＥＯＬ工程が実行されることで、ＦＥＯＬ基板４５３（図３７）が形成される。工程Ｓ２３６において、ＢＥＯＬ工程が実行されることで、ＢＥＯＬ基板４５４（図３７）が形成される。

ここまでの処理で、図３７の３段目に示したように、上から順に、ＢＥＯＬ基板４５４、ＦＥＯＬ基板４５３、シリコン基板４５１、および支持基板４５２が積層された基板が製造される。

工程Ｓ２３７において、ＢＥＯＬ基板４５４、ＦＥＯＬ基板４５３、シリコン基板４５１、および支持基板４５２が積層されている基板がひっくり返され、支持基板４５５が、ＢＥＯＬ基板４５４上に張り合わされる。

工程Ｓ２３８において、薄肉化が行われる。この薄肉化は、シリコン基板４５１に貼り付けられている支持基板４５２を除去する工程である。支持基板４５２を除去されることで、図３７の５段目に図示したように、ＤＴＩ８２ｒが露出した状態となる。

工程Ｓ２３９において、カラーフィルタ（ＣＦ）や、ＯＣＬ７６などが形成される。

このようにして図２９に示した画素５０ｒを製造することができる。

このような工程で、画素５０ｒを製造する場合、固相拡散がＢＥＯＬ工程よりも先に行われるため、高温で固相拡散を行うことができる。

第２の製造工程によると、配線の材料の選択の自由度が向上し、例えば、安価な材料で配線を形成しても、画素５０ｒを製造することができる。

図３８、図３９を参照し、画素５０ｒの製造工程（第３の製造工程とする）について説明する。第３の製造工程には、第１，第２の製造工程と同一の工程を含むため、同一の工程については適宜説明を省略する。

工程Ｓ２５１において、シリコン基板４７１（図３９）にＤＴＩ８２ｒが形成される。このシリコン基板４７１は、ＤＴＩ８２ｒを形成する工程に耐えうる厚さを有した基板である。

工程Ｓ２５２において、固相拡散処理が実行され、シリコン基板４７１にＰ型固相拡散層８３ｒとＮ型固相拡散層８４ｒが形成される。

工程Ｓ２５３において、シリコン基板４７１上にシリコンをエピタキシャル成長（epitaxial growth）させることで、シリコン基板４７１上（ＤＴＩ８２ｒ上）にシリコン膜４７２が成膜される。シリコンのエピタキシャル成長が行われることで、図３８の２段目に示したように、ＤＴＩ８２ｒが、シリコンに囲まれた状態の基板が製造される。

工程Ｓ２５４において、ＦＥＯＬ工程が実行されることで、ＦＥＯＬ基板４７３（図３９）が形成される。工程Ｓ２５５において、ＢＥＯＬ工程が実行されることで、ＢＥＯＬ基板４７４（図３９）が形成される。

ここまでの処理で、図３９の３段目に示したように、上から順に、ＢＥＯＬ基板４７４、ＦＥＯＬ基板４７３、シリコン膜４７２、シリコン基板４７１が積層された基板が製造される。

工程Ｓ２５６において、ＢＥＯＬ基板４７４、ＦＥＯＬ基板４７３、シリコン膜４７２、シリコン基板４７１が積層されている基板がひっくり返され、支持基板４７５が、ＢＥＯＬ基板４７４上に張り合わされる。この状態の基板は、図３９の４段目に示したように、ＤＴＩ８２ｒ上にシリコンが残っている状態である。この残っているシリコンが、除去される（工程Ｓ２５７、薄肉化処理）。

工程Ｓ２５８において、カラーフィルタ（ＣＦ）や、ＯＣＬ７６などが形成される。

このようにして図２９に示した画素５０ｒを製造することができる。

このような工程で、画素５０ｒを製造する場合、固相拡散がＢＥＯＬ工程よりも先に行われるため、高温で固相拡散を行うことができる。

また、第２の製造工程よりも少ない工程数で、画素５０ｒを形成することができる。

＜第１７の実施の形態＞
図４０は、本技術が適用された第１７の実施の形態における画素５０ｓの垂直方向の断面図である。また図４１は、第１７の実施の形態に含まれるALパッド取り出し部を含む画素５０ｓの平面図である。

第１７の実施の形態として、画素５０と他の半導体基板等を接続するＡＬパッドを含めた構成について説明する。図４０では、図３に示した第１の実施の形態における画素５０ａにＡＬパッドを設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第１７の実施の形態を組み合わせ、ＡＬパッドを設けた構成とすることができる。

図４０、図４１に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、ＡＬパッド取り出し部５０１を有する。ＡＬパッド取り出し部５０１には、画素５０ｓと他の半導体基板等との接続端子となるＡＬパッド５０２が基板表面（図中上側）に形成されている。

図４０に示されるように、ＡＬパッド取り出し部５０１における各ＡＬパッド５０２の周囲には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５０３が形成されている。これにより、各ＡＬパッド５０２を画素アレイ部４１やその他の周辺回路部（不図示）から電気的に絶縁することができる。

なお、ＡＬパッド取り出し部５０１に形成した固相拡散トレンチ５０３は、例えば、フォトレジストにおけるマークとして利用することができる。またこれにより、その後の工程におけるアライメントマークに用いることもできる。

＜第１８の実施の形態＞
図４２は、本技術が適用された第１８の実施の形態における画素５０ｔの垂直方向の断面図である。

第１８の実施の形態として、画素５０と周辺回路部を含めた構成について説明する。図４２では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第１８の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。

図４２に示したように、図中左側に画素アレイ部４１（図２）が形成され、図中右側に、周辺回路部５１１を有する。周辺回路部５１１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ５２１が形成されている。

固相拡散トレンチ５２１に沿って形成されているＰ型固相拡散層８３ｔの表面側（図面上側）は、Ｓｉ基板７０の表面に形成されているP+拡散層５１２に電気的に接続されている。また、Ｐ型固相拡散層８３ｔの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域５１３または、Ｓｉ基板７０の裏面界面近傍にピニング膜により形成されるホール層５１５に電気的に接続されている。

Pwell領域５１３は、裏面コンタクト５１４を介してＷ（タングステン）等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。

第１８の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ｔが兼ねることができるので、Pwell領域を形成する工程を削減することができる。

＜第１９の実施の形態＞
図４３は、本技術が適用された第１９の実施の形態における画素５０ｕの垂直方向の断面図である。

第１９の実施の形態として、第１８の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図４３では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０に対しても、第１９の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。

第１９の実施の形態における画素５０ｕは、第１８の実施の形態における画素５０ｓと同じく、図４３に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部５３１を有する。周辺回路部５３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３２１ｕが形成されている。

周辺回路部５３１には、第１の実施の形態におけるＤＴＩ８２と同様に形成される固相拡散トレンチ３２１ｕが形成されている。固相拡散トレンチ３２１ｕに沿って形成されているＰ型固相拡散層８３ｕの表面側（図面上側）は、Pwell領域５３２を介してＳｉ基板７０の表面に形成されているP+拡散層５１２ｕに電気的に接続されている。この点が、図４２に示した画素５０ｔと異なる。

また、Ｐ型固相拡散層８３ｕの裏面側（図面下側）は、裏面Ｓｉ界面７５付近に形成されたPwell領域５１３または、ホール層５１５に電気的に接続されている。Pwell領域５１３は、裏面コンタクト５１４を介してＷ等の金属材から成る遮光膜７４に接続されている。これにより、Ｓｉ基板７０の表面側と裏面側が電気的に接続されて遮光膜７４の電位に固定される。

第１９の実施の形態では、従来、Ｓｉ基板７０の表面側と裏面側を繋ぐために必要であったPwell領域の役割をＰ型固相拡散層８３ｕが兼ねることができるので、Pwell領域を形成する工程を削減することができる。

＜第２０の実施の形態＞
図４４は、本技術が適用された第２０の実施の形態における画素５０ｖの垂直方向の断面図である。

第２０の実施の形態として、第１８の実施の形態と同じく、画素５０と周辺回路部を含めた構成について説明する。図４４では、図３に示した第１の実施の形態における画素５０ａに周辺回路を設けた例を示しているが、第２乃至第１７の実施の形態における画素５０ｂ乃至５０ｓのいずれの画素５０のいずれの画素５０に対しても、第２０の実施の形態を組み合わせ、周辺回路を設けた構成とすることができる。

第２０の実施の形態における画素５０ｖは、第１８の実施の形態における画素５０ｓと同じく、図４４に示したように、図中左側に画素アレイ部４１が形成され、図中右側に、周辺回路部５７１を有する。

画素アレイ部４１と周辺回路部５７１の境界に位置する境界部５７２に、固相拡散トレンチ５０３が形成されている。

よって、第２０の実施の形態における画素５０ｖは、第１の実施の形態における画素５０ａと同様の効果を得られることに加えて、固相拡散トレンチ５０３ｖにより、周辺回路部５７１で生じ得る発光が画素アレイ部４１側に侵入することを抑止できる。

なお、上述した第１乃至第２０の実施の形態は、適宜組み合わせることが可能である。

＜第１の変形例＞
上述した第１乃至第２０の実施の形態は、各画素５０がそれぞれＦＤ９１（図４）や画素トランジスタ（例えば、リセットトランジスタ９２（図２）など）を有していたが、ＦＤ９１や画素トランジスタを複数の画素５０で共有するようにしてもよい。

図４５は、縦方向に隣接する２画素５０で、ＦＤ９１および画素トランジスタを共有している場合の平面図を示している。

図４５に示した例では、例えば、右下に位置している画素５０－１とその上に位置している画素５０－２において、ＦＤ９１および画素トランジスタが共有されている。この画素５０－１のＦＤ９１’－１、画素５０－２のＦＤ９１’－２、変換効率切り替えトランジスタ６１２、および画素５０－２の増幅トランジスタ９３’－２は、配線６１１－１で接続されている。

また、画素５０－１のMOSキャパシタ６１３と画素５０－２の変換効率切り替えトランジスタ６１２は、配線６１１－２で接続されている。

このように共有構造とすることで、１画素当たりの素子数が減って各画素の専有面積に余裕があるので、変換効率切り替えトランジスタ６１２やＦＤ９１’に付加するためのMOSキャパシタ６１３を設けることができる。

変換効率切り替えトランジスタ６１２は、感度出力の向上を目的とする用途では高変換効率に切り替え、飽和電荷量Qsの向上を目的とする用途では低変換効率に切り替えることができる。

ＦＤ９１’に付加されたMOSキャパシタ６１３は、ＦＤ容量を増加させることができるので、低変換効率の実現が可能となり、飽和電荷量Qsを向上させることができる。

＜他の変形例＞
第１乃至第２０の実施の形態は、例えば以下のように複数の基板を積層して構成する画素５０にも適用できる。

＜本開示に係る技術を適用し得る積層型の固体撮像装置の構成例＞

図４６は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。

図４６のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置23010は、図４６のＡに示すように、１枚のダイ（半導体基板）23011を有する。このダイ23011には、画素がアレイ状に配置された画素領域23012と、画素の駆動その他の各種の制御を行う制御回路23013と、信号処理するためのロジック回路23014とが搭載されている。

図４６のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置23020は、図４６のＢ及びＣに示すように、センサダイ23021とロジックダイ23024との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。

図４６のＢでは、センサダイ23021には、画素領域23012と制御回路23013が搭載され、ロジックダイ23024には、信号処理を行う信号処理回路を含むロジック回路23014が搭載されている。

図４６のＣでは、センサダイ23021には、画素領域23012が搭載され、ロジックダイ23024には、制御回路23013及びロジック回路23014が搭載されている。

図４７は、積層型の固体撮像装置23020の第１の構成例を示す断面図である。

センサダイ23021には、画素領域23012となる画素を構成するPD（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Tr（MOS FET）、及び、制御回路23013となるTr等が形成される。さらに、センサダイ23021には、複数層、本例では３層の配線23110を有する配線層23101が形成される。なお、制御回路23013（となるTr）は、センサダイ23021ではなく、ロジックダイ23024に構成することができる。

ロジックダイ23024には、ロジック回路23014を構成するTrが形成される。さらに、ロジックダイ23024には、複数層、本例では３層の配線23170を有する配線層23161が形成される。また、ロジックダイ23024には、内壁面に絶縁膜23172が形成された接続孔23171が形成され、接続孔23171内には、配線23170等と接続される接続導体23173が埋め込まれる。

センサダイ23021とロジックダイ23024とは、互いの配線層23101及び23161が向き合うように貼り合わされ、これにより、センサダイ23021とロジックダイ23024とが積層された積層型の固体撮像装置23020が構成されている。センサダイ23021とロジックダイ23024とが貼り合わされる面には、保護膜等の膜23191が形成されている。

センサダイ23021には、センサダイ23021の裏面側（PDに光が入射する側）（上側）からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達する接続孔23111が形成される。さらに、センサダイ23021には、接続孔23111に近接して、センサダイ23021の裏面側から１層目の配線23110に達する接続孔23121が形成される。接続孔23111の内壁面には、絶縁膜23112が形成され、接続孔23121の内壁面には、絶縁膜23122が形成される。そして、接続孔23111及び23121内には、接続導体23113及び23123がそれぞれ埋め込まれる。接続導体23113と接続導体23123とは、センサダイ23021の裏面側で電気的に接続され、これにより、センサダイ23021とロジックダイ23024とが、配線層23101、接続孔23121、接続孔23111、及び、配線層23161を介して、電気的に接続される。

図４８は、積層型の固体撮像装置23020の第２の構成例を示す断面図である。

固体撮像装置23020の第２の構成例では、センサダイ23021に形成する１つの接続孔23211によって、センサダイ23021（の配線層23101（の配線23110））と、ロジックダイ23024（の配線層23161（の配線23170））とが電気的に接続される。

すなわち、図４８では、接続孔23211が、センサダイ23021の裏面側からセンサダイ23021を貫通してロジックダイ23024の最上層の配線23170に達し、且つ、センサダイ23021の最上層の配線23110に達するように形成される。接続孔23211の内壁面には、絶縁膜23212が形成され、接続孔23211内には、接続導体23213が埋め込まれる。上述の図４７では、２つの接続孔23111及び23121によって、センサダイ23021とロジックダイ23024とが電気的に接続されるが、図４８では、１つの接続孔23211によって、センサダイ23021とロジックダイ23024とが電気的に接続される。

図４９は、積層型の固体撮像装置23020の第３の構成例を示す断面図である。

図４９の固体撮像装置23020は、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されていない点で、センサダイ23021とロジックダイ23024とが貼り合わされる面に、保護膜等の膜23191が形成されている図４７の場合と異なる。

図４９の固体撮像装置23020は、配線23110及び23170が直接接触するように、センサダイ23021とロジックダイ23024とを重ね合わせ、所要の加重をかけながら加熱し、配線23110及び23170を直接接合することで構成される。

図５０は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

図５０では、固体撮像装置23401は、センサダイ23411と、ロジックダイ23412と、メモリダイ23413との3枚のダイが積層された３層の積層構造になっている。

メモリダイ23413は、例えば、ロジックダイ23412で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。

図５０では、センサダイ23411の下に、ロジックダイ23412及びメモリダイ23413が、その順番で積層されているが、ロジックダイ23412及びメモリダイ23413は、逆順、すなわち、メモリダイ23413及びロジックダイ23412の順番で、センサダイ23411の下に積層することができる。

なお、図５０では、センサダイ23411には、画素の光電変換部となるPDや、画素Trのソース／ドレイン領域が形成されている。

PDの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Tr23421、画素Tr23422が形成されている。

PDに隣接する画素Tr23421が転送Trであり、その画素Tr23421を構成する対のソース／ドレイン領域の一方がＦＤになっている。

また、センサダイ23411には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Tr23421、及び、画素Tr23422に接続する接続導体23431が形成されている。

さらに、センサダイ23411には、各接続導体23431に接続する複数層の配線23432を有する配線層23433が形成されている。

また、センサダイ23411の配線層23433の最下層には、外部接続用の電極となるアルミパッド23434が形成されている。すなわち、センサダイ23411では、配線23432よりもロジックダイ23412との接着面23440に近い位置にアルミパッド23434が形成されている。アルミパッド23434は、外部との信号の入出力に係る配線の一端として用いられる。

さらに、センサダイ23411には、ロジックダイ23412との電気的接続に用いられるコンタクト23441が形成されている。コンタクト23441は、ロジックダイ23412のコンタクト23451に接続されるとともに、センサダイ23411のアルミパッド23442にも接続されている。

そして、センサダイ23411には、センサダイ23411の裏面側（上側）からアルミパッド23442に達するようにパッド孔23443が形成されている。

本開示に係る技術は、以上のような固体撮像装置に適用することができる。

＜体内情報取得システムへの応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。

図５１は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。

体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。

カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能および無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。

外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。

体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。

カプセル型内視鏡１０１００と外部制御装置１０２００の構成および機能についてより詳細に説明する。

カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、および制御部１０１１７が収納されている。

光源部１０１１１は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。

撮像部１０１１２は、撮像素子、および当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。

画像処理部１０１１３は、ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓＳｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ ＰｒｏｃｅｓＳｉｎｇ Ｕｎｉｔ）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。

無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。

給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、および昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。

電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図５１では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および制御部１０１１７に供給され、これらの駆動に用いられ得る。

制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、および、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。

外部制御装置１０２００は、ＣＰＵ，ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。

また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ（Ｎｏｉｓｅ ｒｅｄｕｃｔｉｏｎ）処理および／若しくは手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。

以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１０１１２に適用することができる。

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図５２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ ＡｓＳｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図５２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図５３は、撮像部１２０３１の設置位置の例を示す図である。

図５３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１および１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図５３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

本技術は以下のような構成も取ることができる。
（１）
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備え、
前記Ｐ型領域は、前記Ｎ型領域の下側に張り出す領域を有する
固体撮像装置。
（２）
前記Ｐ型領域が有する前記張り出す領域は、前記Ｎ型領域と、前記光電変換部が形成されている基板の界面との間の領域にある
前記（１）に記載の固体撮像装置。
（３）
前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
前記（１）または（２）に記載の固体撮像装置。
（４）
前記光電変換部の光入射面側にも、Ｐ型領域が形成されている
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備え、
前記Ｐ型領域は、前記Ｎ型領域の下側に張り出す領域を有する
電子機器。
（６）
同一の画素内で受光面側から深さ方向に積層されたｐｎ接合を有する無機光電変換部と有機光電変換膜を有する有機光電変換部と、
前記無機光電変換部の側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備える固体撮像装置。
（７）
縦方向に積層された第１色用の有機光電変換部と、第２色用の無機光電変換部と、第３色用の無機光電変換部とを有し、
前記第２色用の無機光電変換部と、第３色用の無機光電変換部のそれぞれに前記ＰＮ接合領域が形成されている
前記（６）に記載の固体撮像装置。
（８）
前記第２色用の無機光電変換部に形成されている前記Ｐ型領域と、第３色用の無機光電変換部に形成されている前記Ｐ型領域は、連続的に形成され、
前記第２色用の無機光電変換部に形成されている前記Ｎ型領域と、第３色用の無機光電変換部に形成されている前記Ｎ型領域は、それぞれの無機光電変換部に形成されている
前記（７）に記載の固体撮像装置。
（９）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
同一の画素内で受光面側から深さ方向に積層されたｐｎ接合を有する無機光電変換部と有機光電変換膜を有する有機光電変換部と、
前記無機光電変換部の側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
を備える
電子機器。
（１０）
光電変換を行う光電変換部と、
半導体基板を貫通せずに掘り込まれているトレンチと、
前記トレンチの側壁に、第１のＰ型領域とＮ型領域から構成されるＰＮ接合領域と、
前記光電変換部の受光面側に、第２のＰ型領域と
を備える固体撮像装置。
（１１）
前記第１のＰ型領域とＮ型領域は、固相拡散層である
前記（１０）に記載の固体撮像装置。
（１２）
前記トレンチと前記半導体基板の界面との間には、アクティブ領域が形成されている
前記（１０）または（１１）に記載の固体撮像装置。
（１３）
複数の素子をさらに備え、
前記複数の素子が配置されている領域を囲む四角形状と、前記光電変換部を囲むように形成されている前記トレンチの形状は、４５度ずれた配置とされている
前記（１０）乃至（１２）のいずれかに記載の固体撮像装置。
（１４）
前記光電変換部の形状は、側面が大きくなる形状とされ、その側面に、前記ＰＮ接合領域が形成されている
前記（１０）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）
固体撮像装置が搭載された電子機器において、
前記固体撮像装置は、
光電変換を行う光電変換部と、
半導体基板を貫通せずに掘り込まれているトレンチと、
前記トレンチの側壁に、第１のＰ型領域とＮ型領域から構成されるＰＮ接合領域と、
前記光電変換部の受光面側に、第２のＰ型領域と
を備える
電子機器。

１０ 撮像装置， １２ 撮像素子， ４１ 画素アレイ部， ５０ 画素， ７０ Ｓｉ基板， ７１ ＰＤ， ７２ Ｐ型領域， ７４ 遮光膜， ７６ OCL， ７７ アクティブ領域， ７５ 裏面Ｓｉ界面， ７８ STI， ８１ 縦型トランジスタトレンチ， ８２ DTI， ８３ Ｐ型固相拡散層， ８４ Ｎ型固相拡散層， ８５ 側壁膜， ８６ 充填材， １０１ 膜， １２１ Ｐ型領域， １２２ Ｎ型領域， １３１ MOSキャパシタ， １５１ ウェルコンタクト部， １５２ コンタクト， １５３ Ｃｕ配線， ２１１ Ｎ型領域， ２３１ 分離防止領域， ３０１ 面, ３０２ 多層配線層, ３０３ 有機光電変換部, ３０４ 無機光電変換部, ３０５ 無機光電変換部, ３０６ 面, ３０７ 下部電極, ３０８ 上部電極, ３０９ 有機光電変換層, ３１０ 導電性プラグ, ３１１ 導電性プラグ, ３１２ 層間絶縁膜, ３１３ 層間絶縁膜, ３１４ 導電性プラグ, ３１５ 導電性プラグ, ３１６ 配線層, ３１７ 配線層, ３１８ 絶縁膜, ３１９ 配線層, ３２０ 保護膜, ３２１ Ｐ型領域, ３２２ コンタクトメタル層, ３２３ 緑用蓄電層, ３２４ シリコン層, ３５１ 強電界領域, ３５２ Ｎ型固相拡散層, ３５４ 保護レジスト, ３６１ Ｐ型固相拡散層, ３６２ Ｎ型固相拡散層, ３６２－１ Ｎ型固相拡散層, ３６２－２ Ｎ型固相拡散層, ３６３ 充填剤, ３７１ Ｐ型縦分離領域, ３８１ ＰＳＧ膜, ３８２ 不純物領域, ３８３ ＰＳＧ膜, ３８４ 保護レジスト, ３８５ 不純物領域, ３８６ ＢＳＧ膜, ３９１ ストッパー膜, ３９２ ＰＳＧ膜, ３９３ 不純物領域, ４１１ 四角形, ４２１ ＢＥＯＬ基板, ４２２ ＦＥＯＬ基板, ４２３ シリコン基板, ４２４ 支持基板, ４３１ Ｐｗｅｌｌ領域, ４５１ シリコン基板, ４５２ 支持基板, ４５３ ＦＥＯＬ基板, ４５４ ＢＥＯＬ基板, ４５５ 支持基板, ４７１ シリコン基板, ４７２ シリコン膜, ４７３ ＦＥＯＬ基板, ４７４ ＢＥＯＬ基板, ４７５ 支持基板, ５０１ ALパッド取り出し部， ５０２ ALパッド， ５０３ 固相拡散トレンチ， ５１１ 周辺回路部， ５１２ P+拡散層， ５１３ Pwell領域， ５１４ 裏面コンタクト， ５１５ ホール層， ５２１ 周辺回路部， ５３２ Pwell領域， ５７１ 周辺回路部， ５７２ 境界部， ６１１ ＦＤ配線， ６１２ 変換効率切り替えトランジスタ， ６１３ MOSキャパシタ

Claims (4)

1. 光入射面となる第１面と、前記第１面の反対側の面となる第２面とを有する半導体基板と、
   前記半導体基板に設けられ光電変換を行う光電変換部と、
   前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
   前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
   を備え、
   前記Ｐ型領域は、前記第１面側で前記Ｎ型領域の下側に張り出す領域を有する
   固体撮像装置。
2. 前記Ｐ型領域と前記Ｎ型領域は、固相拡散層である
   請求項１に記載の固体撮像装置。
3. ２本の縦型トランジスタトレンチをさらに有する
   請求項１に記載の固体撮像装置。
4. 固体撮像装置が搭載された電子機器において、
   前記固体撮像装置は、
   光入射面となる第１面と、前記第１面の反対側の面となる第２面とを有する半導体基板と、
   前記半導体基板に設けられ光電変換を行う光電変換部と、
   前記半導体基板を深さ方向に貫き、隣接する画素にそれぞれ形成されている前記光電変換部の間に形成されたトレンチと、
   前記トレンチの側壁に、Ｐ型領域とＮ型領域から構成されるＰＮ接合領域と
   を備え、
   前記Ｐ型領域は、前記第１面側で前記Ｎ型領域の下側に張り出す領域を有する
   電子機器。

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