JP2013051327A - 固体撮像素子および電子機器 - Google Patents

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Abstract

【課題】より良好な画質を得る。
【解決手段】シリコン基板の内部に形成されるＮ型領域を有する第１のＰＤと、第１のＰＤよりもシリコン基板の深部に形成されるＮ型領域を有する第２のＰＤと、シリコン基板に対して積層され、第１のＰＤおよび第２のＰＤにより光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、電荷転送時に、第１のＰＤおよび第２のＰＤに蓄積されている電荷が転送されるＦＤと、転送ゲートと平面的に見て重なり合うように、シリコン基板の深さ的にＮ型領域とＮ型領域との間に配置されるＮ型領域とを備える。本技術は、例えば、裏面照射型のCMOS型固体撮像素子に適用できる。
【選択図】図４

Description

本開示は、固体撮像素子および電子機器に関し、特に、より良好な画質を得ることができるようにした固体撮像素子および電子機器に関する。
一般的に、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。例えば、CMOSイメージセンサに入射した入射光は、画素が有する光電変換部であるＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷は、転送トランジスタを介して、浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、増幅トランジスタが、ＦＤに蓄積されている電荷に応じたレベルの画素信号を出力する。
従来、固体撮像素子において、画素サイズの微細化を図るとともに、飽和電荷量を向上させるために、シリコン基板の表面から離れた深い位置にＰＤを形成する技術が提案されている。
例えば、特許文献１には、HAD（Hole Accumulated Diode）部分に２つの電荷蓄積部を有するPNPNP構造の固体撮像素子が開示されており、イオン注入によって不純物濃度分布に勾配をつけ、転送ゲート下を介してＦＤ部まで電荷を転送する固体撮像素子が開示されている。
特開２００８−７８３０２号公報
しかしながら、特許文献１で開示されている撮像装置のように、シリコン基板の深い位置にＰＤが形成されている場合、ＰＤに蓄積されている電荷の転送が困難になる。即ち、ＦＤ下部に隣接した分離用のＰ型領域があることと、ＰＤの深いほうのＮ型領域を一様な濃度で形成しているので、深い位置に蓄積した電荷が転送し難くなる。これにより、ＰＤからの転送不良が発生した場合には、転送されなかった電荷が残像となってしまい、画質が劣化することになる。
本開示は、このような状況に鑑みてなされたものであり、より良好な画質を得ることができるようにするものである。
本開示の一側面の固体撮像素子は、半導体基板の内部に形成される第１導電型の第１の半導体領域を有する第１の光電変換素子と、前記第１の光電変換素子よりも前記半導体基板の深部に形成される第１導電型の第２の半導体領域を有する第２の光電変換素子と、
前記半導体基板に対して積層され、前記第１の光電変換素子および前記第２の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第１の光電変換素子および前記第２の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第１の半導体領域と前記第２の半導体領域との間に配置される第１導電型の第３の半導体領域とを備える。
本開示の一側面の電子機器は、半導体基板の内部に形成される第１導電型の第１の半導体領域を有する第１の光電変換素子と、前記第１の光電変換素子よりも前記半導体基板の深部に形成される第１導電型の第２の半導体領域を有する第２の光電変換素子と、前記半導体基板に対して積層され、前記第１の光電変換素子および前記第２の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、前記電荷転送時に、前記第１の光電変換素子および前記第２の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第１の半導体領域と前記第２の半導体領域との間に配置される第１導電型の第３の半導体領域とを有する固体撮像素子を備える。
本開示の一側面においては、転送ゲートと平面的に見て重なり合うように、シリコン基板の深さ的に第１の半導体領域と第２の半導体領域との間に配置される第１導電型の第３の半導体領域を介して、電荷転送時に、第２の半導体領域から第１の半導体領域に電荷が転送される。
本開示の一側面によれば、より良好な画質を得ることができる。
本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 画素の構成例を示す回路図である。 画素の駆動タイミングの一例を示す図である。 画素の断面的な構成例を示す図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
図１において、固体撮像素子１１は、CMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１は、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
カラム処理部１４は、垂直信号線２３を介して、それぞれの画素２１から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から出力させるための駆動信号を、カラム処理部１４に順次供給する。
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
駆動制御部１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
図２は、画素２１の構成例を示す回路図である。
図２に示すように、画素２１は、ＰＤ２４、転送トランジスタ２５、ＦＤ２６、増幅トランジスタ２７、選択トランジスタ２８、およびリセットトランジスタ２９を備えて構成される。
ＰＤ２４は、後述する図４に示すように、シリコン基板中に接合するように形成されるＰ型領域とＮ型領域とにより構成され、画素２１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
転送トランジスタ２５は、垂直駆動部１３から供給される転送信号に従って駆動し、転送トランジスタ２５がオンになると、ＰＤ２４に蓄積されている電荷がＦＤ２６に転送される。
ＦＤ２６は、転送トランジスタ２５と増幅トランジスタ２７のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、転送トランジスタ２５を介してＰＤ２４から転送される電荷を蓄積する。
増幅トランジスタ２７は、図示しない電源ＶＤＤに接続されており、ＦＤ２６に蓄積されている電荷に応じたレベルの画素信号を出力する。
選択トランジスタ２８は、垂直駆動部１３から供給される選択信号に従って駆動し、選択トランジスタ２８がオンになると、増幅トランジスタ２７から出力される画素信号が選択トランジスタ２８を介して垂直信号線２３から読み出される。
リセットトランジスタ２９は、垂直駆動部１３から供給されるリセット信号に従って駆動し、リセットトランジスタ２９がオンになると、ＦＤ２６に蓄積されている電荷が、リセットトランジスタ２９を介して電源ＶＤＤに排出され、ＦＤ２６がリセットされる。
図３は、画素２１の駆動タイミングの一例を示す図である。
画素２１から画素信号を読み出す読み出し期間が開始されるタイミングになると、垂直駆動部１３は、選択信号をhighレベルにする。これにより、選択トランジスタ２８がオンとなり、画素２１の信号が垂直信号線２３を介して水平駆動回路１５に出力することができる状態になる。
その後、垂直駆動部１３は、リセット信号をhighレベルにすることにより、リセットトランジスタ２９がオンとなり、ＦＤ２６に蓄積されていた電荷が電源ＶＤＤに排出される。そして、垂直駆動部１３がリセット信号をLowレベルにすることによりリセットが完了した後、リセットレベルの画素信号が読み出される。
次に、垂直駆動部１３は、転送信号をhighレベルにすることにより、転送トランジスタ２５がオンとなり、ＰＤ２４に蓄積されていた電荷がＦＤ２６に転送される。そして、垂直駆動部１３が転送信号をLowレベルにすることにより電荷の転送が完了した後、ＦＤ２６に蓄積されている電荷のレベルに応じた画素信号が読み出される。
このようにして、固体撮像素子１１では、リセットレベルの画素信号と、ＦＤ２６に蓄積されている電荷のレベルに応じた画素信号とが読み出されて、カラム処理部１４により、画素信号の信号レベルが抽出される。
図４は、画素２１の断面的な構成例を模式的に示す図である。
図４に示すように、画素２１が有するＰＤ２４は、シリコン基板３１の浅い位置に配置されるＰＤ２４−１と、シリコン基板３１の深い位置に配置されるＰＤ２４−２とを有して構成される。
ＰＤ２４−１は、シリコン基板３１の上面（図４において上側を向く面）に接するように形成されたＰ型領域３２と、Ｐ型領域３２に接合するようにシリコン基板３１の深い位置に形成されたＮ型領域３３から構成される。また、ＰＤ２４−２は、Ｎ型領域３３よりもシリコン基板３１の深い位置に形成されたＰ型領域３４と、Ｐ型領域３４に接合するようにシリコン基板３１の深い位置に形成されたＮ型領域３５から構成される。
さらに、Ｎ型領域３５に接合するように、Ｎ型領域３５の下方となるシリコン基板３１の深い位置にＰ型領域３６が形成されている。また、Ｐ型領域３６は、Ｐ型領域３２およびＰ型領域３４よりも不純物濃度が低くなるように形成されている。
このように、ＰＤ２４は、Ｐ型領域３２、Ｎ型領域３３、Ｐ型領域３４、Ｎ型領域３５、およびＰ型領域３６が、シリコン基板３１の上面側から順に配置された、いわゆるＰＮＰＮＰ構造を有している。
また、Ｎ型領域３５およびＰ型領域３６は、画素２１の全面に形成され、Ｐ型領域３２、Ｎ型領域３３、およびＰ型領域３４、画素２１の一部（図４では、右側の約半分）に形成されている。そして、Ｐ型領域３２、Ｎ型領域３３、およびＰ型領域３４が形成されている深さの他の部分（図４の左側の約半分）には、Ｐ型領域３７、Ｎ型領域３８、Ｎ型領域３９、Ｐ型領域４０、およびＮ型領域４１が形成されている。
また、画素２１を隣接する画素から電気的に分離するために、画素２１を囲うようにＰ型領域４２が形成されている。なお、Ｐ型領域４２以外にも、例えば、STI（Shallow Trench Isolation）やLOCOS（Local Oxidation of Silicon）などの技術を使用して画素分離を行ってもよい。
さらに、Ｐ型領域３７に対応した位置のシリコン基板３１の上面に積層するように、転送トランジスタ２５のゲート電極４３が形成されている。つまり、ゲート電極４３に所定の電圧が印加されることによって、ＰＤ２４−１およびＰＤ２４−２に蓄積されている電荷が、転送トランジスタ２５を介してＦＤ２６に転送される。
Ｐ型領域３７は、シリコン基板３１の上面に接するように、Ｐ型領域３２に隣接する位置に形成されている。
Ｎ型領域３８は、シリコン基板３１の上面に接するように、Ｐ型領域３７を介してＰ型領域３２から離間する位置に形成されており、ＦＤ２６として機能する。また、Ｎ型領域３８は、画素２１において最もＮ型の不純物濃度が高い領域（Ｎ＋＋）である。
Ｎ型領域３９は、Ｎ型領域３８に接合するようにＮ型領域３８よりも深い位置に形成されている。また、Ｎ型領域３９は、Ｐ型領域３７の方向にＮ型領域３８よりも突出するように形成されている。即ち、Ｎ型領域３９は、Ｎ型領域３９とＮ型領域３３との間隔が、Ｎ型領域３８とＮ型領域３３との間隔よりも狭くなるように、Ｎ型領域３９がＰ型領域３７の下側に入り込むように形成されている。
このようにＮ型領域３９が形成されることにより、ゲート電極４３の下方のポテンシャルを改善することができ、電荷転送時に、Ｎ型領域３３に蓄積されている電荷が、Ｎ型領域３９を介してＮ型領域３８に転送され易くなる。即ち、Ｎ型領域３９は、Ｎ型領域３３からＮ型領域３８に電荷を転送する際の補助として機能する。これにより、電荷の転送不良を軽減させることができ、転送特性を向上させることができる。
Ｐ型領域４０は、Ｎ型領域３９およびＰ型領域３７よりも深い位置に形成されている。
Ｎ型領域４１は、Ｐ型領域４０とＮ型領域３５とに挟まれる領域であって、Ｎ型領域３３よりも深い領域に形成されている。つまり、Ｎ型領域４１は、シリコン基板３１の深さ的に、Ｎ型領域３３とＮ型領域３５との間に形成されている。また、Ｎ型領域４１は、平面的に見たときに、ＦＤ２６およびゲート電極４３に重なり合うように、ＦＤ２６およびゲート電極４３の下方に形成されている。
このようにＮ型領域４１が形成されることにより、電荷転送時に、Ｎ型領域３５に蓄積されている電荷が、Ｎ型領域４１を介してＮ型領域３３に転送され易くなる。即ち、Ｎ型領域４１は、Ｎ型領域３５からＮ型領域３３に電荷を転送する際の補助として機能する。これにより、電荷の転送不良を軽減させることができ、転送特性を向上させることができる。
このように画素２１は構成されており、電荷保持部であるＮ型領域３３およびＮ型領域３５と、Ｎ型領域３３およびＮ型領域３５の間に形成されるＮ型領域４１とにおける濃度勾配は、濃度の濃い順に、Ｎ型領域３３、Ｎ型領域４１、およびＮ型領域３５の順番となる。具体的には、Ｎ型領域３５は、〜1015 cm-3 程度とされ、Ｎ型領域４１は、〜1016 cm-3程度とされ、Ｎ型領域３３は、〜1016 cm-3 程度とされる。つまり、Ｎ型領域３５は、Ｎ型領域３３よりも不純物濃度が低くなるように形成されている。
また、Ｎ型領域３３、Ｎ型領域４１、およびＮ型領域３５の深さに関しては、Ｎ型領域３３は、0.1〜0.2μｍに配置され、Ｎ型領域３５は、0.3〜0.5μｍに配置され、Ｎ型領域４１は、Ｎ型領域３３とＮ型領域３５との間に配置される。
そして、上述したように、Ｎ型領域３９およびＮ型領域４１が電荷の転送補助の役割を担うことにより、電荷の転送特性劣化を軽減することができる。
このように、画素２１では、Ｎ型領域の濃度勾配および配置が適切に行われることにより、飽和電子数が増加し、ＰＤ２４−２からＰＤ２４−１に電荷を転送する際に、ＰＤ２４−２の電荷を完全にＰＤ２４−１に転送することができる。従って、電荷の転送特性を改善することにより、従来より、電荷の転送不良を軽減させることができ、転送されなかった電荷によって残像が発生することを回避し、より良好な画質を得ることができる。また、シリコン基板３１の深い位置全面にＮ型領域３５を形成することにより、飽和電子数を増加させることができる。
また、例えば、シリコン基板の深い位置に蓄積した電荷を読み出すために、縦型のゲート電極を採用することが行われているが、縦型のゲートの形成には、シリコン基板をエッチングして掘り込むため、プラズマによるシリコン基板へのダメージが懸念される。これに伴い、白点および暗電流といった画素特性が悪化することが想定される。
これに対し、画素２１では、このような縦型のゲート電極を使用することなくシリコン基板３１の深い位置に形成されているＮ型領域３５から効率よく電荷を読み出すことができるため、縦型ゲートを使用した場合に想定される問題が発生することもない。
図５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３としては、上述した構成の画素２１を備える固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成の画素２１を備える固体撮像素子１１を適用することにより、より良好な画質を得ることができる。
また、本技術における固体撮像素子１１は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子やCCD型固体撮像素子などに採用することができる。
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板の内部に形成される第１導電型の第１の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子よりも前記半導体基板の深部に形成される第１導電型の第２の半導体領域を有する第２の光電変換素子と、
前記半導体基板に対して積層され、前記第１の光電変換素子および前記第２の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、
前記電荷転送時に、前記第１の光電変換素子および前記第２の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、
前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第１の半導体領域と前記第２の半導体領域との間に配置される第１導電型の第３の半導体領域と
を備える固体撮像素子。
（２）
前記第２の半導体領域は、前記第３の半導体領域よりも不純物濃度が低くなるように形成されている
上記（１）に記載の固体撮像素子。
（３）
前記浮遊拡散領域に接して前記浮遊拡散領域よりも深い位置に、前記浮遊拡散領域よりも前記第１の半導体領域側に突出するように形成される第１導電型の第４の半導体領域
をさらに備える上記（１）または（２）に記載の固体撮像素子。
（４）
前記第４の半導体領域は、前記転送ゲートと平面的に見て重なり合うように形成されている
上記（３）に記載の固体撮像素子。
（５）
前記第１の光電変換素子は、前記第１の半導体領域に接合する第２導電型の第５の半導体領域を有するとともに、前記第２の光電変換素子は、前記第２の半導体領域に接合する第２導電型の第６の半導体領域を有しており、
前記第２の光電変換素子が有する前記第２の半導体領域の下方に接して、前記第５の半導体領域および前記第６の半導体領域に対して不純物濃度が低い第２導電型の第７の半導体領域が形成されている
上記（１）から（４）までのいずれかに記載の固体撮像素子。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 固体撮像素子， １２ 画素アレイ部， １３ 画素アレイ部， １４ カラム処理部， １５ 水平駆動部， １６ 出力部， １７ 駆動制御部， ２１ 画素， ２２ 水平信号線， ２３ 垂直信号線， ２４ ＰＤ， ２５ 転送トランジス， ２６ ＦＤ， ２７ 増幅トランジスタ， ２８ 選択トランジスタ， ２９ リセットトランジスタ， ３１ シリコン基板， ３２ Ｐ型領域， ３３ Ｎ型領域， ３４ Ｐ型領域， ３５ Ｎ型領域， ３６ Ｐ型領域， ３７ Ｐ型領域， ３８ Ｎ型領域， ３９ Ｎ型領域， ４０ Ｐ型領域， ４１ Ｎ型領域， ４２ Ｐ型領域， ４３ ゲート電極

Claims (6)

  1. 半導体基板の内部に形成される第１導電型の第１の半導体領域を有する第１の光電変換素子と、
    前記第１の光電変換素子よりも前記半導体基板の深部に形成される第１導電型の第２の半導体領域を有する第２の光電変換素子と、
    前記半導体基板に対して積層され、前記第１の光電変換素子および前記第２の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、
    前記電荷転送時に、前記第１の光電変換素子および前記第２の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、
    前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第１の半導体領域と前記第２の半導体領域との間に配置される第１導電型の第３の半導体領域と
    を備える固体撮像素子。
  2. 前記第２の半導体領域は、前記第３の半導体領域よりも不純物濃度が低くなるように形成されている
    請求項１に記載の固体撮像素子。
  3. 前記浮遊拡散領域に接して前記浮遊拡散領域よりも深い位置に、前記浮遊拡散領域よりも前記第１の半導体領域側に突出するように形成される第１導電型の第４の半導体領域
    をさらに備える請求項１に記載の固体撮像素子。
  4. 前記第４の半導体領域は、前記転送ゲートと平面的に見て重なり合うように形成されている
    請求項３に記載の固体撮像素子。
  5. 前記第１の光電変換素子は、前記第１の半導体領域に接合する第２導電型の第５の半導体領域を有するとともに、前記第２の光電変換素子は、前記第２の半導体領域に接合する第２導電型の第６の半導体領域を有しており、
    前記第２の光電変換素子が有する前記第２の半導体領域の下方に接して、前記第５の半導体領域および前記第６の半導体領域に対して不純物濃度が低い第２導電型の第７の半導体領域が形成されている
    請求項１に記載の固体撮像素子。
  6. 半導体基板の内部に形成される第１導電型の第１の半導体領域を有する第１の光電変換素子と、
    前記第１の光電変換素子よりも前記半導体基板の深部に形成される第１導電型の第２の半導体領域を有する第２の光電変換素子と、
    前記半導体基板に対して積層され、前記第１の光電変換素子および前記第２の光電変換素子により光電変換された電荷に応じた信号を読み出す電荷転送時に、所定の電圧が印加されるゲート電極と、
    前記電荷転送時に、前記第１の光電変換素子および前記第２の光電変換素子に蓄積されている電荷が転送される浮遊拡散領域と、
    前記転送ゲートと平面的に見て重なり合うように、前記シリコン基板の深さ的に前記第１の半導体領域と前記第２の半導体領域との間に配置される第１導電型の第３の半導体領域と
    を有する固体撮像素子を備える電子機器。
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