JPWO2018008614A1 - 撮像素子、撮像素子の製造方法、及び、電子機器 - Google Patents

撮像素子、撮像素子の製造方法、及び、電子機器 Download PDF

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Abstract

本開示は、裏面照射型の撮像素子において、電荷保持部への光の入射を抑制することができるようにする撮像素子、撮像素子の製造方法、及び、電子機器に関する。撮像素子は、光電変換部と、電荷保持部と、半導体基板と、配線層と、絶縁膜層と、第１の遮光膜と、第２の遮光膜とを備え、前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、前記第２の遮光膜は、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、前記半導体基板の前記第１の面の一部を覆う第３の遮光部とを備える。本技術は、例えば、ＣＭＯＳイメージセンサに適用できる。

Description

本開示に係る技術は、撮像素子、撮像素子の製造方法、及び、電子機器に関し、特に、電荷保持部を備える裏面照射型の撮像素子、その撮像素子の製造方法、及び、その撮像素子を備える電子機器に関する。
グローバルシャッタ機能を有する裏面照射型のＣＭＯＳイメージセンサにおいては、光電変換部で生成された電荷を一時的に保持する電荷保持部が、半導体基板内に設けられる。この電荷保持部に光が入射すると、不要な電荷が発生し、それに伴う光学的ノイズが発生し、画質が低下する。これに対して、従来、電荷保持部への光の入射を抑制することが検討されている。
例えば、特許文献１には、電荷保持部の面のうち、半導体基板の光が入射する入射面側の上面及びその反対側の底面を、遮光膜で覆う第１の実施例が開示されている。これにより、半導体基板の入射面側から入射する光だけでなく、半導体基板の入射面と反対側の面に積層されている配線層からの反射光が電荷保持部に入射するのが防止される。
また、特許文献１には、電荷保持部の上面及び側面を遮光膜で覆うとともに、側面側の遮光膜の一部を、半導体基板を貫通させる第２の実施例が開示されている。これにより、電荷保持部の側面への入射光をより確実に遮断することが可能になる。
特開２０１３−６５６８８号公報
しかしながら、特許文献１の第１の実施例では、電荷保持部の側面を覆う遮光膜が、半導体基板の途中までしか設けられておらず、側面の遮光膜で覆われていない部分から光が入射するのを防止することができない。
また、特許文献１の第２の実施例では、電荷保持部の底面が遮光膜で覆われていないため、配線層からの反射光が電荷保持部に入射するのを防止することができない。
そこで、本開示にかかる技術（以下、単に本技術とも称する）は、電荷保持部を備える裏面照射型の撮像素子において、電荷保持部への光の入射を抑制できるようにするものである。
本技術の第１の側面の撮像素子は、光電変換部と、前記光電変換部により生成された電荷を保持する電荷保持部と、前記光電変換部及び前記電荷保持部が形成されている半導体基板と、配線層と、絶縁膜層と、第１の遮光膜と、第２の遮光膜とを備え、前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、前記第２の遮光膜は、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、前記半導体基板の前記第１の面の一部を覆う第３の遮光部とを備える。
前記第１の遮光部と前記第２の遮光部とを、前記第１の面に平行な方向において繋げることができる。
前記光電変換部の側面を、前記第１の遮光部と前記第２の遮光部により囲むことができる。
前記第１の遮光部を、前記光電変換部と、前記光電変換部から前記電荷保持部に電荷を転送するための転送ゲート部との間に少なくとも配置し、前記第２の遮光部を、互いに異なる画素に配置されている前記光電変換部と前記電荷保持部との間に少なくとも配置することができる。
前記絶縁膜層に、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含ませ、前記第１の絶縁膜を、前記半導体基板の前記第２の面と前記第２の絶縁膜の間に配置することができる。
前記第１の絶縁膜を、酸化膜とし、前記第２の絶縁膜を、窒化膜又は酸窒化膜とすることができる。
前記絶縁膜層に、前記第２の絶縁膜と前記第１の遮光膜との間に配置され、酸化膜からなる第３の絶縁膜をさらに含ませることができる。
前記第１の絶縁膜の厚さを、１０ｎｍ以上とし、前記第２の絶縁膜の厚さを、５０ｎｍ以上とし、前記第３の絶縁膜の厚さを、２５ｎｍ以上とすることができる。
前記第１の絶縁膜の厚さを、１０ｎｍから２０ｎｍの範囲内とし、前記第２の絶縁膜の厚さを、５０ｎｍから１００ｎｍの範囲内とし、前記第３の絶縁膜の厚さを、３０ｎｍから１００ｎｍの範囲内とすることができる。
前記第２の遮光部を、前記第１の絶縁膜を貫通させ、前記第２の絶縁膜まで延ばすことができる。
前記第２の遮光部を、前記絶縁膜層を貫通させ、前記第１の遮光膜と接続させることができる。
前記第３の遮光部が、前記半導体基板の第１の面のうち、前記光電変換部への光が入射する領域を除く領域を覆うようにすることができる。
前記第１の遮光膜が、前記光電変換部の受光面と反対側の面を全て覆うようにすることができる。
前記第２の遮光部に正又は負のバイアスが印加することができる。
前記第２の遮光部の方を前記第１の遮光部より前記第１の面に平行な方向の幅を広くすることができる。
本技術の第２の側面の撮像素子の製造方法は、光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、前記第１の溝を第２のパターンで塞ぐ第２の工程と、前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、前記半導体基板の第１の面、前記第１の溝の内壁及び底、並びに、前記第２の溝の内壁及び底を覆うように、固定電荷膜、反射防止膜、及び、絶縁膜を含む多層膜を形成する第５の工程と、前記第１の溝を第３のパターンで塞ぐ第６の工程と、前記第３のパターンの除去と並行して、前記第２の溝を、前記多層膜及び前記絶縁膜層を貫通させ、前記絶縁膜層に積層されている第１の遮光膜まで掘り下げる第７の工程と、前記第１の溝内及び前記第２の溝内に第２の遮光膜を形成する第８の工程とを含む。
前記絶縁膜層に、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含ませることができる。
前記第４の工程において、前記第２の溝を、前記半導体基板及び前記第１の絶縁膜を貫通させ、前記第２の絶縁膜まで到達させることができる。
前記絶縁膜層に、前記第２の絶縁膜と前記第１の遮光膜との間に配置されている第３の絶縁膜を含ませ、前記第１の絶縁膜及び前記第３の絶縁膜を、酸化膜とし、前記第２の絶縁膜を、窒化膜又は酸窒化膜とすることができる。
前記第１の工程より前において、前記第１の絶縁膜の前記半導体基板の前記第２の面側と反対側の面に前記第２の絶縁膜を形成する第９の工程と、前記第２の絶縁膜の前記第２の溝を形成する位置に、前記第１の絶縁膜まで貫通する第３の溝を形成する第１０の工程と、前記第２の絶縁膜の表面に前記第３の絶縁膜を成膜するとともに、前記第３の絶縁膜により前記第３の溝を埋める第１１の工程とをさらに含ませ、前記第７の工程において、前記第３の溝内の前記第３の絶縁膜を除去し、前記第２の溝を前記第１の遮光膜まで掘り下げさせることができる。
本技術の第３の側面の撮像素子の製造方法は、光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、前記第１の溝を第２のパターンで塞ぐ第２の工程と、前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、前記第１の溝内及び前記第２の溝内に遮光膜を形成する第５の工程とを含む。
本技術の第４の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、光電変換部と、前記光電変換部により生成された電荷を保持する電荷保持部と、前記光電変換部及び前記電荷保持部が形成されている半導体基板と、配線層と、絶縁膜層と、第１の遮光膜と、第２の遮光膜とを備え、前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、前記第２の遮光膜は、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、前記半導体基板の前記第１の面の一部を覆う第３の遮光部とを備える。
本技術の第１の側面又は第４の側面においては、第１の遮光膜、及び、第２の遮光膜の第１乃至第３の遮光部により光が遮られる。
本技術の第２の側面においては、光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝がそれぞれ形成され、前記第１の溝が第２のパターンで塞がれ、前記第２の溝が前記半導体基板の途中まで掘り下げられ、前記第２のパターンが除去された後、前記第１の溝及び前記第２の溝が掘り下げられ、前記第２の溝が、前記半導体基板を貫通し、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達し、前記半導体基板の第１の面、前記第１の溝の内壁及び底、並びに、前記第２の溝の内壁及び底を覆うように、固定電荷膜、反射防止膜、及び、絶縁膜を含む多層膜が形成され、前記第１の溝が第３のパターンで塞がれ、前記第３のパターンの除去と並行して、前記第２の溝が、前記多層膜及び前記絶縁膜層を貫通し、前記絶縁膜層に積層されている第１の遮光膜まで掘り下げられ、前記第１の溝内及び前記第２の溝内に第２の遮光膜が形成される。
本技術の第３の側面においては、光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝がそれぞれ形成され、前記第１の溝が第２のパターンで塞がれ、前記第２の溝が前記半導体基板の途中まで掘り下げられ、前記第２のパターンが除去された後、前記第１の溝及び前記第２の溝が掘り下げられ、前記第２の溝が、前記半導体基板を貫通し、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達し、前記第１の溝内及び前記第２の溝内に遮光膜が形成される。
本技術の第１の側面又は第４の側面によれば、電荷保持部を備える裏面照射型の撮像素子において、電荷保持部への光の入射を抑制することができる。
本技術の第２の側面又は第３の側面によれば、電荷保持部を備える裏面照射型の撮像素子において、半導体基板内の光電変換部と電荷保持部との間に、一部が半導体基板を貫通する遮光膜を形成することができる。その結果、電荷保持部への光の入射を抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したＣＭＯＳイメージセンサの構成例を示す図である。 図１のＣＭＯＳイメージセンサの単位画素の構成例を示す回路図である。 図１のＣＭＯＳイメージセンサの遮光構造の第１の実施の形態を模式的に示す断面図である。 図３の遮光構造における半導体基板内の遮光膜の配置を模式的に示す図である。 図３の遮光構造における半導体基板の受光面側の遮光膜の配置を模式的に示す図である。 図３の遮光構造における半導体基板の境界面側の遮光膜の配置を模式的に示す図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第１の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第２の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第２の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第２の製造方法を説明するための図である。 図３の遮光構造を有するＣＭＯＳイメージセンサの第２の製造方法を説明するための図である。 図１のＣＭＯＳイメージセンサの遮光構造の第２の実施の形態を模式的に示す断面図である。 撮像素子の使用例を示す図である。 電子機器の構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．変形例
４．応用例
＜＜１．第１の実施の形態＞＞
まず、図１乃至図１２を参照して、本技術の第１の実施の形態について説明する。
＜１−１．ＣＭＯＳイメージセンサの構成例＞
図１は、本技術が適用される撮像素子としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
ＣＭＯＳイメージセンサ１０は、画素アレイ部１１、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５を含んで構成される。画素アレイ部１１、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の単位画素５０）が行列状に２次元配置されている。なお、以下、入射光量に応じた電荷量の光電荷を、単に「電荷」と称し、単位画素を、単に「画素」と称する場合がある。
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
ＣＭＯＳイメージセンサ１０はさらに、信号処理部１８およびデータ格納部１９を備えている。信号処理部１８およびデータ格納部１９については、ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital Signal Processor）やソフトウェアによる処理でも良いし、ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても良い。
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各単位画素から垂直信号線１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３で信号処理された画素信号が順番に信号処理部１８に出力される。
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３、および水平駆動部１４などの駆動制御を行う。
信号処理部１８は、少なくとも加算処理機能を有し、カラム処理部１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜１−２．画素の構成例＞
次に、図１の画素アレイ部１１に行列状に配置されている単位画素５０の具体的な構造について説明する。
図２は、単位画素の構成例を示している。単位画素５０は、光電変換素子として、例えばフォトダイオード（ＰＤ）５１を有している。フォトダイオード５１は、例えば、ｎ型基板５２上に形成されたｐ型ウエル層５３に対して、ｐ型層５１−１を基板表面側に形成してｎ型埋め込み層５１−２を埋め込むことによって形成される埋め込み型フォトダイオードである。なお、ｎ型埋め込み層５１−２は、電荷排出時に空乏状態となる不純物濃度とされる。
単位画素５０は、フォトダイオード５１に加えて、ＴＲＹゲート５４、ＴＸ１ゲート５５−１、ＴＸ２ゲート５５−２、及び、電荷保持部（ＭＥＭ）５６を備える。ＴＲＹゲート５４は、フォトダイオード５１と電荷保持部５６に接続される位置に配置されている。またＴＸ１ゲート５５−１、ＴＸ２ゲート５５−２は、電荷保持部５６の近傍に配置されている。また、単位画素５０では、電荷保持部５６を、ｐ型層５６−１を表面として、埋め込み型のｎ型拡散領域５６−２によって形成した構成が採用されている。
電荷保持部５６をｎ型拡散領域５６−２によって形成した場合であっても、埋め込みチャネルによって形成した場合と同様の作用効果を得ることができる。具体的には、ｐ型ウエル層５３の内部にｎ型拡散領域５６−２を形成し、基板表面側にｐ型層５６−１を形成することで、Ｓｉ−ＳｉＯ２界面で発生する暗電流が電荷保持部５６のｎ型拡散領域５６−２に蓄積されることを回避できるため画質の向上に寄与できる。
ＴＲＹゲート５４は、フォトダイオード５１で光電変換され、フォトダイオード５１の内部に蓄積された電荷を、ゲート電極に駆動信号ＴＲＹが印加されることによって、電荷保持部５６に転送する。また、ＴＲＹゲート５４は、電荷保持部５６からフォトダイオード５１に電荷が逆流しないためのゲートとして機能する。
ＴＸ２ゲート５５−２は、フォトダイオード５１から電荷保持部５６へ電荷を転送するときのゲートとして機能し、電荷保持部５６に電荷を保持させるためのゲートとしても機能する。
ＴＸ１ゲート５５−１は、電荷保持部５６から浮遊拡散領域（ＦＤ：Floating Diffusion）５８へ電荷を転送するときのゲートとして機能し、電荷保持部５６に電荷を保持させるためのゲートとしても機能する。
電荷保持部５６においては、ＴＸ２ゲート５５−２のゲート電極及びＴＸ１ゲート５５−１のゲート電極に駆動信号ＴＸ２及び駆動信号ＴＸ１がそれぞれ印加されることで、電荷保持部５６に変調がかけられる。すなわち、ＴＸ２ゲート５５−２のゲート電極及びＴＸ１ゲート５５−１のゲート電極に駆動信号ＴＸ２及び駆動信号ＴＸ１がそれぞれ印加されることで、電荷保持部５６のポテンシャルが深くなる。これにより、電荷保持部５６の飽和電荷量を、変調をかけない場合よりも増やすことができる。
また、単位画素５０は、ＴＲＧゲート５７および浮遊拡散領域５８を有する。ＴＲＧゲート５７は、電荷保持部５６に蓄積された電荷を、ＴＲＧゲート５７のゲート電極に駆動信号ＴＲＧが印加されることによって、浮遊拡散領域５８に転送する。
浮遊拡散領域５８は、ｎ型層からなる電荷電圧変換部であり、ＴＲＧゲート５７によって電荷保持部５６から転送された電荷を電圧に変換する。
単位画素５０はさらに、リセットトランジスタ（ＲＳＴ）５９、増幅トランジスタ（ＡＭＰ）６０、および選択トランジスタ（ＳＥＬ）６１を備える。なお、図２では、リセットトランジスタ５９、増幅トランジスタ６０、及び、選択トランジスタ６１に、ｎチャネルのＭＯＳトランジスタを用いた例を示している。しかし、リセットトランジスタ５９、増幅トランジスタ６０、および選択トランジスタ６１の導電型の組み合わせは、これらの組み合わせに限られるものではない。
リセットトランジスタ５９は、電源Ｖｒｓｔと浮遊拡散領域５８との間に接続されており、ゲート電極に駆動信号ＲＳＴが印加されることによって浮遊拡散領域５８をリセットする。増幅トランジスタ６０は、ドレイン電極が電源Ｖｄｄに接続され、ゲート電極が浮遊拡散領域５８に接続されており、浮遊拡散領域５８の電圧を読み出す。
選択トランジスタ６１は、例えば、ドレイン電極が増幅トランジスタ６０のソース電極に、ソース電極が垂直信号線１７にそれぞれ接続されており、ゲート電極に駆動信号ＳＥＬが印加されることで、画素信号を読み出すべき単位画素５０を選択する。なお、選択トランジスタ６１については、電源Ｖｄｄと増幅トランジスタ６０のドレイン電極との間に接続した構成を採用することも可能である。
なお、リセットトランジスタ５９、増幅トランジスタ６０、および選択トランジスタ６１については、その１つあるいは複数を画素信号の読み出し方法によって省略することも可能である。
また、図２の単位画素５０、および、後述する単位画素５０の他の構成例においては、ｐ型ウエル層５３にｎ型の埋め込みチャネルを形成するようにしたが、逆の導電型を採用するようにしてもよい。この場合、後述するポテンシャルの関係は全て逆になる。
また、図２に示した単位画素５０には、ブルーミング防止用のオーバーフローゲートも設けられている。ＯＦＧゲート６３は、露光開始時にそのゲート電極に駆動信号ＯＦＧが印加されることで、フォトダイオード５１の電荷をｎ型層６４に排出する。ｎ型層６４には、所定の電圧Ｖｄｄが印加されている。
このようにして構成されるＣＭＯＳイメージセンサ１０は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード５１に蓄積された電荷を、遮光された電荷保持部５６へ転送することで、グローバルシャッタ動作（グローバル露光）を実現する。このグローバルシャッタ動作により、全画素一致した露光期間による歪みのない撮像が可能となる。
＜１−３．ＣＭＯＳイメージセンサの遮光構造の第１の実施の形態＞
次に、図３乃至図６を参照して、ＣＭＯＳイメージセンサ１０の遮光構造の第１の実施の形態について説明する。なお、以下、図３乃至図６に示される遮光構造を有するＣＭＯＳイメージセンサ１０をＣＭＯＳイメージセンサ１０ａと称する。
図３は、ＣＭＯＳイメージセンサ１０ａの遮光構造を模式的に示す断面図である。
ＣＭＯＳイメージセンサ１０ａにおいては、図内の上から、半導体基板１０１、絶縁膜層１０２、遮光膜１０３、配線層１０４が積層されている。ＣＭＯＳイメージセンサ１０ａは、半導体基板１０１の配線層１０４が積層されているオモテ面と反対側の裏面側からフォトダイオード５１に光を照射する裏面照射型の撮像素子である。
なお、図示は省略するが、半導体基板１０１の裏面側には、例えば、パッシベーション膜、カラーフィルタ、マイクロレンズ等が積層される。また、配線層１０４の下には、例えば、支持基板が積層される。
なお、以下、半導体基板１０１の裏面を入射面とも称し、半導体基板１０１のオモテ面であって、配線層１０４との境界に配置されている面を境界面とも称する。また、以下、フォトダイオード５１の半導体基板１０１の入射面側の面を受光面と称し、受光面と反対側の面を底面と称する。また、以下、電荷保持部５６の半導体基板１０１の入射面側の面を上面と称し、上面と反対側の面を底面と称する。
半導体基板１０１は、例えばシリコン基板からなる。半導体基板１０１内には、フォトダイオード５１及び電荷保持部５６が形成されている。なお、図内の左側のフォトダイオード５１と電荷保持部５６が同じ画素５０内に配置され、右側のフォトダイオード５１と電荷保持部５６とはそれぞれ隣接する異なる画素５０内に配置されている。
絶縁膜層１０２は、絶縁膜１０２Ａ乃至絶縁膜１０２Ｃの３層の絶縁膜からなる。絶縁膜１０２Ａ乃至絶縁膜１０２Ｃは、例えばＳｉＯ２膜等の酸化膜からなる。絶縁膜１０２Ａは、ゲート電極１０５と半導体基板１０１の間の絶縁膜も兼ねている。なお、ゲート電極１０５は、例えば、図２のＴＲＹゲート５４のゲート電極に相当する。絶縁膜１０２Ｂは、例えばＳｉＮ膜等の窒化膜からなる。
遮光膜１０３は、例えばタングステン等の遮光性を有するメタルからなる。遮光膜１０３は、フォトダイオード５１で吸収されずに半導体基板１０１を透過した光が、配線層１０４に入射するのを防止する。これにより、半導体基板１０１を透過した光が、配線層１０４に入射し、配線層１０４で反射されて、電荷保持部５６に入射することが抑制される。
半導体基板１０１の入射面、及び、フォトダイオード５１と電荷保持部５６の間には、多層膜１０６を介して、遮光膜１０７が形成されている。
多層膜１０６は、例えば、固定電荷膜、反射防止膜、及び、絶縁膜を含む３層構造の膜からなる。絶縁膜は、例えばＳｉＯ２膜等の酸化膜からなる。
遮光膜１０７は、例えばタングステン等の遮光性を有するメタルからなる。遮光膜１０７は、主に半導体基板１０１の入射面から入射した光が直接又は間接的に電荷保持部５６に入射するのを抑制する。遮光膜１０７は、表面遮光部１０７Ａ、非貫通遮光部１０７Ｂ、及び、貫通遮光部１０７Ｃに大きく分かれる。
表面遮光部１０７Ａは、半導体基板１０１の入射面のうち、フォトダイオード５１の受光面の上方を除く領域を覆っている。すなわち、表面遮光部１０７Ａは、半導体基板１０１の受光面のうち、フォトダイオード５１への光が入射する領域を除く領域を覆っている。
非貫通遮光部１０７Ｂは、半導体基板１０１の入射面から半導体基板１０１の途中まで延びている。また、この例では、非貫通遮光部１０７Ｂは、同じ画素５０内のフォトダイオード５１と電荷保持部５６の間に配置されている。
貫通遮光部１０７Ｃは、半導体基板１０１及び絶縁膜層１０２を貫通し、遮光膜１０３に接続されている。また、この例では、貫通遮光部１０７Ｃは、互いに異なる画素５０に配置されているフォトダイオード５１と電荷保持部５６の間に配置されている。
ここで、絶縁膜１０２Ａ乃至絶縁膜１０２Ｃの厚みの例について説明する。
絶縁膜１０２Ａは、例えば、１０ｎｍ以上の厚みに設定される。これは、例えば、貫通遮光部１０７Ｃを形成するための半導体基板１０１を貫通する溝の深さの加工調整をするために必要な厚みである。ただし、絶縁膜１０２Ａは、ゲート電極１０５と半導体基板１０１との間の絶縁膜を兼ねているため、あまり厚くしすぎるのは望ましくない。従って、絶縁膜１０２Ａの厚みは、例えば、１０ｎｍ〜２０ｎｍの範囲内に設定される。
絶縁膜１０２Ｂは、例えば、５０ｎｍ以上の厚みに設定される。これは、例えば、配線層１０４に形成されるコンタクトの加工調整、及び、貫通遮光部１０７Ｃを形成するための半導体基板１０１を貫通する溝の加工制御のために必要な厚みである。例えば、コンタクトを形成するための溝が半導体基板１０１にまで達したり、コンタクトの加工によるダメージにより半導体基板１０１が損傷したりするのを防いだり、貫通遮光部１０７Ｃを形成するための半導体基板１０１を貫通する溝を絶縁膜１０２Ｂで止めるために必要な厚みである。ただし、絶縁膜１０２Ｂは、ＣＭＯＳイメージセンサ１０ａの薄型化等の観点から、あまり厚くしすぎるのは望ましくない。従って、絶縁膜１０２Ｂの厚みは、例えば、５０ｎｍ〜１００ｎｍの範囲内に設定される。
絶縁膜１０２Ｃは、例えば、２５ｎｍ以上の厚みに設定される。これは、例えば、遮光膜１０３の加工時に、絶縁膜１０２Ｃが損傷し、絶縁膜１０２Ｂが露出しないようにするために必要な厚みである。ただし、絶縁膜１０２Ｃは、ＣＭＯＳイメージセンサ１０ａの薄型化等の観点から、あまり厚くしすぎるのは望ましくない。従って、絶縁膜１０２Ｃの厚みは、例えば、３０ｎｍ〜１００ｎｍの範囲内に設定される。
図４は、図３のＣＭＯＳイメージセンサ１０ａの深さＤ１付近の断面の平面レイアウトを模式的に示している。なお、非貫通遮光部１０７Ｂと貫通遮光部１０７Ｃを区別するために、非貫通遮光部１０７Ｂは、右斜め下方向の間隔が狭い斜線のパターンで示されており、貫通遮光部１０７Ｃは、左斜め下方向の間隔が広い斜線のパターンで示されている。
また、半導体基板１０１の境界面側に形成される、ＴＲＹゲート５４、ＴＸ１ゲート５５−１、ＴＸ２ゲート５５−２、ＴＲＧゲート５７、リセットトランジスタ５９のゲート部５９Ａ、増幅トランジスタ６０のゲート部６０Ａ、選択トランジスタ６１のゲート部６１Ａ、及び、ＯＦＧゲート６３の位置が点線で示されている。また、配線層１０４に形成されるコンタクト１５１−１乃至コンタクト１５１−２３の位置が点線で示されている。
なお、以下、画素５０内の各部の位置関係を説明する場合、図４内における上下左右の方向を用いて説明する。
また、図４では、１つの画素５０が中心に図示されるとともに、その周辺の画素５０の一部が図示されている。そして、各画素５０の対応する部分には、同じ符号が付されている。なお、左右に隣接する画素５０内の各部の配置は、互いに左右対称になっている。また、上下に隣接する画素５０内の各部の配置は、同様である。
フォトダイオード５１の上には、ＴＲＹゲート５４、ＴＸ２ゲート５５−２、ＴＸ１ゲート５５−１、ＴＲＧゲート５７が左から右に並ぶように配置されている。ＴＲＹゲート５４のほぼ中央にコンタクト１５１−１及びコンタクト１５１−２が左右に並ぶように配置されている。ＴＸ２ゲート５５−２のほぼ中央にコンタクト１５１−３及びコンタクト１５１−４が左右に並ぶように配置されている。ＴＸ１ゲート５５−１のほぼ中央にコンタクト１５１−５及びコンタクト１５１−６が左右に並ぶように配置されている。コンタクト１５１−１乃至コンタクト１５１−６は、左右に一列に並んでいる。ＴＲＧゲート５７の右端に、コンタクト１５１−７及びコンタクト１５１−８が上下に並ぶように配置されている。
また、ＴＲＹゲート５４、ＴＸ２ゲート５５−２、及び、ＴＸ１ゲート５５−１とほぼ重なるように、電荷保持部５６が配置されている。
フォトダイオード５１の右には、リセットトランジスタ５９のゲート部５９Ａ、増幅トランジスタ６０のゲート部６０Ａ、及び、選択トランジスタ６１のゲート部６１Ａが上下に並ぶように配置されている。ゲート部５９Ａの上にコンタクト１５１−９が配置されている。ゲート部５９Ａの下端にコンタクト１５１−１０が配置されている。ゲート部５９Ａとゲート部６０Ａの間にコンタクト１５１−１１が配置されている。ゲート部６０Ａの略中央にコンタクト１５１−１２及びコンタクト１５１−１３が上下に並ぶように配置されている。コンタクト１５１−９乃至コンタクト１５１−１３は、上下に一列に並んでいる。
ゲート部６０Ａとゲート部６１Ａの間に、コンタクト１５１−１４及びコンタクト１５１−１５が左右に並ぶように配置されている。ゲート部６１Ａのほぼ中央にコンタクト１５１−１６及びコンタクト１５１−１７が左右に並ぶように配置されている。ゲート部６１Ａの下にコンタクト１５１−１８及びコンタクト１５１−１９が左右に並ぶように配置されている。コンタクト１５１−１４、コンタクト１５１−１６、及び、コンタクト１５１−１８は、上下に一列に並んでいる。コンタクト１５１−１５、コンタクト１５１−１７、及び、コンタクト１５１−１９は、上下に一列に並んでいる。
フォトダイオード５１の左には、ＯＦＧゲート６３が配置されている。ＯＦＧゲート６３内の上方には、コンタクト１５１−２０及びコンタクト１５１−２１が上下に並ぶように配置されている。ＯＦＧゲート６３の下端の窪んだ部分にコンタクト１５１−２２が配置されている。ＯＦＧゲート６３の下にコンタクト１５１−２３が配置されている。コンタクト１５１−２０乃至コンタクト１５１−２３は、上下に一列に並んでいる。
フォトダイオード５１の周囲（側面）は、非貫通遮光部１０７Ｂ及び貫通遮光部１０７Ｃにより囲まれている。非貫通遮光部１０７Ｂと貫通遮光部１０７Ｃは、半導体基板１０１の入射面に平行な方向において、途切れることなく繋がっており、フォトダイオード５１の周囲（側面）を途切れることなく囲んでいる。また、非貫通遮光部１０７Ｂは、左右に隣接する画素５０とも途切れることなく繋がっている。
フォトダイオード５１を囲む遮光部のうち、貫通遮光部１０７Ｃは、フォトダイオード５１と、フォトダイオード５１と同じ画素内のＴＸ１ゲート５５−１及びＴＸ２ゲート５５−２との間に配置されている。また、貫通遮光部１０７Ｃは、フォトダイオード５１と、上下に隣接する画素５０の電荷保持部５６との間に配置されている。
それ以外の部分は、非貫通遮光部１０７Ｂが配置されている。具体的には、フォトダイオード５１と、左右に隣接する画素５０との間に、非貫通遮光部１０７Ｂが配置されている。これは、各トランジスタのゲート部やコンタクトを形成するためである。また、フォトダイオード５１と、同じ画素内のＴＲＹゲート５４との間に、非貫通遮光部１０７Ｂが配置されている。これは、フォトダイオード５１から電荷保持部５６に電荷が流れる経路を確保するためである。また、左右方向に延びる遮光膜１０７と上下方向に延びる遮光膜１０７の接続部（遮光膜１０７が交わる部分）に、非貫通遮光部１０７Ｂが配置されている。これは、この部分に貫通遮光部１０７Ｃを形成すると、マイクロローディング現象によりエッチングが加速し、貫通遮光部１０７Ｃが、配線層１０４まで達する恐れがあるためである。
なお、後述する理由により、貫通遮光部１０７Ｃの半導体基板１０１の入射面に平行な方向の幅は、非貫通遮光部１０７Ｂより広くなる。
図５は、図３のＣＭＯＳイメージセンサ１０ａの半導体基板１０１の入射面であって、図４の断面図と画素の配置方向において同じ位置の平面レイアウトを模式的に示している。なお、図内の斜線で示される部分は、表面遮光部１０７Ａが配置されている領域を示している。また、図５では、非貫通遮光部１０７Ｂ及び貫通遮光部１０７Ｃの位置が点線で示されている。
この図に示されるように、表面遮光部１０７Ａは、半導体基板１０１の入射面のうち、フォトダイオード５１の受光面を除く領域を覆っている。
図６は、図３のＣＭＯＳイメージセンサ１０ａの深さＤ２付近の断面であって、図４の断面図と画素の配置方向において同じ位置の断面の平面レイアウトを模式的に示している。なお、図内の斜線で示される部分は、遮光膜１０３が配置されている領域を示している。
図６では、フォトダイオード５１、ＴＲＹゲート５４、ＴＸ１ゲート５５−１、ＴＸ２ゲート５５−２、電荷保持部５６、ＴＲＧゲート５７、リセットトランジスタ５９のゲート部５９Ａ、増幅トランジスタ６０のゲート部６０Ａ、選択トランジスタ６１のゲート部６１Ａ、及び、ＯＦＧゲート６３の位置が点線で示されている。
遮光膜１０３は、半導体基板１０１の境界面のアクティブ領域、及び、コンタクト１５１−１乃至コンタクト１５１−２３が配置されている領域を除く領域に配置されている。従って、フォトダイオード５１の底面は、全て遮光膜１０３により覆われている。また、電荷保持部５６の底面は、半導体基板１０１の境界面のアクティブ領域、及び、コンタクト１５１−１乃至コンタクト１５１−６が配置されている領域を除いて、ほぼ遮光膜１０３により覆われている。
そして、図５に示されるように、半導体基板１０１の入射面のうち、フォトダイオード５１への光が入射する領域を除く領域が、表面遮光部１０７Ａにより覆われている。従って、半導体基板１０１の入射面に入射した光は、フォトダイオード５１の受光面以外の領域にはほとんど入射しない。また、フォトダイオード５１を透過した光が、フォトダイオード５１の側面を囲む非貫通遮光部１０７Ｂ及び貫通遮光部１０７Ｃにより、電荷保持部５６に入射することが抑制される。さらに、貫通遮光部１０７Ｃが半導体基板１０１を貫通し遮光領域が大きくなることにより、電荷保持部５６への光の入射をより抑制することができる。また、フォトダイオード５１を透過した光が、遮光膜１０３により配線層１０４に入射することが防止されるため、配線層１０４からの反射光が、電荷保持部５６に入射することが防止される。これにより、電荷保持部５６に光が入射することによる光学的ノイズの発生が抑制され、例えば、グローバルシャッタの光漏れノイズを抑制することができる。
また、貫通遮光部１０７Ｃに負バイアスを印加することにより、ピニングが強化され、暗電流の発生が抑制される。そして、暗電流の発生が抑制されることで、半導体基板１０１のｐ型ウエル層５３を低濃度化することができ、半導体基板１０１の表面電荷密度Ｑｓ及び電荷保持部５６の容量を大きくすることができる。これにより、画素特性が向上する。
＜１−４．ＣＭＯＳイメージセンサの製造方法＞
次に、図７乃至図１６を参照して、ＣＭＯＳイメージセンサ１０ａの製造方法について説明する。
なお、図７乃至図１６では、図を見やすくするために、フォトダイオード５１、電荷保持部５６、配線層１０４、及び、ゲート電極１０５の図示を省略している。また、図７乃至図１２では、ＣＭＯＳイメージセンサ１０ａの図４のＡ−Ａ部の断面を図内の右方向から見た図を示している。図１３乃至図１６では、ＣＭＯＳイメージセンサ１０ａの図４のＢ−Ｂ部の断面を図内の下方向から見た図を示している。
まず、図７乃至図１２を参照して、ＣＭＯＳイメージセンサ１０ａの第１の製造方法について説明する。
工程１の前に、図示は省略するが、半導体基板１０１のオモテ面（境界面）側のプロセスが行われる。
まず、ゲート電極１０５の形成までは、通常のＣＭＯＳイメージセンサのプロセスと同様である。
次に、半導体基板１０１の境界面に、絶縁膜層１０２が成膜される。
次に、遮光膜１０３が成膜される。このとき、遮光膜１０３の加工処理が、遮光膜１０３と隣接する絶縁膜１０２Ｃ、又は、絶縁膜１０２Ｂで止められる。
次に、層間絶縁膜、コンタクト、配線が形成されることにより、配線層１０４が形成される。
次に、配線層１０４と図示せぬ支持基板が貼り合わされる。
そして、半導体基板１０１の裏面（入射面）側の加工が行われる。
具体的には、工程１において、半導体基板１０１の入射面にハードマスク２０１からなるパターンが形成される。ハードマスク２０１は、例えば、ＳｉＯ２膜からなる。
工程２において、ハードマスク２０１の表面にフォトレジスト２０２からなるパターンが形成される。具体的には、ハードマスク２０１の表面にフォトレジスト２０２が塗布される。次に、フォトレジスト２０２のパターニングが行われ、非貫通遮光部１０７Ｂ及び貫通遮光部１０７Ｃが形成される位置に合わせて、それぞれ開口２０２Ａ及び開口２０２Ｂが形成される。
工程３において、フォトレジスト２０２の開口２０２Ａ及び開口２０２Ｂを介して、ハードマスク２０１が加工され、非貫通遮光部１０７Ｂ及び貫通遮光部１０７Ｃが形成される位置に合わせて、溝２０３及び溝２０４が形成される。その後、フォトレジスト２０２は除去される。
工程４において、ハードマスク２０１の表面に、溝２０３を埋めるようにフォトレジスト２０５からなるパターンが形成される。このフォトレジスト２０５により、次の工程５において、溝２０３を介して、半導体基板１０１が加工されることが防止される。
工程５において、半導体基板１０１が加工され、溝２０４が半導体基板１０１の途中まで掘り下げられる。なお、溝２０４の深さは、次の工程６の半導体基板１０１の加工時間に合わせて調整される。
工程６において、フォトレジスト２０５が除去される。そして、半導体基板１０１が加工され、溝２０３及び溝２０４が同時に掘り下げられる。このとき、溝２０４が半導体基板１０１を貫通し、絶縁膜１０２Ａに達するまで加工が行われる。これにより、溝２０３は、半導体基板１０１の途中まで掘り下げられる。ここで、２回目の加工となる溝２０４の半導体基板１０１の入射面に平行な方向の幅の方が、１回目の加工となる溝２０３の幅より広くなる。
工程７において、ケミカルドライエッチング（ＣＤＥ）を用いた等方性エッチングにより、溝２０３及び溝２０４の側壁の加工によるダメージが除去され、溝２０３及び溝２０４の形状が最適化される。このとき、等方性エッチングにより溝２０４の底の絶縁膜１０２Ａが除去され、図内の丸で囲まれた部分に示されるように、溝２０４が絶縁膜１０２Ｂに達する。なお、溝２０４の幅は、溝２０３の幅より広いまま維持される。従って、溝２０４に形成される貫通遮光部１０７Ｃの幅は、溝２０３に形成される非貫通遮光部１０７Ｂの幅より広くなる。
工程８において、ハードマスク２０１の表面、溝２０３内、及び、溝２０４内が、フォトレジスト２０６からなるパターンでコーティングされる。このフォトレジスト２０６により、次の工程９及び工程１０において、ハードマスク２０１を除去するための薬液により、溝２０４が掘り下げられることが防止される。
工程９において、エッチバックが行われ、ハードマスク２０１の表面のフォトレジスト２０６が除去され、ハードマスク２０１の表面の一部が除去される。なお、溝２０３及び溝２０４内のフォトレジスト２０６は、そのまま保持される。
工程１０において、ＢＨＦ（バッファードフッ酸）を用いてウエットエッチングが行われ、ハードマスク２０１が除去される。
工程１１において、硫酸と過酸化水素水を用いたＳＨ処理により、溝２０３及び溝２０４内のフォトレジスト２０６が除去される。このとき、工程７において、溝２０４の深さを絶縁膜１０２Ｂで止めておくことにより、遮光膜１０３が溶解されるのが防止される。
工程１２において、半導体基板１０１の入射面、並びに、溝２０３及び溝２０４の内壁及び底を覆うように、多層膜１０６が形成される。例えば、多層膜１０６は、半導体基板１０１に近い方から順番に固定電荷膜、反射防止膜、及び、絶縁膜が積層された３層構造の膜からなる。その後、アニール処理が行われる。
工程１３において、カバレッジの低い絶縁膜２０７が成膜される。ずなわち、溝２０３及び溝２０４の内壁及び底を覆わずに、ほぼ半導体基板１０１の入射面のみを覆うように、絶縁膜２０７が成膜される。
工程１４において、絶縁膜２０７の表面に、溝２０３を埋めるようにフォトレジスト２０８からなるパターンが形成される。このフォトレジスト２０８により、次の工程１４及び工程１５において、溝２０３の加工が防止される。
工程１５において、エッチバックが行われる。これにより、少なくともフォトレジスト２０８の絶縁膜２０７の上に形成されている部分が除去される。
工程１６において、さらにエッチバックが行われる。これにより、絶縁膜２０７、及び、溝２０３内のフォトレジスト２０８の除去と並行して、溝２０４が掘り下げられる。そして、溝２０４の底の多層膜１０６、絶縁膜１０２Ｂ、及び、絶縁膜１０２Ｃが除去され、溝２０４が、絶縁膜層１０２を貫通し、遮光膜１０３まで達する。
工程１７において、図示せぬバリア膜が、多層膜１０６の表面、並びに、溝２０３及び溝２０４の内壁及び底を覆うように形成される。バリア膜は、例えば、Ｔｉ又はＴｉＮ等の膜からなる。次に、遮光膜１０７が、半導体基板１０１の溝２０３及び溝２０４に埋め込まれるとともに、半導体基板１０１の入射面を覆うように形成される。このとき、溝２０４内に形成された貫通遮光部１０７Ｃは、半導体基板１０１、絶縁膜１０２Ａ、絶縁膜１０２Ｂ、及び、絶縁膜１０２Ｃを貫通して、遮光膜１０３に接続される。また、フォトダイオード５１の受光面が露出するように、半導体基板１０１の入射面の表面遮光部１０７Ａのパターニングが行われる。
その後、図示は省略するが、半導体基板１０１の入射面において、パッシベーション膜が形成された後、カラーフィルタ、レンズ、及び、パッド等の形成が行われる。
次に、図１３乃至図１６を参照して、ＣＭＯＳイメージセンサ１０ａの第２の製造方法について説明する。この第２の製造方法では、主に半導体基板１０１のオモテ面（境界面）側のプロセスに特徴があり、その工程を中心に説明する。
工程１０１において、半導体基板１０１のオモテ面に、絶縁膜１０２Ａが成膜される。
工程１０２において、絶縁膜１０２Ａの上に、絶縁膜１０２Ｂが成膜される。
工程１０３において、絶縁膜１０２Ｂの表面にフォトレジスト２２１からなるパターンが形成される。具体的には、絶縁膜１０２Ｂの表面にフォトレジスト２２１が塗布される。次に、フォトレジスト２２１のパターニングが行われ、貫通遮光部１０７Ｃが形成される位置に合わせて、開口２２１Ａが形成される。
工程１０４において、フォトレジスト２２１の開口２２１Ａを介して、絶縁膜１０２Ｂが加工され、貫通遮光部１０７Ｃが形成される位置に合わせて、溝２２２が形成される。その後、フォトレジスト２２１は除去される。
工程１０５において、絶縁膜１０２Ｂの表面に、例えばＳｉＯ２からなる酸化膜が成膜されるとともに、溝２２２が酸化膜により埋められる。これにより、絶縁膜１０２Ｃが形成される。
工程１０６において、絶縁膜１０２Ｃの表面に、遮光膜１０３が成膜される。
工程１０７において、図７乃至図９の工程１乃至工程７と同様の工程が行われ、半導体基板１０１に溝２０３及び溝２０４が形成される。
なお、工程１０７の図は、工程１０６の図と上下反転している。また、工程１０７以降の図内の点線で示される領域は、溝２０３及び溝２０４の奥の壁となる半導体基板１０１を示している。
工程１０８において、図１１の工程１２と同様の工程により、半導体基板１０１の入射面、並びに、溝２０３及び溝２０４の内壁及び底を覆うように、多層膜１０６（不図示）が形成される。次に、図１１の工程１４と同様の工程により、溝２０３を埋めるようにフォトレジスト２０８からなるパターンが形成される。
工程１０９において、エッチバックが行われる。これにより、溝２０４の下方の絶縁膜１０２Ａが除去される。さらに、工程１０５において絶縁膜１０２Ｂの溝２２２に埋められた酸化膜（絶縁膜１０２Ｃの一部）、及び、その下方の絶縁膜１０２Ｃが除去される。その結果、溝２０４が、絶縁膜１０２Ａ乃至絶縁膜１０２Ｃを貫通し、遮光膜１０３まで達する。
工程１１０において、フォトレジスト２０８が除去された後、図示せぬバリア膜が、多層膜１０６（不図示）の表面、並びに、溝２０３及び溝２０４の内壁及び底を覆うように形成される。次に、遮光膜１０７が、半導体基板１０１の溝２０３及び溝２０４に埋め込まれるとともに、半導体基板１０１の入射面を覆うように形成される。このとき、溝２０４内に形成された貫通遮光部１０７Ｃは、半導体基板１０１、絶縁膜１０２Ａ、絶縁膜１０２Ｂ、及び、絶縁膜１０２Ｃを貫通して、遮光膜１０３に接続される。また、フォトダイオード５１の受光面が露出するように、半導体基板１０１の入射面の表面遮光部１０７Ａのパターニングが行われる。
なお、工程１１０の図内の点線は、表面遮光部１０７Ａ、非貫通遮光部１０７Ｂ、及び、貫通遮光部１０７Ｃの位置を示す補助線である。
その後、図示は省略するが、半導体基板１０１の入射面において、パッシベーション膜が形成された後、カラーフィルタ、レンズ、及び、パッド等の形成が行われる。
このように、絶縁膜１０２Ｂに溝２２２を形成し、絶縁膜１０２Ａ及び絶縁膜１０２Ｃと同じ酸化膜で溝２２２を埋めることにより、図１５の工程１０９で絶縁膜１０２Ａ乃至絶縁膜１０２Ｃに形成される溝２０４の図４のＢ-Ｂの方向の幅の画素５０間のバラツキが抑制される。これにより、図４のＢ-Ｂの方向の貫通遮光部１０７Ｃの幅の画素５０間のバラツキが抑制される。その結果、画素５０間の特性のバラツキが抑制され、ＣＭＯＳイメージセンサ１０ａの画質が向上する。
なお、上述した特許文献１では、遮光膜を形成する具体的な方法が開示されていない。従って、特許文献１に記載の技術では、例えば、遮光膜を形成するための溝を深く掘りすぎて、遮光膜が配線層に突出したり、半導体基板のオモテ面側の遮光膜やコンタクトの形成時に形状の不具合等が生じたりして、白点などの画質の劣化を生じる懸念がある。
＜＜２．第２の実施の形態＞＞
次に、図１７を参照して、本技術の第２の実施の形態について説明する。
図１７は、図３と同様に、ＣＭＯＳイメージセンサ１０ｂの遮光構造を模式的に示す断面図である。
ＣＭＯＳイメージセンサ１０ｂは、図３のＣＭＯＳイメージセンサ１０ａと比較して、貫通遮光膜１０７Ｃが、半導体基板１０１を貫通しているが、絶縁膜１０２Ｂで止まっており、遮光膜１０３と接続していない点が異なる。
なお、ＣＭＯＳイメージセンサ１０ｂの製造工程は、ＣＭＯＳイメージセンサ１０ａの工程１２（図１１）までは同様である。その後、工程１３乃至工程１６が省略され、工程１７と同様の工程より、遮光膜１０７が形成される。
＜＜３．変形例＞＞
以下、上述した本開示に係る技術の実施の形態の変形例について説明する。
例えば、絶縁層膜１０２は、上述した３層構造以外の構造にすることも可能である。
例えば、絶縁膜層１０２を絶縁膜１０２Ａの１層構造にすることが可能である。ただし、この場合、絶縁膜１０２Ａを厚くする必要がある。また、絶縁膜１０２Ａと組成が異なる絶縁膜１０２Ｂを設けた方が、例えば、上述した工程７において、エッチングの選択比を制御することにより、溝２０４を絶縁膜層１０２内で止めやすくなる。
また、例えば、絶縁膜層１０２を、絶縁膜１０２Ａ及び絶縁膜１０２Ｂの２層構造にすることが可能である。ただし、絶縁膜１０２Ｃを設けた方が、絶縁膜層１０２と遮光膜１０３との間の剥がれや、遮光膜１０３の加工時の絶縁膜１０２Ｂの削れを抑制することが可能になる。
さらに、例えば、絶縁膜１０２Ｂを、ＳｉＯＮ膜等の酸窒化膜により構成することも可能である。
また、本技術は、裏面照射型で電荷保持部を備える撮像素子全般に適用することができる。従って、上述した、図１のＣＭＯＳイメージセンサ１０の構成や図２の画素５０の構成は、その一例であり、適宜変更することが可能である。また、例えば、各半導体領域の導電型を逆にするようにしてもよい。この場合、印加するバイアス電圧の正負が逆となる。
＜＜４．応用例＞＞
本開示に係る技術は、様々な製品へ応用することができる。
＜４−１．本開示に係る技術の適用例＞
例えば、本開示に係る技術は、図１８に示されるように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに適用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
以下、より具体的な適用例について説明する。
＜４−２．電子機器への適用例＞
図１９は、本技術の撮像素子を適用した電子機器の一例である撮像装置３００の構成例を示すブロック図である。撮像装置３００は、レンズ群３０１等を含む光学系、固体撮像素子３０２、カメラ信号処理部であって、固体撮像素子３０２からの信号を処理するＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７、及び、電源系３０８等を有している。
そして、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、操作系３０７、及び、電源系３０８がバスライン３０９を介して相互に接続された構成となっている。ＣＰＵ３１０は、撮像装置３００内の各部を制御する。
レンズ群３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、レンズ群３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、例えば、上述したＣＭＯＳイメージセンサ１０を用いることができる。
表示装置３０５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録装置３０６は、固体撮像素子３０２で撮像された動画または静止画を、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどの記録媒体に記録する。
操作系３０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示装置３０５、記録装置３０６、及び、操作系３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置３００は、ビデオカメラやデジタルスチルカメラ、さらには、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。
＜４−３．移動体への応用例＞
また、例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークI/F(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２１は、撮像部１２０３１の設置位置の例を示す図である。
図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１や運転者状態検出部１２０４１に適用され得る。具体的には、例えば、図１のＣＭＯＳイメージセンサ１０は、撮像部１２０３１や運転者状態検出部１２０４１に適用することができる。撮像部１２０３１や運転者状態検出部１２０４１に本開示に係る技術を適用することにより、ノイズの少ない高画質の撮影画像を得ることができため、例えば、車両の外部及び内部の情報の検出精度が向上する。
なお、本開示に係る技術の実施の形態は、上述した実施の形態に限定されるものではなく、本開示に係る技術の要旨を逸脱しない範囲において種々の変更が可能である。
＜４−４．構成の組み合わせ例＞
また、例えば、本開示に係る技術は、以下のような構成も取ることができる。
（１）
光電変換部と、
前記光電変換部により生成された電荷を保持する電荷保持部と、
前記光電変換部及び前記電荷保持部が形成されている半導体基板と、
配線層と、
絶縁膜層と、
第１の遮光膜と、
第２の遮光膜と
を備え、
前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、
前記第２の遮光膜は、
前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、
前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、
前記半導体基板の前記第１の面の一部を覆う第３の遮光部と
を備える撮像素子。
（２）
前記第１の遮光部と前記第２の遮光部とが、前記第１の面に平行な方向において繋がっている
前記（１）に記載の撮像素子。
（３）
前記光電変換部の側面が、前記第１の遮光部と前記第２の遮光部により囲まれている
前記（２）に記載の撮像素子。
（４）
前記第１の遮光部は、前記光電変換部と、前記光電変換部から前記電荷保持部に電荷を転送するための転送ゲート部との間に少なくとも配置され、
前記第２の遮光部は、互いに異なる画素に配置されている前記光電変換部と前記電荷保持部との間に少なくとも配置されている
前記（３）に記載の撮像素子。
（５）
前記絶縁膜層は、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含み、
前記第１の絶縁膜は、前記半導体基板の前記第２の面と前記第２の絶縁膜の間に配置されている
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
前記第１の絶縁膜は、酸化膜であり、
前記第２の絶縁膜は、窒化膜又は酸窒化膜である
前記（５）に記載の撮像素子。
（７）
前記絶縁膜層は、前記第２の絶縁膜と前記第１の遮光膜との間に配置され、酸化膜からなる第３の絶縁膜をさらに含む
前記（６）に記載の撮像素子。
（８）
前記第１の絶縁膜の厚さは、１０ｎｍ以上であり、
前記第２の絶縁膜の厚さは、５０ｎｍ以上であり、
前記第３の絶縁膜の厚さは、２５ｎｍ以上である
前記（７）に記載の撮像素子。
（９）
前記第１の絶縁膜の厚さは、１０ｎｍから２０ｎｍの範囲内であり、
前記第２の絶縁膜の厚さは、５０ｎｍから１００ｎｍの範囲内であり、
前記第３の絶縁膜の厚さは、３０ｎｍから１００ｎｍの範囲内である
前記（８）に記載の撮像素子。
（１０）
前記第２の遮光部は、前記第１の絶縁膜を貫通し、前記第２の絶縁膜まで延びている
前記（５）乃至（９）のいずれかに記載の撮像素子。
（１１）
前記第２の遮光部は、前記絶縁膜層を貫通し、前記第１の遮光膜と接続されている
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１２）
前記第３の遮光部は、前記半導体基板の第１の面のうち、前記光電変換部への光が入射する領域を除く領域を覆っている
前記（１）乃至（１１）のいずれかに記載の撮像素子。
（１３）
前記第１の遮光膜は、前記光電変換部の受光面と反対側の面を全て覆っている
前記（１）乃至（１２）のいずれかに記載の撮像素子。
（１４）
前記第２の遮光部に正又は負のバイアスが印加される
前記（１）乃至（１３）のいずれかに記載の撮像素子。
（１５）
前記第２の遮光部の方が前記第１の遮光部より前記第１の面に平行な方向の幅が広い
前記（１）乃至（１４）のいずれかに記載の撮像素子。
（１６）
光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、
前記第１の溝を第２のパターンで塞ぐ第２の工程と、
前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、
前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、
前記半導体基板の第１の面、前記第１の溝の内壁及び底、並びに、前記第２の溝の内壁及び底を覆うように、固定電荷膜、反射防止膜、及び、絶縁膜を含む多層膜を形成する第５の工程と、
前記第１の溝を第３のパターンで塞ぐ第６の工程と、
前記第３のパターンの除去と並行して、前記第２の溝を、前記多層膜及び前記絶縁膜層を貫通させ、前記絶縁膜層に積層されている第１の遮光膜まで掘り下げる第７の工程と、
前記第１の溝内及び前記第２の溝内に第２の遮光膜を形成する第８の工程と
を含む撮像素子の製造方法。
（１７）
前記絶縁膜層は、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含む
前記（１６）に記載の撮像素子の製造方法。
（１８）
前記第４の工程において、前記第２の溝を、前記半導体基板及び前記第１の絶縁膜を貫通させ、前記第２の絶縁膜まで到達させる
前記（１７）に記載の撮像素子の製造方法。
（１９）
前記絶縁膜層は、前記第２の絶縁膜と前記第１の遮光膜との間に配置されている第３の絶縁膜を含み、
前記第１の絶縁膜及び前記第３の絶縁膜は、酸化膜からなり、
前記第２の絶縁膜は、窒化膜又は酸窒化膜からなる
前記（１７）に記載の撮像素子の製造方法。
（２０）
前記第１の工程より前において、
前記第１の絶縁膜の前記半導体基板の前記第２の面側と反対側の面に前記第２の絶縁膜を形成する第９の工程と、
前記第２の絶縁膜の前記第２の溝を形成する位置に、前記第１の絶縁膜まで貫通する第３の溝を形成する第１０の工程と、
前記第２の絶縁膜の表面に前記第３の絶縁膜を成膜するとともに、前記第３の絶縁膜により前記第３の溝を埋める第１１の工程と
をさらに含み、
前記第７の工程において、前記第３の溝内の前記第３の絶縁膜を除去し、前記第２の溝を前記第１の遮光膜まで掘り下げる
前記（１９）に記載の撮像素子の製造方法。
（２１）
光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、
前記第１の溝を第２のパターンで塞ぐ第２の工程と、
前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、
前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、
前記第１の溝内及び前記第２の溝内に遮光膜を形成する第５の工程と
を含む撮像素子の製造方法。
（２２）
撮像素子と、
前記撮像素子から出力される信号を処理する信号処理部と
を備え、
前記撮像素子は、
光電変換部と、
前記光電変換部により生成された電荷を保持する電荷保持部と、
前記光電変換部及び前記電荷保持部が形成されている半導体基板と、
配線層と、
絶縁膜層と、
第１の遮光膜と、
第２の遮光膜と
を備え、
前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、
前記第２の遮光膜は、
前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、
前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、
前記半導体基板の前記第１の面の一部を覆う第３の遮光部と
を備える電子機器。
１０，１０ａ，１０ｂ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， ５１ フォトダイオード， ５３ ｐ型ウエル層， ５４ ＴＲＹゲート， ５５−１ ＴＸ１ゲート， ５５−２ ＴＸ２ゲート， ５６ 電荷保持部， ５７ ＴＲＧゲート， ５８ 浮遊拡散領域， １０１ 半導体基板， １０２ 絶縁膜層， １０２Ａ乃至１０２Ｃ 絶縁膜， １０３ 遮光膜， １０４ 配線層， １０５ ゲート電極， １０６ 多層膜， １０７ 遮光膜， １０７Ａ 表面遮光部， １０７Ｂ 非貫通遮光部， １０７Ｃ 貫通遮光部， ２０１ ハードマスク， ２０３，２０４ 溝， ２０５，２０６ フォトレジスト， ２０７ 絶縁膜， ２０８ フォトレジスト， ２２２ 溝， ３００ 撮像装置， ３０２ 固体撮像素子， １２０００ 車両制御システム， １２０３１ 撮像部， １２０４１ 運転者状態検出部， １２１０１乃至１２１０５ 撮像部

Claims (22)

  1. 光電変換部と、
    前記光電変換部により生成された電荷を保持する電荷保持部と、
    前記光電変換部及び前記電荷保持部が形成されている半導体基板と、
    配線層と、
    絶縁膜層と、
    第１の遮光膜と、
    第２の遮光膜と
    を備え、
    前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、
    前記第２の遮光膜は、
    前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、
    前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、
    前記半導体基板の前記第１の面の一部を覆う第３の遮光部と
    を備える撮像素子。
  2. 前記第１の遮光部と前記第２の遮光部とが、前記第１の面に平行な方向において繋がっている
    請求項１に記載の撮像素子。
  3. 前記光電変換部の側面が、前記第１の遮光部と前記第２の遮光部により囲まれている
    請求項２に記載の撮像素子。
  4. 前記第１の遮光部は、前記光電変換部と、前記光電変換部から前記電荷保持部に電荷を転送するための転送ゲート部との間に少なくとも配置され、
    前記第２の遮光部は、互いに異なる画素に配置されている前記光電変換部と前記電荷保持部との間に少なくとも配置されている
    請求項３に記載の撮像素子。
  5. 前記絶縁膜層は、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含み、
    前記第１の絶縁膜は、前記半導体基板の前記第２の面と前記第２の絶縁膜の間に配置されている
    請求項１に記載の撮像素子。
  6. 前記第１の絶縁膜は、酸化膜であり、
    前記第２の絶縁膜は、窒化膜又は酸窒化膜である
    請求項５に記載の撮像素子。
  7. 前記絶縁膜層は、前記第２の絶縁膜と前記第１の遮光膜との間に配置され、酸化膜からなる第３の絶縁膜をさらに含む
    請求項６に記載の撮像素子。
  8. 前記第１の絶縁膜の厚さは、１０ｎｍ以上であり、
    前記第２の絶縁膜の厚さは、５０ｎｍ以上であり、
    前記第３の絶縁膜の厚さは、２５ｎｍ以上である
    請求項７に記載の撮像素子。
  9. 前記第１の絶縁膜の厚さは、１０ｎｍから２０ｎｍの範囲内であり、
    前記第２の絶縁膜の厚さは、５０ｎｍから１００ｎｍの範囲内であり、
    前記第３の絶縁膜の厚さは、３０ｎｍから１００ｎｍの範囲内である
    請求項８に記載の撮像素子。
  10. 前記第２の遮光部は、前記第１の絶縁膜を貫通し、前記第２の絶縁膜まで延びている
    請求項５に記載の撮像素子。
  11. 前記第２の遮光部は、前記絶縁膜層を貫通し、前記第１の遮光膜と接続されている
    請求項１に記載の撮像素子。
  12. 前記第３の遮光部は、前記半導体基板の第１の面のうち、前記光電変換部への光が入射する領域を除く領域を覆っている
    請求項１に記載の撮像素子。
  13. 前記第１の遮光膜は、前記光電変換部の受光面と反対側の面を全て覆っている
    請求項１に記載の撮像素子。
  14. 前記第２の遮光部に正又は負のバイアスが印加される
    請求項１に記載の撮像素子。
  15. 前記第２の遮光部の方が前記第１の遮光部より前記第１の面に平行な方向の幅が広い
    請求項１に記載の撮像素子。
  16. 光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、
    前記第１の溝を第２のパターンで塞ぐ第２の工程と、
    前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、
    前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、
    前記半導体基板の第１の面、前記第１の溝の内壁及び底、並びに、前記第２の溝の内壁及び底を覆うように、固定電荷膜、反射防止膜、及び、絶縁膜を含む多層膜を形成する第５の工程と、
    前記第１の溝を第３のパターンで塞ぐ第６の工程と、
    前記第３のパターンの除去と並行して、前記第２の溝を、前記多層膜及び前記絶縁膜層を貫通させ、前記絶縁膜層に積層されている第１の遮光膜まで掘り下げる第７の工程と、
    前記第１の溝内及び前記第２の溝内に第２の遮光膜を形成する第８の工程と
    を含む撮像素子の製造方法。
  17. 前記絶縁膜層は、組成が異なる第１の絶縁膜及び第２の絶縁膜の２層を含む
    請求項１６に記載の撮像素子の製造方法。
  18. 前記第４の工程において、前記第２の溝を、前記半導体基板及び前記第１の絶縁膜を貫通させ、前記第２の絶縁膜まで到達させる
    請求項１７に記載の撮像素子の製造方法。
  19. 前記絶縁膜層は、前記第２の絶縁膜と前記第１の遮光膜との間に配置されている第３の絶縁膜を含み、
    前記第１の絶縁膜及び前記第３の絶縁膜は、酸化膜からなり、
    前記第２の絶縁膜は、窒化膜又は酸窒化膜からなる
    請求項１７に記載の撮像素子の製造方法。
  20. 前記第１の工程より前において、
    前記第１の絶縁膜の前記半導体基板の前記第２の面側と反対側の面に前記第２の絶縁膜を形成する第９の工程と、
    前記第２の絶縁膜の前記第２の溝を形成する位置に、前記第１の絶縁膜まで貫通する第３の溝を形成する第１０の工程と、
    前記第２の絶縁膜の表面に前記第３の絶縁膜を成膜するとともに、前記第３の絶縁膜により前記第３の溝を埋める第１１の工程と
    をさらに含み、
    前記第７の工程において、前記第３の溝内の前記第３の絶縁膜を除去し、前記第２の溝を前記第１の遮光膜まで掘り下げる
    請求項１９に記載の撮像素子の製造方法。
  21. 光電変換部及び前記光電変換部により生成された電荷を保持する電荷保持部が形成されている半導体基板の光が入射する側の第１の面を覆う第１のパターンの前記光電変換部と前記電荷保持部との間の所定の位置に、第１の溝及び第２の溝をそれぞれ形成する第１の工程と、
    前記第１の溝を第２のパターンで塞ぐ第２の工程と、
    前記第２の溝を前記半導体基板の途中まで掘り下げる第３の工程と、
    前記第２のパターンを除去した後、前記第１の溝及び前記第２の溝を掘り下げ、前記第２の溝を、前記半導体基板を貫通させ、前記半導体基板の前記第１の面と反対の第２の面に形成されている絶縁膜層に到達させる第４の工程と、
    前記第１の溝内及び前記第２の溝内に遮光膜を形成する第５の工程と
    を含む撮像素子の製造方法。
  22. 撮像素子と、
    前記撮像素子から出力される信号を処理する信号処理部と
    を備え、
    前記撮像素子は、
    光電変換部と、
    前記光電変換部により生成された電荷を保持する電荷保持部と、
    前記光電変換部及び前記電荷保持部が形成されている半導体基板と、
    配線層と、
    絶縁膜層と、
    第１の遮光膜と、
    第２の遮光膜と
    を備え、
    前記半導体基板の光が入射する側の第１の面と反対の第２の面に、前記第２の面に近い方から前記絶縁膜層、前記第１の遮光膜、及び、前記配線層が積層され、
    前記第２の遮光膜は、
    前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板の前記第１の面から前記半導体基板内の途中まで延びている第１の遮光部と、
    前記光電変換部と前記電荷保持部との間に配置され、前記半導体基板を貫通している第２の遮光部と、
    前記半導体基板の前記第１の面の一部を覆う第３の遮光部と
    を備える電子機器。
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