JP2000340553A - エッチング方法 - Google Patents
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Abstract
(57)【要約】
【課題】 基板にそれぞれ深さの異なる複数の溝または
トレンチを形成させる際にマスク整列の誤差を無くす。 【解決手段】 基板上にエッチングマスクとなるマスク
層を形成し、そのマスク層の基板に形成させる溝に対応
する箇所を全て一定の深さに除去する。これで溝の平面
上の位置を確定する。次に、最も浅い溝の箇所にフォト
レジストを形成させて他の溝の箇所をさらに深く除去す
る。以下同様に、それぞれの基板に形成させる溝の深さ
に応じてエッチングマスク層に対応した深さの溝を形成
する。その浅い、最も深くエッチングする箇所の基板を
露出させる。その後基板をエッチングし、次にマスクの
厚さを減らして、次の深さの溝に対応するマスクの位置
から基板を露出させて、基板をエッチングする。これを
繰り返す。
トレンチを形成させる際にマスク整列の誤差を無くす。 【解決手段】 基板上にエッチングマスクとなるマスク
層を形成し、そのマスク層の基板に形成させる溝に対応
する箇所を全て一定の深さに除去する。これで溝の平面
上の位置を確定する。次に、最も浅い溝の箇所にフォト
レジストを形成させて他の溝の箇所をさらに深く除去す
る。以下同様に、それぞれの基板に形成させる溝の深さ
に応じてエッチングマスク層に対応した深さの溝を形成
する。その浅い、最も深くエッチングする箇所の基板を
露出させる。その後基板をエッチングし、次にマスクの
厚さを減らして、次の深さの溝に対応するマスクの位置
から基板を露出させて、基板をエッチングする。これを
繰り返す。
Description
【０００１】
【発明の属する技術分野】本発明はエッチング方法に関
し、特に半導体製造工程及びＭＥＭＳ（Micro-Electro-
Mechanical System)工程に適用されるエッチング方法に
関する。
し、特に半導体製造工程及びＭＥＭＳ（Micro-Electro-
Mechanical System)工程に適用されるエッチング方法に
関する。
【０００２】
【従来の技術】一般に半導体製造工程においてはエッチ
ング工程が相当の部分を占める主要工程であり、また最
近盛んに研究されているＭＥＭＳ製作工程においても重
要視されている。この種のエッチング工程はエッチング
する部分とエッチングから保護する部分とを区分するた
めに、エッチングマスクが必ず必要である。
ング工程が相当の部分を占める主要工程であり、また最
近盛んに研究されているＭＥＭＳ製作工程においても重
要視されている。この種のエッチング工程はエッチング
する部分とエッチングから保護する部分とを区分するた
めに、エッチングマスクが必ず必要である。
【０００３】エッチングマスクとしてはフォトレジスト
薄膜、ＳｉＮのような窒化物薄膜、ＳｉＯ2のような酸
化物薄膜及びＣｒのような金属薄膜などがあり、工程及
びエッチングする物質により選択的に用いられる。
薄膜、ＳｉＮのような窒化物薄膜、ＳｉＯ2のような酸
化物薄膜及びＣｒのような金属薄膜などがあり、工程及
びエッチングする物質により選択的に用いられる。
【０００４】一例として従来の湿式エッチング技術を説
明する。図１のように様々なエッチング深さ（Ａ、Ｂ、
Ｃ）を有する素子を製作する場合、従来は二つの方法が
用いられた。その第一の方法を図２に示す。図２ａに示
すように、シリコン基板１の上に第１ＳｉＮエッチング
マスク層２及び第１フォトレジスト３を順次に形成し、
フォトリソグラフィ工程及びエッチング工程により第１
ＳｉＮエッチングマスク層２の一部分を除去してシリコ
ン基板１の所定の領域を露出させる。
明する。図１のように様々なエッチング深さ（Ａ、Ｂ、
Ｃ）を有する素子を製作する場合、従来は二つの方法が
用いられた。その第一の方法を図２に示す。図２ａに示
すように、シリコン基板１の上に第１ＳｉＮエッチング
マスク層２及び第１フォトレジスト３を順次に形成し、
フォトリソグラフィ工程及びエッチング工程により第１
ＳｉＮエッチングマスク層２の一部分を除去してシリコ
ン基板１の所定の領域を露出させる。
【０００５】次いで、図２ｂに示すように、第１ＳｉＮ
エッチングマスク層２をマスクとしてシリコン基板１を
図１のＡ深さにエッチングした後、第１ＳｉＮエッチン
グマスク層２及び第１フォトレジスト３を除去する。
エッチングマスク層２をマスクとしてシリコン基板１を
図１のＡ深さにエッチングした後、第１ＳｉＮエッチン
グマスク層２及び第１フォトレジスト３を除去する。
【０００６】その後、図２ｃに示すように、基板１の全
面に第２ＳｉＮエッチングマスク層４及び第２フォトレ
ジスト５を順次に形成し、フォトリソグラフィ工程及び
エッチング工程により第２ＳｉＮエッチングマスク層４
の一部分を除去することで、シリコン基板１の所定の領
域を露出させる。
面に第２ＳｉＮエッチングマスク層４及び第２フォトレ
ジスト５を順次に形成し、フォトリソグラフィ工程及び
エッチング工程により第２ＳｉＮエッチングマスク層４
の一部分を除去することで、シリコン基板１の所定の領
域を露出させる。
【０００７】さらに、図２ｄに示すように、第２ＳｉＮ
エッチングマスク層４をマスクとしてシリコン基板１を
図１のＢ深さにエッチングした後、第２ＳｉＮエッチン
グマスク層４及び第２フォトレジスト５を除去する。
エッチングマスク層４をマスクとしてシリコン基板１を
図１のＢ深さにエッチングした後、第２ＳｉＮエッチン
グマスク層４及び第２フォトレジスト５を除去する。
【０００８】そして、図２ｅ及び図２ｆに示すように、
第３ＳｉＮエッチングマスク層６及び第３フォトレジス
ト７を用いて、前記と同じ方法で図１のＣ深さにエッチ
ングすると、図２ｇのように様々なエッチング深さＡ、
Ｂ、Ｃを有する素子が完成される。
第３ＳｉＮエッチングマスク層６及び第３フォトレジス
ト７を用いて、前記と同じ方法で図１のＣ深さにエッチ
ングすると、図２ｇのように様々なエッチング深さＡ、
Ｂ、Ｃを有する素子が完成される。
【０００９】第二の方法を図３に示す。図３ａに示すよ
うに、シリコン基板１１の上に第１ＳｉＮエッチングマ
スク層１２及び第１フォトレジスト１３を順次に形成
し、フォトリソグラフィ工程及びエッチング工程により
第１ＳｉＮエッチングマスク層１２の所定の箇所を除去
することで、図１のＡ、Ｂ、Ｃのように、シリコン基板
１１のエッチング領域を露出させる。
うに、シリコン基板１１の上に第１ＳｉＮエッチングマ
スク層１２及び第１フォトレジスト１３を順次に形成
し、フォトリソグラフィ工程及びエッチング工程により
第１ＳｉＮエッチングマスク層１２の所定の箇所を除去
することで、図１のＡ、Ｂ、Ｃのように、シリコン基板
１１のエッチング領域を露出させる。
【００１０】次いで、図３ｂに示すように、第１ＳｉＮ
エッチングマスク層１２をマスクとして、露出したシリ
コン基板１１をエッチング深さの一番浅い図１のＣだけ
全体的に１次エッチングした後、第１ＳｉＮエッチング
マスク層１２及び第１フォトレジスト１３を除去する。
エッチングマスク層１２をマスクとして、露出したシリ
コン基板１１をエッチング深さの一番浅い図１のＣだけ
全体的に１次エッチングした後、第１ＳｉＮエッチング
マスク層１２及び第１フォトレジスト１３を除去する。
【００１１】そして、図３ｃに示すように、基板１１の
全面に第２ＳｉＮエッチングマスク層１４及び第２フォ
トレジスト１５を順次に形成し、フォトリソグラフィ工
程により第２ＳｉＮエッチングマスク層１４の次の深さ
にエッチングする箇所を除去して、シリコン基板１１の
図１のＢ領域のみを露出させる。
全面に第２ＳｉＮエッチングマスク層１４及び第２フォ
トレジスト１５を順次に形成し、フォトリソグラフィ工
程により第２ＳｉＮエッチングマスク層１４の次の深さ
にエッチングする箇所を除去して、シリコン基板１１の
図１のＢ領域のみを露出させる。
【００１２】次いで、図３ｄに示すように、第２ＳｉＮ
エッチングマスク層１４をマスクとして、１次エッチン
グされたシリコン基板１１の２次エッチングを行い、第
２ＳｉＮエッチングマスク層１４及び第２フォトレジス
ト１５を除去する。
エッチングマスク層１４をマスクとして、１次エッチン
グされたシリコン基板１１の２次エッチングを行い、第
２ＳｉＮエッチングマスク層１４及び第２フォトレジス
ト１５を除去する。
【００１３】最後に、図３ｅ及び図３ｆに示すように、
第３ＳｉＮエッチングマスク層１６及び第３フォトレジ
スト１７を用いて、前記と同じ方法で１次エッチングさ
れた図１のＡ領域を２次エッチングする。結局３回のエ
ッチング工程によって図３ｇのようにそれぞれ異なるエ
ッチング深さＡ、Ｂ、Ｃを有する素子が完成される。
第３ＳｉＮエッチングマスク層１６及び第３フォトレジ
スト１７を用いて、前記と同じ方法で１次エッチングさ
れた図１のＡ領域を２次エッチングする。結局３回のエ
ッチング工程によって図３ｇのようにそれぞれ異なるエ
ッチング深さＡ、Ｂ、Ｃを有する素子が完成される。
【００１４】しかし、このような従来の方法は、図１の
Ａ、Ｂ、Ｃ領域をエッチングする毎にそれぞれフォトリ
ソグラフィ工程及びエッチングマスク除去工程が必要で
あるので工程が煩雑である。また、先のエッチング工程
で用いられたエッチングマスクは後のエッチング工程が
始まる前に必ず除去しなければならず、完全に除去され
ないときは後のエッチング工程でエッチングマスクの成
膜が正しく行われないという問題が生じる。
Ａ、Ｂ、Ｃ領域をエッチングする毎にそれぞれフォトリ
ソグラフィ工程及びエッチングマスク除去工程が必要で
あるので工程が煩雑である。また、先のエッチング工程
で用いられたエッチングマスクは後のエッチング工程が
始まる前に必ず除去しなければならず、完全に除去され
ないときは後のエッチング工程でエッチングマスクの成
膜が正しく行われないという問題が生じる。
【００１５】すなわち、先のエッチング工程後、そのエ
ッチング工程で用いられたエッチングマスクの除去がき
ちんと行われないと、エッチングされた領域の縁部に、
図４に示すように、エッチングマスクのオーバーハング
が残る。そのオーバーハングは後のエッチング工程での
エッチングマスク成膜時にシャドー効果を起こすため、
エッチング領域の縁部にエッチングマスク薄膜が形成さ
れない。
ッチング工程で用いられたエッチングマスクの除去がき
ちんと行われないと、エッチングされた領域の縁部に、
図４に示すように、エッチングマスクのオーバーハング
が残る。そのオーバーハングは後のエッチング工程での
エッチングマスク成膜時にシャドー効果を起こすため、
エッチング領域の縁部にエッチングマスク薄膜が形成さ
れない。
【００１６】そして、本来図５ａに示すように整列した
パターンを形成させるべき時に、図５ｂに示すように、
フォトリソグラフィ工程時にマスクパターンの整列誤差
が発生することになり、精密素子を製作し難いおいう問
題がある。特に、ＭＥＭＳ製作に際して素子の精密度を
高めるためには、図５ａに示すように、マスクパターン
の整列誤差を無くすか、または少なくとも少なくするこ
とができるように、エッチング工程の改善が必要とされ
る。
パターンを形成させるべき時に、図５ｂに示すように、
フォトリソグラフィ工程時にマスクパターンの整列誤差
が発生することになり、精密素子を製作し難いおいう問
題がある。特に、ＭＥＭＳ製作に際して素子の精密度を
高めるためには、図５ａに示すように、マスクパターン
の整列誤差を無くすか、または少なくとも少なくするこ
とができるように、エッチング工程の改善が必要とされ
る。
【００１７】
【発明が解決しようとする課題】本発明は上記問題を解
決するためのもので、エッチング工程時マスクパターン
の整列誤差を減少させることができるエッチング方法を
提供することが目的である。本発明の他の目的は一つの
エッチングマスクでエッチングの深さを多様化させるこ
とのできる簡単なエッチング方法を提供することにあ
る。
決するためのもので、エッチング工程時マスクパターン
の整列誤差を減少させることができるエッチング方法を
提供することが目的である。本発明の他の目的は一つの
エッチングマスクでエッチングの深さを多様化させるこ
とのできる簡単なエッチング方法を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明によるエッチング
方法は、基板にそれぞれ深さの異なる多数のトレンチま
たは溝を形成するためのエッチング方法である。その方
法は、まず、基板表面にエッチングマスク層を形成す
る。そのマスク層のトレンチまたは溝に相当する箇所を
一定の深さだけ除去して一定の深さのトレンチ又は溝を
マスク層に形成する。その後、そのマスク層のトレンチ
又は溝を基板に形成させようとするトレンチ又は溝の深
さに応じて深いものは深く、浅いものは浅くする。最も
深い箇所では基板が露出するようにする。そして、基板
が露出した箇所を形成させたエッチングマスク層をマス
クとして基板をエッチングし、その後順次マスク層のト
レンチ又は溝を深くして新たな基板表面を順次露出させ
ながら基板を順次エッチングして行くことを特徴とす
る。
方法は、基板にそれぞれ深さの異なる多数のトレンチま
たは溝を形成するためのエッチング方法である。その方
法は、まず、基板表面にエッチングマスク層を形成す
る。そのマスク層のトレンチまたは溝に相当する箇所を
一定の深さだけ除去して一定の深さのトレンチ又は溝を
マスク層に形成する。その後、そのマスク層のトレンチ
又は溝を基板に形成させようとするトレンチ又は溝の深
さに応じて深いものは深く、浅いものは浅くする。最も
深い箇所では基板が露出するようにする。そして、基板
が露出した箇所を形成させたエッチングマスク層をマス
クとして基板をエッチングし、その後順次マスク層のト
レンチ又は溝を深くして新たな基板表面を順次露出させ
ながら基板を順次エッチングして行くことを特徴とす
る。
【００１９】本発明の他の特徴は、基板上にエッチング
マスク層を形成する第１段階と、前記エッチングマスク
層の第１、第２、第３領域を同時に一定の深さだけエッ
チングする第２段階と、前記第１領域に第１マスクパタ
ーンを形成し、前記第１マスクパターンをマスクとし
て、前記第２、第３領域のエッチングマスクを同時に一
定の深さだけエッチングする第３段階と、前記第１マス
クパターンを除去し、前記第１、第２領域に第２マスク
パターンを形成する第４段階と、前記第２マスクパター
ンをマスクとして前記第３領域のエッチングマスクをエ
ッチングして、前記基板を露出させる第５段階と、前記
第２マスクパターンを除去し、エッチングマスク層をマ
スクとして、前記露出した基板を一定の深さにエッチン
グする第６段階と、前記エッチングマスク層の前記第２
領域をエッチングして前記基板を露出させ、そのエッチ
ングマスク層をマスクとして、前記基板の先にエッチン
グされた箇所と新たに露出した箇所を一定の深さにエッ
チングする第７段階と、前記エッチングマスク層の前記
第１領域をエッチングして前記基板を露出させ、そのエ
ッチングマスク層をマスクとして、基板の既にエッチン
グされた箇所と新たに露出した箇所を一定の深さにエッ
チングする第８段階とからなる。
マスク層を形成する第１段階と、前記エッチングマスク
層の第１、第２、第３領域を同時に一定の深さだけエッ
チングする第２段階と、前記第１領域に第１マスクパタ
ーンを形成し、前記第１マスクパターンをマスクとし
て、前記第２、第３領域のエッチングマスクを同時に一
定の深さだけエッチングする第３段階と、前記第１マス
クパターンを除去し、前記第１、第２領域に第２マスク
パターンを形成する第４段階と、前記第２マスクパター
ンをマスクとして前記第３領域のエッチングマスクをエ
ッチングして、前記基板を露出させる第５段階と、前記
第２マスクパターンを除去し、エッチングマスク層をマ
スクとして、前記露出した基板を一定の深さにエッチン
グする第６段階と、前記エッチングマスク層の前記第２
領域をエッチングして前記基板を露出させ、そのエッチ
ングマスク層をマスクとして、前記基板の先にエッチン
グされた箇所と新たに露出した箇所を一定の深さにエッ
チングする第７段階と、前記エッチングマスク層の前記
第１領域をエッチングして前記基板を露出させ、そのエ
ッチングマスク層をマスクとして、基板の既にエッチン
グされた箇所と新たに露出した箇所を一定の深さにエッ
チングする第８段階とからなる。
【００２０】
【実施形態の実施の形態】以下、上記のような特徴を有
する本実施形態に係るエッチング方法を添付の図面の実
施形態に基づいて説明する。
する本実施形態に係るエッチング方法を添付の図面の実
施形態に基づいて説明する。
【００２１】本実施形態は多数回のエッチングが必要な
素子の製作時、最初に成膜したエッチングマスクを次回
のエッチングにもそのまま用いるエッチング技術であ
る。すなわち、本実施形態は図６のようにそれぞれ異な
る深さ（Ａ、Ｂ、Ｃ）にエッチングされた箇所を有する
素子の製作時、従来のように多数のエッチングマスクを
使用せず、一つのエッチングマスクのみで簡単に、且つ
精密にエッチングを行う方法である。エッチングする箇
所は溝でもトレンチでも同様に形成させることができ
る。
素子の製作時、最初に成膜したエッチングマスクを次回
のエッチングにもそのまま用いるエッチング技術であ
る。すなわち、本実施形態は図６のようにそれぞれ異な
る深さ（Ａ、Ｂ、Ｃ）にエッチングされた箇所を有する
素子の製作時、従来のように多数のエッチングマスクを
使用せず、一つのエッチングマスクのみで簡単に、且つ
精密にエッチングを行う方法である。エッチングする箇
所は溝でもトレンチでも同様に形成させることができ
る。
【００２２】本実施形態は湿式方法及び乾式方法ともに
使用可能であり、様々な種類のウェーハ、エッチング溶
液、エッチングガスに適用されるという長所がある。例
えば、シリコン構造物を湿式エッチングする場合、シリ
コン単結晶はエッチング領域の選択によって異方性エッ
チング及び等方性エッチングが可能であり、エッチング
目的によって異方性エッチング及び等方性エッチングを
選択して用いることができる。ここで、等方性エッチン
グ溶液としてはＨＮＡ（ＨＦ＋ＨＮＯ 3＋Acetic Acid）
があり、異方性エッチング溶液としてはＥＤＰ（Ethyle
nediamine Pyrocatechol Water)、ＴＭＡＨ（Tetramet
hyl Ammonium Hydroxide)、ＫＯＨ（Potassium Hydroxi
de)などがあるのはすでに知られた通りである。
使用可能であり、様々な種類のウェーハ、エッチング溶
液、エッチングガスに適用されるという長所がある。例
えば、シリコン構造物を湿式エッチングする場合、シリ
コン単結晶はエッチング領域の選択によって異方性エッ
チング及び等方性エッチングが可能であり、エッチング
目的によって異方性エッチング及び等方性エッチングを
選択して用いることができる。ここで、等方性エッチン
グ溶液としてはＨＮＡ（ＨＦ＋ＨＮＯ 3＋Acetic Acid）
があり、異方性エッチング溶液としてはＥＤＰ（Ethyle
nediamine Pyrocatechol Water)、ＴＭＡＨ（Tetramet
hyl Ammonium Hydroxide)、ＫＯＨ（Potassium Hydroxi
de)などがあるのはすでに知られた通りである。
【００２３】一般にＭＥＭＳ製作に用いられるシリコン
単結晶は１００面及び１１０面を有するウェーハが主に
用いられているが、本実施形態では、一例として、１０
０シリコンウェーハをＫＯＨ溶液を用いて湿式エッチン
グする方法を説明する。
単結晶は１００面及び１１０面を有するウェーハが主に
用いられているが、本実施形態では、一例として、１０
０シリコンウェーハをＫＯＨ溶液を用いて湿式エッチン
グする方法を説明する。
【００２４】まず、図７ａに示すように、シリコン基板
２１の上にＳｉＮエッチングマスク層２２を形成し、Ｓ
ｉＮエッチングマスク層２２の上にフォトレジストを形
成させ、それぞれのエッチングする箇所を除去して、第
１フォトレジストパターン２３を形成する。
２１の上にＳｉＮエッチングマスク層２２を形成し、Ｓ
ｉＮエッチングマスク層２２の上にフォトレジストを形
成させ、それぞれのエッチングする箇所を除去して、第
１フォトレジストパターン２３を形成する。
【００２５】次いで、図７ｂに示すように、第１フォト
レジストパターン２３をマスクとして、ＳｉＮエッチン
グマスク層２２を所定の深さだけ除去する。ここで、Ｓ
ｉＮエッチングマスク層２２は乾式エッチングにより除
去される。このＳｉＮエッチングマスク層２２のエッチ
ング深さは後工程でエッチングされるシリコン基板２１
のエッチング深さを考慮して決定すべきである。この一
定の深さにエッチングすることで、基板の溝又はトレン
チに対応する平面的な配置とその形状が確定する。
レジストパターン２３をマスクとして、ＳｉＮエッチン
グマスク層２２を所定の深さだけ除去する。ここで、Ｓ
ｉＮエッチングマスク層２２は乾式エッチングにより除
去される。このＳｉＮエッチングマスク層２２のエッチ
ング深さは後工程でエッチングされるシリコン基板２１
のエッチング深さを考慮して決定すべきである。この一
定の深さにエッチングすることで、基板の溝又はトレン
チに対応する平面的な配置とその形状が確定する。
【００２６】そして、図７ｃに示すように、第１フォト
レジストパターン２３を除去し、図６のＣ領域のように
最もエッチングの浅い領域に第２フォトレジストパター
ン２４を形成した後、その第２フォトレジストパターン
２４をマスクとして、再びＳｉＮエッチングマスク層２
２を所定の深さだけ除去する。他の溝又はトレンチ箇所
にかかれなければ図示のように、マスク層に形成させた
溝、トレンチに正確に一致する必要はない。
レジストパターン２３を除去し、図６のＣ領域のように
最もエッチングの浅い領域に第２フォトレジストパター
ン２４を形成した後、その第２フォトレジストパターン
２４をマスクとして、再びＳｉＮエッチングマスク層２
２を所定の深さだけ除去する。他の溝又はトレンチ箇所
にかかれなければ図示のように、マスク層に形成させた
溝、トレンチに正確に一致する必要はない。
【００２７】次いで、図７ｄに示すように、第２フォト
レジストパターン２４を除去し、図７ｅに示すように、
図６のＢ領域とＣ領域に第３フォトレジストパターン２
５を形成した後、図７ｆに示すように、第３フォトレジ
ストパターン２５をマスクとして乾式エッチングして、
図６のＡ領域だけＳｉＮエッチングマスク層２２をさら
に除去して基板２１を露出させる。すなわち、マスク層
に基板に形成させる溝又はトレンチに対応した位置にそ
れぞれの基板の溝又はトレンチの深さに対応した深さを
有する溝又はトレンチを形成する。
レジストパターン２４を除去し、図７ｅに示すように、
図６のＢ領域とＣ領域に第３フォトレジストパターン２
５を形成した後、図７ｆに示すように、第３フォトレジ
ストパターン２５をマスクとして乾式エッチングして、
図６のＡ領域だけＳｉＮエッチングマスク層２２をさら
に除去して基板２１を露出させる。すなわち、マスク層
に基板に形成させる溝又はトレンチに対応した位置にそ
れぞれの基板の溝又はトレンチの深さに対応した深さを
有する溝又はトレンチを形成する。
【００２８】そして、図７ｇに示すように、第３フォト
レジストパターン２５を除去し、ＳｉＮエッチングマス
ク層２２をマスクとして、露出された基板２１を一定の
深さに湿式エッチングする。
レジストパターン２５を除去し、ＳｉＮエッチングマス
ク層２２をマスクとして、露出された基板２１を一定の
深さに湿式エッチングする。
【００２９】次いで、図７ｈに示すように、フォトレジ
スト工程無しで基板２１全体を乾式エッチングすると、
マスク層が薄くなり、図６のＢ領域で、基板２１が露出
される。図６のＣ領域の箇所もエッチングされるが、残
っているＳｉＮ層２２がＢ領域の部分より厚いので、基
板表面までは達せず、まだ、図示のように一部残る。
スト工程無しで基板２１全体を乾式エッチングすると、
マスク層が薄くなり、図６のＢ領域で、基板２１が露出
される。図６のＣ領域の箇所もエッチングされるが、残
っているＳｉＮ層２２がＢ領域の部分より厚いので、基
板表面までは達せず、まだ、図示のように一部残る。
【００３０】そして、図７ｉに示すように、前記と同様
にＳｉＮエッチングマスク層２２をマスクとして、露出
した基板２１を一定の深さに湿式エッチングする。当然
既にエッチングされた箇所もさらにエッチングされるの
で、その分深くなる。その後、図７ｊに示すように、フ
ォトリソレジスト工程無しで基板２１全体を乾式エッチ
ングして、ＳｉＮエッチングマスク層２２の図６のＣ領
域から基板２１を露出させる。
にＳｉＮエッチングマスク層２２をマスクとして、露出
した基板２１を一定の深さに湿式エッチングする。当然
既にエッチングされた箇所もさらにエッチングされるの
で、その分深くなる。その後、図７ｊに示すように、フ
ォトリソレジスト工程無しで基板２１全体を乾式エッチ
ングして、ＳｉＮエッチングマスク層２２の図６のＣ領
域から基板２１を露出させる。
【００３１】次いで、図７ｋに示すように、再びＳｉＮ
エッチングマスク層２２をマスクとして、露出した基板
２１を一定の深さに湿式エッチングすると、図６のよう
なシリコン構造物が得られる。これはいうまでもなく、
ＳｉＮ層とシリコンとの特定の溶液に対するエッチング
選択比の違いを利用したものである。本実施形態では、
湿式エッチング時に用いられるエッチング条件は３０ｗ
ｔ％のＫＯＨ水溶液、約８０℃の温度である。
エッチングマスク層２２をマスクとして、露出した基板
２１を一定の深さに湿式エッチングすると、図６のよう
なシリコン構造物が得られる。これはいうまでもなく、
ＳｉＮ層とシリコンとの特定の溶液に対するエッチング
選択比の違いを利用したものである。本実施形態では、
湿式エッチング時に用いられるエッチング条件は３０ｗ
ｔ％のＫＯＨ水溶液、約８０℃の温度である。
【００３２】このように、従来はＡ、Ｂ、Ｃ各部分の湿
式エッチング前に必ずエッチングマスク層を成膜してフ
ォトリソグラフィ工程を行っていたため、整列誤差が発
生し、精密な素子の製作が難しかった。しかし、本実施
形態ではフォトリソグラフィ工程での整列の精密度がそ
れほど重要ではなく、しかも、エッチングマスク層の最
初の一定の深さへのエッチングで溝又はトレンチの形状
が決まるので、精密素子の製作が可能である。すなわ
ち、基板のエッチングの前のマスク層２２の最初の乾式
エッチング工程で基本的な形状を決めさえすれば、あと
の乾式エッチング工程ではエッチングマスク層の厚みだ
け減らしていけばよいからである。その際、厚さを減少
させない箇所へのフォトレジスト２４，２５の形成は、
その箇所のみを正確に覆わずにその周囲に若干はみだし
ても何ら問題がない。
式エッチング前に必ずエッチングマスク層を成膜してフ
ォトリソグラフィ工程を行っていたため、整列誤差が発
生し、精密な素子の製作が難しかった。しかし、本実施
形態ではフォトリソグラフィ工程での整列の精密度がそ
れほど重要ではなく、しかも、エッチングマスク層の最
初の一定の深さへのエッチングで溝又はトレンチの形状
が決まるので、精密素子の製作が可能である。すなわ
ち、基板のエッチングの前のマスク層２２の最初の乾式
エッチング工程で基本的な形状を決めさえすれば、あと
の乾式エッチング工程ではエッチングマスク層の厚みだ
け減らしていけばよいからである。その際、厚さを減少
させない箇所へのフォトレジスト２４，２５の形成は、
その箇所のみを正確に覆わずにその周囲に若干はみだし
ても何ら問題がない。
【００３３】また、本実施形態は基板をエッチングする
ときには、一つのエッチングマスク層のみを用いるの
で、従来に比べ工程が単純である。
ときには、一つのエッチングマスク層のみを用いるの
で、従来に比べ工程が単純である。
【００３４】このようにシリコンエッチング時、湿式エ
ッチングを用いて異方性エッチングを行う場合、１００
ウェーハはその表面が１００となり、側面が１１１とな
るが、側面１１１が表面１００に対して約５４．７度に
傾いている。
ッチングを用いて異方性エッチングを行う場合、１００
ウェーハはその表面が１００となり、側面が１１１とな
るが、側面１１１が表面１００に対して約５４．７度に
傾いている。
【００３５】しかし、ＭＥＭＳ製作工程では１００ウェ
ーハの表面と９０度をなす側面が必要な場合が多い。こ
のような場合に乾式エッチングを用いると、垂直の側面
が得られるが、図８のような構造物を得るためには、従
来のようにフォトレジストマスクパターンのみでは乾式
エッチングを行い難い。従って、図７ａ〜図７ｋで説明
したのと同じような方法で乾式エッチングを行うことに
より図８ような構造物を容易に得ることができる。
ーハの表面と９０度をなす側面が必要な場合が多い。こ
のような場合に乾式エッチングを用いると、垂直の側面
が得られるが、図８のような構造物を得るためには、従
来のようにフォトレジストマスクパターンのみでは乾式
エッチングを行い難い。従って、図７ａ〜図７ｋで説明
したのと同じような方法で乾式エッチングを行うことに
より図８ような構造物を容易に得ることができる。
【００３６】図９ａ〜図９ｋはシリコン基板の乾式エッ
チング工程を示す工程断面図であって、図７ａ〜図７ｋ
の工程と同一であるから詳細な説明は省略する。ここで
用いられるエッチングマスク層２２はＩＴＯ薄膜であ
り、エッチングマスク層２２はＣｌ2＋ＢＣｌ3ガスを用
いてエッチングする。また、シリコン基板２１をエッチ
ングするにはＳＦ6ガスを用いた。シリコン基板２１と
エッチングマスク層２２に対するエッチング選択比が高
いためである。
チング工程を示す工程断面図であって、図７ａ〜図７ｋ
の工程と同一であるから詳細な説明は省略する。ここで
用いられるエッチングマスク層２２はＩＴＯ薄膜であ
り、エッチングマスク層２２はＣｌ2＋ＢＣｌ3ガスを用
いてエッチングする。また、シリコン基板２１をエッチ
ングするにはＳＦ6ガスを用いた。シリコン基板２１と
エッチングマスク層２２に対するエッチング選択比が高
いためである。
【００３７】このように本実施形態ではシリコン湿式エ
ッチングの場合、エッチングマスクでＳｉＮ薄膜を一回
だけ成膜して、３次にわたって湿式エッチングを行うこ
とにより、３つの深さを有するシリコン構造物を製作し
た。これは乾式エッチング工程にも適用可能であるので
活用範囲が広い。
ッチングの場合、エッチングマスクでＳｉＮ薄膜を一回
だけ成膜して、３次にわたって湿式エッチングを行うこ
とにより、３つの深さを有するシリコン構造物を製作し
た。これは乾式エッチング工程にも適用可能であるので
活用範囲が広い。
【００３８】
【実施形態の効果】以上詳細に述べたように、本発明
は、フォトリソグラフィ工程時の整列誤差を無くすこと
によって、精密な構造物の製作が可能となり、しかも製
造工程が簡単であり、且つ製作費用を減らすことができ
るという優れた効果を有する。
は、フォトリソグラフィ工程時の整列誤差を無くすこと
によって、精密な構造物の製作が可能となり、しかも製
造工程が簡単であり、且つ製作費用を減らすことができ
るという優れた効果を有する。
【００３９】以上説明した内容は、本発明の技術思想を
離脱せず限り、多様な変更及び修訂が可能であるという
ことは当業者にとっては自明なこどであろう。それゆ
え、本発明の技術的範囲は実施形態に記載の内容に限ら
ず、特許請求の範囲によって限定されるべきものであ
る。
離脱せず限り、多様な変更及び修訂が可能であるという
ことは当業者にとっては自明なこどであろう。それゆ
え、本発明の技術的範囲は実施形態に記載の内容に限ら
ず、特許請求の範囲によって限定されるべきものであ
る。
【図１】従来のエッチング方法により形成されたシリコ
ン構造物を示す図。
ン構造物を示す図。
【図２ａ】〜
【図２ｇ】図１を製作するための従来の第１実施の形態
によるエッチング工程を示す図。
によるエッチング工程を示す図。
【図３ａ】〜
【図３ｇ】図１を製作するための従来の第２実施の形態
によるエッチング工程を示す図。
によるエッチング工程を示す図。
【図４】従来のエッチング方法によるエッチングマスク
のオーバーハング示す図。
のオーバーハング示す図。
【図５ａ】整列マスクパターンと非整列マスクパターン
の形状を示す図。
の形状を示す図。
【図５ｂ】整列マスクパターンと非整列マスクパターン
の形状を示す図。
の形状を示す図。
【図６】本実施形態の湿式エッチング方法により形成さ
れたシリコン構造物を示す図。
れたシリコン構造物を示す図。
【図７ａ】〜
【図７ｋ】図６を製作するための本実施形態のエッチン
グ工程を示す図。
グ工程を示す図。
【図８】本実施形態の乾式エッチング方法により形成さ
れたシリコン構造物を示す図。
れたシリコン構造物を示す図。
【図９ａ】〜
【図９ｋ】図８を製作するための本実施形態のエッチン
グ工程を示す図。
グ工程を示す図。
２１：基板 ２２：エッチングマスク層 ２３：第１フォトレジストパターン ２４：第２フォトレジストパターン ２５：第３フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ウク・ブ 大韓民国・キョンギ−ド・ソンナム−シ・ プンダン−ク・ジュンジャ−ドン・（番地 なし）・ジュンデュン ハンジン アパー トメント・701−1303 (72)発明者 チル・キュン・パク 大韓民国・ソウル・ソンパ−ク・オグム− ドン・20−２・ヒュンダエ バエクジョ アパートメント・102−116
Claims (6)
- 【請求項１】 基板に深さの異なる多数のトレンチまた
は溝を形成するエッチング方法において、 前記基板上にエッチングマスク層を形成する段階と、 前記多数のトレンチに対応する深さに前記エッチングマ
スク層に多数のパターンを形成する段階と、 前記多数のパターンが形成されたエッチングマスク層を
マスクとして基板に最も深く溝又はトレンチを形成する
箇所から順に前記基板をエッチングする段階とからなる
ことを特徴とするエッチング方法。 - 【請求項２】 基板上にエッチングマスク層を形成する
第１段階と、 前記エッチングマスク層の第１、第２、第３領域を同時
に一定の深さだけエッチングする第２段階と、 前記第１領域に第１マスクパターンを形成し、前記第１
マスクパターンをマスクとして、前記第２、第３領域の
エッチングマスクを同時に一定の深さだけエッチングす
る第３段階と、 前記第１マスクパターンを除去し、前記第１、第２領域
に第２マスクパターンを形成する第４段階と、 前記第２マスクパターンをマスクとして前記第３領域の
エッチングマスクをエッチングして、前記基板を露出さ
せる第５段階と、 前記第２マスクパターンを除去し、エッチングマスク層
をマスクとして、前記露出した基板を一定の深さにエッ
チングする第６段階と、 前記エッチングマスク層の前記第２領域をエッチングし
て前記基板を露出させ、そのエッチングマスク層をマス
クとして、前記基板の先にエッチングされた箇所と新た
に露出した箇所を一定の深さにエッチングする第７段階
と、そして、 前記エッチングマスク層の前記第１領域をエッチングし
て前記基板を露出させ、そのエッチングマスク層をマス
クとして、基板の既にエッチングされた箇所と新たに露
出した箇所を一定の深さにエッチングする第８段階とか
らなることを特徴とするエッチング方法。 - 【請求項３】 前記基板は湿式方法、乾式方法のうち何
れか一つの方法でエッチングされることを特徴とする請
求項２に記載のエッチング方法。 - 【請求項４】 前記湿式方法でエッチング時用いられる
エッチングマスクはＳｉＮであり、ＨＮＡ（ＨＦ＋ＨＮ
Ｏ3＋Acetic Acid)、ＥＤＰ（Ethylenediamine Pyrocat
echol Water)、ＴＭＡＨ（Tetramethyl Ammonium Hydro
xide)、ＫＯＨ（Potassium Hydroxide)のうち何れか一
つの溶液を用いることを特徴とする請求項３に記載のエ
ッチング方法。 - 【請求項５】 前記乾式方法でエッチング時用いられる
エッチングマスクはＩＴＯ（Indium Tin Oxide)であ
り、ＳＦ6ガスが用いられることを特徴とする請求項３
に記載のエッチング方法。 - 【請求項６】 前記第１、第２マスクパターンはフォト
レジストであることを特徴とする請求項２に記載のエッ
チング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990015492A KR100290852B1 (ko) | 1999-04-29 | 1999-04-29 | 에칭 방법 |
| KR15492/1999 | 1999-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340553A true JP2000340553A (ja) | 2000-12-08 |
| JP3363131B2 JP3363131B2 (ja) | 2003-01-08 |
Family
ID=19583004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000132337A Expired - Fee Related JP3363131B2 (ja) | 1999-04-29 | 2000-05-01 | エッチング方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6458494B2 (ja) |
| EP (1) | EP1049143A3 (ja) |
| JP (1) | JP3363131B2 (ja) |
| KR (1) | KR100290852B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505163A (ja) * | 2005-08-19 | 2009-02-05 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | テーパ縁を実現するために、ｍｅｍｓデバイス内に層を形成するための方法 |
| JP2013168662A (ja) * | 2005-12-09 | 2013-08-29 | Advanced Analogic Technologies Inc | 半導体集積回路基板の絶縁構造およびその製作方法 |
| KR101563684B1 (ko) | 2008-11-10 | 2015-10-28 | 삼성전자주식회사 | 임프린트용 마스터 및 그 제조 방법 |
| WO2018008614A1 (ja) * | 2016-07-06 | 2018-01-11 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290852B1 (ko) * | 1999-04-29 | 2001-05-15 | 구자홍 | 에칭 방법 |
| US6623653B2 (en) * | 2001-06-12 | 2003-09-23 | Sharp Laboratories Of America, Inc. | System and method for etching adjoining layers of silicon and indium tin oxide |
| DE10136016A1 (de) * | 2001-07-24 | 2003-04-03 | Bosch Gmbh Robert | Verfahren zum Erzeugen vom mikromechanischen Strukturen |
| US6939475B2 (en) * | 2001-08-31 | 2005-09-06 | Daishinku Corporation | Etching method, etched product formed by the same, and piezoelectric vibration device, method for producing the same |
| DE10154361A1 (de) * | 2001-11-06 | 2003-05-15 | Univ Albert Ludwigs Freiburg | Verfahren zum Durchführen eines Rapid-Prototyping-Prozesses zur Herstellung von Mikrostrukturen |
| DE10219398B4 (de) * | 2002-04-30 | 2007-06-06 | Infineon Technologies Ag | Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat |
| DE10311059A1 (de) * | 2003-03-13 | 2004-10-07 | Infineon Technologies Ag | Halbleiterstruktur |
| US6917093B2 (en) * | 2003-09-19 | 2005-07-12 | Texas Instruments Incorporated | Method to form shallow trench isolation with rounded upper corner for advanced semiconductor circuits |
| TWI266152B (en) * | 2003-12-30 | 2006-11-11 | Mosel Vitelic Inc | Mask and method of using the same |
| US20050244756A1 (en) * | 2004-04-30 | 2005-11-03 | Clarner Mark A | Etch rate control |
| KR100697283B1 (ko) | 2005-03-29 | 2007-03-20 | 삼성전자주식회사 | 반도체 장치의 소자분리 구조물 및 그 형성방법 |
| US7789971B2 (en) | 2005-05-13 | 2010-09-07 | Tokyo Electron Limited | Treatment of substrate using functionalizing agent in supercritical carbon dioxide |
| KR100901822B1 (ko) * | 2007-09-11 | 2009-06-09 | 주식회사 실트론 | 질화갈륨 성장용 기판 및 질화갈륨 기판 제조 방법 |
| US8853091B2 (en) * | 2009-01-16 | 2014-10-07 | Microchip Technology Incorporated | Method for manufacturing a semiconductor die with multiple depth shallow trench isolation |
| US8227339B2 (en) | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
| CN103258843B (zh) * | 2013-05-30 | 2016-06-15 | 中国电子科技集团公司第十三研究所 | 用于太赫兹肖特基二极管的多孔衬底 |
| CN106477514B (zh) * | 2015-08-28 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | Mems器件及其形成方法 |
| CN106229812B (zh) * | 2016-08-31 | 2018-11-09 | 潍坊华光光电子有限公司 | 一种具有不同深度沟槽的GaAs基激光器的制备方法 |
| CN111208658A (zh) * | 2020-03-02 | 2020-05-29 | 合肥鑫晟光电科技有限公司 | 一种转印版及其制备方法、显示基板、显示面板 |
| CN114551226A (zh) * | 2020-11-26 | 2022-05-27 | 华为技术有限公司 | 制备具有不同深度沟槽器件的方法及系统 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2535156C3 (de) * | 1975-08-06 | 1978-08-31 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Schicht mit vorgegebenem Muster von Bereichen geringerer Schichtdicke und Verwendung der Schicht als Maske bei der Dotierung |
| US4139442A (en) * | 1977-09-13 | 1979-02-13 | International Business Machines Corporation | Reactive ion etching method for producing deep dielectric isolation in silicon |
| EP0286855A1 (de) * | 1987-04-15 | 1988-10-19 | BBC Brown Boveri AG | Verfahren zum Aetzen von Vertiefungen in ein Siliziumsubstrat |
| JPH043458A (ja) * | 1990-04-19 | 1992-01-08 | Nec Corp | 能動層積層素子用配線形成方法 |
| JPH0766276A (ja) * | 1993-08-30 | 1995-03-10 | Canon Inc | 半導体装置の製造方法 |
| JPH08273990A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Corp | 溝付きＳｉ基板の形成方法 |
| JPH08279488A (ja) * | 1995-04-05 | 1996-10-22 | Sony Corp | 半導体装置の製造方法 |
| US5738757A (en) * | 1995-11-22 | 1998-04-14 | Northrop Grumman Corporation | Planar masking for multi-depth silicon etching |
| US5958800A (en) * | 1996-10-07 | 1999-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for post planarization metal photolithography |
| JPH1145874A (ja) * | 1997-07-25 | 1999-02-16 | Toshiba Corp | 半導体装置の製造方法 |
| KR100290852B1 (ko) * | 1999-04-29 | 2001-05-15 | 구자홍 | 에칭 방법 |
-
1999
- 1999-04-29 KR KR1019990015492A patent/KR100290852B1/ko not_active IP Right Cessation
-
2000
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- 2000-05-02 EP EP00303661A patent/EP1049143A3/en not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505163A (ja) * | 2005-08-19 | 2009-02-05 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | テーパ縁を実現するために、ｍｅｍｓデバイス内に層を形成するための方法 |
| US8229253B2 (en) | 2005-08-19 | 2012-07-24 | Qualcomm Mems Technologies, Inc. | Electromechanical device configured to minimize stress-related deformation and methods for fabricating same |
| US8298847B2 (en) | 2005-08-19 | 2012-10-30 | Qualcomm Mems Technologies, Inc. | MEMS devices having support structures with substantially vertical sidewalls and methods for fabricating the same |
| JP2013168662A (ja) * | 2005-12-09 | 2013-08-29 | Advanced Analogic Technologies Inc | 半導体集積回路基板の絶縁構造およびその製作方法 |
| KR101563684B1 (ko) | 2008-11-10 | 2015-10-28 | 삼성전자주식회사 | 임프린트용 마스터 및 그 제조 방법 |
| WO2018008614A1 (ja) * | 2016-07-06 | 2018-01-11 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
| JPWO2018008614A1 (ja) * | 2016-07-06 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
| US10950643B2 (en) | 2016-07-06 | 2021-03-16 | Sony Semiconductor Solutions Corporation | Imaging device, method for manufacturing imaging device, and electronic device |
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