JP2009188200A - 半導体装置 - Google Patents
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Abstract
【課題】リーク電流や誤動作が発生しない信頼性の高い半導体装置を提供する。
【解決手段】支持基板10a上に形成された絶縁層10bと、絶縁層10b上の一部に形成され、高耐圧回路10HVを有する第1半導体層30、32と、絶縁層10b上のうち第1半導体層30、32に素子分離領域110bを介して形成されP型半導体層2及びP型半導体層2の上層に部分的に設けられた低耐圧回路10LVを有する第2半導体層34、36とを備え、素子分離領域110bは上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さくする。
【選択図】図2
【解決手段】支持基板10a上に形成された絶縁層10bと、絶縁層10b上の一部に形成され、高耐圧回路10HVを有する第1半導体層30、32と、絶縁層10b上のうち第1半導体層30、32に素子分離領域110bを介して形成されP型半導体層2及びP型半導体層2の上層に部分的に設けられた低耐圧回路10LVを有する第2半導体層34、36とを備え、素子分離領域110bは上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さくする。
【選択図】図2
Description
本発明は、半導体装置に関する。
半導体集積回路などの半導体装置において、ディジタル回路、アナログ回路、高電圧回路、低電圧回路、高周波回路、低周波回路などによって構成される回路ブロックを、1つのチップに混載する技術が知られている。半導体装置は微細化、高集積化、高機能化、多機能化、多電源化が進んでいる。例えばディジタル回路、アナログ回路の電源は低電圧化が進み、高周波回路の周波数は高周波化が進んでいる。このような半導体装置において、複数の回路ブロックを1つのチップに混載することにより、ラッチアップの問題や回路ブロック間のノイズ伝播によるクロストークなどの誤動作が問題になっている。
これらの対策のため、SOI基板を用いた半導体装置が知られている。SOI基板を用いる場合、埋め込み絶縁膜と素子との間の分離絶縁物によって回路ブロックを完全に囲い込み、回路ブロック同士の間を絶縁分離することが可能となる。このため、ラッチアップフリーが実現でき、ノイズ伝播を抑制することが可能となる。
以前の混載技術では、互いの距離を十分に確保するように回路ブロックを配置した構成や、ガードリングエリアのレイアウトを工夫するようにした構成などによって、回路ブロック間のノイズ伝播、クロストーク等を抑制してきた。一方、半導体基板自体が導電性をもっているため、ノイズの伝播やラッチアップ、クロストークなどの誤動作の抑制には限界があった。
このような誤動作の抑制の限界に対して、例えば特許文献1に示すようなSOI基板上に回路ブロックを混載する技術が用いられるようになった。SOI基板は、各回路ブロックの間に分離絶縁物を配置した構成になっており、当該分離絶縁物によって回路ブロックが完全に囲い込まれた状態になっている。この構成により、回路ブロック間を完全に絶縁分離することが可能となり、ラッチアップフリーが実現可能となるため、一定の誤動作については抑制することができるようになった。
特開2005−39057号公報
しかしながら、近年では、高電圧回路では高電圧化が、ディジタル回路やアナログ回路では低電圧化が、さらに進んでおり、ノイズ伝播の抑制、誤作動の抑制が困難になっている。特に、高耐圧回路と低耐圧回路とが同一チップ上に混載されている場合、高耐圧回路に高電圧を印加すると、分離絶縁物を介して配置される低耐圧回路内に寄生MOSの影響が及ぶことになる。この寄生MOSの影響によってリーク電流や誤作動が発生し、半導体装置の信頼性が低下することとなる。
以上のような事情に鑑み、本発明の目的は、信頼性の高い半導体装置を提供することにある。
上記目的を達成するため、本発明に係る半導体装置は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上の一部に形成され、高耐圧回路を有する第1半導体層と、前記絶縁層上のうち前記第1半導体層に素子分離領域を介して形成されP型半導体層及び前記P型半導体層の上層に部分的に設けられた低耐圧回路を有する第2半導体層と、を備え、前記素子分離領域は上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さいことを特徴とする。
本発明によれば、SOI基板に複数の半導体層が混載される半導体装置において、素子分離領域は上部が下部よりも支持基板の水平面内の断面積が大きく設けられ、素子分離領域の下部に隣接して形成されうる最大空乏層面積が、素子分離領域の上部の断面積よりも小さいこととしたので、高耐圧回路に電圧を印加し第2半導体層内に空乏層が発生した場合であっても当該空乏層は所定部分の範囲内にしか発生しないことになり、空乏層と低耐圧回路とが接触するのを回避することができる。これにより、リーク電流や誤作動等の不具合を回避することができ、信頼性の高い半導体装置を得ることができる。最大空乏層面積については、高耐圧回路に印加する電圧の大きさ、所定部分の不純物濃度によって決定される。最大空乏層面積は、高耐圧回路に印加する電圧の大きさが大きいほど大きくなり、所定部分の不純物濃度が小さいほど大きくなる。
上記の半導体装置は、前記所定部分の不純物濃度が前記P型半導体層の他の部分の不純物濃度よりも高くなっていることを特徴とする。
上述したように、最大空乏層面積は所定部分の不純物濃度を大きくすることで、その値を小さくすることが可能である。本発明によれば、所定部分の不純物濃度がP型半導体層の他の部分の不純物濃度よりも高くなっていることとしたので、所定部分において発生する空乏層の面積を小さく抑えることができる。これにより、所定部分の第1半導体層から第2半導体層の方向についての寸法を小さく抑えることができるので、半導体装置上のスペースを節約することができる。
上述したように、最大空乏層面積は所定部分の不純物濃度を大きくすることで、その値を小さくすることが可能である。本発明によれば、所定部分の不純物濃度がP型半導体層の他の部分の不純物濃度よりも高くなっていることとしたので、所定部分において発生する空乏層の面積を小さく抑えることができる。これにより、所定部分の第1半導体層から第2半導体層の方向についての寸法を小さく抑えることができるので、半導体装置上のスペースを節約することができる。
上記の半導体装置は、前記第1半導体層が複数設けられており、複数の前記第1半導体層が平面視で前記第2半導体層を挟むように配置されていることを特徴とする。
本発明によれば、第1半導体層が複数設けられており、複数の第1半導体層が平面視で第2半導体層を挟むように配置されていることとしたので、第2半導体層のP型半導体層には平面視で第1半導体層を挟む位置に所定部分が形成されることになる。このように、低耐圧回路を有する第2半導体層が高耐圧回路を有する第1半導体層に平面視で挟まれる場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
本発明によれば、第1半導体層が複数設けられており、複数の第1半導体層が平面視で第2半導体層を挟むように配置されていることとしたので、第2半導体層のP型半導体層には平面視で第1半導体層を挟む位置に所定部分が形成されることになる。このように、低耐圧回路を有する第2半導体層が高耐圧回路を有する第1半導体層に平面視で挟まれる場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
上記の半導体装置は、前記第1半導体層及び前記第2半導体層が複数設けられており、前記第1半導体層と前記第2半導体層とが一方向に交互に配列されていることを特徴とする。
本発明によれば、第1半導体層及び第2半導体層が複数設けられており、当該第1半導体層と第2半導体層とが一方向に交互に配列されていることとしたので、第2半導体層のP型半導体層には第1半導体層と隣接する箇所毎に所定部分が形成されることになる。このため、低耐圧回路を有する第2半導体層が高耐圧回路を有する第1半導体層に一方向上に配列された場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
本発明によれば、第1半導体層及び第2半導体層が複数設けられており、当該第1半導体層と第2半導体層とが一方向に交互に配列されていることとしたので、第2半導体層のP型半導体層には第1半導体層と隣接する箇所毎に所定部分が形成されることになる。このため、低耐圧回路を有する第2半導体層が高耐圧回路を有する第1半導体層に一方向上に配列された場合であってもリーク電流や誤作動などの不具合を回避することができ、信頼性の高い半導体装置を得ることができる。
以下、図面を参照して、本発明の実施の形態を説明する。
図1は、本実施形態に係る半導体装置を模式的に示す平面図である。
同図に示すように、半導体装置1は、平面視でSOI基板10上に高耐圧トランジスタ領域10HVと低耐圧トランジスタ領域10LVとが混載されており、各トランジスタ領域が交互に配列された構成になっている。
図1は、本実施形態に係る半導体装置を模式的に示す平面図である。
同図に示すように、半導体装置1は、平面視でSOI基板10上に高耐圧トランジスタ領域10HVと低耐圧トランジスタ領域10LVとが混載されており、各トランジスタ領域が交互に配列された構成になっている。
図2は、図1におけるA−A断面に沿った構成を示す図である。
同図に示すように、SOI基板10は、支持基板10aの上に、絶縁層10b、半導体層10cが順に積層された構成になっている。半導体層10cは、たとえば、単結晶シリコン層である。半導体層10cには上記の高耐圧トランジスタ領域10HV及び低耐圧トランジスタ領域10LVが形成されている。
同図に示すように、SOI基板10は、支持基板10aの上に、絶縁層10b、半導体層10cが順に積層された構成になっている。半導体層10cは、たとえば、単結晶シリコン層である。半導体層10cには上記の高耐圧トランジスタ領域10HV及び低耐圧トランジスタ領域10LVが形成されている。
高耐圧トランジスタ領域10HVは、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとを有する。Pチャネル高耐圧トランジスタ領域10HVpには、Pチャネル高耐圧トランジスタ100Pが形成され、Nチャネル高耐圧トランジスタ領域10HVnには、Nチャネル高耐圧トランジスタ100Nが形成されている。
低耐圧トランジスタ領域10LVは、絶縁層10b上に配置されたP型半導体層2と、当該P型半導体層2上に配置されたPチャネル低耐圧トランジスタ領域10LVp及びNチャネル低耐圧トランジスタ領域10LVnとを有する。Pチャネル低耐圧トランジスタ領域10LVpには、Pチャネル低耐圧トランジスタ200Pが形成され、Nチャネル低耐圧トランジスタ領域10LVnには、Nチャネル低耐圧トランジスタ200Nが形成されている。
このように、同一基板(同一チップ)上に、Pチャネル高耐圧トランジスタ100PとNチャネル高耐圧トランジスタ100NとPチャネル低耐圧トランジスタ200PとNチャネル低耐圧トランジスタ200Nとが混載されている。
各トランジスタが形成される領域において、半導体層10cの厚みは等しい。従って、半導体層10cは、厚みが一様な支持基板10aと厚みが一様な絶縁層10bとの上方に形成されているため、各トランジスタ形成領域の半導体層10cの表面は同一レベルとなる。
高耐圧トランジスタ領域10HVは素子分離領域110aによって分離されている。素子分離領域110aは絶縁層10bに到達する深さを有する絶縁領域である。高耐圧トランジスタ領域10HVと低耐圧トランジスタ領域10LVとの境界には、絶縁層10bに到達する深さの素子分離領域110bが形成されている。素子分離領域110bによって高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとを分離されている。すなわち、高耐圧トランジスタ領域10HVは、絶縁層10bに到達する深さの素子分離領域110bに囲まれている。素子分離領域110bは上部が低耐圧トランジスタ領域10LV側にせり出すように設けられている。この素子分離領域110bのせり出した部分によって、低耐圧トランジスタ領域10LV側にスペースが形成されている。
高耐圧トランジスタ領域10HVには、Pチャネル高耐圧トランジスタ領域10HVpと、Nチャネル高耐圧トランジスタ領域10HVnとが上述の素子分離領域110aを介して隣接して設けられている。すなわち、隣り合うPチャネル高耐圧トランジスタ100Pと、Nチャネル高耐圧トランジスタ100Nとの間には、絶縁層10bに到達する深さの素子分離領域110aが設けられている。
各素子分離領域110a及び110bは、第1トレンチ15bと、第2トレンチ16aとを有するデュアルトレンチに埋め込まれたトレンチ絶縁層20aからなる。第1トレンチ15bは、その底面が絶縁層10bに到達するように形成されている。第2トレンチ16aは、第1トレンチ15bと比して大きい幅を有しており、その深さは後述する素子分離領域210を構成するトレンチ16bと同じ深さを有している。
Pチャネル高耐圧トランジスタ100PおよびNチャネル高耐圧トランジスタ100Nの構成について説明する。
Pチャネル高耐圧トランジスタ100Pは、第1ゲート絶縁層60と、第2ゲート絶縁層112と、ゲート電極70と、P型の低濃度不純物層50と、サイドウォール絶縁層72と、P型の高濃度不純物層52とを有する。
Pチャネル高耐圧トランジスタ100Pは、第1ゲート絶縁層60と、第2ゲート絶縁層112と、ゲート電極70と、P型の低濃度不純物層50と、サイドウォール絶縁層72と、P型の高濃度不純物層52とを有する。
第1ゲート絶縁層60は、チャネル領域となるN型ウェル32上に設けられている。第2ゲート絶縁層112は、第1ゲート絶縁層60の両端で、オフセット領域の上方に設けられている。尚、第2ゲート絶縁層112は、オフセット絶縁層であるトレンチ絶縁層20bと第1ゲート絶縁層60との積層膜のことである。ゲート電極70は、少なくとも第1ゲート絶縁層60上に形成されている。P型の低濃度不純物層50は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の高濃度不純物層52は、サイドウォール絶縁層72の外側に設けられている。P型の高濃度不純物層52は、ソース領域またはドレイン領域(以下「ソース/ドレイン領域」という)となる。
Nチャネル高耐圧トランジスタ100Nは、第1ゲート絶縁層60と、第2ゲート絶縁層112と、ゲート電極70と、N型の低濃度不純物層40と、サイドウォール絶縁層72と、N型の高濃度不純物層42とを有する。
第1ゲート絶縁層60は、チャネル領域となるP型ウェル30上に設けられている。第2ゲート絶縁層112は、第1ゲート絶縁層60の両端で、オフセット領域の上方に設けられている。尚、第2ゲート絶縁層112は、トレンチ絶縁層20bと第1ゲート絶縁層60との積層膜のことである。ゲート電極70は、少なくとも第1ゲート絶縁層60上に形成されている。N型の低濃度不純物層40は、オフセット領域となる。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の高濃度不純物層42は、サイドウォール絶縁層72の外側に設けられている。N型の高濃度不純物層42は、ソース/ドレイン領域となる。
一方、低耐圧トランジスタ領域10LVには、Pチャネル低耐圧トランジスタ領域10LVpと、Nチャネル低耐圧トランジスタ領域10LVnとが設けられる。隣り合う低耐圧トランジスタ領域の間には、絶縁層10bに到達しない深さの素子分離領域210が設けられている。
各トランジスタの構成について説明する。
Nチャネル低耐圧トランジスタ200Nは、ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、N型の低濃度不純物層41と、N型の高濃度不純物層42とを有する。
Nチャネル低耐圧トランジスタ200Nは、ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、N型の低濃度不純物層41と、N型の高濃度不純物層42とを有する。
ゲート絶縁層62は、チャネル領域となるP型のウェル36上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。N型の低濃度不純物層41は、サイドウォール絶縁層72の下に設けられている。N型の高濃度不純物層42は、サイドウォール絶縁層72の外側に設けられている。N型の高濃度不純物層42は、ソース/ドレイン領域となる。
Pチャネル低耐圧トランジスタ200Pは、ゲート絶縁層62と、ゲート電極70と、サイドウォール絶縁層72と、P型の低濃度不純物層51と、P型の高濃度不純物層52とを有する。
ゲート絶縁層62は、チャネル領域となるN型のウェル34上に設けられている。ゲート電極70は、ゲート絶縁層62上に形成されている。サイドウォール絶縁層72は、ゲート電極70の側面に形成されている。P型の低濃度不純物層51は、サイドウォール絶縁層72の下に設けられている。P型の高濃度不純物層52は、サイドウォール絶縁層72の外側に設けられている。P型の高濃度不純物層52は、ソース/ドレイン領域となる。
P型半導体層2は、絶縁層10bに接するように配置されておりP型の不純物が含まれた半導体層である。P型半導体層2は低耐圧トランジスタ領域10LVのほぼ全面に設けられており、当該P型半導体層2上にPチャネル低耐圧トランジスタ200P及びNチャネル低耐圧トランジスタ200Nが配置されている。P型半導体層2のうち素子分離層110b側の端面を含む部分(図中左右方向端部)2aは素子分離層110bのうち上部のせり出し部分によって形成されるスペースに収まるように配置されている。P型半導体層2のうちこの部分2aは、Pチャネル低耐圧トランジスタ200P及びNチャネル低耐圧トランジスタ200Nに対して非接触に設けられている。高耐圧トランジスタ領域10HVから低耐圧トランジスタ領域10LVの方向(図中左右方向)の寸法は、当該部分2aにおいて発生しうる最大空乏層面積よりも大きくなっている。
最大空乏層面積の大きさは、低耐圧トランジスタ領域10LVの方向の寸法(最大空乏層幅)が大きいほど大きくなり、当該最大空乏層幅が小さいほど小さくなる。この最大空乏層面積は、高耐圧トランジスタ領域10HVに印加される電圧の大きさ、P型半導体層2の上記部分2aの不純物濃度によって決定される。具体的には、最大空乏層面積は、高耐圧トランジスタ領域10HVに印加される電圧の大きさが大きいほど大きくなり、上記部分2aの不純物濃度が小さいほど大きくなる。これらの関係を考慮して上記部分2aの寸法を設定することができる。
次に、本実施の形態の半導体装置の製造方法について、図3〜22を参照しながら説明する。図3〜22は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
(1)本実施の形態の半導体装置は、図3に示すように、支持基板10aの上に、絶縁層10bと、半導体層10cとが積層されたSOI基板10に形成される。半導体層10cとしては、単結晶シリコン層を用いることができる。単結晶シリコン層10cの膜厚は、500〜2000nmであることが好ましい。図3に示すように、半導体層10cの上に、第1絶縁層12aを形成する。第1絶縁層12aとしては、酸化シリコン膜、窒化酸化シリコン膜などを用いる。第1絶縁層12aは、たとえば、熱酸化法やCVD法などにより形成することができる。
ついで、第1絶縁層12aの上に、ストッパ絶縁層14aを形成する。ストッパ絶縁層14aとしては、窒化シリコン膜を形成することができる。ストッパ絶縁層14aは、CVD法などにより形成することができる。ついで、ストッパ絶縁層14aの上に、所定のパターンのレジスト層R1を形成する。レジスト層R1は、素子分離領域110a、110bが形成される領域および高耐圧トランジスタのオフセット領域の上方に開口を有する。すなわち、各種のトレンチが形成される全ての領域に開口を有することになる。
(2)次に、図4に示すように、レジスト層R1(図3参照)をマスクとして、ストッパ絶縁層14aをエッチングする。これにより、ストッパ層14が形成される。このストッパ絶縁層14aのエッチングは、公知のエッチング技術により行うことができる。
(3)次に、図5に示すように、所定のパターンを有するレジスト層R2を形成する。レジスト層R2は、素子分離領域110a、110bのために最終的に形成されることになるトレンチの幅と比して小さい開口部を含むパターンを有する。このとき、工程(2)において、第1絶縁層12aをエッチングすることなく残存させておくことにより、半導体層10cとレジスト層R2とが直接接することを防ぐことができる。
(4)次に、図6に示すように、レジスト層R2をマスクとして、第1絶縁層12aおよび半導体基板10を公知の技術によりエッチングする。これにより、溝部15aが形成される。溝部15aの深さは、半導体層10cの厚さから後述する工程で形成される第2の素子分離領域210のためのトレンチの深さを差し引いた深さになるようにする。溝部15aの形成が終った後にレジスト層R2を、たとえばアッシングにより除去する。
(5)次に、図7に示すように、露出している第1絶縁層12aを公知のエッチング技術により除去することにより、パッド層12が形成される。
(6)次に、図8に示すように、ストッパ層14およびパッド層12をマスクとして、半導体層10を一般的なエッチング技術によりエッチングする。これにより、工程(4)で形成された溝部15aはさらにエッチングされ絶縁層10bに到達する深さを有する第1トレンチ15bとなる。また、第1トレンチ15bの上方には、第1トレンチ15bより大きい開口を有する第2トレンチ16aが形成される。すなわち、素子分離領域110a、110bでは、上方に大きい開口を有する第2トレンチ16aと絶縁層10bまで到達する深さを有する第1トレンチ15bとからなるデュアルトレンチが形成される。同時に、高耐圧トランジスタのオフセット領域では、トレンチ16bが形成される。
(7)次に、図9に示すように、第1トレンチ15b、第2トレンチ16aおよびトレンチ16bの表面にトレンチ酸化膜18を形成する。トレンチ酸化膜18の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜18の膜厚は、たとえば、10〜500nmである。
また、トレンチ酸化膜18を形成する前に、必要に応じて、パッド絶縁層12の端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化膜18の形成において、第2トレンチ16a,トレンチ16bの上端部にトレンチ酸化膜18が丸みを帯びるように形成することができる。そして、第2トレンチ16a,トレンチ16bの上端部にトレンチ酸化膜18が丸みを帯びて形成されることにより、コーナー角度が緩やかになり、後の工程でトレンチ絶縁層を良好に埋め込むことができる。
ついで、第1トレンチ15b、第2トレンチ16aおよびトレンチ16bを埋め込むように、絶縁層22を形成する。絶縁層22は、第1トレンチ15b、第2トレンチ16aおよびトレンチ16bを埋めこみ、さらに、ストッパ層14を覆う膜厚であればよい。ついで、必要に応じて図9に示すように、絶縁層22の上に、SOG膜24を塗布し平坦な面を形成する。
(8)次に、図10に示すように、ストッパ層14の上面が露出するまでSOG膜24および絶縁層22を除去する。SOG膜24および絶縁層22の除去は、たとえばCMP法などにより行なわれる。これにより、第1トレンチ15bと第2トレンチ16aからなるデュアルトレンチにはトレンチ絶縁層20aが形成され、トレンチ16bには、トレンチ絶縁層20bが形成される。その結果、素子分離領域110a、110bが形成される。素子分離領域110bは、上部が低耐圧トランジスタ領域10LV側にせり出した形状で形成される。また、この工程において、高耐圧トランジスタ領域10HVでは、オフセット領域に第2ゲート絶縁層112の一部となるオフセット絶縁層が形成される。
(9)次に、図11に示すように、ストッパ層14を除去する。ストッパ層14の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。ついで、半導体層10の上面に、犠牲酸化膜(図示せず)を形成する。犠牲酸化膜としては、たとえば、酸化シリコン膜を形成することができる。この場合、熱酸化法により形成されることができる。
(10)次に、図12に示すように、高耐圧トランジスタ領域10HVにおいて、P型ウェル30の形成を行なう。具体的には、所定のパターンを有するレジスト層R3を形成し、レジスト層R3をマスクとして、P型の不純物イオンを半導体層10cに導入することによりP型ウェル30が形成される。その後、レジスト層R3をアッシングにより除去する。
(11)次に、図13に示すように、高耐圧トランジスタ領域10HVにおいて、N型ウェル32の形成を行なう。まず、所定のパターンを有するレジスト層R4を形成する。レジスト層R4をマスクとして、リン、砒素などのN型不純物を1回もしくは複数回にわたって半導体層10cに注入することにより、半導体基板10内にN型ウェル32を形成する。その後、レジスト層R4をアッシングにより除去する。なお、工程(10)および(11)の順序は、本実施の形態と逆の順序で行なってもよい。
(12)次に、図14に示すように、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVの全面に、窒化シリコン膜26を形成する。
(13)次に、図14に示すように、高耐圧トランジスタ領域10HVにおいて、N型のソース/ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層R5を形成する。レジスト層R5をマスクとして、半導体層10cにN型不純物を導入することにより、不純物層40aを形成する。これにより、Nチャネル高耐圧トランジスタ領域10HVnにソース/ドレイン領域のオフセット領域のための不純物層40aが形成される。その後、レジスト層R5をアッシングにより除去する。
(14)次に、図15に示すように、高耐圧トランジスタ領域10HVにおいて、P型のソース/ドレイン領域のオフセット領域のための不純物層を形成する。まず、所定の領域を覆うレジスト層R6を形成する。レジスト層R6をマスクとして、P型の不純物を半導体層10cに導入する。これにより、Pチャネル高耐圧トランジスタ領域10HVpにソース/ドレイン領域のオフセット領域のための不純物層50aが形成される。その後、レジスト層R6をアッシングにより除去する。
(15)次に、図16に示すように、熱処理を施すことにより不純物層40a,50aが拡散され、高耐圧トランジスタ100P,Nのオフセット領域となる低濃度不純物層40,50が形成される。なお、工程(15)は、工程(13)、工程(14)の不純物導入後毎に実施してもよい。さらに、工程(13)、工程(14)の順序は、本実施の形態と逆の順序で行っても良い。
(16)次に、図17に示すように、高耐圧トランジスタ領域10HVにおいて、各高耐圧トランジスタのゲート絶縁層を形成する領域以外を覆うように、レジスト層R7を形成する。レジスト層R7をマスクとして、露出している窒化シリコン膜26を除去する。ついで、高耐圧トランジスタ領域10HVにおいて、必要に応じてN型チャネルドープおよびP型チャネルドープを行なう。N型チャネルドープおよびP型チャネルドープの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するレジスト層(図示せず)を形成し、所定の導電型の不純物を導入することにより行われる。
(17)次に、図18に示すように、露出しているパッド層12を除去後、高耐圧トランジスタ領域10HVに第1ゲート絶縁層60を形成する。パッド層12のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。第1ゲート絶縁層60は、選択熱酸化法により形成することができる。第1ゲート絶縁層60の膜厚は、約1600Åである。ついで、残存している窒化シリコン膜26を除去する。
(18)次に、図19に示すように、低耐圧トランジスタ領域10LVにおいて、P型半導体層2と、N型ウェル34と、P型ウェル36を形成する。N型ウェル34及びP型ウェルの形成は、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行なってもよい。このP型半導体層2は、素子分離領域110bのうち低耐圧トランジスタ領域10LVにせり出した部分の下方に形成される部分2aにも形成される。
(19)次に、図20に示すように、高耐圧トランジスタ領域10HVにおいて、第1ゲート絶縁層60が形成された領域を覆うように、レジスト層R8を形成し、露出しているパッド層12を除去する。
(20)次に、図21に示すように、低耐圧トランジスタのためのゲート絶縁層62を形成する。ゲート絶縁層62は、たとえば、熱酸化法により形成される。
ついで、図21に示すように、高耐圧トランジスタ領域10HVと、低耐圧トランジスタ領域10LVとの全面に、導電層70aを形成する。導電層70aとしては、たとえば、ポリシリコン層を形成する。導電層70aの材質として、ポリシリコン層を形成する場合は、導電層70aにおいてNチャネル高耐圧トランジスタ100Nと、Nチャネル低耐圧トランジスタ200Nのゲート電極となる領域にn型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
(21)次に、所定のパターンを有するレジスト層(図示せず)を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図22に示すように、ゲート電極70が形成される。
ついで、低耐圧トランジスタ領域10LVにおいて、各トランジスタ200P,Nのための低濃度不純物層41,51を形成する。低濃度不純物層41,51は、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
ついで、全面に絶縁層(図示せず)を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極70の側面にサイドウォール絶縁層72(図1参照)が形成される。ついで、Pチャネル高耐圧トランジスタ領域10HVpおよびPチャネル低耐圧トランジスタ領域10LVpの所定の領域に、P型の不純物を導入することにより、図1に示すように、サイドウォール絶縁層72の外側にソース/ドレイン領域52を形成する。ソース/ドレイン領域となるP型の高濃度不純物層52の形成は、公知の方法により行なうことができる。
ついで、Nチャネル高耐圧トランジスタ領域10HVnおよびNチャネル低耐圧トランジスタ領域10LVnの所定の領域に、N型の不純物を導入することにより、ソース/ドレイン領域42を形成する。ソース/ドレイン領域となるN型の高濃度不純物層42の形成は、公知の方法により行なうことができる。
上述のようにして、図1に示す半導体装置が形成される。
上述のようにして、図1に示す半導体装置が形成される。
本実施形態によれば、SOI基板10に複数の半導体層が混載される半導体装置1において、低耐圧トランジスタ領域10LVに設けられるP型半導体層2のうち素子分離領域110b側の端面を含む所定部分2aが低耐圧トランジスタ10LVn及び10LVpと非接触に設けられており、当該所定部分2aの高耐圧トランジスタ領域10HVから低耐圧トランジスタ領域10LVの方向についての寸法が当該所定部分2aの同方向に形成されうる最大空乏層面積よりも大きくなっていることとしたので、例えば図23に示すように高耐圧トランジスタ10HVp及び10HVnに電圧を印加し低耐圧トランジスタ領域10LV内に空乏層2bが発生した場合であっても当該空乏層2bは所定部分2aの範囲内にしか発生しないことになり、空乏層2bと低耐圧トランジスタ10LVn及び10LVpとが接触するのを回避することができる。これにより、リーク電流や誤作動等の不具合を回避することができ、信頼性の高い半導体装置1を得ることができる。
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
例えば、上記実施形態においては、素子分離領域110bの一部(低耐圧トランジスタ領域側)及び素子分離領域110aが第1トレンチ15b及び第2トレンチ16aを有する構造になっている例を説明したが、これに限られることはなく、例えば図24に示すように、当該素子分離領域110bの一部及び素子分離領域110aに形成されるトレンチが1つ(トレンチ16aのみ)の構成であっても構わない。
例えば、上記実施形態においては、素子分離領域110bの一部(低耐圧トランジスタ領域側)及び素子分離領域110aが第1トレンチ15b及び第2トレンチ16aを有する構造になっている例を説明したが、これに限られることはなく、例えば図24に示すように、当該素子分離領域110bの一部及び素子分離領域110aに形成されるトレンチが1つ(トレンチ16aのみ)の構成であっても構わない。
また、上記実施形態においては、P型半導体層2の不純物濃度が均一である例を説明したが、これに限られることはなく、例えば図25に示すように、P型半導体層2のうち素子分離層110bに接する部分2aの不純物濃度がP型半導体層2の他の領域の不純物濃度に比べて高くなるように形成しても構わない。不純物濃度が高いほど最大空乏層面積が小さくなるので、当該部分2aに発生する空乏層の面積を小さくすることができる。このため、当該部分2aのスペースを節約することができるので、半導体装置1の小型化を図ることができる。
1…半導体装置、2…P型半導体層、2a…P型半導体層の一部分、2b…空乏層、10…SOI基板、10a…支持基板、10b…絶縁層、10c…半導体層、10HV…高耐圧トランジスタ領域、10LV…低耐圧トランジスタ領域、10HVp…Pチャネル高耐圧トランジスタ領域、10HVn…Nチャネル高耐圧トランジスタ領域、10LVp…Pチャネル低耐圧トランジスタ領域、10LVn…Nチャネル低耐圧トランジスタ領域、110a、110b、210…素子分離領域、100P…Pチャネル高耐圧トランジスタ、100N…Nチャネル高耐圧トランジスタ、200P…Pチャネル低耐圧トランジスタ、200N…Nチャネル低耐圧トランジスタ
Claims (4)
- 支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上の一部に形成され、高耐圧回路を有する第1半導体層と、
前記絶縁層上のうち前記第1半導体層に素子分離領域を介して形成されP型半導体層及び前記P型半導体層の上層に部分的に設けられた低耐圧回路を有する第2半導体層と、
を備え、
前記素子分離領域は
上部が下部よりも前記支持基板の水平面内の断面積が大きく設けられ、
前記素子分離領域の下部に隣接して形成されうる最大空乏層面積が、前記素子分離領域の前記上部の断面積よりも小さい
ことを特徴とする半導体装置。 - 前記所定部分の不純物濃度が前記P型半導体層の他の部分の不純物濃度よりも高くなっている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1半導体層が複数設けられており、
複数の前記第1半導体層が平面視で前記第2半導体層を挟むように配置されている
ことを特徴とする請求項1又は請求項2に記載の半導体装置。 - 前記第1半導体層及び前記第2半導体層が複数設けられており、
前記第1半導体層と前記第2半導体層とが一方向に交互に配列されている
ことを特徴とする請求項1から請求項3のうちいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008026688A JP2009188200A (ja) | 2008-02-06 | 2008-02-06 | 半導体装置 |
Applications Claiming Priority (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2022161980A (ja) * | 2016-07-06 | 2022-10-21 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像素子の製造方法、及び、電子機器 |
-
2008
- 2008-02-06 JP JP2008026688A patent/JP2009188200A/ja active Pending
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