KR20100072979A - 싱글 게이트 구조의 반도체 메모리 소자 - Google Patents

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Abstract

실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판 상부에 형성된 고전위 제2도전형 웰; 상기 고전위 제2도전형 웰 상부에 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제1웰; 상기 고전위 제2도전형 웰 상부에 상기 제1도전형 제1웰과 이격되어 형성되고, 상기 반도체 기판의 일측으로부터 타측까지 상기 고전위 제2도전형 웰을 가로질러 형성된 제1도전형 제2웰; 상기 제1도전형 제1웰, 상기 제1도전형 제2웰 위에 형성된 플로팅 게이트; 상기 플로팅 게이트 일측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제1이온주입영역; 상기 플로팅 게이트 타측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제2이온주입영역; 상기 제2도전형 제2이온주입영역 옆의 상기 제1도전형 제1웰 영역에 형성된 제1도전형 제1이온주입영역; 상기 플로팅 게이트 일측의 상기 제1도전형 제2웰 영역에 형성된 제2도전형 제3이온주입영역; 및 상기 플로팅 게이트 타측의 상기 제1도전형 제2웰 영역에 형성된 제1도전형 제2이온주입영역을 포함한다.
싱글 게이트, 반도체 메모리 소자, EEPROM, 음전위 기판, 바이어스 전압

Description

싱글 게이트 구조의 반도체 메모리 소자{Semiconductor memory device of single gate structure}
실시예는 싱글 게이트 구조의 반도체 메모리 소자에 관한 것이다.
일반적으로, EEPROM(Electrically Erasable Programmable Read Only Memory)과 같은 반도체 메모리 소자는 플로팅 게이트(Floating gate), ONO(Oxide-Nitride-Oxide)층, 컨트롤 게이트(Control gate)가 적층된 다중 폴리 구조를 가지나, 공정의 단순함, 동작 우수성 등의 특성을 보이는 싱글 게이트(single gate) 구조에 대한 연구가 진행중이다.
도 1a는 일반적인 싱글 게이트 구조의 반도체 메모리 소자를 프로그램하는 경우의 전압 인가 형태를 도시한 도면인데, 이하의 설명에서 인용된 반도체 메모리 소자는 EEPROM인 것으로 한다.
상기 반도체 메모리 소자는 핫채널 전자 주입(Hot Channel Electron Injection) 방식으로 프로그램되며, N-웰(10; 컨트롤 게이트로 동작됨)에 프로그램 전압(Program Voltage; +Vp)이 인가되면 2개의 플로팅 게이트(20)의 커플링 비율(ratio)에 의하여 특정 전압이 유기된다.
상기 플로팅 게이트(20)에 유기된 전압은 NMOS(30) 채널 영역의 전위를 반전시키고, 상기 NMOS(30)의 드레인(31)에 소정 전압(VDS)이 인가되면 상기 드레인(31)으로부터 소스(32) 측으로 전류가 흐른다.
따라서, 상기 드레인(31) 접합 영역 부근에서 발생되는 핫채널 전자가 상기 플로팅 게이트(20)로 주입되어 상기 NMOS(30)의 문턱 전압이 높아질 수 있다.
도 1b는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 삭제(erase)하는 경우의 전압 인가 형태를 도시한 도면이다.
상기 반도체 메모리 소자의 데이터 삭제는 F/N 터널링(tunneling) 방식으로 이루어지는데, 상기 N-웰(10)은 그라운드시키고, 상기 NMOS(30)의 소스(32)/드레인(31)에 삭제 전압(Erase Voltage; +VE)을 인가한다.
상기 N-웰(10)에 그라운드가 인가됨에 따라 상기 플로팅 게이트(20)에는 그라운드 레벨에 가까운 전압이 유기되고, 상기 소스(32)/드레인(31)에 인가된 삭제 전압(+VE)에 의하여 전계 필드(Electric Field)가 상기 소스(32)/드레인(31) 측으로부터 상기 플로팅 게이트(20) 측으로 강하게 걸린다.
이와 같은 전계 필드는 F/N 터널링 현상을 유발하고, 상기 플로팅 게이트(20)에 존재하는 전자들이 상기 소스(32)/드레인(31)으로 빠져나감으로써 상기 NMOS(30)의 문턱 전압이 낮아질 수 있다.
도 1c는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 읽는(reading) 경우의 전압 인가 형태를 도시한 도면이다.
상기 N-웰(10)에 읽기 전압(Reading Voltage; +VR)을 인가하면, 상기 플로팅 게이트(20)에 특정 전압이 유기된다. 또한, 상기 NMOS(30)의 드레인(31)에 읽기 동작을 위한 드레인 전압(Positive Drain Voltage)를 인가하고 상기 소스(32)는 그라운드시킨다.
상기 플로팅 게이트(20)에 전자가 주입되어 있고 상기 NMOS(30)의 문턱 전압이 높은 프로그램 상태이면, 상기 플로팅 게이트(20)에 유기된 특정 전압으로도 상기 NMOS(30)를 턴온(turn-on)시킬 수 없으므로 전류가 흐르지 않는다.
또한, 상기 플로팅 게이트(20)로부터 전자가 빠져나가 있고 상기 NMOS(30)의 문턱 전압이 낮은 삭제 상태라면, 상기 플로팅 게이트(20)에 유기된 특정 전압으로 상기 NMOS(30)를 턴온시킬 수 있으므로 전류가 흐른다.
따라서, 각각의 경우에 따라 데이터를 읽을 수 있다.
이와 같은 일반적인 싱글 게이트 구조의 반도체 메모리 소자는 상기 NMOS(30)가 형성되어 프로그램/삭제/읽기 동작이 이루어지는 P-웰(40)이 반도체 기판과 전기적으로 연결되어 있다.
따라서, 도면에 도시되지 않았으나 상기 반도체 기판의 다른 영역에 소정 회로소자가 함께 구현되고, 이때 반도체 기판이 특정 음전위로 바이어스 된다면 상기 반도체 메모리 소자는 동작될 수 없다.
이렇게 반도체 기판이 음전위로 바이어스된 상태에서, 싱글 게이트 구조의 반도체 메모리 소자를 동작시키기 위하여 P-웰과 반도체 기판을 분리하는 Deep N-웰을 형성하는 방법이 있다.
그러나, 이때 싱글 게이트 구조의 반도체 메모리 소자의 워드 라인(word line) 역할을 하는 상기 N-웰(10)과 상기 Deep N-웰을 다시 분리시켜야 하므로 구현이 어렵고 동작이 불안정해지는 문제점이 있다.
실시예는 반도체 기판이 음전위로 바이어스된 경우, P-웰과 반도체 기판의 분리 구조, 워드라인으로 동작되는 N-웰과 Deep N-웰 등과 같은 별도의 분리 구조를 채용하지 않고 음전위의 반도체 기판에 형성가능한 싱글 게이트 구조의 반도체 메모리 소자를 제공한다.
실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판 상부에 형성된 고전위 제2도전형 웰; 상기 고전위 제2도전형 웰 상부에 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제1웰; 상기 고전위 제2도전형 웰 상부에 상기 제1도전형 제1웰과 이격되어 형성되고, 상기 반도체 기판의 일측으로부터 타측까지 상기 고전위 제2도전형 웰을 가로질러 형성된 제1도전형 제2웰; 상기 제1도전형 제1웰, 상기 제1도전형 제2웰 위에 형성된 플로팅 게이트; 상기 플로팅 게이트 일측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제1이온주입영역; 상기 플로팅 게이트 타측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제2이온주입영역; 상기 제2도전형 제2이온주입영역 옆의 상기 제1도전형 제1웰 영역에 형성된 제1도전형 제1이온주입영역; 상기 플로팅 게이트 일측의 상기 제1도전형 제2웰 영역에 형성된 제2도전형 제3이온주입영역; 및 상기 플로팅 게이트 타측의 상기 제1도전형 제2웰 영역에 형성된 제1도전형 제2이온주입영역을 포함한다.
실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판 상부에 형성된 고전위 제2도전형 웰; 상기 고전위 제2도전형 웰 상부에 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제1웰; 상기 고전위 제2도전형 웰 상부에 상기 제1도전형 제1웰과 이격되어 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제2웰; 상기 제1도전형 제1웰, 상기 제1도전형 제2웰 위에 형성된 플로팅 게이트; 상기 플로팅 게이트 일측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제1이온주입영역; 상기 플로팅 게이트 타측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제2이온주입영역; 상기 제2도전형 제2이온주입영역 옆의 상기 제1도전형 제1웰 영역에 형성된 제1도전형 제1이온주입영역; 상기 플로팅 게이트 옆의 상기 제1도전형 제2웰 영역에 형성된 제2도전형 제3이온주입영역; 및 상기 제1도전형 제2웰 영역에 형성되고, 상기 제2도전형 제3이온주입영역에 의하여 상기 플로팅 게이트와 이격된 제1도전형 제2이온주입영역을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 반도체 기판이 음전위로 바이어스된 경우, P-웰과 반도체 기판의 분리 구조, 워드라인으로 동작되는 N-웰과 Deep N-웰 등과 같은 별도의 분리 구조를 채용하지 않고 단순한 공정을 통하여 음전위의 반도체 기판에 싱글 게이트 구조의 반도체 메모리 소자를 형성할 수 있다.
둘째, 따라서 반도체 기판이 음전위로 바이어스 되더라도 싱글 게이트 구조 의 반도체 메모리 소자의 쓰기/지우기/읽기 동작이 안정적으로 이루어질 수 있다.
첨부된 도면을 참조하여 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 2는 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도이고, 도 3은 도 2의 표시선 A-A'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이다.
또한, 도 4는 도 2의 표시선 B-B'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이고, 도 5는 도 2의 표시선 C-C'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이다.
이하, 도 2 내지 도 5를 함께 참조하여 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자에 대하여 설명하는데, 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 EEPROM인 것으로 한다.
제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판(90), 고전위 제2도전형 웰(100), 제1도전형 제1웰(125a), 제1도전형 제2웰(125b), 플로팅 게이트(105), 제2도전형 제1이온주입영역(110), 제2도전형 제2이온주입영역(115), 제1도전형 제1이온주입영역(120), 제2도전형 제3이온주입영역(150), 제1도전형 제2이온주입영역(135), 제2도전형 웰(130a, 130b), 탭영역(140a, 140b)을 포함하여 이루어진다.
도 2에서, 부호 "200"으로 표시된 영역은 제1실시예에 따른 반도체 메모리 소자의 단위셀을 표시한 것이다.
이하, 설명의 편의를 위하여, 상기 고전위 제2도전형 웰(100), 제1도전형 제1웰(125a), 제1도전형 제2웰(125b), 제2도전형 제1이온주입영역(110), 제2도전형 제2이온주입영역(115), 제1도전형 제1이온주입영역(120), 제2도전형 제3이온주입영역(150), 제1도전형 제2이온주입영역(135), 제2도전형 웰(130a, 130b)은 각각 "HNW(High-voltage N type Well)(100)", 제1 P웰(125a)", "제2 P웰(125b)", "제1 N영역(110)", "제2 N영역(115)", "제1 P영역(120)", "제3 N영역(150)", "제2 P영역(135)", "N웰(130a, 130b)"으로 지칭한다.
이하의 설명에서, 상기 제1도전형은 P타입을 의미하고, 상기 제2도전형은 N타입을 의미하는 것으로 하였으나, 그 반대의 타입으로 해석될 수도 있다.
상기 HNW(100)은 반도체 기판(90), 가령 P형 반도체 기판의 상부 전체면에 형성되고, 상기 제1 P웰(125a), 상기 제2 P웰(125b), 상기 N웰(130a, 130b)은 상기 HNW(100)의 상부, 즉 상기 HNW(100) 위의 상기 반도체 기판(90) 표면에 형성된다.
상기 N웰의 제1부분(130a)은 상기 제1 P웰(125a)의 둘레, 상기 제1 P웰(125a)과 상기 제2 P웰(125b) 사이에 형성되고, 따라서 상기 제1 P웰(125a)은 상기 N웰의 제1부분(130a)에 의하여 고립된 형태를 이룬다.
상기 제2 P웰(125b)은 상기 HNW(100) 상부에 상기 제1 P웰(125a)과 이격되어 형성되고, 상기 반도체 기판(90)의 일측으로부터 타측까지 상기 HNW(100)을 가로질러 형성된다.
따라서, 상기 제2 P웰(125b)의 일측(도 2를 기준으로 상측)에는 상기 N웰의 제1부분(130a)이 형성되고, 상기 제2 P웰(125b)의 타측(도 2를 기준으로 하측)에는 상기 N웰의 제2부분(130b)이 형성된다.
즉, 상기 N웰은 상기 제2 P웰(125b)에 의하여 두 부분(130a, 130b)으로 이격된 형태를 이룬다.
제1실시예에서, 상기 N웰(130a, 130b)은 상기 HNW(100)으로 대체될 수 있으며, 이러한 경우 상기 N웰(130a, 130b) 상에 형성된 구성층은 상기 HNW(100)에 형성될 수 있음은 물론이다.
상기 플로팅 게이트(floating gate)(105)는 상기 제1 P웰(125a), 상기 제2 P웰(125b) 위의 반도체 기판 일부 영역에 형성되며, 상기 제1 P웰(125a)과 상기 제2 P웰(125b) 위에 각각 형성된 플로팅 게이트(105)는 서로 연결되어 일체형으로 형성 된다.
즉, 상기 제1 P웰(125a) 위에 형성된 상기 플로팅 게이트(105)는 상기 N웰의 제1부분(130a) 위를 지나 상기 제2 P웰(125b) 위에 형성된 플로팅(105)와 연결된다.
상기 플로팅 게이트(105)는 상기 반도체 기판(90) 위에 폴리실리콘층의 적층, 포토레지스트 패턴, 식각, 포토레지스트 제거 공정 등을 진행하여 형성될 수 있으며, 상기 플로팅 게이트(105)와 상기 반도체 기판(90) 사이에는 게이트 절연막이 형성된다.
상기 제1 N영역(110)은 상기 플로팅 게이트(105) 일측의 상기 제1 P웰(125a) 일부에 형성되고, 상기 제2 N영역(115)은 상기 플로팅 게이트(105) 타측의 상기 제1 P웰(125a) 일부에 형성된다.
또한, 상기 제1 P영역(120)은 상기 제2 N영역(115) 옆의 상기 제1 P웰(125a) 일부에 형성된다.
한편, 상기 제3 N영역(150)은 상기 플로팅 게이트(105) 일측의 상기 제2 P웰(125b) 일부에 형성되고, 상기 제2 P영역(135)은 상기 플로팅 게이트(105) 타측의 상기 제2 P웰(125b) 일부에 형성된다.
제1실시예에서, 상기 제1 P웰(125a)은 반도체 메모리 소자의 쓰기(program), 지우기(erase), 읽기(read)를 제어하는 NMOS로 동작되는 영역이고, 상기 제2 P웰(125b)은 컨트롤 게이트로 동작되는 영역이다.
가령, 상기 제1 N영역(110)과 상기 제2 N영역(115)은 각각 NMOS의 소스 및 드레인으로 기능되고, 상기 제1 P영역(120)은 NMOS의 전위를 안정화하는 기능을 할 수 있다. 참고로, 상기 제1 P영역(120)과 상기 제2 N영역(115)은 서로 접촉되게 형성되거나 일정 간격 분리되어 형성될 수 있다.
이와 같은 구조에 의하면, 상기 단위셀(200)이 어레이를 이루는 경우 다수의 제1 P웰(125a)은 상기 N웰의 제1부분(130a)에 의하여 이격된 형태를 이루는 반면, 제2 P웰은 직선 형태로서 각 단위셀(200)에 구분없이 공통으로 이용될 수 있다.
즉, 도 2에 도시된 것처럼, 단위셀(200)을 이루는 상기 플로팅 게이트(105), 상기 제3 N영역(150), 상기 제2 P영역(135)은 상기 제2 P웰(125b) 상에서 반복 구조로 형성될 수 있다.
상기 탭영역(140a, 140b)은 상기 N웰(130a, 130b)에 형성되는데, 상기 N웰(130a, 130b)이 상기 제2 P웰(125b)에 의하여 두 부분으로 이격됨에 따라 상기 탭영역(140a,140b) 역시 상기 N웰의 제1부분(130a)과 제2부분(130b)에 각각 하나 이상으로 형성될 수 있다.
상기 탭영역(140a, 140b)은 상기 N웰(130a, 130b)과 상기 HNW(100)의 전위를 일정 수치로 유지시키는 기능을 한다.
도 2는 상기 소자분리막(160a, 160b)을 제외한 상태의 제1실시예에 따른 반도체 메모리 소자의 형태를 도시한 상면도이며, 도 3 내지 도 5에 도시된 것처럼, 상기 소자분리막(160a, 160b)은 상기 반도체 기판(90)의 상부(표면)에 형성되고, 상기 탭영역(140a, 140b), 상기 플로팅 게이트(105), 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120), 상기 제3 N영역(150), 상기 제2 P영역(135) 을 노출시키도록 형성된다.
상기 소자분리막(160a, 160b)은 상기 N웰의 제1부분(130a) 및 상기 제1 P웰(125a)의 일부를 덮는 제1부분(160a), 상기 N웰의 제2부분(130b) 및 상기 제2 P웰(125b)의 일부를 덮는 제2부분(160b)으로 구분될 수 있다.
이와 같이, 반도체 기판(90)과 상부의 구성층들(125a, 125b, 110, 115, 120, 150, 135, 130a, 130b)이 상기 HNW(100)에 의하여 완전히 분리될 수 있으므로, 상기 반도체 기판(90)이 음전위로 바이어스(bias)되더라도 메모리 소자의 동작에는 영향이 미치지 않는다.
이하, 제1실시예에 따른 싱글 폴리 구조의 반도체 메모리 소자의 쓰기, 지우기, 읽기 동작에 대하여 설명하면 다음과 같다.
첫째, 제1실시예에 따른 싱글 폴리 구조의 반도체 메모리 소자가 "쓰기" 상태로 동작되는 경우, 워드 라인으로 이용되는 상기 제2 P영역(135), 상기 제3 N영역(150), 상기 탭영역(140a, 140b)에 양전위의 제1전압(+Vp: program voltage)을 인가하고, 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120)을 접지(0V 인가)시킨다.
또는, 상기 제2 P영역(135), 상기 제3 N영역(150), 상기 탭영역(140a, 140b)을 접지시키고 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120)에 음전위의 제1전압(-Vp)이 인가될 수 있다.
이때, 상기 제1 N영역(110)은 플로팅(floating)될 수도 있다.
예를 들어, 상기 반도체 기판(90)에는 약 -10V의 전압이 인가되고, 상기 HNW(100)에는 약 +18V의 전압이 인가될 수 있다. 또한, 상기 제1전압은 약 ±18V일 수 있다.
이와 같은 바이어스 조건에 의하면, 컨트롤 게이트로 동작되는 제2 P웰(125b)에 인가된 제1전압이 커플링 현상에 의하여 상기 제1 P웰(125a) 상의 플로팅 게이트(105)로 유기된다. 상기 제1전압은 상기 제1 P웰(125a) 측으로 유기되면 커플링 현상에 의하여 특정 전위의 제2전압으로 변화된다.
따라서, 상기 제2전압이 유기된 플로팅 게이트(105)와 상기 제1 P웰(125a) 사이에 강한 전자계 필드가 형성되고, 상기 제1 P웰(125a)의 전자들이 F/N 터널링되어 상기 플로팅 게이트(105)에 주입된다.
따라서, 상기 NMOS 영역, 즉 상기 제1 P웰(125a) 영역의 문턱전압이 증가되고 쓰기 동작이 이루어질 수 있다.
둘째, 제1실시예에 따른 싱글 폴리 구조의 반도체 메모리 소자가 "지우기" 상태로 동작되는 경우, 워드 라인으로 이용되는 상기 제2 P영역(135)과 상기 제3 N영역(150)을 접지(0V 인가)시키고 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120), 상기 탭영역(140a, 140b)에 양전위의 제3전압(+Ve: erase voltage)을 인가한다.
또는, 상기 제2 P영역(135)과 상기 제3 N영역(150)에 음전위의 제3전압(-Ve)를 인가하고, 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120), 상기 탭영역(140a, 140b)을 접지시킬 수 있다.
이때, 상기 제1 N영역(110)은 플로팅(floating)될 수도 있다.
이와 같은 바이어스 조건에 의하면, 컨트롤 게이트로 동작되는 제2 P웰(125b)에 인가된 0V가 커플링 현상에 의하여 상기 제1 P웰(125a) 상의 플로팅 게이트(105)로 유기된다.
따라서, 상기 제2전압이 유기된 플로팅 게이트(105)와 상기 제1 P웰(125a) 사이에 강한 전자계 필드가 형성되고, 쓰기 동작에 의하여 상기 플로팅 게이트(105)에 집적된 전자들이 F/N 터널링되어 상기 제1 P웰(125a)로 빠져나간다.
따라서, 상기 NMOS 영역, 즉 상기 제1 P웰(125a) 영역의 문턱전압이 낮아지고 지우기 동작이 이루어질 수 있다.
셋째, 제1실시예에 따른 싱글 폴리 구조의 반도체 메모리 소자가 "읽기" 상태로 동작되는 경우, 워드 라인으로 이용되는 상기 제2 P영역(135), 상기 제3 N영역(150), 상기 탭영역(140a, 140b)에 양전위의 제4전압(+Vcgr: control gate reading voltage)을 인가하고, 상기 제1 N영역(110)에 양전위의 제5전압(+Vdr: drain voltage)을 인가한다.
또한, 상기 제2 N영역(115)과 상기 제1 P영역(120)을 접지(0V 인가)시킨다.
이와 같은 바이어스 조건에 의하면, 컨트롤 게이트로 동작되는 제2 P웰(125b)에 인가된 제4전압이 커플링 현상에 의하여 상기 제1 P웰(125a) 상의 플로팅 게이트(105)로 유기된다. 상기 제4전압은 상기 제1 P웰(125a) 측으로 유기되면 커플링 현상에 의하여 특정 전위의 제6전압으로 변화된다.
이때, 제1실시예에 따른 반도체 메모리 소자가 쓰기 상태였다면 상기 플로팅 게이트(105)에 유기된 제6전압이 쓰기 상태의 문턱전압보다 낮으므로 상기 제1 P 웰(125a)의 NMOS를 턴오프시킨다. 따라서 전류가 흐르지 않는다.
또한, 제1실시예에 따른 반도체 메모리 소자가 지우기 상태였다면 상기 플로팅 게이트(105)에 유기된 제6전압이 지우기 상태의 문턱전압보다 높으므로 상기 제1 P웰(125a)의 NMOS를 턴온시킨다. 이에 따라, 상기 제2 N영역(115; 소스)으로부터 상기 제1 N영역(110; 드레인)으로 전류가 흐른다.
따라서, 각 경우에 따라 읽기 동작이 이루어질 수 있다.
이하, 도 6 내지 도 9를 참조하여, 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자에 대하여 설명하는데, 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 EEPROM인 것으로 한다.
도 6은 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도이고, 도 7은 도 6의 표시선 A-A'를 기준으로 한 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이다.
또한, 도 8은 도 6의 표시선 B-B'를 기준으로 한 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이고, 도 9는 도 6의 표시선 C-C'를 기준으로 한 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도이다.
제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자는 반도체 기판(90), 고전위 제2도전형 웰(100), 제1도전형 제1웰(125a), 제1도전형 제2웰(125b), 플로팅 게이트(105), 제2도전형 제1이온주입영역(110), 제2도전형 제2이온주입영역(115), 제1도전형 제1이온주입영역(120), 제2도전형 제3 이온주입영역(150), 제1도전형 제2이온주입영역(135), 제2도전형 웰(130), 탭영역(140)을 포함하여 이루어진다.
도 6에 도시된 제2실시예는 제1실시예의 단위셀(200)에 해당되는 부분만을 도시한 것이다.
이하, 설명의 편의를 위하여, 상기 고전위 제2도전형 웰(100), 제1도전형 제1웰(125a), 제1도전형 제2웰(125b), 제2도전형 제1이온주입영역(110), 제2도전형 제2이온주입영역(115), 제1도전형 제1이온주입영역(120), 제2도전형 제3이온주입영역(150), 제1도전형 제2이온주입영역(135), 제2도전형 웰(130)은 각각 "HNW(High-voltage N type Well)(100)", 제1 P웰(125a)", "제2 P웰(125b)", "제1 N영역(110)", "제2 N영역(115)", "제1 P영역(120)", "제3 N영역(150)", "제2 P영역(135)", "N웰(130a)"로 지칭한다.
이하의 설명에서, 상기 제1도전형은 P타입을 의미하고, 상기 제2도전형은 N타입을 의미하는 것으로 하였으나, 그 반대의 타입으로 해석될 수도 있다.
제2실시예에 따른 반도체 메모리 소자는 제1실시예와 거의 유사한 구조를 가지므로, 차이점만을 설명한다.
첫째, 제1실시예에서 상기 제2 P웰(125b)은 상기 반도체 기판(90)의 일측으로부터 타측까지 상기 HNW(100)을 가로질러 형성되지만, 제2실시예에서 상기 제2 P웰(125b)은 상기 HNW(100) 상부에 상기 제1 P웰(125a)과 이격되어 형성되고, 상기 N웰(130)에 의하여 고립된 형태를 이룬다.
즉, 제2실시예의 N웰(130)은 상기 제2 P웰(125b)의 둘레, 상기 제1 P 웰(125a)과 상기 제2 P웰(125b) 사이에 형성되며, 제1실시예와 같이 상기 제2 P웰(125b)에 의하여 두 부분(130a, 130b)으로 이격되지 않는다.
제2실시예에서, 상기 N웰(130)은 상기 HNW(100)으로 대체될 수 있으며, 이러한 경우 상기 N웰(130) 상에 형성된 구성층은 상기 HNW(100)에 형성될 수 있음은 물론이다.
둘째, 따라서, 상기 단위셀이 어레이를 이루는 경우 다수의 상기 제1 P웰(125a)과 상기 제2 P웰(125b)은 상기 N웰(130)에 의하여 이격된 형태를 이룬다.
즉, 제2실시예에 의하면, 상기 제2 P웰(125b)이 제1실시예처럼 직선 형태로서 각 단위셀(200)에 구분없이 공통으로 이용되지 못하고, 셀단위로 나뉘어지게 된다.
제1실시예의 경우 상기 제2 P웰(125b)을 셀단위에 상관없이 공통으로 이용하므로 칩사이즈를 감소시키는데 유리하고, 제2실시예의 경우 상기 제2 P웰(125b)이 셀단위로 나뉘어지므로 동작 측면에서 유리하다.
셋째, 제2실시예는, 제1실시예와 같이 단위셀(200)을 이루는 상기 플로팅 게이트(105), 상기 제3 N영역(150), 상기 제2 P영역(135)이 상기 제2 P웰(125b) 상에서 반복 구조로 형성될 필요가 없다.
따라서, 제2실시예의 제3 N영역(150)과 제2 P영역(135)의 형성 위치에 자유도가 확보될 수 있다.
가령, 상기 제3 N영역(150)은 상기 플로팅 게이트(105) 옆의 상기 제2 P웰(125b) 옆의 어느 곳에나 형성될 수 있거나, 도 6에 도시된 것처럼 상기 플로팅 게이트(105)의 둘레를 따라 형성될 수 있다.
또한, 상기 제2 P영역(135)은 상기 제3 N영역(150) 옆의 상기 제2 P웰(125b)에 형성되고 상기 플로팅 게이트(105)와 이격될 수 있다.
넷째, 제2실시예에 따른 탭영역(140)은 상기 N웰(130)에 형성되는데, 상기 N웰(130)이 상기 제2 P웰(125b)에 의하여 두 부분(도 2; 130a, 130b)으로 이격되지 않으므로 일체형으로 형성될 수 있다.
가령, 제2실시예에 따른 탭영역(140)은 도 6과 같이, 상기 N웰(130) 상부에 형성되고, 상기 제1 P웰(125a), 상기 제2 P웰(125b)을 감싸도록 링형태로 형성될 수 있다.
다섯째, 도 6은 상기 소자분리막(160a, 160b)을 제외한 상태의 제2실시예에 따른 반도체 메모리 소자의 형태를 도시한 상면도이며, 도 7 내지 도 9에 도시된 것처럼, 상기 소자분리막(160a, 160b)은 상기 반도체 기판(90)의 상부(표면)에 형성되고, 상기 탭영역(140), 상기 플로팅 게이트(105), 상기 제1 N영역(110), 상기 제2 N영역(115), 상기 제1 P영역(120), 상기 제3 N영역(150), 상기 제2 P영역(135)을 노출시키도록 형성된다.
상기 소자분리막(160a, 160b) 역시 상기 제2 P웰(125b)에 의하여 두 부분으로 분리되지 않으며, 상기 탭영역(140) 안에서 일체형으로 형성될 수 있다.
다만, 제2실시예에 따른 소자분리막(160a, 160b)은 상기 탭영역(140)의 내외측의 두 부분(160a, 160b)으로 구분될 수 있다.
제2실시예에 따른 싱글 폴리 구조의 반도체 메모리 소자의 쓰기, 지우기, 읽 기 동작은 제1실시예의 바이어스 전압의 인가 조건과 동일하므로 반복되는 설명은 생략한다.
도 10은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 프로그램 및 삭제 시의 인가전압 및 문턱전압 특성을 측정한 그래프이다.
도 10의 그래프에서 알 수 있듯이, 약 18V의 제1전압(+Vp: program voltage)을 약 10ms동안 인가한 경우 약 6V 이상의 NMOS 문턱전압을 확보할 수 있고, 약 18V의 제3전압(+Ve: erase voltage)을 약 10ms 동안 인가한 경우 약 -3.5V 이하의 NMOS 문턱전압을 확보할 수 있다. 이때의 제4전압(+Vcgr: control gate reading voltage)은 약 1.5V로 인가된다.
따라서, 실시예에 의하면, 쓰기 동작 시와 지우기 동작 시의 NMOS 문턱전압의 차이를 약 9.5V 이상으로 확보할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1a는 일반적인 싱글 게이트 구조의 반도체 메모리 소자를 프로그램하는 경우의 전압 인가 형태를 도시한 도면.
도 1b는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 삭제(erase)하는 경우의 전압 인가 형태를 도시한 도면.
도 1c는 일반적인 싱글 게이트 구조의 반도체 메모리 소자의 데이터를 읽는(reading) 경우의 전압 인가 형태를 도시한 도면.
도 2는 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도.
도 3은 도 2의 표시선 A-A'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 4는 도 2의 표시선 B-B'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 5는 도 2의 표시선 C-C'를 기준으로 한 제1실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 6은 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 상면도.
도 7은 도 6의 표시선 A-A'를 기준으로 한 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 8은 도 6의 표시선 B-B'를 기준으로 한 제2실시예에 따른 싱글 게이트 구 조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 9는 도 6의 표시선 C-C'를 기준으로 한 제2실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 구조를 도시한 측단면도.
도 10은 실시예에 따른 싱글 게이트 구조의 반도체 메모리 소자의 프로그램 및 삭제 시의 인가전압 및 문턱전압 특성을 측정한 그래프.

Claims (19)

  1. 반도체 기판 상부에 형성된 고전위 제2도전형 웰;
    상기 고전위 제2도전형 웰 상부에 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제1웰;
    상기 고전위 제2도전형 웰 상부에 상기 제1도전형 제1웰과 이격되어 형성되고, 상기 반도체 기판의 일측으로부터 타측까지 상기 고전위 제2도전형 웰을 가로질러 형성된 제1도전형 제2웰;
    상기 제1도전형 제1웰, 상기 제1도전형 제2웰 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트 일측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제1이온주입영역;
    상기 플로팅 게이트 타측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제2이온주입영역;
    상기 제2도전형 제2이온주입영역 옆의 상기 제1도전형 제1웰 영역에 형성된 제1도전형 제1이온주입영역;
    상기 플로팅 게이트 일측의 상기 제1도전형 제2웰 영역에 형성된 제2도전형 제3이온주입영역; 및
    상기 플로팅 게이트 타측의 상기 제1도전형 제2웰 영역에 형성된 제1도전형 제2이온주입영역을 포함하는 싱글 게이트 구조의 반도체 메모리 소자.
  2. 반도체 기판 상부에 형성된 고전위 제2도전형 웰;
    상기 고전위 제2도전형 웰 상부에 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제1웰;
    상기 고전위 제2도전형 웰 상부에 상기 제1도전형 제1웰과 이격되어 형성되고, 상기 고전위 제2도전형 웰에 의하여 측면 및 저면이 감싸지도록 형성된 제1도전형 제2웰;
    상기 제1도전형 제1웰, 상기 제1도전형 제2웰 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트 일측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제1이온주입영역;
    상기 플로팅 게이트 타측의 상기 제1도전형 제1웰 영역에 형성된 제2도전형 제2이온주입영역;
    상기 제2도전형 제2이온주입영역 옆의 상기 제1도전형 제1웰 영역에 형성된 제1도전형 제1이온주입영역;
    상기 플로팅 게이트 옆의 상기 제1도전형 제2웰 영역에 형성된 제2도전형 제3이온주입영역; 및
    상기 제1도전형 제2웰 영역에 형성되고, 상기 제2도전형 제3이온주입영역에 의하여 상기 플로팅 게이트와 이격된 제1도전형 제2이온주입영역을 포함하는 싱글 게이트 구조의 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 고전위 제2도전형 웰 상부에 형성되고, 상기 제1도전형 제1웰 및 상기 제1도전형 제2웰의 측면에 형성된 제2도전형 웰을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 고전위 제2도전형 웰을 가로지른 상기 제1도전형 제2웰의 양측의 상기 제2도전형 웰의 상부에 각각 형성된 하나 이상의 탭영역을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 제2도전형 웰의 상부에 형성되고, 상기 제1도전형 제1웰, 상기 제1도전형 제2웰을 감싸도록 링형태로 형성된 탭영역을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 고전위 제2도전형 웰을 가로지른 상기 제1도전형 제2웰의 양측의 상기 고전위 제2도전형 웰의 상부에 각각 형성된 하나 이상의 탭영역을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 고전위 제2도전형 웰의 상부에 형성되고, 상기 제1도전형 제1웰, 상기 제1도전형 제2웰을 감싸도록 링형태로 형성된 탭영역을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  8. 제4항, 제5항, 제6항, 제7항 중 하나 이상의 항에 있어서,
    상기 반도체 기판의 상부에 형성되고, 상기 탭영역, 상기 플로팅 게이트, 상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역, 상기 제2도전형 제3이온주입영역, 상기 제1도전형 제1이온주입영역을 노출시키는 소자분리막을 더 포함하는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  9. 제4항, 제5항, 제6항, 제7항 중 어느 하나의 항에 있어서,
    상기 탭영역은 제2도전형 이온이 주입되어 형성된 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  10. 제1항 또는 제2항에 있어서, "쓰기" 상태로 동작되는 경우,
    상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 양전위의 제1전압(+Vp: program voltage)이 인가되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반 도체 메모리 소자.
  11. 제4항, 제5항, 제6항, 제7항 중 하나 이상의 항에 있어서,
    "쓰기" 상태로 동작되는 경우, 상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역, 상기 탭영역은 양전위의 제1전압(+Vp: program voltage)이 인가되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  12. 제1항 또는 제2항에 있어서, "쓰기" 상태로 동작되는 경우,
    상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 접지되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 음전위의 제1전압(-Vp: program voltage)이 인가되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  13. 제4항, 제5항, 제6항, 제7항 중 하나 이상의 항에 있어서,
    "쓰기" 상태로 동작되는 경우, 상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역, 상기 탭영역은 접지되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 음전위의 제1전압(-Vp: program voltage)이 인가되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  14. 제1항 또는 제2항에 있어서, "지우기" 상태로 동작되는 경우,
    상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 접지되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 양전위의 제3전압(+Ve: erase voltage)이 인가되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  15. 제4항, 제5항, 제6항, 제7항 중 하나 이상의 항에 있어서,
    "지우기" 상태로 동작되는 경우, 상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 접지되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역, 상기 탭영역은 양전위의 제3전압(+Ve: erase voltage)이 인가되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  16. 제1항 또는 제2항에 있어서, "지우기" 상태로 동작되는 경우,
    상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 음전위 의 제3전압(-Ve)이 인가되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  17. 제4항, 제5항, 제6항, 제7항 중 하나 이상의 항에 있어서,
    "지우기" 상태로 동작되는 경우, 상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역은 음전위의 제3전압(-Ve)이 인가되고,
    상기 제2도전형 제1이온주입영역, 상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역, 상기 탭영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  18. 제1항 또는 제2항에 있어서, "읽기" 상태로 동작되는 경우,
    상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역, 상기 탭영역은 양전위의 제4전압(+Vcgr: control gate reading voltage)이 인가되고,
    상기 제2도전형 제1이온주입영역에는 양전위의 제5전압(+Vdr: drain voltage)이 인가되며,
    상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
  19. 제4항, 제6항, 제9항, 제10항 중 하나 이상의 항에 있어서,
    "읽기" 상태로 동작되는 경우, 상기 제1도전형 제2이온주입영역, 상기 제2도전형 제3이온주입영역, 상기 탭영역은 양전위의 제4전압(+Vcgr: control gate reading voltage)이 인가되고,
    상기 제2도전형 제1이온주입영역에는 양전위의 제5전압(+Vdr: drain voltage)이 인가되며,
    상기 제2도전형 제2이온주입영역, 상기 제1도전형 제1이온주입영역은 접지되는 것을 특징으로 하는 싱글 게이트 구조의 반도체 메모리 소자.
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