KR100660904B1 - 단일 게이트 구조를 갖는 ｅｅｐｒｏｍ의 프로그래밍 방법 - Google Patents

단일 게이트 구조를 갖는 ｅｅｐｒｏｍ의 프로그래밍 방법 Download PDF

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박근숙
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황호익
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Abstract

단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 제공한다. 본 발명에 따른 EEPROM의 프로그래밍 방법은 반도체 기판에 서로 분리된 제어 활성영역, 소거 활성영역 및 독출 활성영역을 갖고 상기 활성영역들 상부를 가로지르는 공통 부유게이트를 구비한 EEPROM을 제공한다. 제어 활성영역과 소거 활성영역에 프로그래밍 전압을 인가하고 독출 활성영역을 접지하거나, 제어 활성영역과 독출 활성영역에 프로그래밍 전압을 인가하고 소거 활성영역을 접지하여 부유게이트의 용량 결합 효율을 높인다. 한편, 제어 활성영역과 독출 활성영역에 프로그래밍 전압을 인가하고 소거 활성영역에 마이너스 전압을 인가하여 용량 결합된 부유게이트와 소거 활성영역 사이의 전계를 높임으로써 F-N 터널링이 더욱 잘 일어나도록 한다.

Description

단일 게이트 구조를 갖는 ＥＥＰＲＯＭ의 프로그래밍 방법{Method for programming EEPROM device having single gate structure}
도 1은 단일 게이트 구조를 갖는 EEPROM의 단위 셀을 나타낸 등가회로도이다.
도 2는 단일 게이트 구조를 갖는 EEPROM의 단위 셀의 레이아웃도이다.
도 3은 본 발명의 일 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 제어 활성영역
21 : 제어 웰 23 : 제어 불순물영역
25 : 제어 웰 콘택영역 30 : 소거 활성영역
31: 소거 웰 33 : 소거 불순물영역
35 : 소거 웰 콘택영역 40 : 독출 활성영역
41 : 독출 웰 43 : 독출 불순물영역
45 : 독출 웰 콘택영역 51 : 깊은 웰
60 : 부유게이트 60A : 제어 게이트부
60B : 소거 게이트부 60C : 독출 게이트부
본 발명은 EEPROM(electrically erasable programmable read only memory)에 관한 것으로, 더욱 상세하게는 단일 폴리(single poly) EEPROM에 관한 것이다.
EEPROM은 전원이 꺼졌을 때에도 저장된 정보나 코드를 유지하고 있는 비휘발성 메모리이다. EEPROM은 예를 들면 디스플레이 구동 드라이버 칩과 같은 ASIC 칩에 함께 집적되어 시스템의 재구성, 프로그래밍 등을 담당할 수 있다.
그런데 일반적인 EEPROM은 이중 게이트 구조를 채용하고 있어 제조 공정이 다른 반도체 소자들과 다르다. 다양한 반도체 제조 공정들을 하나의 공정 안에 통합하는 것은 매우 복잡하고 비용과 시간이 많이 든다. 이러한 문제점을 극복하기 위하여 공정 단계의 추가없이 통상적인 CMOS 공정을 사용하여 칩 내에 EEPROM을 구성할 수 있도록 하는 단일 폴리 EEPROM 구조가 제안되었다.
단일 폴리 EEPROM의 게이트 구조는 적층된 이중 게이트 구조를 옆으로 펼친 것과 유사하다. EEPROM의 커플링비(coupling rate)가 높을수록 프로그램 속도가 빨라진다. 게이트 전극의 면적을 늘려서 커플링비를 높일 수 있으나 게이트 전극 의 면적이 늘어나면 소자의 크기가 커지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 단일 폴리 EEPROM의 게이트 전극의 면적을 증가시키지 않고 커플링비를 높임으로써 프로그램의 속도를 높이는 단일 폴리 EEPROM의 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역; 상기 활성영역들 상부를 가로지르는 공통 부유게이트; 상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제1 불순물 영역들; 상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제2 불순물 영역들; 상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제3 불순물 영역들을 포함하는 EEPROM의 프로그래밍 방법에 있어서, 상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제3 활성영역 내의 상기 제 3 불순물 영역들에 프로그래밍 전압을 인가하고, 제2 활성영역 내의 제2 불순물 영역들에 접지 전압을 인가한다.
또는 상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제2 활성영역 내의 상기 제 2 불순물 영역들에 프로그래밍 전압을 인가하고, 제3 활성영역 내의 제3 불순물 영역들에 접지 전압을 인가한다.
다르게는 상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제2 활성영역 내의 상기 제2 불순물 영역들에 프로그래밍 전압을 인가하고, 제3 활성영역 내의 제3 불순물 영역들에 상기 프로그래밍 전압과 반대 부호를 갖는 전압을 인가한다.
본 발명에서, 상기 EEPROM의 상기 공통 부유게이트와 상기 제1 활성영역이 중첩하는 면적은 상기 공통 부유게이트와 상기 제2 활성영역이 중첩하는 면적 및 상기 공통 부유게이트와 상기 제3 활성영역이 중첩하는 면적보다 크다.
바람직하게는, 상기 EEPROM은 상기 제1 활성영역 내의 제4 불순물 영역; 상기 제2 활성영역 내의 제5 불순물 영역; 상기 제3 활성영역 내의 제6 불순물 영역을 더 포함하며, 상기 제4 불순물 영역에 상기 제1 불순물 영역에 인가한 전압과 동일한 전압을 인가하고, 상기 제5 불순물 영역에 상기 제2 불순물 영역에 인가한 전압과 동일한 전압을 인가하며, 상기 제6 불순물 영역에 상기 제3 불순물 영역에 인가한 전압과 동일한 전압을 인한다.
본 발명에서 상기 프로그래밍 전압은 상기 제2 활성영역의 전자가 상기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것이 바람직하다.
상세하게는 상기 프로그래밍 전압은 약 15V 내지 약 20V의 범위의 전압일 수 있고, 상기 프로그래밍 전압과 반대 부호를 갖는 전압은 약 3V 내지 약 5V의 범위의 전압일 수 있다.
한편, 상기 EEPROM은 상기 제1 활성영역의 반도체 기판 내에 배치된 제1 웰; 상기 제2 활성영역의 반도체 기판 내에 배치된 제2 웰; 상기 제3 활성영역의 반도체 기판 내에 배치된 제3 웰을 더 포함할 수 있고, 상기 제1 웰 및 상기 제2 웰을 감싸는 깊은 제4 웰을 더 포함할 수 있다.
본 발명은 P형의 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역; 상기 활성영역들 상부를 가로지르는 공통 부유게이트; 상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제1 불순물 영역들 및 N형의 제4 불순물 영역; 상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제2 불순물 영역들 및 N형의 제5 불순물 영역; 상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 N형의 제3 불순물 영역들 및 P형의 제6 불순물 영역을 포함하는 EEPROM의 프로그래밍 방법에 있어서, 상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제3 활성영역 내의 상기 제 3 불순물 영역들 및 상기 제6 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제2 활성영역 내의 상기 제2 불순물 영역들 및 상기 제5 불순물 영역에 접지 전압을 인가한다.
또는, 상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제2 활성영역 내의 상기 제 2 불순물 영역들 및 상기 제5 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제3 활성영역 내의 상기 제3 불순물 영역들 및 상기 제6 불순물 영역에 접지 전압을 인가한다.
다르게는, 상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제2 활성영역 내의 상기 제2 불순물 영역들 및 상기 제5 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제3 활성영역 내의 상기 제3 불순물 영역들 및 상기 제6 불순물 영역에 상기 프로그래밍 전압과 반대 부호를 갖는 전압을 인가한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1은 본 발명에 따른 프로그래밍 방법이 적용되는 단일 게이트 구조의 EEPROM의 단위 셀을 나타낸 등가회로도이다. 도 1을 참조하면, 단일 게이트 구조의 EEPROM의 단위 셀은 공통 부유게이트(FG)를 갖는 엑세스 게이트, 제어 게이트, 소거 게이트를 포함한다. 여기서 엑세스 게이트는 트랜지스터 소자이며, 제어 게이트와 소거게이트는 용량성 소자이다.
도 2는 본 발명의 일 실시예에 따른 프로그래밍 방법이 적용되는 단일 게이트 구조의 EEPROM의 단위 셀의 레이아웃도이다. 도 2를 참조하면, 반도체 기판(10)은 서로 분리되어 한정된 제어 활성영역(20), 소거 활성영역(30) 및 독출 활성영역(40)을 구비한다. 상기 활성영역들은 상기 소거 활성영역(20), 상기 독출 활성영역(30) 및 상기 제어 활성영역(40)의 순서대로 배치될 수 있으나, 배치가 이에 한정되는 것은 아니다.
상기 활성영역들(20, 30, 40) 상부를 공통 부유게이트(common floating gate; 60)가 가로 지르도록 배치된다. 상기 부유게이트(30)는 N형 게이트일 수 있고, 자세하게는 N형 불순물이 도핑된 폴리 실리콘층일 수 있다.
상기 부유게이트(60)는 상기 제어 활성영역(20)과 중첩되는 제어 게이트부(60A), 상기 독출 활성영역(40)과 중첩되는 독출 게이트부(60C) 및 상기 소거 활성영역(30)과 중첩되는 소거 게이트부(60B)로 나뉘어 질 수 있다. 또한, 상기 부유게이트(60)와 상기 제어 활성영역(20)이 중첩하는 면적은 상기 부유게이트(60)와 상기 소거 활성영역(30)이 중첩하는 면적 및 상기 부유게이트(60)와 상기 독출 활성영역(40)이 중첩하는 면적보다 큰 것이 바람직하다. 이로써, 상기 제어 활성영역(20)과 상기 부유게이트(60) 사이의 용량결합을 용이하게 할 수 있다.
상기 제어 활성영역(11)의 반도체 기판 내에 N형의 제어 웰(23)이 배치된다. 나아가, 상기 제어 게이트부(60A) 양측의 제어 활성영역(20)에 한 쌍의 P형 제어 불순물 영역들(23)이 제공된다. 또한, 상기 제어 활성영역(20)에 상기 제어 게이트부(60A)와 이격되고 상기 P형의 제어 불순물 영역들(23) 중 하나에 인접하는 N형의 제어 웰 콘택영역(25)이 제공된다. 제어 웰 콘택영역(25)은 상기 제어 웰(20)과 동일한 P형을 갖되, 불순물의 농도가 높은 영역이다.
상기 소거 활성영역(30)의 반도체 기판 내에 N형의 소거 웰(31)이 배치된다. 나아가, 상기 소거 게이트부(60B) 양측의 소거 활성영역(30)에 한 쌍의 P형의 소거 불순물 영역들(33)이 제공된다. 또한, 상기 소거 활성영역(30)에 상기 소거 게이트부(60B)와 이격되고 상기 소거 불순물 영역들(33) 중 하나에 인접하는 N형의 소거 웰 콘택영역(35)이 제공된다. 상기 소거 웰 콘택영역(35)은 상기 소거 웰(5)과 동일한 P형을 갖되, 불순물의 농도가 높은 영역이다.
상기 독출 활성영역(40)의 반도체 기판 내에 P형의 독출 웰(41)이 배치된다. 또한, 상기 독출 게이트부(60C) 양측의 독출 활성영역(40)에 N형의 소오스/드레인 영역(43)이 제공된다. 또한, 상기 독출 활성영역(40)에 상기 독출 게이트부(60C)와 이격되고 상기 소오스/드레인 영역(43) 중 하나에 인접하는 P형의 독출 웰 콘택영역(45)이 제공된다. 상기 독출 웰 콘택영역(45)은 상기 독출 웰(3)과 동일한 P형을 갖되, 불순물의 농도가 높은 영역이다. 반도체 기판 내에 상기 제어 웰(20)과 상기 독출 웰(40)을 감싸는 N형을 갖는 깊은 웰(51)이 제공된다.
실시예1
도 3은 본 발명의 일 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위하여 인가되는 전압을 나타낸 단면도로서, 도 2의 Ⅰ-Ⅰ 방향의 단면, Ⅱ-Ⅱ 방향의 단면, Ⅲ-Ⅲ 방향의 단면을 왼쪽부터 순서대로 나타내었다.
도 3을 참조하면, 제어 활성영역(20)의 제어 불순물영역들(23) 및 제어 웰 콘택영역(25)과 독출 활성영역(40)의 독출 불순물영역들(43) 및 독출 웰 콘택영역(45)에 프로그래밍 전압(VP)을　인가하고, 소거 활성영역(30)의 소거 불순물영역들(33) 및 소거 웰 콘택영역(35)에　접지전압을 인가한다. 이때 인가된 프로그래밍 전압(VP)은 제어 활성영역(20), 제어 불순물영역들(23), 제어 게이트부(60A)로 구성된 용량성(capacitive) 회로, 독출 활성영역(40), 독출 불순물영역들(43)과 독출 게이트부(60C)로 구성된 용량성 회로에 의하여 부유게이트(60)에 용량 결합될 수 있다. 상기 프로그래밍 전압(VP)이 부유게이트(60)에 용량 결합됨에 따라 상기 소 거 게이트부(60B)와 접지된 소거 활성영역(30) 사이에 고전계가 형성된다. 상기 고전계에 의하여 소거 웰(31)의 전자가 상기 소거 게이트부(60B)로 F-N 터널링(Fowler-Nordheim tunneling)되어 상기 부유게이트(60)에 저장될 수 있다. 이때, 상기 프로그래밍 전압(VP)은 상기 소거 활성영역(30)의 전자를 상기 소거 게이트부(60B)로 F-N 터널링시킬 수 있을 정도의 범위를 갖는다. 구체적으로, 상기 프로그래밍 전압(VP)은 약 15V일 수 있다.
본 실시예에 의하면, 제어 웰 콘택영역(25) 및 제어 불순물영역들(23)에 더하여 독출 웰 콘택영역(45) 및 독출 불순물영역들(43)에도 프로그래밍 전압이 인가되므로, 제어 웰 콘택영역(25) 및 제어 불순물영역들(23)에만 프로그래밍 전압(VP)이 인가된 경우보다 부유게이트(60)에 용량 결합되는 효율(coupling ratio)이 높아진다. 즉, 상기 프로그래밍 방법에 의하여 동일한 전압을 인가하여도 용량 결합 효율이 커지므로 터널링 전류가 증가하게 되어 프로그램 속도가 빨라지게 된다.
실시예2
도 4는 본 발명의 다른 일 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위하여 인가되는 전압을 나타낸 단면도로서, 도 2의 Ⅰ-Ⅰ 방향의 단면, Ⅱ-Ⅱ 방향의 단면, Ⅲ-Ⅲ 방향의 단면을 왼쪽부터 순서대로 나타내었다.
도 4를 참조하면, 제어 활성영역(20)의 제어 불순물영역들(23) 및 제어 웰 콘택영역(25)과 소거 활성영역(30)의 소거 불순물영역들(33) 및 소거 웰 콘택영역 (35)에 프로그래밍 전압(VP)을　인가하고, 독출 활성영역(40)의 독출 불순물영역(43) 및 독출 웰 콘택영역(45)에　접지전압을 인가한다. 이때 인가된 프로그래밍 전압(VP)은 제어 활성영역(20), 제어 불순물영역들(23), 제어 게이트부(60A)로 구성된 용량성 회로, 소거 활성영역(30), 소거 불순물영역들(33)과 소거 게이트부(60B)로 구성된 용량성 회로에 의하여 부유게이트(60)에 용량 결합될 수 있다. 상기 프로그래밍 전압(VP)이 부유게이트(60)에 용량 결합됨에 따라 상기 독출 게이트부(60C)와 접지된 독출 활성영역(40) 사이에 고전계가 형성된다. 상기 고전계에 의하여 독출 웰(41)의 전자가 상기 독출 게이트부(60C)로 F-N 터널링(Fowler-Nordheim tunneling)되어 상기 부유게이트(60)에 저장될 수 있다. 실시예1과 마찬가지로 상기 프로그래밍 전압(VP)은 상기 독출 활성영역(40)의 전자를 상기 둑출 게이트부(60C)로 F-N 터널링시킬 수 있을 정도의 범위를 갖는다. 구체적으로, 상기 프로그래밍 전압(VP)은 약 15V일 수 있다.
본 실시예에 의하면, 제어 웰 콘택영역(25) 및 제어 불순물영역들(23)에 더하여 소거 웰 콘택영역(35) 및 소거 불순물영역들(33)에도 프로그래밍 전압이 인가되므로, 제어 웰 콘택영역(25) 및 제어 불순물영역들(23)에만 프로그래밍 전압(VP)이 인가된 경우보다 부유게이트(60)에 용량 결합되는 효율이 높아진다. 즉, 상기 프로그래밍 방법에 의하여 동일한 전압을 인가하여도 용량 결합 효율이 커지므로 터널링 전류가 증가하게 되어 프로그램 속도가 빨라지게 된다.
실시예3
도 5는 본 발명의 또 다른 일 실시예에 따른 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 방법을 설명하기 위하여 인가되는 전압을 나타낸 단면도로서, 도 2의 Ⅰ-Ⅰ 방향의 단면, Ⅱ-Ⅱ 방향의 단면, Ⅲ-Ⅲ 방향의 단면을 왼쪽부터 순서대로 나타내었다.
도 5를 참조하면, 제어 활성영역(20)의 제어 불순물영역들(23) 및 제어 웰 콘택영역(25)과 소거 활성영역(30)의 소거 불순물영역들(33) 및 소거 웰 콘택영역(35)에 프로그래밍 전압(VP)을　인가하고, 독출 활성영역(40)의 독출 불순물영역(43) 및 독출 웰 콘택영역(45)에　마이너스 전압(V-)을 인가한다. 이때 인가된 프로그래밍 전압(VP)은 제어 활성영역(20), 제어 불순물영역들(23), 제어 게이트부(60A)로 구성된 용량성 회로, 소거 활성영역(30), 소거 불순물영역들(33)과 소거 게이트부(60B)로 구성된 용량성 회로에 의하여 부유게이트(60)에 용량 결합될 수 있다. 상기 프로그래밍 전압(VP)이 부유게이트(60)에 용량 결합됨에 따라 상기 독출 게이트부(60C)와 마이너스 전압이 인가된 독출 활성영역(40) 사이에 고전계가 형성된다. 특히, 독출 활성영역(40)의 독출 불순물영역(43) 및 독출 웰 콘택영역(45)에　마이너스 전압(V-)이 인가됨으로써 접지 전압이 인가된 경우보다 독출 게이트부(60C)와 독출 활성영역(40) 사이에 더욱 큰 고전계가 형성된다. 상기 고전계에 의하여 독출 웰(41)의 전자가 상기 독출 게이트부(60C)로 F-N 터널링(Fowler- Nordheim tunneling)되어 상기 부유게이트(60)에 저장될 수 있다. 실시예1, 2와 마찬가지로 상기 프로그래밍 전압(VP)은 상기 독출 활성영역(40)의 전자를 상기 둑출 게이트부(60C)로 F-N 터널링시킬 수 있을 정도의 범위를 갖는다. 구체적으로, 상기 프로그래밍 전압(VP)은 약 15V일 수 있다.
본 실시예에 의하면, 프로그래밍 전압(VP) 인가 시 제어 활성영역(20) 뿐만 아니라 소거 활성영역(30)에서도 부유게이트(60)와 용량 결합이 일어나도록 하여 결합 효율을 높인다. 더 나아가 독출 활성영역(40)에 마이너스 전압(V-)을 인가하여 용량 결합된 부유게이트(60)와 독출 활성영역(40) 사이에 더욱 큰 전계가 생기도록 함으로써 F-N 터널링이 더욱 잘 일어나도록 하여 프로그래밍 속도를 높일 수 있다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따르면, 단일 게이트 구조를 갖는 EEPROM의 프로그래밍 시 제어 활성영역과 함께 소거 활성영역 또는 독출 활성영역에도 프로그래밍 전압을 인가함으로써 부유게이트의 용량 결합 효율을 높여서 프로그램 속도를 빨리 할 수 있다.
한편, 제어 활성영역과 소거 활성영역에 프로그램 전압을 인가할 때 독출 활 성영역에 마이너스 전압을 인가하여 독출 활성영역과 용량 결합된 부유게이트 사이의 전계를 더욱 크게 함으로써 F-N 터널링이 더욱 잘 일어나도록 하여 프로그래밍 속도를 높일 수 있다.

Claims (22)

  1. 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제1 불순물 영역들;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제2 불순물 영역들;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제3 불순물 영역들을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제3 활성영역 내의 상기 제 3 불순물 영역들에 프로그래밍 전압을 인가하고, 제2 활성영역 내의 제2 불순물 영역들에 접지 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  2. 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제1 불순 물 영역들;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제2 불순물 영역들;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제3 불순물 영역들을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제2 활성영역 내의 상기 제 2 불순물 영역들에 프로그래밍 전압을 인가하고, 제3 활성영역 내의 제3 불순물 영역들에 접지 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  3. 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제1 불순물 영역들;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제2 불순물 영역들;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 제3 불순물 영역들을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들과 상기 제2 활성영역 내의 상기 제2 불순물 영역들에 프로그래밍 전압을 인가하고, 제3 활성영역 내의 제3 불순물 영역들에 상기 프로그래밍 전압과 반대 부호를 갖는 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  4. 제 1항 내지 제3 항의 적어도 어느 한 항에 있어서, 상기 EEPROM의 상기 공통 부유게이트와 상기 제1 활성영역이 중첩하는 면적은 상기 공통 부유게이트와 상기 제2 활성영역이 중첩하는 면적 및 상기 공통 부유게이트와 상기 제3 활성영역이 중첩하는 면적보다 큰 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  5. 제 1항 내지 제3 항의 적어도 어느 한 항에 있어서, 상기 EEPROM은 상기 제1 활성영역 내의 제4 불순물 영역;
    상기 제2 활성영역 내의 제5 불순물 영역;
    상기 제3 활성영역 내의 제6 불순물 영역을 더 포함하며,
    상기 제4 불순물 영역에 상기 제1 불순물 영역에 인가한 전압과 동일한 전압을 인가하고, 상기 제5 불순물 영역에 상기 제2 불순물 영역에 인가한 전압과 동일한 전압을 인가하며, 상기 제6 불순물 영역에 상기 제3 불순물 영역에 인가한 전압과 동일한 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  6. 제 1항에 있어서, 상기 프로그래밍 전압은 상기 제2 활성영역의 전자가 상기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  7. 제 2항 또는 제 3항에 있어서, 상기 프로그래밍 전압은 상기 제3 활성영역의 전자가 상기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  8. 제 1항 내지 제3 항의 적어도 어느 한 항에 있어서, 상기 프로그래밍 전압은 약 15V 내지 약 20V의 범위의 전압인 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  9. 제 3항에 있어서, 상기 프로그래밍 전압과 반대 부호를 갖는 전압은 약 3V 내지 약 5V의 범위의 전압인 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  10. 제 5항에 있어서, 상기 EEPROM은 상기 제1 활성영역의 반도체 기판 내에 배치된 제1 웰;
    상기 제2 활성영역의 반도체 기판 내에 배치된 제2 웰;
    상기 제3 활성영역의 반도체 기판 내에 배치된 제3 웰을 더 포함하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  11. 제 10항에 있어서, 상기 EEPROM은 상기 반도체 기판 내에 상기 제1 웰 및 상 기 제2 웰을 감싸는 깊은 제4 웰을 더 포함하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  12. P형의 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제1 불순물 영역들 및 N형의 제4 불순물 영역;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제2 불순물 영역들 및 N형의 제5 불순물 영역;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 N형의 제3 불순물 영역들 및 P형의 제6 불순물 영역을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제3 활성영역 내의 상기 제 3 불순물 영역들 및 상기 제6 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제2 활성영역 내의 상기 제2 불순물 영역들 및 상기 제5 불순물 영역에 접지 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  13. P형의 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제1 불순물 영역들 및 N형의 제4 불순물 영역;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제2 불순물 영역들 및 N형의 제5 불순물 영역;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 N형의 제3 불순물 영역들 및 P형의 제6 불순물 영역을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제2 활성영역 내의 상기 제 2 불순물 영역들 및 상기 제5 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제3 활성영역 내의 상기 제3 불순물 영역들 및 상기 제6 불순물 영역에 접지 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  14. P형의 반도체 기판에 상호 분리되어 배치된 제1 활성영역, 제2 활성영역, 제3 활성영역;
    상기 활성영역들 상부를 가로지르는 공통 부유게이트;
    상기 제1 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제1 불순물 영역들 및 N형의 제4 불순물 영역;
    상기 제2 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 P형의 제2 불순물 영역들 및 N형의 제5 불순물 영역;
    상기 제3 활성영역 내에서 상기 공통 부유게이트의 양쪽에 배치된 N형의 제3 불순물 영역들 및 P형의 제6 불순물 영역을 포함하는 EEPROM의 프로그래밍 방법에 있어서,
    상기 제1 활성영역 내의 상기 제1 불순물 영역들 및 상기 제4 불순물 영역과 상기 제2 활성영역 내의 상기 제2 불순물 영역들 및 상기 제5 불순물 영역에 프로그래밍 전압을 인가하고, 상기 제3 활성영역 내의 상기 제3 불순물 영역들 및 상기 제6 불순물 영역에 상기 프로그래밍 전압과 반대 부호를 갖는 전압을 인가하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  15. 제 12항에 있어서, 상기 프로그래밍 전압은 상기 제2 활성영역의 전자가 상기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  16. 제 13항에 있어서, 상기 프로그래밍 전압은 상기 제3 활성영역의 전자가 상기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  17. 제 14항에 있어서, 상기 프로그래밍 전압은 상기 제3 활성영역의 전자가 상 기 공통 부유게이트로 F-N 터널링할 수 있을 정도의 범위를 갖는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  18. 제 12항 내지 제14 항의 적어도 어느 한 항에 있어서, 상기 프로그래밍 전압은 약 15V 내지 약 20V의 범위의 전압인 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  19. 제 14항에 있어서, 상기 프로그래밍 전압과 반대 부호를 갖는 전압은 약 3V 내지 약 5V의 범위의 전압인 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  20. 제 15항 내지 제 17항의 적어도 어느 한 항에 있어서, 상기 EEPROM은 상기 제1 활성영역의 반도체 기판 내에 배치된 N형의 제1 웰;
    상기 제2 활성영역의 반도체 기판 내에 배치된 N형의 제2 웰;
    상기 제3 활성영역의 반도체 기판 내에 배치된 P형의 제3 웰을 더 포함하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  21. 제 20항에 있어서, 상기 EEPROM은 상기 반도체 기판 내에 상기 제1 웰 및 상기 제2 웰을 감싸는 깊은 N형의 제4 웰을 더 포함하는 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
  22. 제 23항에 있어서, 상기 EEPROM의 상기 공통 부유게이트와 상기 제1 활성영역이 중첩하는 면적은 상기 공통 부유게이트와 상기 제2 활성영역이 중첩하는 면적 및 상기 공통 부유게이트와 상기 제3 활성영역이 중첩하는 면적보다 큰 것을 특징으로 하는 EEPROM의 프로그래밍 방법.
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